KR101128915B1 - 반도체 소자의 형성방법 - Google Patents

반도체 소자의 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 핀 게이트 영역을 형성하는데 있어서, 핀 게이트 영역의 상부면에 과다한 채널 이온 주입 영역이 형성되어 반도체 소자의 동작 속도 특성이 열화되는 문제를 방지하기 위하여, 핀 게이트 영역의 상부면과 측벽에 각각의 채널 임플란트 공정으로 나누어 수행함으로써, 반도체 소자의 특성을 개선 할 수 있고, 반도체 소자의 형성 공정 수율 향상 및 신뢰성을 높일 수 있는 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자의 형성방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 핀 게이트 영역을 구비한 반도체 소자를 도시한 개략도.
도 2a 내지 도 2d는 종래 기술에 따른 핀 게이트 영역을 구비한 반도체 소자를 형성하는 방법을 도시한 단면도들.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 핀 게으트 영역, 즉 형(Fin Type) 활성영역을 형성하는데 있어서 핀 게이트 영역의 상부 면에 과다한 채널 이온 주입 영역이 형성되어 반도체 소자의 동작 속도 특성이 열화되는 문제를 방지하기 위하여, 핀 게이트 영역의 상부면과 측벽에 각각의 채널 임플란트 공정으로 나누어 수행하는 반도체 소자의 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 일반적인 게이트 스택 구조는 숏채널효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다. 또한, 소오스/드레인 영역과 게이트의 접합 부분에서 누설 전류가 발생하고, 이에 따라 리프레쉬(Refresh)특성이 떨어지는 현상이 발생하였다.
이러한 문제를 해결하기 위하여 활성영역의 게이트가 지나가는 영역에 요철을 줌으로써, 게이트와 활성영역의 접촉면적을 넓히는 핀 게이트 영역을 형성하는 방법이 이용되었다.
도 1은 종래 기술에 따른 핀 게이트 영역을 구비한 반도체 소자를 도시한 개략도이다.
도 1을 참조하면, 활성영역(20) 상부에 게이트(80)가 교차한다. 여기서, 활성영역 사이의 빈 공간으로 표시된 영역은 소자분리영역을 나타내며 소자분리막은 편의상 생략하였다. 이때, 활성영역(20)과 게이트(80)가 중첩되는 부분의 접촉 면적을 증가시키면 반도체 소자의 전기적 특성이 개선 될 수 있으므로, 핀 게이트 영역이 형성되는 곳은 ⓐ 영역이 된다.
도 2a 내지 도 2d는 종래 기술에 따른 핀 게이트 영역을 구비한 반도체 소자를 형성하는 방법을 도시한 단면도들로, 게이트 하부의 활성영역을 게이트 길이 방향으로 자른 도 1의 AA'에 따른 단면을 나타낸다.
도 2a 및 도 2b를 참조하면, 반도체 기판(미도시)에 형성된 활성영역(20)의 핀 게이트 영역을 차단하는 감광막 패턴(미도시)을 형성한다. 다음에는, 감광막 패턴을 식각 마스크로 활성영역(20)을 소정 두께 식각하여 활성영역(20)의 중심부가 돌출된 모양인 핀 게이트 영역(40)을 형성한다.
도 2c를 참조하면, 감광막 패턴을 제거하고 활성영역(20)의 표면에 채널 임 플란트 공정을 수행한다. 여기서, 핀 게이트 영역(40)의 측벽에도 채널 이온 주입이 정상적으로 수행되도록 하기 위하여 핀 게이트 영역(40)의 양측에서 경사 이온 주입 공정을 수행한다. 이때, 핀 게이트 영역(40)의 상부 면은 양측의 경사 방향에 대하여 두 번의 이온 주입 공정이 수행되는 문제가 있다. 도시된 바와 같이 채널 영역(50)이 핀 게이트 영역(40)의 상부 면 부분에서 더 두껍게 형성된 것을 볼 수 있다. 핀 게이트 영역(40)의 상부 면에 과다하게 이온 주입 되면서 불순물 농도가 높아지게 되면 이에 따라 반도체 소자의 동작 속도가 저하되는 문제가 발생할 수 있다.
도 2d를 참조하면, 불균일한 두께의 채널영역(50)이 형성된 핀 게이트 영역(40) 상부에 게이트 산화막(미도시), 폴리실리콘층(60), 금속층(70) 및 하드마스크층(80)의 적층 구조로 형성된 게이트(90)를 형성한다.
상술한 바와 같이, 핀 게이트 영역을 형성하는데 있어서 채널 영역의 불순물 농도가 균일하게 형성되지 못하여 반도체 소자의 특성을 저하시키고, 형성 수율 및 신뢰성을 저하시키는 문제가 있다.
상술한 바와 같은 문제점을 해결하기 위하여, 본 발명은 핀 게이트 영역을 형성하는데 있어서, 상부 면과 측벽에 각각의 채널 임플란트 공정으로 나누어 수행함으로써, 핀 게이트 영역의 상부 면에 과다한 채널 영역이 형성되는 것을 방지할 수 있다. 따라서, 반도체 소자의 속도가 열화되는 특성을 개선할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,
삭제
활성영역의 상부 면에 제 1 채널 임플란트를 수행하는 단계와,
상기 활성영역과 게이트가 중첩되는 영역 내에 핀 게이트 영역을 차단시키는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 마스크로 상기 활성영역을 소정 두께 식각하여 상기 중첩 영역에 핀 게이트 영역을 형성하는 단계와,
상기 감광막 패턴을 이온 주입 마스크로 상기 핀 게이트 영역의 측벽에 제 2 채널 임플란트를 수행하는 단계 및
상기 감광막 패턴을 제거하고 상기 핀 게이트 영역과 중첩되는 게이트 절연막 및 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 형성 방법에 대하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성방법을 도시한 단면도들로서, 핀 게이트 영역의 게이트 길이 방향 단면을 도시한 것이다.
도 3a를 참조하면, 반도체 기판(100) 상에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고, 소자분리영역을 노출시키는 감광막 패턴(미도시)을 상기 패드 질화막 상부에 형성한다.
다음에는, 상기 감광막 패턴을 식각 마스크로 상기 패드 질화막, 패드 산화 막 및 반도체 기판(100)을 식각하여 소자분리용 트렌치를 형성한다. 그 다음에, 트렌치(미도시)를 매립하는 산화막을 형성한 후 반도체 기판(100)이 노출될 때까지 연마하여, 활성영역(120)을 정의하고 소자분리막(미도시)를 형성한다. 다음에는, 활성영역(120)의 상부면에 제 1 채널 임플란트를 수행하여 활성영역(120)의 상부에 채널 영역(150)을 형성 한다.
도 3b를 참조하면, 핀 게이트 영역을 정의하는 감광막 패턴(130)을 형성하고, 감광막 패턴(130)을 식각 마스크로 활성영역(120)을 소정 두께 식각하여 핀 게이트 영역(140)을 형성한다. 여기서, 핀 게이트 영역(140)은 게이트 전극 하부의 활성영역으로서 도 3b에 도시된 바와 같이 활성영역(120)을 부분적으로 식각하여 돌출한 핀 형태로 형성하는 것을 지칭한다.
도 3c를 참조하면, 감광막 패턴(130)을 이온 주입 마스크로 핀 게이트 영역(140)의 측벽에 제 2 채널 임플란트를 수행한다. 이때, 경사 이온 주입 방법을 이용하는 것이 바람직하다. 종래의 기술에서 감광막 패턴(130)을 제거 하는 것과 달리 핀 게이트 영역(140) 상부에 감광막 패턴(130)을 그대로 남겨 놓고 이온 주입을 수행함으로써, 핀 게이트 영역(140)의 전면에 고르게 채널 영역(150)이 형성되도록 할 수 있다.
도 3d를 참조하면, 감광막 패턴(130)을 제거하고 핀 게이트 영역(140)과 중첩되는 게이트 절연막(160) 및 게이트(200)를 형성한다. 여기서, 게이트(200)는 폴리실리콘층(170), 금속층(180) 및 하드마스크층(190)의 적층 구조로 형성된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 핀 게이트 영역을 형성하는데 있어서, 상부 면과 측벽에 각각의 채널 임플란트 공정으로 나누어 수행함으로써, 핀 게이트 영역의 상부 면에 과다한 채널 영역이 형성되어 반도체 소자의 속도가 열화 되는 것을 방지할 수 있다. 이러한, 특성은 추가적인 특별한 장비나 비용을 필요로 하지 않으면서 반도체 소자의 특성을 개선 할 수 있으므로 반도체 소자의 형성 공정 수율 향상 및 신뢰성을 높일 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 활성영역의 상부 면에 제 1 채널 임플란트를 수행하여 제 1 임플란트 영역을 형성하는 단계;
    상기 제 1 임플란트 영역을 포함하는 상기 활성영역 상부에 핀 게이트 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 활성영역을 식각하여 상측에 상기 제 1 임플란트 영역을 포함하는 상기 핀 게이트 영역을 형성하는 단계;
    상기 감광막 패턴을 이온 주입 마스크로 상기 핀 게이트 영역에 제 2 채널 임플란트를 수행하여 상기 핀 게이트 영역 측벽에 상기 제 1 임플란트 영역과 균일한 농도의 제 2 임플란트 영역을 형성하는 단계; 및
    상기 감광막 패턴을 제거하고 상기 핀 게이트 영역과 중첩되는 게이트 절연막 및 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 2 채널 임플란트 공정은 경사 이온 주입인 것을 특징으로 하는 반도체 소자의 형성 방법.
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