KR100552814B1 - 반도체 소자의 수직형 트랜지스터와 그 제조 방법 - Google Patents

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Abstract

리소그래피에 의존하여 회로 선폭을 줄이지 않고도 소자의 고집적화를 가능하게 하는 반도체 소자의 수직형 트랜지스터 및 그 제조 방법에 관한 것으로서, 반도체 소자의 수직형 트랜지스터는 반도체 기판에 임의의 깊이로 형성되는 제1 트랜치와; 제1 트랜치의 양 측벽에 각각 형성되는 게이트 산화막과; 게이트 산화막 위에 형성되는 게이트 전극과; 게이트 전극을 사이에 두고 반도체 기판의 표면 일부와 제1 트랜치의 바닥면 일부 각각에 형성되는 소스와 드레인을 포함한다.
반도체, 수직형, 트랜지스터, 리소그래피, 트랜치, 게이트산화막, 게이트전극, 소스, 드레인, 소자분리막

Description

반도체 소자의 수직형 트랜지스터와 그 제조 방법 {VERTICAL TRANSISTOR IN SEMICONDUCTOR DEVICE AND FORMATION METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 반도체 소자의 수직형 트랜지스터를 도시한 단면도이다.
도 2a∼도 2f는 본 발명의 실시예에 따른 수직형 트랜지스터의 제조 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.
본 발명은 반도체 소자의 트랜지스터와 그 제조 방법에 관한 것으로서, 보다 상세하게는 고집적화가 가능한 새로운 구조의 수직형 트랜지스터와 그 제조 방법에 관한 것이다.
일반적으로 반도체 집적회로 소자는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 단위 트랜지스터로 사용하며, 수 많은 단위 트랜지스터들을 소자 내에 형성하여 집적회로를 구성한다. 소자의 집적도를 높이기 위해서는 리소그래피에 의존하여 회로 선폭을 줄여야 하는데, 이 때 여러가지 문제점들이 발생하게 된다.
예를 들어, 트랜지스터의 채널 길이가 짧아질수록 문턱 전압이 감소하는 단채널 효과(Short Channel Effect) 또는 문턱 전압이 오히려 증가하는 역 단채널 효과(Reverse Short Channel Effect)가 발생하며, 얇은 게이트 산화막을 사용하는 소자에서 게이트 유발 드레인 누설(Gate Induced Drain Leakage) 또는 펀치 스루(Punch Through) 현상이 심화되기도 한다.
따라서 전술한 문제점들을 유발하지 않으면서 회로의 집적도를 높일 수 있는 트랜지스터 구조에 대한 연구와 개발이 이루어지고 있다.
본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 리소그래피에 의존하여 회로 선폭을 줄이지 않고도 소자의 고집적화를 가능하게 하는 반도체 소자의 수직형 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은,
반도체 기판에 임의의 깊이로 형성되는 제1 트랜치와, 제1 트랜치의 양 측벽에 각각 형성되는 게이트 산화막과, 게이트 산화막 위에 형성되는 게이트 전극과, 게이트 전극을 사이에 두고 반도체 기판의 표면 일부와 제1 트랜치의 바닥면 일부 각각에 형성되는 소스와 드레인을 포함하는 반도체 소자의 수직형 트랜지스터를 제공한다.
상기 제1 트랜치는 0.13∼0.9㎛ 깊이로 형성되며, 게이트 전극은 1,800∼2,500Å 두께를 갖는 도핑된 다결정 실리콘으로 형성된다.
상기 제1 트랜치 사이의 반도체 기판 표면과 제1 트랜치의 바닥면 중앙에는 제2 트랜치가 형성되고, 제2 트랜치 내부가 산화막으로 충진되어 소자 분리막을 형성한다. 이 때, 제1 트랜치 사이에 위치하는 소자 분리막은 제1 트랜치의 바닥면에 위치하는 소자 분리막보다 제1 트랜치의 깊이만큼 큰 높이로 형성된다.
또한, 상기의 목적을 달성하기 위하여 본 발명은,
패드 산화막과 패드 질화막을 마스크로 사용하여 반도체 기판의 활성 영역을 개방시키고 이를 건식 식각하여 제1 트랜치를 형성하는 단계와, 제1 트랜치가 형성된 반도체 기판의 표면을 따라 제2 트랜치 형성을 위한 마스크를 형성하는 단계와, 마스크를 통해 반도체 기판을 건식 식각하여 제1 트랜치 사이의 반도체 기판 표면 일부와 제1 트랜치의 바닥면 중앙에 제2 트랜치를 형성하는 단계와, 제2 트랜치를 산화막으로 매립하고 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계와, 구조물의 최상부에 게이트 산화막과 게이트 전극막을 형성하고 이방성 식각하여 제1 트랜치의 양 측벽에 선택적으로 게이트 전극을 형성하는 단계와, 제1 트랜치 사이의 반도체 기판 표면과 제1 트랜치의 바닥면에 각각 소스 및 이온 주입을 실시하여 소스와 드레인을 형성하는 단계를 포함하는 반도체 소자의 수직형 트랜지스터 제조 방법을 제공한다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 수직형 트랜지스터를 도시한 단면도이다.
도면을 참고하면, 본 실시예의 수직형 트랜지스터(2)는 반도체 기판(4)에 형성되는 제1 트랜치(6)와, 제1 트랜치(6)의 양 측벽에 각각 형성되는 게이트 산화막(8)과, 게이트 산화막(8) 위에 형성되는 게이트 전극(10)과, 게이트 전극(10)을 사이에 두고 반도체 기판(4)의 일표면과 제1 트랜치(6)의 바닥면 일부 각각에 형성되는 소스(12) 및 드레인(14)을 포함한다.
상기 제1 트랜치(6)는 반도체 기판(4)의 활성 영역에 형성되며, 반도체 기판(4)의 표면으로부터 실질적으로 수직하거나 소정의 각도를 두고 경사진 측벽을 형성하여 이 측벽에 게이트 산화막(8)과 게이트 전극(10)을 형성한다. 제1 트랜치(6)의 깊이는 회로 선폭을 결정하는 중요한 요소로 작용하며, 이를 고려할 때 0.13∼0.9㎛이 바람직하다.
상기 게이트 전극(10)은 바람직하게 1,800∼2,500Å 두께를 갖는 도핑된 다결정 실리콘으로 이루어진다.
그리고 소스(12) 및 드레인(14)은 제1 트랜치(6)의 측벽에 위치하는 게이트 전극(10)을 사이에 두고 반도체 기판(4)의 일표면과 제1 트랜치(6)의 바닥면에 각각 형성되어 게이트 전극(10)과 함께 수직형 트랜지스터(2)를 구성한다.
또한, 제1 트랜치(6) 사이의 반도체 기판(4) 표면과 제1 트랜치(6)의 바닥면 중앙에는 제2 트랜치(16)가 형성되고, 제2 트랜치(16) 내부가 산화막으로 충진되어 소자 분리막(18)을 형성한다. 이로서 소자 분리막(18)은 소스(12), 게이트 전극(10) 및 드레인(14)으로 구성되는 각각의 수직형 트랜지스터(2)를 분리 절연시킨다.
이 때, 제1 트랜치(6) 사이에 위치하는 소자 분리막(18)은 제1 트랜치(6)의 바닥면에 위치하는 소자 분리막(18)보다 제1 트랜치(6)의 깊이만큼 큰 높이로 형성된다.
이와 같이 본 실시예에서는 반도체 기판(4)에 제1 트랜치(6)를 형성하고, 제1 트랜치(6)의 측벽을 이용하여 소스(12), 게이트 전극(10) 및 드레인(14)이 수직하게 배열된 수직형 트랜지스터(2)를 제공한다. 따라서 본 실시예에 의한 수직형 트랜지스터(2)는 리소그래피에 의존하여 회로 선폭을 줄이지 않고 제1 트랜치(6)의 깊이를 이용해 회로 선폭을 줄일 수 있어 반도체 소자의 고집적화를 가능하게 한다.
도 2a∼도 2f는 본 발명의 실시예에 따른 수직형 트랜지스터의 제조 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.
도 2a를 참고하면, 반도체 기판(4) 위에 패드 산화막(20)과 패드 질화막(22)을 순차적으로 형성하고, 이를 패터닝하여 반도체 기판(4)의 활성 영역을 개방시킨다. 패드 산화막(20)은 60∼150Å 두께로 형성하고, 패드 질화막(22)은 1,000Å 두께로 형성한다.
이어서 패드 산화막(20)과 패드 질화막(22)을 마스크로 사용하여 반도체 기판(4)의 활성 영역을 건식 식각함으로써 제1 트랜치(6)를 형성하고, 패드 산화막(20)과 패드 질화막(22)을 세정을 통해 습식 식각으로 제거한다. 제1 트랜치(6)의 깊이는 트랜지스터의 회로 선폭을 고려하여 0.13∼0.9㎛으로 형성한다.
도 2b를 참고하면, 제1 트랜치(6)가 형성된 반도체 기판(4)의 표면을 따라 제2 트랜치 형성을 위한 마스크(24)를 형성한다. 마스크(24)의 두께는 이후 형성되는 산화막의 두께를 고려할 때 1,500∼1,800Å이 바람직하며, 제2 트랜치가 형성될 반도체 기판(4)의 표면과 제1 트랜치(6)의 바닥면 일부를 선택적으로 개방시킨다. 그리고 반도체 기판(4)을 건식 식각하여 도 2c에 도시한 제2 트랜치(16)를 형성한다.
도 2d를 참고하면, 반도체 기판(4) 위에 산화막을 증착하여 제2 트랜치(16)를 매립하고, 화학기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 실시하여 소자 분리막(18)을 형성한다. 이 때, 도 2c에 도시한 마스크(24)는 CMP 공정시 소자 분리막(18)의 높이를 조절하는 역할을 하며, CMP 이후 마스크(24)가 완전히 노출되도록 산화막 일부를 식각한 다음, 남은 마스크(24)를 제거하여 활성 영역을 노출시킨다.
상기 제1 트랜치(6) 사이에 위치하는 소자 분리막(18)은 제1 트랜치(6)의 바닥면에 위치하는 소자 분리막(18)보다 제1 트랜치(6)의 깊이만큼 큰 높이로 형성된다.
도 2e를 참고하면, 구조물의 최상부에 게이트 산화막(26)을 형성하고, 게이트 산화막(26) 위에 도핑된 다결정 실리콘을 615℃ 분위기에서 1,800∼2,500Å 두께로 증착하여 게이트 전극막(28)을 형성한다. 이어서 게이트 전극막(28)에 대한 패터닝 없이 게이트 전극막(28)을 이방성 식각하여 제1 트랜치(6)의 양 측벽을 제외한 나머지 게이트 전극막(28)을 모두 제거함으로써 도 2f에 도시한 게이트 전극(10)을 완성한다.
마지막으로 도 2f를 참고하면, 제1 트랜치(6)의 양 측벽에 게이트 전극(10)을 형성한 다음 반도체 기판(4)의 표면과 제1 트랜치(6)의 바닥면 각각에 소스 및 드레인 이온 주입을 실시하여 소스(12)와 드레인(14)을 형성한다. 이로서 소스(12)와 드레인(14)이 게이트 전극(10)을 사이에 두고 수직하게 배열하는 수직형 트랜지스터(2)를 완성한다.
상기한 일련의 트랜지스터 제작 과정에 있어서, 본 발명은 제1 트랜치(6)의 양 측벽에 게이트 산화막(8)과 게이트 전극(10)을 형성함에 따라, 리소그래피를 사용하지 않고 제1 트랜치(6)의 깊이 조절을 통해 회로 선폭을 줄일 수 있다. 따라서 본 발명은 리소그래피에 의존하여 회로 선폭을 줄일 때의 문제점들을 유발하지 않으면서 소자의 고집적화를 가능하게 하는 장점을 갖는다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명은 제1 트랜치의 측벽을 이용하여 소스, 게이트 전극 및 드레인이 수직하게 배열된 수직형 트랜지스터를 제공한다. 따라서 본 발명에 의한 수직형 트랜지스터는 리소그래피에 의존하여 회로 선폭을 줄이지 않고 제1 트랜치의 깊이를 이용해 회로 선폭을 줄일 수 있으므로 반도체 소자의 고집적화가 가능해 진다.

Claims (9)

  1. 반도체 기판에 임의의 깊이로 형성되는 제1 트랜치;
    상기 제1 트랜치의 양 측벽에 각각 형성되는 게이트 산화막;
    상기 게이트 산화막 위에 형성되는 게이트 전극; 및
    상기 게이트 전극을 사이에 두고 반도체 기판의 표면 일부와 제1 트랜치의 바닥면 일부 각각에 형성되는 소스와 드레인
    을 포함하고,
    상기 제1 트랜치 사이의 반도체 기판 표면과 제1 트랜치의 바닥면 중앙에 제2 트랜치가 형성되어 있고, 상기 제2 트랜치 내부에 산화막으로 이루어진 소자 분리막이 형성되어 있고,
    상기 제1 트랜치 사이에 위치하는 소자 분리막이 제1 트랜치의 바닥면에 위치하는 소자 분리막보다 제1 트랜치의 깊이만큼 큰 높이로 형성되어 있는 반도체 소자의 수직형 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 트랜치가 0.13∼0.9㎛ 깊이로 형성되는 반도체 소자의 수직형 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 전극이 1,800∼2,500Å 두께를 갖는 도핑된 다결정 실리콘으로 형성되는 반도체 소자의 수직형 트랜지스터.
  4. 삭제
  5. 삭제
  6. 패드 산화막과 패드 질화막을 제1 마스크로 사용하여 반도체 기판의 활성 영역을 개방시키고, 이를 건식 식각하여 제1 트랜치를 형성하는 단계;
    상기 제1 트랜치가 형성된 반도체 기판의 표면을 따라 제2 트랜치 형성을 위한 제2 마스크를 형성하는 단계;
    상기 제2 마스크를 통해 반도체 기판을 건식 식각하여 제1 트랜치 사이의 반도체 기판 표면 일부와 제1 트랜치의 바닥면 중앙에 제2 트랜치를 형성하는 단계;
    상기 제2 트랜치를 산화막으로 매립하고, 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계;
    구조물의 최상부에 게이트 산화막과 게이트 전극막을 형성하고, 이방성 식각하여 제1 트랜치의 양 측벽에 선택적으로 게이트 전극을 형성하는 단계; 및
    상기 제1 트랜치 사이의 반도체 기판 표면과 제1 트랜치의 바닥면에 각각 소스 및 이온 주입을 실시하여 소스와 드레인을 형성하는 단계
    를 포함하는 반도체 소자의 수직형 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 패드 산화막을 60∼150Å 두께로 형성하고, 상기 패드 질화막을 1,000Å 두께로 형성하는 반도체 소자의 수직형 트랜지스터 제조 방법.
  8. 제6항에 있어서,
    상기 제1 트랜치를 0.13∼0.9㎛ 깊이로 형성하는 반도체 소자의 수직형 트랜지스터 제조 방법.
  9. 제6항에 있어서,
    상기 게이트 전극막을 형성할 때 도핑된 다결정 실리콘을 1,800∼2,500Å 두께로 증착하는 반도체 소자의 수직형 트랜지스터 제조 방법.
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