KR101052871B1 - 반도체 소자 및 그의 제조방법 - Google Patents
반도체 소자 및 그의 제조방법Info
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Abstract
본 발명에 따른 반도체 소자 및 그의 제조방법은, 두 개의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 제1접합 영역 및 상기 게이트 형성 영역들 외측의 제2접합 영역들을 포함하는 활성 영역을 가지며, 상기 게이트 형성 영역들 각각에 홈이 형성된 반도체 기판과, 상기 각 홈 상에 형성되며, 게이트 절연막과 게이트 도전막 및 하드마스크를 포함하는 리세스 게이트를 포함하며, 상기 게이트 도전막은, 상기 제2접합 영역에 인접한 홈의 측벽 상단부에 선택적으로 형성된 제1도전막과, 상기 제1도전막이 형성된 홈 상에 형성된 제2도전막을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 리세스 채널을 갖는 반도체 소자의 제조시 GIDL(Gate Induced Drain Leakage) 현상을 개선하여 전체 반도체 소자의 리프레쉬(Refresh) 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱 전압(Threshold Voltage)이 급격히 낮아지는 이른바 단 채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정 개발 연구가 활발히 진행되고 있다.
이하에서는, 종래 기술에 따른 반도체 소자의 리세스 게이트 형성방법을 간략하게 설명하도록 한다.
먼저, 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 패드 산화막과 패드 질화막을 증착한 후, 상기 반도체 기판의 소자분리 영역이 노출되도록 패드 질화막을 패터닝한다.
이어서, 상기 패터닝된 패드 질화막을 식각 베리어로 이용하여 패드 산화막 및 반도체 기판의 소자분리 영역을 식각해서 트렌치를 형성한다.
계속해서, 상기 트렌치를 매립하도록 절연막을 증착하고 나서, 상기 절연막을 CMP(Chemical Mechanical Polishing)한 다음, 패드 질화막과 패드 산화막을 차례로 제거하여 상기 반도체 기판의 활성 영역을 정의하는 소자분리막을 형성한다.
그리고 나서, 상기 소자분리막과 반도체 기판 상에 버퍼 산화막과 하드마스크막의 적층막으로 이루어진 리세스 마스크를 형성한다. 이때, 상기 하드마스크막은 질화막 또는 비정질탄소막으로 형성한다.
이어서, 상기 리세스 마스크를 식각마스크로 이용하여 상기 반도체 기판 활성 영역 내에 리세스 게이트용 홈을 형성하고, 상기 홈을 포함한 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막을 형성하여 리세스 게이트 를 형성한다.
한편, 상기와 같은 리세스 게이트는 상기 게이트 도전막으로 N+ 폴리실리콘막을 형성하여 사용하는 것이 일반적이지만, 반도체 소자의 크기가 점차 한계가 다다르면서 상기 게이트 도전막을 P+ 폴리실리콘막으로 사용하는 방식이 제안되고 있다.
이때, 상기와 같은 P+ 폴리실리콘막을 게이트 도전막으로 사용하게 되면, 실리콘의 일 함수(Work Function) 차이로 인해 채널 도핑(Channel Doping) 농도를 낮출 수 있어, 그에 따른 리프레쉬(Refresh) 특성을 개선할 수 있으며, 게다가, 상기와 같이 채널 도핑 농도를 낮출 수 있으므로, 종래의 상기 N+ 폴리실리콘막에 비해, 상기 P+ 폴리실리콘막이 우수한 전류 특성을 갖게 할 수 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 상기와 같이 P+ 폴리실리콘막을 게이트 도전막으로 사용하게 되면, 후속의 게이트 상부에 형성되는 스토리지 노드의 N+ 정션(Junction)과 상기 P+ 폴리실리콘막 사이에서 소자의 GIDL 특성이 열화되게 된다.
즉, 상기 P+ 폴리실리콘막을 게이트 도전막으로 사용하게 되면, 상기 스토리지 노드의 N+ 정션과 상기 P+ 폴리실리콘막 간에의 일 함수 차이가 크게 되고, 그 결과, 상기 큰 차이를 갖는 일 함수로 인해, 상기 N+ 정션과 상기 P+ 폴리실리콘막 사이에서 급격한 밴드 결합이 유발되게 되어, 결국, 소자의 GIDL 특성을 열화시키게 되는 것이다.
따라서, 상기와 같은 GIDL 특성의 열화로 인해, 전체 반도체 소자의 리프레쉬 특성은 저하되게 된다.
본 발명은 게이트 도전막으로 P+ 폴리실리콘막을 적용한 리세스 게이트 제조시, GIDL 특성의 열화를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 게이트 도전막으로 P+ 폴리실리콘막을 적용한 리세스 게이트 제조시 GIDL 특성의 열화를 방지하여 전체 소자의 리프레쉬 특성 저하를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 두 개의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 제1접합 영역 및 상기 게이트 형성 영역들 외측의 제2접합 영역들을 포함하는 활성 영역을 가지며, 상기 게이트 형성 영역들 각각에 홈이 형성된 반도체 기판; 및 상기 각 홈 상에 형성되며, 게이트 절연막과 게이트 도전막 및 하드마스크를 포함하는 리세스 게이트;를 포함하며, 상기 게이트 도전막은, 상기 제2 접합 영역에 인접한 홈의 측벽 상단부에 선택적으로 형성된 제1도전막과, 상기 제1도전막이 형성된 홈 상에 형성된 제2도전막을 포함한다.
상기 제1도전막은 N+ 폴리실리콘막을 포함한다.
상기 제1도전막은 상기 반도체 기판의 표면으로 돌출되도록 형성된 것을 특징으로 한다.
상기 제2도전막은 P+ 폴리실리콘막을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 두 개의 게이트 형성 영역을 포함하는 활성 영역을 갖는 반도체 기판의 상기 활성 영역 내에 상기 게이트 형성 영역들 사이에 배치되는 제1접합 영역 및 상기 게이트 형성 영역들의 외측 각각에 배치되는 제2접합 영역을 형성하는 단계; 상기 활성 영역의 각 게이트 형성 영역에 홈을 형성하는 단계; 상기 홈을 포함한 반도체 기판의 표면에 제1게이트 절연막을 형성하는 단계; 상기 제1게이트 절연막 상에 상기 홈을 매립하도록 희생막을 형성하는 단계; 상기 제2접합 영역 및 이에 인접한 홈의 측벽 상단부에 형성된 희생막 및 제1게이트 절연막 부분을 제거하는 단계; 상기 희생막 및 제1게이트 절연막이 제거된 각 홈의 측벽 상단부 및 제2접합 영역 상에 제2게이트 절연막 및 제1게이트 도전막을 형성하는 단계; 상기 일부분이 제거된 희생막의 나머지 부분을 제거하는 단계; 상기 제1 및 제2게이트 절연막과 제1게이트 도전막이 형성된 홈을 매립하도록 제2게이트 도전막 및 하드마스크막을 형성하는 단계; 및 상기 하드마스크막, 제2게이트 도전막, 제1게이트 도전막, 제2게이트 절연막 및 제1게이트 절연막 을 식각하여 리세스 게이트를 형성하는 단계;를 포함한다.
상기 제2접합 영역을 형성하는 단계 전, 상기 반도체 기판 상에 스크린 산화막을 형성하는 단계; 및 상기 스크린 산화막이 형성된 반도체 기판 내에 대해 문턱전압 조절 이온주입을 수행하여 상기 제1접합 영역 및 제2접합 영역 아래에 배치되는 문턱전압 조절 이온 주입층을 형성하는 단계:를 더 포함한다.
상기 홈을 형성하는 단계는, 상기 홈을 상기 제1 및 제2접합 영역 보다 깊은 깊이로 형성한다.
상기 제1 및 제2게이트 절연막은 산화막으로 형성한다.
상기 희생막은 질화막으로 형성한다.
상기 제1게이트 도전막은 N+ 폴리실리콘막으로 형성한다.
상기 제1게이트 도전막을 형성하는 단계는 상기 제1게이트 도전막을 상기 반도체 기판의 표면으로 돌출되도록 형성한다.
상기 희생막 및 제1게이트 절연막 부분을 제거하는 단계는, 상기 희생막 상에 상기 제2접합 영역과 접하는 홈 부분에 형성된 희생막 부분을 노출시키는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의해 노출된 희생막 부분을 식각하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함하한다.
상기 제2게이트 도전막은 P+ 폴리실리콘막으로 형성한다.
본 발명은 게이트 도전막으로서 P+ 폴리실리콘막을 적용한 리세스 게이트 제 조시, 상기 P+ 폴리실리콘막이 형성되는 리세스 게이트용 홈 내의 소오스 영역과 접하는 측벽 상단부 부분에 N+ 폴리실리콘막을 일부 형성함으로써, 스토리지 노드의 N+ 정션과 상기 P+ 폴리실리콘막 간에의 큰 일 함수 차이를 완화시켜 줄 수 있어, 상기 N+ 정션과 상기 P+ 폴리실리콘막 사이에서의 급격한 밴드 결합의 유발을 방지할 수 있다.
따라서, 본 발명은 소자의 GIDL 특성 열화를 방지할 수 있으므로, 전체 반도체 소자의 리프레쉬 특성 저하를 방지할 수 있다.
본 발명은, 게이트 도전막으로서 P+ 폴리실리콘막을 적용한 리세스 게이트 제조시, 상기 P+ 폴리실리콘막이 형성되는 리세스 게이트용 홈 내의 소오스 영역과 접하는 측벽 상단부 부분에 N+ 폴리실리콘막을 일부 형성한다.
이렇게 하면, 상기 N+ 폴리실리콘막에 의해, 게이트 도전막으로서 P+ 폴리실리콘막을 적용한 리세스 게이트의 제조시, 스토리지 노드의 N+ 정션과 상기 P+ 폴리실리콘막 간에의 큰 일 함수 차이를 완화시켜 줄 수 있으므로, 상기 N+ 정션과 상기 P+ 폴리실리콘막 사이에서의 급격한 밴드 결합의 유발을 방지할 수 있다.
따라서, 상기와 같이 N+ 정션과 P+ 폴리실리콘막 사이에서의 급격한 밴드 결합의 유발을 방지할 수 있으므로, 소자의 GIDL 특성 열화를 방지할 수 있어, 전체 반도체 소자의 리프레쉬 특성 저하를 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 반도체 소자(100)는, 두 개의 게이트 형성 영역과 상기 게이트 형성 영역들 사이 및 상기 게이트 형성 영역들 외측 각각에 제1접합 영역(108a) 및 제2접합 영역(108b)을 포함하는 활성 영역이 구비된 반도체 기판(102) 내에 상기 활성 영역을 한정하는 소자분리막(104)이 형성된다.
여기서, 상기 제1접합 영역(108a) 및 제2접합 영역(108b)은 각각 드레인 영역 및 소오스 영역으로 이루어진다.
이때, 상기 제1접합 영역(108a) 및 제2접합 영역(108b) 하부의 반도체 기판(102) 내에는 문턱전압 이온주입층(106)이 형성된다.
상기 활성 영역을 한정하는 소자분리막(104)이 형성된 반도체 기판(102)의 상기 게이트 형성 영역에는 상기 제1접합 영역(108a) 및 제2접합 영역(108b)보다 깊은 깊이를 갖는 리세스 게이트용 홈(H)이 형성된다.
그리고, 상기 리세스 게이트용 홈(H)을 포함한 게이트 형성 영역에는 게이 트(126)가 형성된다.
상기 게이트(126)는 상기 리세스 게이트용 홈(H) 표면에 형성된 제1게이트 절연막(110)과 제2게이트 절연막(114), 상기 제2접합 영역(108b)에 접하는 리세스 게이트용 홈(H) 측벽 상단부에 형성된 제1게이트 도전막(112), 상기 제1게이트 도전막(112)이 형성되지 않은 상기 리세스 게이트용 홈(H) 나머지 부분 내에 형성된 제2게이트 도전막(116) 및 상기 제1게이트 도전막(112) 및 제2게이트 도전막(116) 상에 형성된 제3게이트 도전막(118) 및 하드마스크(120)를 포함한다.
이때, 상기 제1게이트 도전막(112)은 그의 저면이 상기 제2접합 영역(108b)의 저면과 유사한 부분, 즉, 상기 제2접합 영역(108b)의 저면과 같은 높이의 리세스 게이트용 홈(H) 내부에 형성된다.
또한, 상기 제1게이트 도전막(112)은 반도체 기판(102) 상부로 돌출되도록 형성된다.
여기서, 상기 제1게이트 절연막(110) 및 제2게이트 절연막(114)은 산화막으로 이루어지며, 상기 제1게이트 도전막(112)과 제2게이트 도전막(116)은 각각 N+ 폴리실리콘막 및 P+ 폴리실리콘막으로 이루어진다.
상기 게이트(126)의 양 측벽에는 상기 게이트(126)를 보호하기 위해 산화막(122)을 포함하는 스페이서(124)가 형성된다.
그리고, 상기 게이트(126)들 사이 공간의 반도체 기판(102) 상에는 상기 제1접합 영역(108a) 및 제2접합 영역(108b)과 콘택되는 랜딩 플러그 콘택(128)이 형성 된다.
구체적으로, 도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 두 개의 게이트 형성 영역을 포함한 활성 영역 및 소자분리 영역을 갖는 반도체 기판(202)의 상기 소자분리 영역에 상기 활성 영역을 정의하는 소자분리막(204)을 형성한 후, 상기 소자분리막(202)을 포함한 반도체 기판(202)의 전면 상에 스크린 산화막(203)을 형성한다.
그런 다음, 상기 스크린 산화막(203)이 형성된 반도체 기판(202)에 대해 제1이온주입 공정(205)을 수행하여 문턱전압 이온주입층(206)을 형성한다.
도 2b를 참조하면, 상기 소자분리막(204) 및 문턱전압 이온주입층(206)이 형성된 반도체 기판(202)에 대해 제2이온주입 공정(207)을 수행하여 상기 문턱전압 이온주입층(206)의 상부 부분에 제1접합 영역 및 제2접합 영역으로 이루어진 접합 영역(208)을 형성한다.
상기 제1접합 영역 및 제2접합 영역(208)은 후속에 각각 드레인 영역 및 소오스 영역으로 형성한다.
이때, 상기 접합 영역(208)을 형성하기 위한 상기 제2이온 주입 공정(207)은 N형 불순물을 사용하여, 상기 접합 영역(208)을 N형 이온주입층으로 형성한다.
도 2c를 참조하면, 상기 스크린 산화막을 제거한 다음, 상기 접합 영역(208)이 형성된 반도체 기판(202) 상에 상기 게이트 형성 영역을 노출시키는 리세스 마스크(209)을 형성한다.
그런 다음, 상기 리세스 마스크(209)에 의해 노출된 반도체 기판(202) 부분을 식각하여 상기 게이트 형성 영역에 리세스 게이트용 홈(H)을 형성한다.
이때, 상기 리세스 게이트용 홈(H)은 건식 식각 방식을 통해 형성하며, 바람직하게는 상기 제1접합 영역(208a) 및 제2접합 영역(208b)보다 깊은 깊이로 형성한다.
도 2d를 참조하면, 상기 리세스 마스크를 제거한 다음, 상기 리세스 게이트용 홈(H) 표면을 포함한 반도체 기판(202) 상에 제1게이트 절연막(210)을 형성하고, 상기 제1게이트 절연막(210)을 포함한 반도체 기판(202) 상에 희생막(213)을 형성한다.
여기서, 상기 제1게이트 절연막(210) 및 희생막(213)은 각각 산화막 및 질화막으로 형성한다.
이어서, 상기 희생막(213) 상에 상기 제2접합 영역(208b)과 접하는 리세스 게이트용 홈(H) 부분에 형성된 희생막(213) 부분을 노출시키는 마스크 패턴(211)을 형성한다.
도 2e를 참조하면, 상기 마스크 패턴(211)에 의해 노출된 희생막(213)의 일부 부분 및 상기 제1게이트 절연막(210)을 식각한다.
여기서, 상기 식각은 건식 식각 방식으로 상기 희생막(213) 부분은 제1접합 영역(208a) 및 제2접합 영역(208b)의 깊이만큼 식각되도록 수행하며, 이때, 상기 제1게이트 절연막(210)은 완전하게 제거한다.
도 2f를 참조하면, 상기 희생막(213)이 제거되고 노출된 상기 리세스 게이트 용 홈(H)의 측벽 상단부 및 반도체 기판(202)의 표면 상에 제2게이트 절연막(214)을 형성한다.
그런 다음, 상기 제2게이트 절연막(214)이 형성된 상기 리세스 게이트용 홈(H)의 측벽 상단부를 포함하는 반도체 기판(202) 상에 제1게이트 도전막(212)을 형성한다. 상기 제1게이트 도전막(212)은 N+ 폴리실리콘막으로 형성한다.
이어서, 상기 마스크 패턴을 제거하고, 상기 제1게이트 도전막(212) 및 희생막(213)을 CMP(Chemical Mechanical Polishing)로 평탄화한다.
도 2g를 참조하면, 상기 제거되지 않은 나머지 희생막을 상기 제1게이트 절연막(210)이 노출될 때까지 습식 식각을 통해 완전히 제거한다.
도 2h를 참조하면, 상기 희생막의 제거로 인해 노출되고 상기 제1게이트 도전막(212)이 형성되지 않은 상기 리세스 게이트용 홈(H)의 나머지 부분 내에 제2게이트 도전막(216)을 형성한다.
상기 제2게이트 도전막(216)은 P+ 폴리실리콘막으로 형성한다.
그런 다음, 상기 제2게이트 도전막(216) 및 제1게이트 도전막(216) 상에 제3게이트 도전막(218) 및 하드마스크막(220)을 형성한다.
도 2i를 참조하면, 상기 하드마스크막(220), 제3게이트 도전막(218), 제2게이트 도전막(216), 제1게이트 도전막(212), 제1게이트 절연막(210) 및 제2게이트 절연막(214)을 식각하여 반도체 기판(202) 상에 제1게이트 절연막(210), 제2게이트 절연막(214), 제1게이트 도전막(212), 제2게이트 도전막(216) 및 제3게이트 도전 막(218) 및 하드마스크막(220)으로 이루어진 게이트(226)를 형성한다.
도 2j를 참조하면, 상기 게이트(226)의 양 측벽에 상기 게이트(226)를 보호하기 위해 산화막(222)을 포함한 스페이서(224)를 형성한다.
이어서, 상기 게이트(226)들의 사이 공간 내의 반도체 기판(202) 상에 상기 반도체 기판(202)의 제1접합 영역(208a) 및 제2접합 영역(208b)과 전기적으로 콘택되는 랜딩 플러그 콘택(228)을 형성하여 본 발명의 실시예에 다른 반도체 소자(200)를 완성한다.
전술한 바와 같이 본 발명은, 상기와 같이 게이트 도전막으로서 P+ 폴리실리콘막을 적용한 리세스 게이트 제조시, 상기 P+ 폴리실리콘막이 형성되는 리세스 게이트용 홈 내의 소오스 영역과 접하는 측벽 상단부 부분에 N+ 폴리실리콘막을 일부 형성함으로써, 스토리지 노드의 N+ 정션과 상기 P+ 폴리실리콘막 간에의 큰 일 함수 차이를 완화시켜 줄 수 있으므로, 상기 N+ 정션과 상기 P+ 폴리실리콘막 사이에서의 급격한 밴드 결합의 유발을 방지할 수 있다.
따라서, 상기와 같이 N+ 정션과 P+ 폴리실리콘막 사이에서의 급격한 밴드 결합의 유발을 방지할 수 있어, 소자의 GIDL 특성 열화를 방지할 수 있으므로, 전체 반도체 소자의 리프레쉬 특성 저하를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
Claims (13)
- 두 개의 게이트 형성 영역과 상기 게이트 형성 영역들 사이의 제1접합 영역 및 상기 게이트 형성 영역들 외측의 제2접합 영역들을 포함하는 활성 영역을 가지며, 상기 게이트 형성 영역들 각각에 홈이 형성된 반도체 기판; 및상기 각 홈 상에 형성되며, 게이트 절연막과 게이트 도전막 및 하드마스크를 포함하는 리세스 게이트;를 포함하며,상기 게이트 도전막은, 상기 제2접합 영역에 인접한 홈의 측벽 상단부에 선택적으로 형성된 제1도전막과, 상기 제1도전막이 형성된 홈 상에 형성된 제2도전막을 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제1도전막은 N+ 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제1도전막은 상기 반도체 기판의 표면으로 돌출되도록 형성된 것을 특징으로 하는 반도체 소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제2도전막은 P+ 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자.
- 두 개의 게이트 형성 영역을 포함하는 활성 영역을 갖는 반도체 기판의 상기 활성 영역 내에 상기 게이트 형성 영역들 사이에 배치되는 제1접합 영역 및 상기 게이트 형성 영역들의 외측 각각에 배치되는 제2접합 영역을 형성하는 단계;상기 활성 영역의 각 게이트 형성 영역에 홈을 형성하는 단계;상기 홈을 포함한 반도체 기판의 표면에 제1게이트 절연막을 형성하는 단계;상기 제1게이트 절연막 상에 상기 홈을 매립하도록 희생막을 형성하는 단계;상기 제2접합 영역 및 이에 인접한 홈의 측벽 상단부에 형성된 희생막 및 제1게이트 절연막 부분을 제거하는 단계;상기 희생막 및 제1게이트 절연막이 제거된 각 홈의 측벽 상단부 및 제2접합 영역 상에 제2게이트 절연막 및 제1게이트 도전막을 형성하는 단계;상기 일부분이 제거된 희생막의 나머지 부분을 제거하는 단계;상기 제1 및 제2게이트 절연막과 제1게이트 도전막이 형성된 홈을 매립하도록 제2게이트 도전막 및 하드마스크막을 형성하는 단계; 및상기 하드마스크막, 제2게이트 도전막, 제1게이트 도전막, 제2게이트 절연막 및 제1게이트 절연막을 식각하여 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 제2접합 영역을 형성하는 단계 전,상기 반도체 기판 상에 스크린 산화막을 형성하는 단계; 및상기 스크린 산화막이 형성된 반도체 기판 내에 대해 문턱전압 조절 이온주입을 수행하여 상기 제1접합 영역 및 제2접합 영역 아래에 배치되는 문턱전압 조절 이온 주입층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 홈을 형성하는 단계는, 상기 홈을 상기 제1 및 제2접합 영역 보다 깊은 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 제1 및 제2게이트 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 제1게이트 도전막은 N+ 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 제1게이트 도전막을 형성하는 단계는 상기 제1게이트 도전막을 상기 반도체 기판의 표면으로 돌출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 희생막 및 제1게이트 절연막 부분을 제거하는 단계는,상기 희생막 상에 상기 제2접합 영역과 접하는 홈 부분에 형성된 희생막 부분을 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 의해 노출된 희생막 부분을 식각하는 단계; 및상기 마스크 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 제2게이트 도전막은 P+ 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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