KR20090066909A - 반도체 소자의 리세스 게이트 형성방법 - Google Patents

반도체 소자의 리세스 게이트 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 리세스 게이트 형성방법은, 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계와, 상기 소자분리막을 포함한 반도체 기판 상에 제1절연막, 제2절연막 및 제3절연막을 형성하는 단계와, 상기 제3절연막, 제2절연막 및 제1절연막을 상기 활성영역에서의 게이트 형성영역이 노출되도록 식각하는 단계와, 상기 식각된 제3절연막을 식각마스크로 이용하여 상기 활성영역을 리세스하는 단계와, 상기 식각된 제3절연막, 제2절연막 및 제1절연막을 제거하는 단계를 포함한다.

Description

반도체 소자의 리세스 게이트 형성방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 리세스 게이트 형성방법에 관한 것으로, 보다 상세하게는, 소자분리막의 과다 손실을 방지하여 트랜지스터의 누설 전류(Leakage Current : LC)를 개선할 수 있는 반도체 소자의 게이트 리세스 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이하에서는, 종래 기술에 따른 반도체 소자의 리세스 게이트 형성방법을 간략하게 설명하도록 한다.
먼저, 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 패드 산화막과 패드 질화막을 증착한 후, 상기 반도체 기판의 소자분리 영역이 노출되도록 패드 질화막을 패터닝한다. 이어서, 상기 패터닝된 패드 질화막을 식각 베리어로 이용하여 패드 산화막 및 반도체 기판의 소자분리 영역을 식각해서 트렌치를 형성한다.
계속해서, 상기 트렌치를 매립하도록 절연막을 증착하고 나서, 상기 절연막을 CMP(Chemical Mechanical Polishing)한 다음, 패드 질화막과 패드 산화막을 차례로 제거하여 상기 반도체 기판의 활성 영역을 정의하는 소자분리막을 형성한다.
그리고 나서, 상기 소자분리막과 반도체 기판 상에 버퍼 산화막과 하드마스크막의 적층막으로 이루어진 리세스 마스크를 형성한다. 이때, 상기 하드마스크막은 질화막 또는 비정질탄소막으로 형성한다.
이어서, 상기 리세스 마스크를 식각마스크로 이용하여 상기 반도체 기판 활성 영역 내에 리세스 게이트용 홈을 형성하고, 상기 홈을 포함한 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막을 형성하여 리세스 게이트를 형성한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 종래 기술의 경우에는 활성 영역 내에 리세스 게이트용 홈 형성 후, 하드마스크로 사용한 산화막을 충분히 제거해야 하기 때문에 상기 산화막의 충분한 제거시, 상기 활성 영역에 인접한 소자분리막에의 산화막 손실이 커져, 이로 인해 후속의 패싱 게이트 형성 공정시 패터닝(Pattering)이 어렵게 된다.
또한, 상기와 같이 패싱 게이트 형성 공정 시 패터닝이 어렵게 됨에 따라서, 게이트와 플러그의 분리가 어려울 뿐만 아니라, 상기 패싱게이트의 간섭으로 인한 트렌지스터의 누설전류 특성이 나빠지게 된다.
본 발명은 리세스 게이트용 홈 형성시, 소자분리막의 손실을 방지하여 패싱 게이트의 패터닝을 용이하게 수행할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공한다.
또한, 본 발명은 상기와 같이 패싱 게이트의 패터닝을 용이하게 하여 패싱 게이트의 간섭으로 인한 트렌지스터의 누설전류 특성을 개선시킬 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성방법은, 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 반도체 기판 상에 제1절연막, 제2절연막 및 제3절연막을 형성하는 단계; 상기 제3절연 막, 제2절연막 및 제1절연막을 상기 활성영역에서의 게이트 형성영역이 노출되도록 식각하는 단계; 상기 식각된 제3절연막을 식각마스크로 이용하여 상기 활성영역을 리세스하는 단계; 및 상기 식각된 제3절연막, 제2절연막 및 제1절연막을 제거하는 단계;를 포함한다.
상기 제1, 제2 및 제3절연막은 각각 산화막, 질화막 및 산화막을 포함한다.
상기 제1절연막은 700∼1100℃의 온도에서 습식 산화 또는 건식 산화의 방식을 이용하여 25∼500Å의 두께로 형성한다.
상기 제2 및 제3절연막은 50∼1000Å의 두께로 형성한다.
본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시, 산화막, 질화막 및 산화막으로 이루어진 적어도 3중막의 하드마스크막을 이용하여 반도체 기판 내에 리세스 게이트용 홈을 형성함으로써, 종래 기술에서의 산화막만으로 이루어진 하드마스크막 제거시 유발되는 소자분리막의 손실을 방지할 수 있다.
따라서, 본 발명은 상기 소자분리막 상에 형성되는 게이트 형성을 위한 패터닝을 용이하게 수행할 수 있으므로, 그에 따른 패싱 게이트의 간섭을 최소화시킬 수 있어, 그 결과, 트랜지스터의 누설전류 특성을 개선시킬 수 있다.
본 발명은, 리세스 게이트를 갖는 반도체 소자의 제조시, 산화막, 질화막 및 산화막으로 이루어진 3중막의 하드마스크막을 이용하여 반도체 기판 내에 리세스 게이트용 홈을 형성한다.
이렇게 하면, 종래 기술에서의 산화막으로 이루어진 하드마스크막 제거시 유발되는 소자분리막의 손실을 상기 산화막, 질화막 및 산화막으로 이루어진 3중막의 하드마스크막으로 인해 방지할 수 있으므로, 상기 소자분리막 상에 형성되는 패싱 게이트 형성을 위한 패터닝을 용이하게 수행할 수 있다.
따라서, 상기와 같이 소자분리막의 손실을 방지하여 상기 소자분리막 상에 형성되는 패싱 게이트 형성을 용이하게 수행할 수 있으므로, 그에 따른 패싱 게이트의 간섭을 최소화시킬 수 있다.
따라서, 트랜지스터의 누설전류 특성을 개선시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리영역(A) 및 활성영역(B)을 갖는 반도체 기판(100) 상에 패드산화막과 패드질화막으로 이루어진 하드마스크막(도시안됨)을 형성하고, 상기 하드마스크막을 식각마스크로 이용하여 상기 반도체 기판(100)의 소자분리영역(A) 내에 트렌치를 형성한다.
그런 다음, 상기 트렌치 측벽에 측벽산화막(102) 및 선형질화막(104) 형성 후, 상기 트렌치를 매립하도록 200∼5000Å의 두께로 SOD막(106)을 형성한다. 이어서, 상기 SOD막(106)을 상기 트렌치 저면으로 부터 0∼2000Å의 두께만큼 잔류되도 록 식각한 다음, 상기 트렌치를 완전히 매립하도록 300∼5000Å의 두께로 HDP막(108)을 형성한다.
계속해서, 상기 HDP막(108)을 평탄화한 후, 습식 식각으로 HDP막(108)을 0∼1000Å 정도 두께만큼 식각하여 후속 소자분리막의 단차를 조절하고, 그런 다음, 상기 패드질화막을 인산을 이용한 습식 식각으로 제거한 다음, BOE 또는 HF 계열의 습식 식각을 이용하여 상기 HDP막(108) 두께를 조절하여 상기 소자분리영역(A) 내에 SOD막(106), HDP막(108), 선형질화막(104) 및 측벽산화막(102)의 적층막으로 이루어진 소자분리막(109)을 형성한다.
도 1b를 참조하면, 상기 소자분리막(109)을 갖는 반도체 기판(100)에 대해 열 산화공정을 수행하여 상기 활성영역(B) 표면 상에 선택적으로 산화막으로 이루어진 제1절연막(112)을 형성한다.
상기 열 산화 공정은 700∼1100℃의 온도에서 습식 산화 또는 건식 산화의 방식을 이용하며, 이때, 상기 제1절연막막(112)은 25∼500Å의 두께로 형성하는 것이 바람직하다.
도 1c를 참조하면, 상기 제1절연막(112)이 형성된 반도체 기판(100) 내에 웰 형성 이온 주입 공정(114)을 수행한다.
도 1d를 참조하면, 상기 제1절연막(112)이 형성된 활성영역(B)을 포함한 반도체 기판(100)의 각 영역(A,B) 상에 제2절연막(114) 및 제3절연막(116)을 형성한다. 여기서, 상기 제2절연막(114) 및 제3절연막(116)은 각각 질화막 및 산화막으로 형성하며, 이때, 상기 제2절연막(114) 및 제3절연막(116)은 50∼1000Å의 두께로 형성한다.
한편, 상기 제1절연막(112)으로 이루어진 산화막 형성 후, 상술한 바와 같이 상기 반도체 기판(100) 내에 상기 제1절연막(112)을 스크린막으로 적용하여 웰 형성 이온 주입 공정(114)을 수행하는 방법 이외에, 상기 제1절연막(112)을 형성하지 않고, 상기 제2절연막(114) 및 제3절연막(116)을 스크린막으로 적용하여 웰 형성 이온 주입 공정(114)을 수행하거나, 또는, 상기 제1절연막(112), 제2절연막(114) 및 제3절연막(116)의 적층막을 스크린막으로 적용하여 웰 형성 이온 주입 공정(114)을 수행할 수 있다.
도 1e를 참조하면, 상기 제3절연막(116) 상에 비정질 카본막(118) 및 활성영역(B)의 게이트 형성 영역을 노출시키는 감광막 패턴(120)을 형성한다. 그런 다음, 상기 감광막 패턴(120)을 식각마스크로 이용하여 상기 비정질 카본막(118)을 상기 제3절연막(116)이 노출될 때까지 식각한다.
도 1f를 참조하면, 상기 감광막 패턴(120)을 제거하고, 그런 다음, 상기 비정질 카본막(118)을 식각마스크로 제3절연막(116) 및 제2절연막(114)을 식각한다. 이때, 상기 제3절연막(116) 및 제2절연막(114) 식각시, 상기 제2절연막(114)은 0∼200Å의 두께만큼 식각되도록 수행하는 것이 바람직하다.
도 1g를 참조하면, 상기 제3절연막(116) 상에 잔류한 비정질 카본막(118)을 습식으로 제거하고, 그런 다음, 노출된 상기 제3절연막(116)을 식각마스크로 이용하여 상기 제1절연막(112) 및 활성영역(B)을 식각하여 리세스 게이트용 홈(H)을 형성한다.
한편, 상기 리세스 게이트용 홈(H) 형성시, 상술한 바와 같이 제1절연막(112), 제2절연막(114) 및 제3절연막(116)으로 이루어진 3중막의 하드마스크를 이용하여 형성하는 방법 이외에, 상기 제2절연막(114)의 단일막, 또는, 상기 제2절연막(114) 및 제3절연막(116)의 2중막을 하드마스크로 이용하여 형성할 수도 있다.
도 1h를 참조하면, 상기 리세스 게이트용 홈(H)이 형성된 활성영역(B)을 포함한 반도체 기판(100) 내에 문턱 전압 조절용 이온 주입 공정(122)을 수행한다. 이어서, 상기 제3절연막(116) 및 제2절연막(114)을 제거한다.
여기서, 상기 문턱 전압 조절용 이온 주입 공정(122)은 B 또는 BF2 물질을 사용하여 5∼8keV의 전압을 가하여 1012∼1015의 도우즈(Dose)로 수행한다.
이때, 상기 문턱 전압 조절용 이온 주입 공정(122) 수행시, 상기 셀 영역은 리세스 게이트 영역의 홈(H) 내부에만 이온 도핑이 되고, 그 외의 주변회로 영역은 상부가 산화막으로 덮여 있어 산화막 표면에 이온이 도핑되므로, 상기 주변회로 영역의 트랜지스터 특성에는 영향을 주지 않는다.
도 1i를 참조하면, 상기 활성영역(B) 상에 형성된 제1절연막(112)을 제거한 다음, 상기 게이트 리세스용 홈(H) 표면을 포함한 활성영역(B) 상에 게이트 절연막(123)을 형성한다. 그런 다음, 폴리실리콘과 같은 물질로 이루어진 게이트 제1도전막(124)으로 상기 리세스 게이트용 홈(H)을 매립한다.
이어서,상기 게이트 제1도전막(124) 상에 WSi, 또는, W과 같은 금속계막으로 이루어진 게이트 제2도전막(126)을 형성하고, 상기 게이트 제2도전막(126) 상에 게 이트 하드마스크막(128)을 형성한다.
이때, 상기 게이트 제2도전막(126)을 W로 형성시에는, 상기 폴리실리콘막으로 이루어진 게이트 제1도전막(124)과 상기 게이트 제2도전막(126) 사이에 WSi, WN, Ti, TiN 및 WSiN 중 어느 하나로 이루어진 베리어막(도시안됨)을 형성한다.
그런 다음, 상기 게이트 하드마스크막(128), 게이트 제2도전막(126), 베리어막 및 게이트 제1도전막(124)을 패터닝하여 본 발명의 실시예에 따른 리세스 게이트를 형성한다.
전술한 바와 같이 본 발명은, 리세스 게이트를 갖는 반도체 소자의 제조시, 산화막 및 질화막으로 이루어진 적어도 2중막 또는 3중막의 하드마스크막을 이용하여 반도체 기판 내에 리세스 게이트용 홈을 형성함으로써, 종래 기술에서의 산화막으로 이루어진 하드마스크막 제거시 유발되는 소자분리막의 손실을 상기 2중막 또는 3중막의 하드마스크막으로 인해 방지할 수 있으므로, 상기 소자분리막 상에 형성되는 게이트 형성을 위한 패터닝을 용이하게 수행할 수 있다.
따라서, 상기와 같이 소자분리막의 손실을 방지하여 상기 소자분리막 상에 형성되는 패싱게이트 형성을 용이하게 수행할 수 있으므로, 그에 따른 패싱게이트의 간섭을 최소화시킬 수 있다.
따라서, 트랜지스터의 누설전류 특성을 개선시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.

Claims (4)

  1. 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 반도체 기판 상에 제1절연막, 제2절연막 및 제3절연막을 형성하는 단계;
    상기 제3절연막, 제2절연막 및 제1절연막을 상기 활성영역에서의 게이트 형성영역이 노출되도록 식각하는 단계;
    상기 식각된 제3절연막을 식각마스크로 이용하여 상기 활성영역을 리세스하는 단계; 및
    상기 식각된 제3절연막, 제2절연막 및 제1절연막을 제거하는 단계;
    를 포함하는 반도체 소자의 리세스 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 제1, 제2 및 제3절연막은 각각 산화막, 질화막 및 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  3. 제 2 항에 있어서,
    상기 제1절연막은 700∼1100℃의 온도에서 습식 산화 또는 건식 산화의 방식을 이용하여 25∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
  4. 제 2 항에 있어서,
    상기 제2 및 제3절연막은 50∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
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