KR100713938B1 - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 리세스 게이트용 홈 바닥 부분의 전계 및 누설 전류를 감소시켜 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 홈을 형성하는 단계; 상기 홈을 포함한 기판 표면 상에 제1게이트절연막을 형성하는 단계; 상기 홈 양측벽의 제1게이트절연막 상에 제1게이트도전막을 형성하는 단계; 상기 홈 바닥의 제1게이트절연막 상에 제2게이트절연막을 형성하는 단계; 상기 홈을 매립하도록 제2게이트절연막 상에 제2게이트도전막을 형성하는 단계; 및 상기 제2게이트도전막을 포함한 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}
도 1a 내지 도 1d는 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 소자분리막
23 : 버퍼산화막 24 : 마스크패턴
25 : 리세스 마스크 H : 홈
26 : 제1게이트절연막 27 : 제1게이트도전막
28 : 제2게이트절연막 29 : 제2게이트도전막
30 : 금속계막 31 : 하드마스크막
32 : 리세스 게이트 33 : 산화막
34 : 소오스/드레인 영역 35 : 스페이서
본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히, 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설 전류(Leakage Current) 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이하에서는, 도 1a 내지 도 1d를 참조하여 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)이 구비된 반도체 기판(1) 상에 버퍼산화막(3)과 마스크패턴(4)의 적층구조로 구성되는 리세스 마스크(5)를 형성하고, 상기 리세스 마스크(5)를 패터닝하여 리세스 게이트 형성 영역을 노출시킨다.
도 1b를 참조하면, 상기 리세스 마스크에 의해 노출된 기판(1) 부분을 식각하여 리세스 게이트용 홈(H)을 형성하고 리세스 마스크를 제거한 다음, 홈(H)을 포함한 기판 표면에 게이트절연막(6)을 형성한다. 여기서, 상기 홈(H)은 건식 식각 공정을 통해 형성하고, 상기 게이트절연막(6)은 통상 열산화 공정에 의한 산화막으로 형성한다.
도 1c를 참조하면, 상기 홈(H)을 매립하도록 게이트절연막(6) 상에 게이트도전막(7)을 증착한 다음, 상기 게이트도전막(7) 상에 금속계막(8)과 하드마스크막(9)을 차례로 증착한다. 이때, 상기 게이트도전막(7)은 통상 폴리실리콘막으로 형성하고, 상기 금속계막(8)은 텅스텐막, 또는, 텅스텐실리사이드막으로 형성하며, 상기 하드마스크막(9)은 질화막으로 형성한다.
도 1d를 참조하면, 상기 막들(6,7,8,9)을 차례로 식각하여 상기 홈(H) 상에 리세스 게이트(10)를 형성하고 상기 리세스 게이트(10)의 양측벽에 스페이서(11)를 형성한 다음, 상기 리세스 게이트(10) 양측의 기판(1) 표면 내에 소오스/드레인 영역(12)을 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
그러나, 종래기술에 따른 리세스 게이트의 제조시, 반도체 패턴의 미세화에 따라 상기 리세스 게이트용 홈 바닥 부분에서의 전계가 급격히 증가하게 되며, 이로 인하여, 접합 누설 전류의 증가가 유발된다는 문제점이 있다. 상기 접합 누설 전류가 증가하게 되면, 채널 길이 증가량 대비 리프레쉬 타임이 감소되어 리프레쉬 특성 및 셀 특성이 저하된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트를 갖는 반도체 소자의 제조시 상기 리세스 게이트용 홈 바닥 부분의 전계 및 누설 전류를 감소시켜, 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 홈을 형성하는 단계; 상기 홈을 포함한 기판 표면 상에 제1게이트절연막을 형성하는 단계; 상기 홈 양측벽의 제1게이트절연막 상에 제1게이트도전막을 형성하는 단계; 상기 홈 바닥의 제1게이트절연막 상에 제2게이트절연막을 형성하는 단계; 상기 홈을 매립하도록 제2게이트절연막 상에 제2게이트도전막을 형성하는 단계; 및 상기 제2게이트도전막을 포함한 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 홈 상에 리세스 게이트를 형성하는 단계는, 상기 제2게이트도 전막 상에 금속계막을 형성하는 단계; 상기 금속계막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막, 금속계막, 제2게이트도전막을 차례로 식각하여 리세스 게이트를 형성하는 단계; 상기 하드마스크막을 제외한 리세스 게이트의 양측벽에 산화막을 형성하는 단계;를 포함하여 이루어진다.
상기 제1게이트도전막은 상기 제1게이트절연막 상에 제1게이트도전막을 증착한 다음, 상기 홈의 측벽에만 제1게이트도전막이 잔류하도록 비등방성 식각하여 형성한다.
상기 제2게이트절연막은 상기 제1게이트도전막을 포함한 기판 결과물을 덮도록 제2게이트절연막을 증착한 다음, 상기 홈의 바닥에만 제2게이트절연막이 잔류하도록 에치백하여 형성한다.
상기 제1게이트도전막은 리세스 게이트 길이의 10∼45%의 두께를 갖도록 형성한다.
상기 제2게이트절연막은 산화막으로 형성한다.
상기 제2게이트절연막은 상기 제1게이트절연막 두께의 1.1∼2배의 두께로 형성한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 홈을 형성하는 단계; 상기 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 홈 양측벽의 게이트절연막 상에 제1게이트도전막을 형성하는 단계; 상기 홈 바닥의 게이트절연막 상에 P형 폴리실리콘막을 형성하는 단계; 상기 홈을 매립하도록 P형 폴리실리콘막 상에 제2게 이트도전막을 형성하는 단계; 및 상기 제2게이트도전막을 포함한 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 홈 상에 리세스 게이트를 형성하는 단계는, 상기 제2게이트도전막 상에 금속계막을 형성하는 단계; 상기 금속계막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막, 금속계막, 제2게이트도전막을 차례로 식각하여 리세스 게이트를 형성하는 단계; 상기 하드마스크막을 제외한 리세스 게이트의 양측벽에 산화막을 형성하는 단계;를 포함하여 이루어진다.
상기 제1게이트도전막은 상기 게이트절연막 상에 제1게이트도전막을 증착한 다음, 상기 홈의 측벽에만 제1게이트도전막이 잔류하도록 비등방성 식각하여 형성한다.
상기 P형 폴리실리콘막은 상기 제1게이트도전막을 포함한 기판 결과물을 덮도록 P형 폴리실리콘막을 증착한 다음, 상기 홈의 바닥에만 P형 폴리실리콘막이 잔류하도록 에치백하여 형성한다.
상기 제1게이트도전막은 리세스 게이트 길이의 10∼45%의 두께를 갖도록 형성한다.
상기 P형 폴리실리콘막은 상기 게이트절연막 두께의 1.1∼2배의 두께로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 홈을 포함한 기판 전면 상에 제1게이트절연막을 형성하고, 상기 홈 양측벽의 제1게이트절연막 상에 제1게이트도전막을 형성한 다음, 상기 홈의 바닥 부분의 제1게이트절연막 상에 산화막 재질의 제2게이트절연막을 형성한다.
이렇게 하면, 상기 홈 바닥 부분의 게이트절연막을 종래보다 두껍게 형성할 수 있으므로 상기 홈 바닥 부분의 전계감소를 통해 누설 전류를 줄임으로써 리프레쉬 타임을 증가시킬 수 있으며, 이를 통해, 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.
자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 액티브 영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21) 상에 리세스 게이트 형성 영역을 노출시키는 리세스 마스크(25)를 형성한다. 여기서, 상기 리세스 마스크(25)는 버퍼산화막(23)과 마스크패턴(24)의 적층구조로 이루어진다.
도 2b를 참조하면, 상기 리세스 마스크에 노출된 기판(21) 부분을 식각하여 상기 기판(21) 내에 리세스 게이트용 홈(H´)을 형성하고 상기 리세스 마스크를 제거한 다음, 상기 홈(H´)을 포함한 기판(21) 표면 상에 제1게이트절연막(26)을 형성한다. 여기서, 상기 홈(H´)은 건식 식각 공정을 통해 형성하며, 상기 제1게이트절연막(26)은 통상 열산화 공정에 의한 산화막으로 형성한다.
다음으로, 상기 제1게이트절연막(26)을 포함한 기판(21) 전면 상에 폴리실리콘막 재질의 제1게이트도전막(27)을 증착한다. 이때, 상기 제1게이트도전막(27)은 상기 홈(H´)의 바닥 및 양측벽을 포함하는 홈(H´) 내부와 제1게이트절연막(26) 상에 증착된다.
도 2c를 참조하면, 상기 제1게이트도전막(27)이 증착된 기판(21) 결과물 상에 비등방성 식각 공정을 수행한다. 여기서, 상기 비등방성 식각 공정을 통해 상기 홈(H´)의 양측벽에만 제1게이트도전막(27)이 잔류하게 되며, 상기 제1게이트도전막(27)은 리세스 게이트 길이의 10∼45% 정도의 두께를 갖도록 형성한다.
이어서, 상기 홈(H´) 양측벽의 제1게이트도전막(27)을 포함한 기판(21) 전면 상에 제2게이트절연막(28)을 증착한다. 이때, 상기 제2게이트절연막(28)은 산화막으로 증착한다.
도 2d를 참조하면, 상기 홈(H´)의 바닥 부분에만 제2게이트절연막(28)이 잔류하도록 상기 제2게이트절연막(28)이 증착된 기판(21) 결과물 상에 에치백(Etch Back) 공정을 수행한다. 이때, 상기 에치백 공정을 통해 상기 홈(H´)의 바닥에만 제2게이트절연막(28)이 형성되며, 상기 제2게이트절연막(28)은 상기 제1게이트절연막(26) 두께의 1.1∼2배 정도의 두께로 형성한다.
여기서, 상기 제1게이트절연막(26) 상에 제2게이트절연막(28)을 추가로 형성함으로써 상기 홈(H´) 바닥 부분의 게이트절연막을 종래보다 두껍게 형성할 수 있으며, 이를 통해, 상기 홈(H´) 바닥 부분에서 유발되는 전계 및 접합 누설 전류의 증가를 방지할 수 있다.
다음으로, 상기 제1 및 제2게이트절연막(26,28)을 포함한 기판(21) 결과물 상에 상기 홈(H´)을 완전 매립하도록 제2게이트도전막(29)을 증착한다. 이때, 상기 제2게이트도전막(29)은 상기 제1게이트도전막(27)과 같은 폴리실리콘막으로 형성한다.
도 2e를 참조하면, 상기 제2게이트도전막(29)을 CMP(Chemical Mechanical Polishing)한 다음, 상기 제2게이트도전막(29) 상에 금속계막(30), 하드마스크막(31)을 차례로 증착한다. 여기서, 상기 금속계막(30)은 통상 텅스텐막, 또는, 텅스텐실리사이드막으로 형성하며, 상기 하드마스크막(31)은 통상 질화막으로 형성한다.
도 2f를 참조하면, 상기 하드마스크막(31), 금속계막(30), 제2게이트도전막(29) 및 제1게이트절연막(26)을 차례로 식각하여 상기 홈(H´) 상에 리세스 게이트(32)를 형성한 다음, 상기 하드마스크막(31)을 제외한 리세스 게이트(32)의 양측벽에 산화막(33)을 형성한다.
계속해서, 상기 리세스 게이트(32)의 양측 기판 내에 이온주입을 통해 소오스/드레인 영역(34)을 형성하고, 이어서, 상기 리세스 게이트(32)의 양측벽에 스페이서(35)를 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
여기서, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시 홈의 바닥 부분의 게이트절연막을 종래보다 두껍게 형성함으로써, 상기 홈 바닥 부분의 전계 및 접합 누설 전류를 감소시킬 수 있으며, 이를 통해, 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.
한편, 전술한 본 발명의 실시예에서는 상기 홈 바닥 부분의 제1게이트절연막 상에 산화막 재질의 제2게이트절연막을 추가로 형성함으로써 리프레쉬 특성 및 셀 특성을 개선하였지만, 본 발명은 그에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 상기 홈 바닥 부분의 제1게이트절연막 상에 P형 폴리실리콘막을 형성함으로써 본 발명의 실시예와 동일한 효과를 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 있어서, 리세스 게이트용 홈의 표면에 게이트절연막을 형성한 다음, 상기 홈 바닥 부분의 게이트절연막 상에 산화막, 또는, P형 폴리실리콘막 재질의 막을 형성함으로써 상기 홈의 바닥 부분의 막을 종래보다 두껍게 형성할 수 있으며, 이를 통해, 홈 바닥 부분의 전계를 감소시킴으로써 접합 누설 전류를 감소시킬 수 있다.
따라서, 본 발명은 상기 전계 감소를 통해 누설 전류를 줄임으로써 리프레쉬 타임을 증가시킬 수 있으며, 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.

Claims (13)

  1. 반도체 기판 내에 홈을 형성하는 단계;
    상기 홈을 포함한 기판 표면 상에 제1게이트절연막을 형성하는 단계;
    상기 홈 양측벽의 제1게이트절연막 상에 제1게이트도전막을 형성하는 단계;
    상기 홈 바닥의 제1게이트절연막 상에 제2게이트절연막을 형성하는 단계;
    상기 홈을 매립하도록 제2게이트절연막 상에 제2게이트도전막을 형성하는 단계; 및
    상기 제2게이트도전막을 포함한 홈 상에 리세스 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 홈 상에 리세스 게이트를 형성하는 단계는,
    상기 제2게이트도전막 상에 금속계막을 형성하는 단계;
    상기 금속계막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막, 금속계막, 제2게이트도전막을 차례로 식각하여 리세스 게이트를 형성하는 단계;
    상기 하드마스크막을 제외한 리세스 게이트의 양측벽에 산화막을 형성하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1게이트도전막은 상기 제1게이트절연막 상에 제1게이트도전막을 증착한 다음, 상기 홈의 측벽에만 제1게이트도전막이 잔류하도록 비등방성 식각하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2게이트절연막은 상기 제1게이트도전막을 포함한 기판 결과물을 덮도록 제2게이트절연막을 증착한 다음, 상기 홈의 바닥에만 제2게이트절연막이 잔류하도록 에치백하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1게이트도전막은 리세스 게이트 길이의 10∼45%의 두께를 갖도록 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2게이트절연막은 산화막으로 형성하는 것을 특징으로 하는 리세스 게 이트를 갖는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제2게이트절연막은 상기 제1게이트절연막 두께의 1.1∼2배의 두께로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  8. 반도체 기판 내에 홈을 형성하는 단계;
    상기 홈을 포함한 기판 표면 상에 게이트절연막을 형성하는 단계;
    상기 홈 양측벽의 게이트절연막 상에 제1게이트도전막을 형성하는 단계;
    상기 홈 바닥의 게이트절연막 상에 P형 폴리실리콘막을 형성하는 단계;
    상기 홈을 매립하도록 P형 폴리실리콘막 상에 제2게이트도전막을 형성하는 단계; 및
    상기 제2게이트도전막을 포함한 홈 상에 리세스 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 홈 상에 리세스 게이트를 형성하는 단계는,
    상기 제2게이트도전막 상에 금속계막을 형성하는 단계;
    상기 금속계막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막, 금속계막, 제2게이트도전막을 차례로 식각하여 리세스 게이트를 형성하는 단계;
    상기 하드마스크막을 제외한 리세스 게이트의 양측벽에 산화막을 형성하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 제1게이트도전막은 상기 게이트절연막 상에 제1게이트도전막을 증착한 다음, 상기 홈의 측벽에만 제1게이트도전막이 잔류하도록 비등방성 식각하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 P형 폴리실리콘막은 상기 제1게이트도전막을 포함한 기판 결과물을 덮도록 P형 폴리실리콘막을 증착한 다음, 상기 홈의 바닥에만 P형 폴리실리콘막이 잔류하도록 에치백하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 제1게이트도전막은 리세스 게이트 길이의 10∼45%의 두께를 갖도록 형 성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 P형 폴리실리콘막은 상기 게이트절연막 두께의 1.1∼2배의 두께로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20050061217A (ko) * 2003-12-18 2005-06-22 삼성전자주식회사 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR20050085617A (ko) * 2002-12-14 2005-08-29 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 트렌치-게이트 실리콘 반도체 장치 및 그의 제조 방법

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