KR20080081548A - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

반도체 소자의 게이트 형성방법은, 반도체 기판의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 제1홈을 포함한 기판 전면 상에 제1게이트절연막을 형성하는 단계; 상기 제1게이트절연막 상에 상기 제1홈을 매립하도록 N+ 폴리실리콘막을 형성하는 단계; 상기 제1홈의 양측벽에만 N+ 폴리실리콘막이 잔류되도록 상기 N+ 폴리실리콘막을 식각하는 단계; 상기 제1홈의 저면에 형성된 제1게이트절연막 부분을 선택적으로 제거하는 단계; 상기 제1홈의 저면을 좀더 식각하여 제2홈을 형성하는 단계; 상기 제2홈을 포함한 기판 전면 상에 제2게이트절연막을 형성하는 단계; 상기 제2게이트절연막 상에 상기 제2홈을 매립하도록 P+ 폴리실리콘막을 형성하는 단계; 및 상기 P+ 폴리실리콘막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계;를 포함한다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 110 : 소자분리막
H1 : 제1홈 112 : 제1게이트절연막
114 : N+ 폴리실리콘막 H2 : 리세스 게이트용 제2홈
116 : 제2게이트절연막 118 : P+ 폴리실리콘막
120 : 금속계막 130 : 리세스 게이트
140 : 접합 영역
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 전자의 터널링(Tunneling)을 방지하여 디램(DRAM) 소자의 동작 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류(Leakage Current) 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
한편, 주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막을 사용해왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
하지만, 반도체 소자의 고집적화 추세에 따라 상기 단채널효과(Short Channel Effect)가 더욱 심화된다. 그리고, 상기 단채널효과는 포화전압(Saturation Voltage : Vce)의 증가를 야기하는데, 이를 방지하기 위해서는 이온주입 도우즈(Dose)를 증가시켜야 하며, 이 때문에, 이동성이 감소하여 커런트(Current)의 감소가 유발된다.
이에, 게이트도전막으로서 P+ 폴리실리콘막을 적용하는 방법이 제안된 바 있으나, 이 경우, 전자의 터널링(Tunneling)이 발생되며 GIDL(Gate Induced Drain Leakage)이 증가하므로 리플레쉬(Refresh) 특성이 열화되는 등 디램 소자의 동작 특성이 저하된다.
따라서, 본 발명은 P+ 폴리실리콘막을 적용하는 게이트의 형성시, 전자의 터널링(Tunneling)을 방지하여 디램(DRAM) 소자의 동작 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 게이트 형성방법은, 반도체 기판의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 제1홈을 포함한 기판 전면 상에 제1게이트절연막을 형성하는 단계; 상기 제1게이트절연막 상에 상기 제1홈을 매립하도록 N+ 폴리실리콘막을 형성하는 단계; 상기 제1홈의 양측벽에만 N+ 폴리실 리콘막이 잔류되도록 상기 N+ 폴리실리콘막을 식각하는 단계; 상기 제1홈의 저면에 형성된 제1게이트절연막 부분을 선택적으로 제거하는 단계; 상기 제1홈의 저면을 좀더 식각하여 제2홈을 형성하는 단계; 상기 제2홈을 포함한 기판 전면 상에 제2게이트절연막을 형성하는 단계; 상기 제2게이트절연막 상에 상기 제2홈을 매립하도록 P+ 폴리실리콘막을 형성하는 단계; 및 상기 P+ 폴리실리콘막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계;를 포함한다.
여기서, 상기 금속계막은 텅스텐실리사이드막으로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 소자의 리세스 게이트 형성방법으로서, 상기 리세스 게이트용 홈의 양측벽에만 선택적으로 N+ 폴리실리콘막을 증착한 후, 게이트절연막과 P+ 폴리실리콘막, 금속계막 및 하드마스크막을 차례로 증착하고, 그리고 나서, 상기 막들을 식각하여 상기 홈 상에 리세스 게이트를 형성한다.
이렇게 하면, 상기 리세스 게이트용 홈의 양측벽에 형성된 N+ 폴리실리콘막부분이 전자의 터널링(Tunneling)을 방지하며, 또한, 상기 N+ 폴리실리콘막 부분이 플로팅 게이트(Floating Gate) 역할을 하여 게이트의 GIDL(Gate Induced Drain Leakage)을 감소시킬 수 있다.
따라서, 본 발명은 상기 게이트의 GIDL을 감소시킴으로써 리플레쉬(Refresh) 특성을 개선하여 디램(DRAM) 소자의 동작 특성을 향상시킬 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 게이트 형성 영역을 포함한 활성 영역을 정의하는 소자분리막(110)이 구비된 반도체 기판(100) 상에 상기 게이트 형성 영역을 노출시키는 리세스 마스크(도시안됨)을 형성한다. 그런 다음, 상기 리세스 마스크에 의해 노출된 반도체 기판(100) 부분을 식각하여 제1홈(H1)을 형성한 후, 상기 리세스 마스크를 제거한다.
도 1b를 참조하면, 상기 제1홈(H1)을 포함한 기판(100) 전면 상에 균일한 두께로 제1게이트절연막(112)을 형성한다.
도 1c를 참조하면, 상기 제1게이트절연막(112) 상에 상기 제1홈(H1)을 매립하도록 N+ 폴리실리콘막(114)을 증착한다.
도 1d를 참조하면, 상기 N+ 폴리실리콘막(114)을 식각하여 상기 제1홈(H1)의 양측벽에만 N+ 폴리실리콘막(114)을 잔류시킨다. 상기 제1홈(H1)의 양측벽에 잔류된 N+ 폴리실리콘막(114)은 전자의 터널링(Tunneling)을 방지하여 게이트의 GIDL(Gate Induced Drain Leakage)을 감소시키는 역할을 한다.
도 1e를 참조하면, 상기 N+ 폴리실리콘막(114)에 의해 노출된 제1홈(H1) 저 면의 제1게이트절연막(112) 부분을 선택적으로 제거한다.
도 1f를 참조하면, 상기 N+ 폴리실리콘막(114)과 제1게이트절연막(112)에 의해 노출된 제1홈(H1) 저면의 기판(100) 부분을 좀더 식각하여 리세스 게이트용 제2홈(H2)을 형성한다.
도 1g를 참조하면, 상기 리세스 게이트용 제2홈(H2)이 형성된 기판(100) 결과물 상에 균일한 두께로 제2게이트절연막(116)을 형성한다.
도 1h를 참조하면, 상기 제2게이트절연막(116) 상에 상기 리세스 게이트용 제2홈(H2)을 매립하도록 P+ 폴리실리콘막(118)을 형성한다.
도 1i를 참조하면, 상기 P+ 폴리실리콘막(118) 상에 금속계막(120)과 하드마스크막(도시안됨)을 차례로 형성한다. 상기 금속계막(120)은 텅스텐실리사이드막으로 형성한다.
다음으로, 상기 하드마스크막과 금속계막(120) 및 P+ 폴리실리콘막(118)을 패터닝하여 상기 리세스 게이트용 제2홈(H2) 상에 리세스 게이트(130)을 형성한다. 계속해서, 상기 리세스 게이트(130)가 형성된 기판(100) 결과물에 대해 이온주입 공정을 수행하여 리세스 게이트(130)의 양측 기판(100) 표면 내에 접합 영역(140)을 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 게이트를 완성한다.
여기서, 본 발명은 리세스 게이트의 형성시 리세스 게이트용 홈의 양측벽에는 N+ 폴리실리콘막을 형성하고 상기 홈의 나머지 부분에는 P+ 폴리실리콘막을 형성함으로써, 상기 N+ 폴리실리콘막이 전자의 터널링을 방지하여 리세스 게이트의 GIDL을 감소시킬 수 있다.
또한, 본 발명은 상기 리세스 게이트용 홈의 양측벽에 형성된 N+ 폴리실리콘막 부분이 플로팅 게이트 역할을 함으로써, 게이트의 전압 인가시 상기 플로팅 게이트에 플러스(+) 전하가 축적되므로 상기 GIDL을 더욱 효과적으로 감소시킬 수 있으며, 이를 통해, 리플레쉬 특성을 개선하여 디램 소자의 동작 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트용 홈의 양측벽에 N+ 폴리실리콘막을 형성함과 아울러 상기 홈의 나머지 부분에 P+ 폴리실리콘막을 형성함으로써, 게이트의 GIDL(Gate Induced Drain Leakage)을 효과적으로 감소시킬 수 있다.
또한, 본 발명은 상기 게이트의 GIDL을 감소시킴으로써 리플레쉬(Refresh) 특성을 개선할 수 있으며, 이를 통해, 디램(DRAM) 소자의 동작 특성을 향상시킬 수 있다.

Claims (2)

  1. 반도체 기판의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계;
    상기 제1홈을 포함한 기판 전면 상에 제1게이트절연막을 형성하는 단계;
    상기 제1게이트절연막 상에 상기 제1홈을 매립하도록 N+ 폴리실리콘막을 형성하는 단계;
    상기 제1홈의 양측벽에만 N+ 폴리실리콘막이 잔류되도록 상기 N+ 폴리실리콘막을 식각하는 단계;
    상기 제1홈의 저면에 형성된 제1게이트절연막 부분을 선택적으로 제거하는 단계;
    상기 제1홈의 저면을 좀더 식각하여 제2홈을 형성하는 단계;
    상기 제2홈을 포함한 기판 전면 상에 제2게이트절연막을 형성하는 단계;
    상기 제2게이트절연막 상에 상기 제2홈을 매립하도록 P+ 폴리실리콘막을 형성하는 단계; 및
    상기 P+ 폴리실리콘막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 금속계막은 텅스텐실리사이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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