KR960000954B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 반도체 소자인 시모스(CMOS) 트랜지스터의 구조도.
제2도는 본 발명에 따른 반도체 소자의 CMOS 트랜지스터 제조 공정도.
제3도는 본 발명에 따른 반도체 소자외 CMOS 트랜지스터의 구조를 설명하기 위한 레이아웃과 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1도전형 반도체기판 2 : 활성층
3 : 필드격리막 4 : 제1게이트 절연막
5 : 층간막 6 : 소스영역
6' : 드레인영역 7 : 실리사이드
8 : 제2게이트 절연막 9 : 게이트 폴리실리콘
10 : 절연막 11 : 금속
12 : 트랜치(TRENCH WELL) 13 : 활성영역
본 발명은 반도체 소자인 시모스(CMOS) 트랜지스터에 관한 것으로, 특히 제한된 셀 면적내에 채널폭 방향으로 트랜치 영역을 형성하여 전류 구동 능력을 높이는데 적당하도록 한 반도체 소자 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 CMOS 트랜지스터는 채널길이가 줄어듬에 따라서 핫 캐리어(HOT-CARRIER)의 영향에 의한 소자 신뢰성이 중요한 문제로 대두되어 트랜치 구조를 사용하여 채널길이를 길게 함으로써 전계를 줄여 한 캐리어 량을 줄이게 되었다.
즉, 채널길이가 줄어듬에 따라서 전계가 커지게 되므로 같은 셀 면적내에서 전계를 줄이기 위하여 제1도의 (a)와 같이 더블 디퓨즈드 드레인(Double Diffused Drain : DDD)와, 제1도의 (b)와 같이 리세스드게이트 구조(recessed gate structure) 및 라이트리 도프드 드레인(lightly doped drain : LDD)등이 제안되었고, 트랜치를 사용하여 채널길이를 길게 해주므로서 전계를 줄여 한 캐리어를 감소시키는 구조등이 제안되었으나 이러한 트런치 구조를 사용할 경우 핫 캐리어 량은 줄일 수 있으나 상대적으로 소자의 스피드(Speed)에 영향을 주는 전류 구동 능력을 떨어뜨리는 결과를 초래하게 되는 문제점이 발생하계 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 CMOS 트랜지스터의 채널길이를 문제가 되지 않는 최소범위내에서 적절히 유지하고, 채널폭 방향에 트랜치 영역을 형성하여 채널폭을 넓힘으로써 제한된 셀 면적내에 전류 구동 능력을 증가시켜 고집적 메모리에 적용가능하도록 한 것으로서, 본 발명의 목적은 제1도 전형 반도체기판에 활성영역과 필드격리막이 정의된 반도체 소자 제조방법에 있어서, 상기 활성영역의 채널영역을 식각하여 트랜치 영역을 형성하는 단계와, 상기 제1도전형 반도체기판 전면에 제1게이트 절연막을 형성하는 단계와, 전면에 층간막을 형성하고 사진식각법을 이용하여 채널영역의 층간막을 잔류시키는 단계와, 상기 잔류된 층간막을 마스크로 사용하여 제2도전형 불순물을 이온주입하여 저농도 소오스/드레인영역을 형성하는 단계와, 전면에 실리사이드를 증착하여 트랜치 영역에 측벽을 형성하는 단계와, 전면에 제2게이트 절연막을 얇게 증착하고, 그 위에 다시 게이트 폴리실리콘을 증착한 후, 식각하여 게이트전극을 형성하는 단계와, 게이트전극을 마스크로 사용하여 제2도전형 불순물로 고농도 소오스/드레인영역을 형성하는 단계와, 절연막을 증착하고 콘택홀을 형성하여 배선공정을 실시하는 단계를 포함하는 반도체 소자 제조방법을 제공하는데 있다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
먼저, 제3도는 본 발명에 따른 반도체 소자인 트랜치 모스 트랜지스터의 구조를 설명하기 위해 도시한 도면이다.
제3도의 (a)는 본 발명에 의한 모스 트랜지스터의 레이아웃으로, 본 발명에 의한 모스 트랜지스터는 활성영역(13)을 일방향으로 가로지르는 게이트전극(9)과, 게이트전극(9)의 양단에 형성된 소스/드레인영역(6)(6')과, 게이트전극(9) 형성방향과 교차하게 채널폭 방향의 트랜치(12)을 가진다.
제3도의 (b)는 제3도의 (a)에 표시한 나-나 절단선에 의한 단면도로서, 제1도전형의 반도체기판(1) 상부에 같은 도전형의 활성층(2)이 있고, 활성층에 활성영역과 격리영역을 정의하는 필드산화막(3)이 있다.
활성영역(13)에 트랜치(12)가 형성되어 있고, 트랜치(12)를 중심으로 엘디디 (LDD)가 형성되어 있다. 기판 전면에 제1게이트 절연막(4)이 있고, 또한 트랜치(12) 측면중 채널길이 방향으로의 두 측면에 측벽(7)이 있고, 측벽(7) 및 제1게이트 절연막(3) 상부에 제2게이트 절연막(8)이 있고, 트랜치(1)2 내부의 측벽(7) 사이에 게이트전극(9)이 있다.
제3도의 (c)는 제3도의 (a)에 표시한 다-다 절단선에 의한 단면도로서, 제1도전형의 반도체기판(1) 상부에 같은 도전형의 활성층(2)이 있고, 활성층에 활성영역과 격리영역을 정의하는 필드산화막(3)이 있다.
활성영역에 채널폭 방향의 트랜치(12)가 형성되어 있고, 기판 상부에는 제1게이트 절연막(4)과 제2게이트 절연막(8)이 차례로 형성되어 있다. 따라서, 채널폭이 트랜치의 깊이만큼 연장되어 전류 구동 능력을 높일 수 있는 것이다.
제2도는 본 발명에 따른 반도체 소자인 트랜치형 모스 트랜지스터 제조 공정도로서, 먼저 (a)도와 같이 N 또는 P타입의 제1도전형 반도체기판(1) 위에 N 또는 P타입의 활성층(2)을 형성한 다음 상기 활성층(2)에 트랜지스터가 형성될 부분을 정의하기 위해 에치하여 채널폭 방향의 트랜치를 형성한 후, 상기 활성층(2)에 주변의 트랜지스터와 절연시킬 필드격리막(3)을 형성하고, 그 위에 제1게이트 절연막(4)을 증착시킨다.
상기 공정후 (b)도와 같이 층간막(5)막을 소정 두께로 증착한 다음 저농도 소스/드레인영역을 정의하기 위하여 포토레지스트(PR)을 도포하고, 상기 포토레지스트 (PR)를 마스크로 하여 에치함으로써 채널영역이외의 층간막을 제거한다((c)도). 이때 상기 층간막은 제1게이트 절연막과 식각선택비가 서로 다른 것을 사용한다.
상기 공정이 완료되면, (d)도와 같이 포토레지스트(PR) 및 잔여 층간막(5)을 마스크로 저농도 이온(N-)을 주입하여 저농도 소스/드레인영역(6)(6')을 형성한다. 이어 포토레지스트(PR)와 잔여 층간막(5)을 제거한 후 Mo, Cu, Ti, Ta중 하나를 선택하여 실리사이드(7)을 증착하고, 상기 실리사이드(7)을 사진식각공정을 통해 트랜치 측벽에 사이드월을 형성한 다음 제2게이트 절연막(8)을 얇게 증착하고, 그 위에 다시 게이트 폴리실리콘을 증착 및 드라이 에치를 실시함으로써 트랜치의 소정 부분에만 게이트전극(9)이 형성되도록 하고, 게이트전극(9)을 마스크로 소스/드레인영역(6)(6')에 고농도 이온(N+)을 주입하여 소스/드레인을 완전히 형성한다((e)도).
그 다음 (바)도에서와 같이 상기 게이트전극(9)과 제2게이트 절연막(8) 위에 옥사이드의 절연막(10)을 소정 두께로 증착한 후 배선을 놓여질 위치에 소스/드레인영역(6)(6')까지 콘택홀을 형성하고, 상기 콘택홀에 금속(11)을 도포시키게 된다.
이상에서 상술한 바와같이 본 발명은 CMOS 트랜지스터의 채널길이를 문제가 되지 않는 최소범위내에서 적절히 유지하고, 채널폭 방향에 트랜치 영역을 형성하여 채널폭을 넓힘으로써, 제한된 셀 면적내에 전류구동 능력을 증가시켜 CMOS 트랜지스터 신뢰성 향상에 기여할 수 있는 것이다.
Claims (4)
- 제1도전형 반도체기판에 활성영역과 필드격리막이 정의된 반도체 소자 제조방법에 있어서, 상기 활성영역의 채널영역을 식각하여 트랜치 영역을 형성하는 단계와, 상기 제1도전형 반도체기판 전면에 제1게이트 절연막을 형성하는 단계와, 상기 제1게이트 절연막 위에 층간막을 형성하고 사진식각법을 이용하여 채널영역의 층간막을 잔류시키는 단계와, 상기 잔류된 층간막을 마스크로 사용하여 제2도전형 불순물을 이온주입하여 저농도 소스/드레인영역을 형성하는 단계와, 전면에 실리사이드를 증착하여 트랜치 영역에 측벽을 형성하는 단계와, 전면에 제2게이트 절연막을 얇게 증착하고, 그 위에 다시 게이트 폴리실리콘을 증착한 후, 식각하여 게이트전극을 형성하는 단계와, 상기 게이트전극 및 측벽을 마스크로 사용하여 제2도전형 불순물로 고농도 소스/드레인영역을 형성하는 단계와, 전면에 절연막을 증착하고 콘택홀을 형성하여 배선공정을 실시하는 단계를 포함하는 반도체 소자 제조방법.
- 제1항에 있어서 상기 실리사이드는 Mo, Cu, Ti, Ta중 하나를 선택하여 사용한 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서 상기 층간막은, 제1게이트 절연막과 식각선택비가 서로 다른 것을 사용한 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서 상기 트랜치는, 채널폭 방향으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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