KR940002777B1 - Mos 트랜지스터 제조방법 - Google Patents
Mos 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR940002777B1 KR940002777B1 KR1019910000557A KR910000557A KR940002777B1 KR 940002777 B1 KR940002777 B1 KR 940002777B1 KR 1019910000557 A KR1019910000557 A KR 1019910000557A KR 910000557 A KR910000557 A KR 910000557A KR 940002777 B1 KR940002777 B1 KR 940002777B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- polysilicon
- insulating film
- insulating layer
- gate polysilicon
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 3
- 229920005591 polysilicon Polymers 0.000 claims abstract description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 3
- 150000002500 ions Chemical class 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HJHVQCXHVMGZNC-JCJNLNMISA-M sodium;(2z)-2-[(3r,4s,5s,8s,9s,10s,11r,13r,14s,16s)-16-acetyloxy-3,11-dihydroxy-4,8,10,14-tetramethyl-2,3,4,5,6,7,9,11,12,13,15,16-dodecahydro-1h-cyclopenta[a]phenanthren-17-ylidene]-6-methylhept-5-enoate Chemical compound [Na+].O[C@@H]([C@@H]12)C[C@H]3\C(=C(/CCC=C(C)C)C([O-])=O)[C@@H](OC(C)=O)C[C@]3(C)[C@@]2(C)CC[C@@H]2[C@]1(C)CC[C@@H](O)[C@H]2C HJHVQCXHVMGZNC-JCJNLNMISA-M 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 GOLD 구조의 MOS 트랜지스터 단면도.
제2a-f도는 본 발명에 따른 GOLD 구조의 MOS 트랜지스터 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트 산화막
3 : 제1게이트 폴리실리콘 5 : 제2게이트 폴리실리콘
6 : 폴리실리콘 사이드월 7 : 제1절연막
8 : 제2절연막 9 : 절연막 사이드월
10 : 폴리실리콘 11 : 제3절연막
본 발명은 GOLD(Oate Over Lapped Drain) 구조의 MOS 트랜지스터에 관한 것으로, 특히 게이트 영역과 소오스 및 드레인 영역간의 기생 커패시턴스를 감소시키고, 절연특성을 좋게하여 고속 MOS 트랜지스터에 작당하도록 한 MOS 트랜지스터 제조방법에 관한 것이다.
종래의 GOLD 구조의 MOS 트랜지스터는 제1도에 도시된 바와 같이 먼저 P형 실리콘기판(1)에 게이트 산화막(2)과, 제1게이트 폴리실리콘(3), 산화막(4)을 차례로 증착한 다음, 산화막(4) 위에 제2게이트 폴리실리콘(5)을 증착하고 산화막(4)을 에치 스톱(etch stop)층으로 하여 제2게이트 폴리실리콘(5)을 제1게이트 영역에만 남도록 식각한다.
그리고 남아 있는 제2게이트 폴리실리콘(5)을 마스크로 이용하여 산화막(4)을 제거하고, 남아 있는 제2게이트 폴리실리콘(5)과 산화막(4)을 마스크로 이용하여 기판(1)에 저농도 n형 이온주입을 하여 LDD을 형성한 후, 사이드월용 폴리실리콘을 전면에 증착하고 건식식각하여 제1게이트 폴리실리톤(3)과 제2게이트 폴리실리콘(5)을 전기적으로 연결하도록 폴리실리콘 사이드월(6)을 형성하고 제1게이트 폴리실리콘(3)을 식각한다.
폴리실리콘 사이드월(6)을 마스크로 이용하여 고농도 n형 이온을 P형 실리콘기판(1)에 이온주입하여 LDD 구조의 NMOS 트랜지스터 소오스 및 드레인 영역을 형성한다.
그러나 이와 같은 종래의 GOLD 구조에서는 N+소오스 및 드레인 영역과 게이트 영역간의 오버랩(overlap)에 의해 기생 커패시턴스가 형성되어 고속 동작이 어렵고, 또한 소오스 및 드레인의 영역과 게이트와의 절연을 위해 게이트 전극을 절연시킨 다음 소오스 및 드레인의 영역과 게이트와의 절연을 위해 게이트 전극을 절연시킨 다음 소오스 및 드레인의 금속배선을 형성해야 하므로 공정이 복잡하는 등 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로서 게이트와 소오스 및 드레인간의 오버랩을 방지하여 기생 커패시턴스를 줄이고, 게이트와 소오스 및 드레인의 절연특성을 좋게 하여 고속 MOS 트랜지스터를 제공하는데 그 목적이 있다.
이하, 본 발명을 첨부된 도면에 따라 설명하면 다음과 같다.
제2a-f도는 본 발명에 따른 GOLD 구조의 MOS 트랜지스터의 제작공정 단면도로서, 먼저 제2a도와 같이 P형 실리콘기판(1)위에 게이트 산화막(2), 제1게이트 폴리실리콘(3), 얇은 산화막인 제1절연막(7)을 형성한 후, 그위에 제2게이트 폴리실리콘(5)과 제2절연막(산화막)(8)를 형성한다.
제2b도와 같이 게이트 패턴 마스크를 이용하여 사진석판술 및 식각공정으로 게이트 영역에만 남도록 제2절연막(8)을 패터닝하고 제2절연막(8)을 마스크로 하고 제1절연막(7)을 에치스톱하여 제2게이트 폴리실리콘(5)을 식각한 다음 제1절연막을 제거하고 상기 제1, 2절연막(7,8) 및 제2게이트 폴리실리콘(5)을 마스크로 이용하여 기판(1)에 저농도 n형 불순물 이온을 주입하여 저농도 소오스 및 드레인 영역을 행한다.
제2c도와 같이 전면에 폴리실리콘(10)을 증착한 후 제2d도와 같이 폴리실리콘(10)이 제1케이트 폴리실리콘(3)과 제2게이트 폴리실리콘(5)을 전기적으로 연결할 수 있도록 폴리실리콘(10)을 제2절연막(8)을 완전히 노출될 때까지 에치백(etch back)하여 폴리실리콘 사이드월(6)을 형성한다.
이때 제2절연막(8)이 완전히 노출될 때까지 에치백하므로 제1게이트 폴리실리콘(3)의 게이트 영역이외의 부분이 제거된다.
상기에서와 같이 제1게이트 폴리실리콘(3)와 제2게이트 폴리실리콘(5)을 전기적으로 연결시키는 폴리실리콘 사이드월(6)을 형성한 후 게이트와 소오스 및 드레인과의 오버랩을 줄임과 동시에 게이트와 소오스 및 드레인의 분리를 위해 제2e도와 같이 전면에 사이드월용 제3절연막(산화막)(11)를 증착하고 제2절연막(8)의 표면에 들어날 때까지 에치백하여 게이트 영역이외의 게이트 산화막(2)를 식각함과 동시에 절연막 사이드월(9)을 형성한 다음 고농도 제1, 제2게이트 폴리실리콘(3,5)과 절연막 사이드월(9)을 마스크로 이용하여 기판(1)에 고농도 n형 이온주입하여 고농도 소오스 및 드레인을 형성하므로 LDD 구조의 소오스 및 드레인 영역을 형성한다.
이상에서 설명한 바와 같은 본 발명의 MOS 트랜지스터에 있어서는 사이드월에 의해 게이트와 소오스 및 드레인의 오버랩에 의한 기생 커패시턴스를 줄일 수 있어 빠른 속도의 디바이스에 이용될 수 있으며 또한 게이트에 절연막이 자동적으로 형성되므로 별도로 게이트와 소오스 및 드레인간의 절연공정을 할 필요가 없으므로 공정이 간편해지는 효과가 있다.
Claims (1)
- 반도체 기판(1)위에 게이트 산화막(2), 제1게이트 폴리실리콘(3), 제1절연막(7), 제2게이트 폴리실리콘(5), 제2절연막(8)을 차례로 형성하는 공정과, 게이트 영역을 정의하여 게이트 영역에만 남도록 제2절연막(8), 제1게이트 폴리실리콘(5), 제1절연막(7)을 제거하는 공정과, 상기 남아 있는 제1, 제2절연막(7,8) 및 제1게이트 폴리실리콘(5)을 마스크로 이용하여 반도체 기판(1)에 저농도 n형 이온주입하여 저농도 소오스 및 드레인영역을 형성하는 공정과, 전면에 폴리실리콘(10)을 증착하고 제2절연막(8)이 완전히 드러나도록 폴리실리콘(10)과 제1게이트 폴리실리콘(3)을 오버에치백하여 제2게이트 폴리실리콘(5) 측벽에 제1, 제2게이트 폴리실리콘(3,5)을 연결시키도록 폴리실리콘 사이드월(6)을 전면에 제3절연막(11)을 증착하고 제3절연막(11)과 게이트 산화막(2)을 오버에치백하여 절연막 사이드월(1)을 형성하고, 제1, 제2게이트 폴리실리콘(3,5) 및 사이드월(6,9)를 마스크로 이용하여 반도체 기판(1)에 고농도 n형 이온주입으로 LDD 구조의 소오스 및 드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 MOS 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000557A KR940002777B1 (ko) | 1991-01-15 | 1991-01-15 | Mos 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000557A KR940002777B1 (ko) | 1991-01-15 | 1991-01-15 | Mos 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920015437A KR920015437A (ko) | 1992-08-26 |
| KR940002777B1 true KR940002777B1 (ko) | 1994-04-02 |
Family
ID=19309824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910000557A KR940002777B1 (ko) | 1991-01-15 | 1991-01-15 | Mos 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940002777B1 (ko) |
-
1991
- 1991-01-15 KR KR1019910000557A patent/KR940002777B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015437A (ko) | 1992-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4488351A (en) | Method for manufacturing semiconductor device | |
| KR0166850B1 (ko) | 트랜지스터 제조방법 | |
| KR19990069048A (ko) | 반도체 소자 및 그 제조방법 | |
| US4514893A (en) | Fabrication of FETs | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| KR940002777B1 (ko) | Mos 트랜지스터 제조방법 | |
| KR0170515B1 (ko) | Gold구조를 갖는 반도체장치 및 그의 제조방법 | |
| KR100298874B1 (ko) | 트랜지스터의형성방법 | |
| KR100227644B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| KR100192473B1 (ko) | 씨모스 소자 제조방법 | |
| KR960000954B1 (ko) | 반도체 소자 제조방법 | |
| KR100219073B1 (ko) | 전계 효과 트랜지스터 및 그 제조방법 | |
| KR100268928B1 (ko) | 반도체소자제조방법 | |
| KR0156147B1 (ko) | 씨모스 제조방법 | |
| KR100226471B1 (ko) | 전계효과 트랜지스터 및 그의 제조방법 | |
| KR100242378B1 (ko) | 전계효과 트랜지스터의 게이트 제조방법 | |
| KR0170513B1 (ko) | 모스 트랜지스터 및 그의 제조방법 | |
| KR100252857B1 (ko) | 반도체 소자의 제조방법 | |
| KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR960012262B1 (ko) | 모스(mos) 트랜지스터 제조방법 | |
| KR100518239B1 (ko) | 반도체 장치 제조방법 | |
| KR0175366B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR0156158B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050322 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |