KR0170513B1 - 모스 트랜지스터 및 그의 제조방법 - Google Patents

모스 트랜지스터 및 그의 제조방법 Download PDF

Info

Publication number
KR0170513B1
KR0170513B1 KR1019950034840A KR19950034840A KR0170513B1 KR 0170513 B1 KR0170513 B1 KR 0170513B1 KR 1019950034840 A KR1019950034840 A KR 1019950034840A KR 19950034840 A KR19950034840 A KR 19950034840A KR 0170513 B1 KR0170513 B1 KR 0170513B1
Authority
KR
South Korea
Prior art keywords
gate
film
source
mos transistor
drain region
Prior art date
Application number
KR1019950034840A
Other languages
English (en)
Other versions
KR970024168A (ko
Inventor
유지형
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950034840A priority Critical patent/KR0170513B1/ko
Publication of KR970024168A publication Critical patent/KR970024168A/ko
Application granted granted Critical
Publication of KR0170513B1 publication Critical patent/KR0170513B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 소오스/드레인 영역과 게이트 전극과 오버랩되는 N+형 폴리실리콘막으로 된 버퍼층을 형성하여 후속의 Al금속전극형성시 스파이크현상을 방지할 수 있을 뿐만 아니라 오버랩되는 게이트와 저농도의 드레인 영역간의 기생 캐패시턴스의 증가없이 핫캐리어 효과를 감소시킬 수 있는 모스 트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명의 모스 트랜지스터는 제1도전형을 갖는 반도체 기판과, 반도체 기판상에 형성된 게이트 절연막 및 게이트와, 게이트 양측의 기판내에 형성된 LDD 구조의 제1도전형을 갖는 저농도의 소오스/드레인 영역 및 고농도의 소오스/드레인 영역과, 소오스/드레인 영역과 게이트의 표면상에 형성된 절연막과, 콘택홀을 통해 고농도의 소오스/드레인 영역과 연결되는, 산화막상에 형성된 도체막을 포함하는 것을 특징으로 한다.

Description

모스 트랜지스터 및 그의 제조방법
제1도는 종래의 ITLDD 구조를 갖는 모스 트랜지스터의 단면도.
제2도는 종래의 실리사이드를 이용한 얇은 접합을 갖는 모스 트랜지스터의 단면도.
제3도는 본 발명의 실시예에 따른 모스 트랜지스터의 단면도.
제4도(a) - (h)는 제3도의 모스 트랜지스터의 제조공정도.
제5도는 제4도의 본 발명의 모스 트랜지스터의 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : P형 웰
33 : 필드 산화막 34 : 게이트 절연막
35 : 게이트 36 : 저농도 N-형 불순물
37, 41 : 저농도 및 고농도 소오스/드레인 영역
38 : 질화막(Si3N4)스페이서 42 : 산화막
40 : 고농도 N-형 불순물 44 : N+폴리실리콘막
45 : 층간 절연막 43, 46 : 콘택홀
47 : 소오스/드레인 전극
본 발명은 모스 트랜지스터에 관한 것으로서, 특히 핫캐리어 특성을 감소시키고 이와 동시에 Al 전극의 스파이크 현상을 방지할 수 있는 모스 트랜지스터 및 그의 제조방법에 관한 것이다.
모스 트랜지스터의 크기가 축소됨에 따라 발생하는 가장 큰 문제점 중의 하나는 핫캐리어 효과에 의한 소자의 특성저하 예를 들면 문턱전압(Vt)가 증가하고 드레인 저항(Rd)이 증가하는 것이다.
또 다른 하나는 소오스/드레인 영역을 얇은 접합으로 형성하는 경우에 후속의 금속전극형성시에 Al의 스파이크 현상이 발생하는 것이다.
제1도는 종래의 핫캐리어 특성에 의한 소자의 특성저하를 방지하기 위한 ITLDD 구조를 갖는 모스 트랜지스터의 단면도를 도시한 것이다.
제1도를 참조하면, 종래의 ITLDD(Inverse T gate Lightly Doped Drain)구조를 갖는 모스 트랜지스터는 반도체 기판(10)에 채널영역을 사이에 두고 LDD 구조를 갖는 저농도의 소오스/드레인 영역(11)과 고농도의 소오스/드레인 영역(12)이 형성되고, 기판상에는 게이트 산화막(13)이 형성되며, 게이트 산화막(13)상에는 저농도의 소오스/드레인 영역(11)과 오버랩된 역 T 자형의 게이트(14)가 형성된 구조를 갖는다.
이와같이 저농도의 소오스/드레인 영역(11)과 역 T 자형의 게이트(14)가 오버랩된 모스 트랜지스터를 GOLD(Gate Overlapped Lightly Doped Drain)모스 트랜지스터라 한다.
상기한 바와 같은 구조를 갖는 모스 트랜지스터는 저농도의 소오스/드레인 영역(11)과 역 T 자형 게이트(14)가 오버랩되어 있기 때문에 핫 캐리어 효과를 감소시킬 수 있었다.
그러나, 상기의 모스 트랜지스터는 게이트 산화막(13)을 사이에 두고 저농도의 소오스/드레인 영역(11)과 게이트(14)가 오버랩되어 있기 때문에 게이트-드레인간의 오버랩 개패시턴스(Gate-Drain Overlap Capacitance, CGD)가 증가되고, 이에 따라 모스 트랜지스터의 동작속도가 저하되는 문제점이 있었다.
제2도는 종래의 실리사이드를 이용한 얇은 접합구조를 갖는 모스 트랜지스터의 단면도를 도시한 것이다.
제2도를 참조하면, 종래의 실리사이드를 이용한 얇은 접합구조를 갖는 모스 트랜지스터는 채널영역을 사이에 두고 기판(20)내에 저농도 및 고농도의 소오스/드레인 영역(21-1)(21-2)이 형성되고, 소오스/드레인 영역(21)의 표면상에는 후속공정에서 형성되는 Al 금속전극의 스파이크를 방지하기 위한 실리사이드(22)가 형성되고, 기판(20)상에는 게이트 산화막(23)이 형성되며, 채널영역상부의 게이트 산화막(23)상에는 게이트(24)가 형성되고, 게이트측벽에는 스페이서(25)가 형성된 구조를 갖는다.
그러나, 상기한 바와같은 구조를 갖는 모스 트랜지스터는 소오스/드레인 영역(21)의 표면상에 실리사이드가 형성되어 후속의 금속 전극형성시 Al 의 스파이크 현상을 방지할 수 있는 이점은 있으나, 실리사이드를 형성하는 공정이 복잡할 뿐만 아니라 공정중 파티클이 발생되어 소자의 불량을 초래하는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, Al 스파이크 현상을 방지할 수 있을 뿐만 아니라 게이트와 드레인간의 기생 캐패시턴스의 증가없이 핫캐리어 효과를 감소시킬 수 있는 모스 트랜지스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 모스 트랜지스터는 제1도전형을 갖는 반도체 기판과, 반도체 기판상에 형성된 게이트 절연막 및 게이트와, 게이트 양측의 기판내에 형성된 LDD 구조의 제1도전형을 갖는 저농도의 소오스/드레인 영역 및 고농도의 소오스/드레인 영역과, 소오스/드레인 영역과 게이트 표면상에 형성된 절연막과, 콘택홀을 통해 고농도의 소오스/드레인 영역과 연결되는, 산화막상에 형성된 도체막을 포함하는 것을 특징으로 한다.
또한, 모스 트랜지스터의 제조방법은 제1도전형을 갖는 반도체 기판상에 게이트 절연막과 게이트를 순차 형성하는 공정과, 제2도전형을 갖는 저농도의 소오스/드레인 영역과 고농도의 소오스/드레인 영역을 형성하는 공정과, 게이트하부를 제외한 게이트 절연막을 식각하여 소오스/드레인 영역을 노출시키는 공정과, 소오스/드레인 영역 및 게이트의 노출된 표면에 절연막을 형성하는 공정과, 고농도의 소오스/드레인 영역상의 절연막을 식각하여 콘택홀을 형성하는 공정과, 기판전면에 걸쳐 도체막을 증착하는 공정과, 에치백공정을 수행하여 게이트 상부의 도체막을 제거하는 공정과, 포토 레지스트막을 도포하고 마스크를 이용하여 패터닝하는 공정과, 패터닝된 포토레지스트막을 이용하여 도체막을 식각하는 공정을 포함하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 실시예에 따른 모스 트랜지스터의 단면도를 도시한 것이다.
제3도를 참조하면, 본 발명의 실시예에 따른 모스 트랜지스터는 반도체기판(31)내에 P형 웰(32)이 형성되고, 상기 P형 웰(32)상에 형성된 게이트 절연막(34) 및 게이트(35)가 형성되고, 게이트 양측의 P형 웰(32)내에서는 LDD 구조의 저농도의 N-형 소오스/드레인 영역(37)과 고농도의 N+형 소오스/드레인 영역(41)이 형성된 구조를 갖는다.
그리고, 본 발명의 모스 트랜지스터는 소오스/드레인 영역(37, 41)의 상부보다는 게이트(35)의 측면에서 상대적으로 두꺼운 두께를 갖는 산화막(42)이 형성되고, 게이트(35)의 측면 및 소오스/드레인 영역(37, 41)상에는 콘택홀을 통해 고농도의 소오스/드레인 영역(41)과 연결되는 N+폴리실리콘막(44)이 형성되며, 층간 절연막(45)상에는 콘택홀(46)을 통해 소오스/드레인 영역(41)과 연결되는 소오스/드레인 전극용 금속 전극(47)이 형성된 구조를 갖는다.
상기한 바와같은 구조를 갖는 본 발명의 모스 트랜지스터는 N+폴리 실리콘막(44)이 저농도 및 저농도의 소오스/드레인 영역(37),(41)과 오버랩되도록 형성되어 있어 드레인 바이어스가 N+폴리실리콘막(44)에 그대로 전달되므로, 숏 채널효과에 의해 핫캐리어 효과가 방지된다.
또한, 게이트(35) 및 소오스/드레인 영역(37, 41)상에 서로 다른 두께를 갖는 산화막(42)이 형성되므로, 얇은 산화막이 있는 소오스/드레인 영역 위에서는 N+폴리실리콘막(44)에 걸리는 바이어스가 N-소오스/드레인 위에 강하게 전달되어 핫캐리어 효과를 약화시키고, 게이트 측면과 오버랩되는 N+폴리실리콘막(44)사이에는 두꺼운 산화막(42)이 있어 CGD증가를 초래하지 않는다.
그리고, 소오스/드레인 전극용 Al 전극 형성시 폴리실리콘막(44)에 의해 Al의 스파이크 현상은 발생되지 않는다.
즉, 본 발명의 모스 트랜지스터의 구조는 ITLDD 구조에서의 게이트-드레인 영역간의 기생 개패시턴스 증가없이 핫캐리어 감소효과를 얻을 수 있을 뿐만 아니라 실리사이드의 형성없이도 간단한 폴리실리콘막의 형성공정으로 Al 전극 형성시 얇은 접합에서 발생되는 Al 의 스파이크 현상이 발생되지 않는다.
제4도(a)-(h)는 제3도에 도시된 본 발명의 실시예에 따른 모스 트랜지스터의 제조공정도를 도시한 것으로서, 이를 참조하여 본 발명의 모스 트랜지스터의 제조방법을 설명하면 다음과 같다.
제4도(a)와 같이, 반도체 기판인 실리콘 기판(31)상에 P형 불순물을 이온주입하여 P형 웰(32)을 형성하고, 제5도에 도시된 바와같은 액티브 영역을 위한 마스크(51)를 사용하여 통상의 필드산화공정을 수행한다. 이로써, 소자분리용 필드 산화막(33)이 액티브 영역을 제외한 기판상에 형성된다.
기판(31)의 액티브 영역상에 산화막으로 된 게이트 절연막(34)을 형성하고, 채널이온을 기판으로 이온주입한다. 게이트 절연막(34)상에 폴리실리콘막을 형성하고 제5도에 도시된 바와같은 게이트용 마스크(52)를 사용하여 폴리실리콘막을 패터닝하여 게이트(35)를 형성한다.
이어서, 포토 레지스트막(55)을 도포한 후 제5도에 도시된 바와같은 N+형 소오스/드레인 영역을 위한 마스크(53)를 사용하여 패터닝한다.
패터닝된 포토 레지스트막(55)을 마스크로 하여 기판(31)으로 인(P)과 같은 N-형 불순물(36)을 이온주입하여 게이트(35)의 양측 기판내에 저농도의 N-형 소오스/드레인 영역(37)을 형성한다.
제4도(b)와 같이, 상기 남아있는 포토 레지스트막(55)을 제거한 후 질화막을 기판전면에 증착한 후 반응성이온 에칭법(RIE)으로 식각하여 게이트(35)의 측벽에 질화막 스페이서(38)를 형성하여 준다.
스페이서(38)를 형성한 후 기판의 액티브 영역상에 열산화막(39)을 200Å의 두께로 성장시킨다.
이어서, 기판전면에 걸쳐 다시 포토 레지스트막(56)을 도포한 후 제5도에 도시된 바와같은 N+형 소오스/드레인 영역을 위한 마스크(53)를 사용하여 패터닝한다.
포토 레지스트막(56)을 마스크로 하여 기판으로 As와 같은 N+형 불순물(40)을 이온주입하여 상기 저농도의 소오스/드레인 영역(41)과 인접하는 고농도의 N+형 소오스/드레인 영역(41)을 형성한다.
제4도(c)와 같이, 남아있는 포토 레지스트막(56)과 질화막으로 된 스페이서(38)을 제거하고, 이어서 게이트 절연막(34)을 습식식각하여 게이트(35)를 제외한 액티브 영역상의 게이트 절연막(34)을 모두 제거한다. 이로써, 액티브 영역의 기판이 노출되어진다.
제4도(d)와 같이, 기판전면에 걸쳐 열산화공정을 통해 산화막(42)을 200Å의 두께로 성장시켜 준다. 이때, 노출된 기판의 액티브 영역상에 형성되는 산화막(42)의 두께보다는 상대적으로 게이트(35)의 표면상에 형성되는 산화막(42)이 더 두껍게 형성된다.
이는 노출된 기판의 액티브 영역상에서 보다 폴리실리콘막으로 된 노출된 게이트(35)의 표면이 빠른 산화율을 갖고 있기 때문으로서, 게이트의 측벽에서 형성되는 산화막(42)은 200Å 이상의 두께로 성장된다.
이어서, 콘택마스크를 이용하여 전극이 형성될 영역을 포토레지스트를 이용하여 형성한 다음, 고농도의 N+형 소오스/드레인 영역(41)상에 형성된 산화막(42)을 제거하여 콘택홀(43)을 형성한다.
제4도(e)와 같이 N+폴리실리콘막(44)을 기판전면에 걸쳐 500 내지 1000Å 의 두께로 증착하고, 제4도(f)와 같이 N+폴리실리콘막(44)상에 포토 레지스트막(도면상에 미도시)을 도포한 다음 에치백 공정을 수행하여 게이트 상부의 N+폴리 폴리실리콘막(44)만을 제거한다. 이에 따라, 게이트(35) 상부의 산화막(42)을 노출되며, N+폴리실리콘막(44)은 콘택홀(43)을 통해 고농도의 소오스/드레인 영역(41)과 연결되어진다.
제4도(g)와 같이, 기판상에 포토 레지스트막(57)을 도포하고 제5도의 N+형 소오스/드레인 영역을 위한 마스크(53)를 사용하여 포토 레지스트막(57)을 패터닝하여 준다.
제4도(a), (b)의 공정과 제4도(g)의 공정에서 동일한 N+형 소오스/드레인 영역을 위한 마스크(53)를 사용하는데, 이때 제4도(a), (b)의 공정에서 사용된 포토 레지스트막(55), (56)과 제4도(g)의 공정에서 사용된 포토 레지스트막(57)은 서로 반대의 극성을 갖는 포토 레지스트막(57)을 사용한다.
즉, 제4도(a), (b)에서 포토 레지스트막(55, 56)으로 포지티브 포토 레지스트막을 사용하면, 제4도(g)에서는 포토 레지스트막(57)으로 네가티브 포토 레지스트막을 사용한다. 이와는 반대로, 제4도(a), (b)에서 포토 레지스트막(55, 56)으로 네가티브 포토 레지스트막을 사용하면, 제4도(g)에서는 포토 레지스트막(57)으로 포지티브 포토 레지스트막을 사용한다.
패너닝후 N+폴리실리콘막(44)을 에치한다.
포토 레지스트막(57)을 제거하면, 제4도(H)와 같이 저농도의 소오스/드레인 영역(37) 및 고농도의 소오스/드레인 영역(41)과 오버 랩되는 N+폴리 실리콘막(44)이 얻어진다.
이 N+폴리실리콘막(44)은 두가지의 역할을 동시에 하는데, 하나는 저농도의 소오스/드레인 전극(37)과 오버랩되어 형성되어 있어 소오스/드레인 바이어스가 N+형 폴리실리콘막(44)에 그대로 전달된다. 따라서, 전자(Lucky electron)와 같이 드레인 영역의 게이트 산화막상에 트랩되어 있는 핫 캐리어(전자)들이 모스 트랜지스터의 동작에 영향을 미치지 않게 되므로, 종래에서와 같은 핫캐리어 효과에 의해 한계전압이 증가하고 드레인 저항이 감소하는 등의 소자 특성의 열화를 방지할 수 있다.
또한, 게이트(35) 및 기판상에 서로 다른 두께를 갖는 산화막(44)이 형성되므로, 게이트 측면(35)과 N+폴리실리콘막(44)이 오버랩되더라도 게이트 측면에 두껍게 형성된 산화막(42)에 의해 게이트와 드레인 영역간의 기생 캐패시턴스(CGD)는 증가되지 않는다.
따라서, ITLDD 구조에서 얻어지는 효과인 핫캐리어 효과를 감소시킬 수 있을 뿐만 아니라 ITLDD 구조에서 발생되는 게이트와 드레인 영역간의 기생 캐패시턴스의 증가는 초래되지 않는다.
다른 하나는 후속의 Al금속전극 형성시 N+폴리실리콘막(44)에 의해 Al스파이크 현상을 방지할 수 있는 효과가 있다.
최종적으로, 제4도(h)와 같이 기판전면에 걸쳐 층간 절연막(45)을 증착하고 소오스/드레인 영역(41)상부의 층간 절연막(45)을 식각하여 콘택홀(46)을 형성한다. 그리고, Al막을 증착한 후 패터닝하여 콘택홀을 통해 소오스/드레인 영역(41)과 연결되는 소오스/드레인 전극(47)을 형성하면 제3도에 도시된 바와 같은 본 발명의 실시예에 따른 모스 트랜지스터가 얻어진다.
본 발명서에서는 제3도 및 제4도에 도시된 바와같이 반도체기판(31)상에 P형 웰(32)을 형성하고, P형 웰(32)에 N형 모스 트랜지스터를 제조하였지만, P형 웰 없이 P형 반도체기판상에 N형 모스 트랜지스터를 제조하는 것도 가능하다.
상기한 바와같은 본 발명에 따르면, 게이트 측면 및 소오스/드레인 영역과 완전히 오버랩되는 폴리실리콘막을 형성하여 줌으로써 게이트와 드레인 영역간의 기생 캐패시턴스의 증가없이 숏트 채널에 의한 핫캐리어효과를 감소시킬 수 있으며, 후속의 금속 전극 형성시 Al의 스파이크 현상을 방지할 수 있는 이점이 있다.

Claims (10)

  1. 제1도전형을 갖는 반도체 기판(31)과, 반도체 기판상에 형성된 게이트 절연막(34) 및 게이트(35)와, 게이트 양측의 기판내에 형성된 LDD 구조의 제1도전형을 갖는 저농도의 소오스/드레인 영 역(37) 및 고농도의 소오스/드레인 영역(41)과, 소오스/드레인 영역(37, 41)과 게이트(35)의표면상에 형성된 절연막(42)과, 콘택홀을 통해 고농도의 소오스/드레인 영역(41)과 연결되는, 게이트(35) 양 측벽 및 소오스/ 드레인 영역(37, 41)상에 있는 절연막(42)상에 형성된 폴리실리콘막(44)을 포함하는 것을 특 징으로 하는 모스 트랜지스터.
  2. 제1항에 있어서, 절연막(42)으로 산화막이 사용되는 것을 특징으로 하는 모스 트랜지스터.
  3. 제1항에 있어서, 폴리실리콘막(44)으로 고농도 N형 불순물로 도핑된 폴리실리콘막이 사용되는 것을 특징으로 하는 모스 트랜지스터.
  4. 반도체 기판(31)과, 반도체 기판(31)상에 형성된 제1도전형을 갖는 웰(32)과, 반도체 기판상에 형성된 게이트 절연막(34) 및 게이트(35)와, 게이트 양측의 기판내에 형성된 LDD 구조의 제2도전형을 갖는 저농도의 소오스/드레인 영역(37) 및 고농도의 소오스/드레인 영역(41)과, 소오스/드레인 영역(37, 41)과 게이트(35)의 표면상에 형성된 절연막(42)과, 콘택홀을 통해 고농도의 소오스/드레인 영역(41)과 연결되는, 게이트 양측벽 및 소오스/드레인 영역(37, 41)상에 있는 절연막(42)상에 형성된 폴리실리콘막(44)과, 기판전면상에 형성된 층간 절연막(45)과, 콘택홀(46)을 통해 고농도의 소오스/드레인 영역(41)과 연결되는, 층간 절연막(45)상에 형성 된 소오스/드레인 전극(47)을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  5. 제1도전형을 갖는 반도체 기판(31)상에 게이트 절연막(34)과 게이트(35)를 순차 형성하는 공정과, 제2도전형을 갖는 저농도의 소오스/드레인 영역(37)과 고농도의 소오스/드레인 영역(41)을 형성하는 공정과, 게이트하부를 제외한 게이트 절연막을 식각하여 소오스/드레인 영역 (37,41)을 노출시키는 공정과, 소오스/드레인 영역(37,41) 및 게이트(35)의 노출된 표면에 절 연막(42)을 형성하는 공정과, 고농도 소오스/드레인 영역(41)상의 절연막(42)을 식각하여 콘택홀(43)을 형성하는 공정과, 기판전면에 걸쳐 폴리실리콘막(44)을 증착하는 공정과, 에치백공정을 수행하여 게이트(35) 상부의 폴리실리콘막(44)을 제거하는 공정과, 포토 레지스트막(57)을 도포하고 마스크를 이용하여 패터닝하는 공정과, 패터닝된 포토 레지스트막(57)을 이용하여 폴리실리콘막(44)을 식각하는 공정을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  6. 제5항에 있어서, 제2도전형을 갖는 저농도 및 고농도의 소오스/드레인 영역(37), (41)을 형성하는 공정은 기판상에 포토 레지스트막(55)을 도포한 다음 제1마스크를 사용하여 패터닝하는 공정과, 패터닝된 포토 레지스트막(55)을 마스크로 하여 기판으로 제2도전형의 저농도 불순물(36)을 이온주입하여 저농도 소오스/드레인 영역(37)을 형성하는 공정과, 포토 레지스트막(55)을 제거하는 공정과, 게이트(35)의 측벽에 스페이서(39)를 형성하는 공정과, 포토 레지스트막(56)을 도포한 다음, 제2마스크를 사용하여 패터닝하는 공정과, 패터닝된 포토 레지스트막(56)을 마스크로 하여 기판으로 제2도전형의 고농도 불순물(40)을 이온주입하여 고농도의 소오스/드레인 영역(41)을 형성하는 공정과, 포토 레지스트막(56)과 스페이서(39)를 제거하는 공정으로 이루어지는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  7. 제6항에 있어서, 스페이서로 질화막을 사용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  8. 제6항에 있어서, 포토 레지스트막(55)을 제거한 후 스페이서(39)를 형성한 후에 기판상에 열산화공정을 수행하여 산화막을 200Å 의 두께로 성장시키는 공정이 추가되는 것을 특징으로 하는 모스 트랜 지스터의 제조방법.
  9. 제5항에 있어서, 절연막(42)으로서 열산화공정을 수행하여 산화막을 형성하는 것을 특징으로 하는 모스 트랜 지스터의 제조방법.
  10. 제9항에 있어서, 열산화공정에 의한 산화막 형성시 노출된 소오스/드레인 영역(37, 41)보다 노출된 게이트 (35)의 측면에서 더 두껍게 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
KR1019950034840A 1995-10-11 1995-10-11 모스 트랜지스터 및 그의 제조방법 KR0170513B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950034840A KR0170513B1 (ko) 1995-10-11 1995-10-11 모스 트랜지스터 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950034840A KR0170513B1 (ko) 1995-10-11 1995-10-11 모스 트랜지스터 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR970024168A KR970024168A (ko) 1997-05-30
KR0170513B1 true KR0170513B1 (ko) 1999-02-01

Family

ID=19429816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950034840A KR0170513B1 (ko) 1995-10-11 1995-10-11 모스 트랜지스터 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR0170513B1 (ko)

Also Published As

Publication number Publication date
KR970024168A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
US5087581A (en) Method of forming vertical FET device with low gate to source overlap capacitance
JP2826924B2 (ja) Ｍｏｓｆｅｔの製造方法
US5073519A (en) Method of fabricating a vertical FET device with low gate to drain overlap capacitance
JPH06204469A (ja) 電界効果トランジスタおよびその製造方法
JPH098321A (ja) 半導体素子のトランジスター構造及びその製造方法
JP3057439B2 (ja) 半導体デバイスの製造方法
JP3420301B2 (ja) 薄膜トランジスタの製造方法
KR0170515B1 (ko) Gold구조를 갖는 반도체장치 및 그의 제조방법
JP3049496B2 (ja) Ｍｏｓｆｅｔの製造方法
KR0170513B1 (ko) 모스 트랜지스터 및 그의 제조방법
JP2952570B2 (ja) 半導体デバイスの製造方法
KR100227644B1 (ko) 반도체 소자의 트랜지스터 제조방법
JPS63227059A (ja) 半導体装置およびその製造方法
KR100253261B1 (ko) 박막트랜지스터 및 그 제조방법
JPH02196434A (ja) Ｍｏｓトランジスタの製造方法
KR960013947B1 (ko) 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법
KR960013945B1 (ko) 에스오아이(soi)트랜지스터 구조 및 제조방법
JP2856603B2 (ja) 半導体装置の製造方法
KR0142787B1 (ko) 모스 트랜지스터 제조방법
KR940002778B1 (ko) Ldd 구조의 트랜지스터 제조방법
KR940010926B1 (ko) Mos트랜지스터 반도체 장치 및 그의 제조방법
KR0156158B1 (ko) 반도체 소자의 제조방법
KR100223918B1 (ko) 반도체 소자의 구조 및 제조방법
KR100206864B1 (ko) 모스 전계효과트랜지스터 제조방법
KR0157872B1 (ko) 모스형 전계효과 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050909

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee