KR100206864B1 - 모스 전계효과트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 모스 전계효과트래지스터 제조방법에 관한 것으로, 반도체기판 상에 제1게이트 절연막 및 상기 제1게이트 절연막 상에 폴리실리콘을 형성하는 공정과; 상기 폴리실리콘 상에 절연막 패턴을 형성하는 공정과; 상기 절연막 패턴 측면에 산화방지막의 제1측벽을 형성하는 공정과; 상기 절연막 패턴 및 제1측벽을 마스크로 폴리실리콘을 식각하여 게이트를 형성하는 공정과; 상기 게이트 측면에 제2측벽을 형성하는 공정과; 산화공정을 실시하여 게이트 에지 영역과 기판위에 제2게이트 절연막을 형성하는 공정 및; 상기 게이트 및 제2측벽을 마스크로 하여, 기판에 불순물 이온을 주입하는 공정을 포함하여 소자 제조를 완료하므로써, 1) GBB(gate bird's beak)의 채널 침투 현상을 효과적으로 차단하고, 소오스/드레인 정션의 게이트 오버랩된 영역에만 두꺼운 게이트 산화막을 형성할 수 있게 되어 트랜지스터의 트랜스컨덕턴스 감소 없이도 종래 T형 게이트 MOSFET 기술의 잇점을 그대로 얻을 수 있으며, 2) 산화 공정시 야기되는 트랜지스터의 특성 변화를 최소화할 수 있고, 3) 샤프(sharp)한 GBB 종단면도(profile)로 정션 오버랩된 영역의 전계차단효과를 극대화할 수 있는 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Description

모스 전계효과트랜지스터 제조방법.
제1a도 내지 제1c도는 종래 기술에 따른 T형 게이트 모스 전계효과트랜지스터 제조방법을 도시한 공정수순도.
제2a도 내지 제2c도는 본 발명에 따른 T형 게이트 모스 전계효과트랜지스터 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 102 : n웰 여역
104 : p웰 영역 106, 106' : 제1, 제2게이트 절연막
108 : 폴리실리콘 108' : 게이트
110 : 절연막 112 : 제1측벽
114 : 제2측벽 116 : 소오스/드레인 영역
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 고석/저 전력(high speed /low power) 구동이 가능한 GBB(gate bird's beak)를 구비한 모스 전계효과트랜지스터(이하, MOSFET라 한다) 제조방법에 관한 것이다.
종래 일반적으로 사용되어 오던 T형 게이트 MOSFET 제조공정은 제1a도 내지 제1c도에 도시된 공정수순도에서 알 수 있듯이 먼저, 이온주입공정을 통하여 제1a도에 도시된 바와 같이 반도체 기판(10)에 n웰 영역(12) 및 p웰 영역(14)을 형성한다.
그 다음, 제1b도에 도시된 바와 같이 상기 n웰 영역(12) 및 p웰 영역(14)이 형성된 기판(10) 전면에 게이트 산화막(16)을 증착하고, 상기 게이트 산화막(16) 위에 폴리실리콘 및 캡 산화막을 연속 증착한 후, 게이트가 형성될 부분을 제외한 영역의 폴리실리콘 및 캡 산화막을 식각하여 캡 산화막 패턴(20) 및 게이트(18)를 형성하고, 이를 마스크로 이온주입공정을 실시하여 상기 n웰 영역(12) 및 p웰 영역(14)에 LDD(lightly doped drain)영역(22)을 형성한다.
이후, 제1c도에 도시된 바와 같이 상기 캡 산화막 패턴(20) 및 게이트(18)를 포함한 게이트 산화막(16)상에 LDD 산화막을 증착하고, 곧이어 상기 LDD 산화막을 에치백하여 측벽(24)을 형성한 뒤, 측벽 산화(sidewall oxidation) 공정을 실시하여 상기 게이트 산화막(16)을 두꺼운 산화막(16')으로 성장시키고, 상기 측벽(24) 및 캡 산화막 패턴(20)을 마스크로, 상기 산화막(16')을 버퍼(buffer)로 하여 이온주입공정을 실시한다. 그 결과, 상기 LDD 영역(22)에 소오스/드레인 영역(26)이 형성된다.
이러한 일련의 공정을 통해 제조된 T형 게이트 MOSFET는 LDD영역 위쪽으로 두꺼운 게이트 산화막이 형성되어 있어 LDD 영역에서 수직 전계(vertical electric field)를 감소시킬 수 있을 뿐 아니라 게이트-드레인에 오버랩(overlapped)된 정전용량(capacitance)을 줄일 수 있고, 게이트 에지(edgy)에서의 전계 감소로 게이트와 드레인 간에 유도되는 누설전류 감소시킬 수 있으며, 게이트-드레인에 오버랩된 정전용량 감소로 고속/저전력 구동이 가능하고, 게이트 오버랩된 소자와 거의 같은 핫 캐리어 저항(hot carrier resistance)을 갖는 LDD 구조를 유지할 수 있는 잇점을 갖는다.
그러나, 상기 T형 모스 게이트는 이러한 잇점을 가짐에도 불고하고 제1c도에서 알 수 있듯이 고정 진행 광정에서 게이트 버즈 비크(a)가 채널 영역(channel region)으로 침투(pentrate)하는 현상이 발생되어 이로 인해 트랜지스터의 트랜스컨덕턴스(transconductance)가 감소하게 되어 틀내지스터의 특성이 저하되는 단점을 가지게 된다.
즉, 상기 공정의 경우는 GBB형성 공정에 따라 트랜지스터 특성이 민감하게 변화되므로 소자의 특성 제어에 그 만큼 어려움이 따르게 되는 것이다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안된 것으로, 질화막 패턴 및 질화막 패턴의 측벽 스페이서를 이용하여 GBB의 채널 침식 현상을 방지함으로써 반도체 소자의 특성을 향상시킬 수 있도록 한 MOSFET 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 MOSFET 제조방법은 반도체기판 상에 제1게이트 절연막과, 그 제1게이트 절연막 상에 폴리실리콘층과, 그 폴리실리콘상에 절연막 패턴을 형성한 후, 상기 절연막 패턴의 측면에 제1측벽을 형성하는 공정과; 상기 절연막 패턴 및 제1측벽을 마스크로 하여 폴리실리콘층을 식각하여 게이트전극을 형성하는 공정과; 상기 게이트전극의 측면에 제2측벽을 형성하는 공정과; 산화공정을 실시하여 소스/드레인이 형성될 경우의 제1게이트 절연막을 보다 두꺼운 두꺼운 두께의 제2게이트 절연막으로 형성하는 공정과; 상기 절연막 패턴 및 제1, 제2측벽을 마스크로 하여 불순물이온을 주입하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설면한다.
본 발명은 질화막 패턴 및 질화막 측벽 스페이서를 이용하여 GBB가 채널 영역을 침식하는 현상을 방지토록 하는데 주안점을 둔 것으로, 이를 제2a도 내지 제2c도에 도시한 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다.
먼저, 제2a도에 도시한 바와 같이, 반도체 기판(100) 상에 이온주입공정으로 n웰 영역(102) 및 p웰 영역(104)을 형성하고, 상기 n웰 및 p웰이 형성된 기판(100) 전면에 제1게이트 절연막(106) 및 폴리실리콘(108)을 연속 증착한 후, 상기 폴리실리콘(108) 상에 절연막 예컨대, 캡 산화막을 증착하고, 이를 선택 식각하여 절연막 패턴(110)을 형성한다.
그 후, 제2b도에 도시한 바와 같이, 상기 절연막 패턴(110) 및 폴리실리콘(108) 전면에 질화막을 증착하고, 이를 에치백하여 상기 절연막 패턴(110) 측멱에 제1측벽(112)을 형성한다.
이어서, 제2c도에 도시된 바와 같이 상기 절연막 패턴(110) 및 제1측벽(112)을 마스크로 그 하부의 폴리실리콘(108)을 식각하여 게이트(108')를 형성하고, 상기 패턴 상에 LDD 산화막을 증착한 후 이를 에치백하여 상기 게이트(108') 측면에 제2측벽(114)을 형성한다.
그 다음, 산화 공정을 실시하여 게이트에지(edgy) 영역과 기판 위에 두꺼운 제2게이트 절연막(106')을 형성하고, 이를 버퍼로 소오스/드레인 이온주입을 실시하여 상기 n웰 영역(102) 및 p웰 영역(104)에 소오스/드레인 영역(116)을 형성함으로써 본 공정을 완료한다.
즉, 질화막으로 이루어진 제1측벽 스페이서(112)를 이용하여 GBB를 형성함으로써 소오스/드레인 정션의 게이트 오버랩된 영역에만 두꺼운 절연막이 형성된 구조를 가지게 되어 GBB(a')의 채널 침투현상을 효과적으로 차단할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, GBB의 채널 침투현상을 효과적으로 차단하고, 소오스/드레인 정션의 게이트 오버랩된 영역에만 두꺼운 게이트 절연막을 형성할 수 있게 되어 트랜지스터의 트랜지스컨덕턴스 감소 없이도 종래 T형 게이트 MOSFET 기술의 잇점을 그대로 얻을 수 있으며, 산화 공정시 야기되는 트랜지스터의 특성 변화를 최소화할 수 있고, 샤프(sharp)한 GBB 종단면도(profile)로 정션 오버랩된 영역의 전계차단효과를 극대화할 수 있게 된다.

Claims (4)

  1. 반도체기판 상에 제1게이트 절연막과, 그 제1게이트 절연막 상에 폴리실리콘층과, 그 폴리실리콘 상에 절연막 패턴을 형성한 후, 상기 절연막 패턴의 측면에 제1측벽을 형성하는 공정과; 상기 절연막 패턴 및 제1측벽을 마스크로 하여 폴리실리콘층을 식각하여 게이트전극을 형성하는 공정과; 상기 제이트전극의 측면에 제2측벽을 형성하는 공정과; 산화공정을 실시하여 소스/드레인이 형성될 영역의 제1게이트 절연막을 보다 두꺼운 제2게이트 절연막으로 형성하는 공정과; 상기 절연막 패턴 및 제1, 제2측벽을 마스크로 하여 불순물이 온을 주입하는 공정을 포함하여 이루어지는 것을 특징으로 하는 모스 전계효과 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제1측벽은 질화막을 형성되는 것을 특징으로하는 모스 전계효과트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 제1측벽은 제1절연막 패턴 및 폴리실리콘 상에 질화막을 증착한 후, 이를 에치백하여 형성하는 것을 특징으로 하는 모스 전계효과트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 제2측벽은 산화막으로 형성되는 것을 특징으로 하는 모스 전계효과트랜지스터 제조방법.
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