JPH11233776A - 薄膜半導体装置およびその製造方法 - Google Patents
薄膜半導体装置およびその製造方法Info
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- JPH11233776A JPH11233776A JP2703298A JP2703298A JPH11233776A JP H11233776 A JPH11233776 A JP H11233776A JP 2703298 A JP2703298 A JP 2703298A JP 2703298 A JP2703298 A JP 2703298A JP H11233776 A JPH11233776 A JP H11233776A
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Abstract
(57)【要約】
【課題】 ＬＤＤ領域でのホットエレクトロンの発生を
抑えることができ、しきい値電圧の増加を防止できる薄
膜半導体装置およびその製造方法を提供する。 【解決手段】 この薄膜半導体装置の製造方法は、ガラ
ス基板１０１上に多結晶シリコン膜１０２，ゲート絶縁
膜１０３，ゲート電極１２０を順に形成する薄膜半導体
装置の製造方法であって、多結晶シリコン膜１０２の低
濃度不純物領域１０６にオーバラップする第２ゲート電
極部１０８を形成する。この第２ゲート電極部１０８に
ゲート電圧が印加されることで、低濃度不純物領域１０
６の表面に電子が誘起され、この誘起された電子が、低
濃度不純物領域１０６上のゲート絶縁膜１０３中に捕獲
された電子による負電荷を遮蔽する。
抑えることができ、しきい値電圧の増加を防止できる薄
膜半導体装置およびその製造方法を提供する。 【解決手段】 この薄膜半導体装置の製造方法は、ガラ
ス基板１０１上に多結晶シリコン膜１０２，ゲート絶縁
膜１０３，ゲート電極１２０を順に形成する薄膜半導体
装置の製造方法であって、多結晶シリコン膜１０２の低
濃度不純物領域１０６にオーバラップする第２ゲート電
極部１０８を形成する。この第２ゲート電極部１０８に
ゲート電圧が印加されることで、低濃度不純物領域１０
６の表面に電子が誘起され、この誘起された電子が、低
濃度不純物領域１０６上のゲート絶縁膜１０３中に捕獲
された電子による負電荷を遮蔽する。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜半導体装置
およびその製造方法に関し、特に、多結晶シリコン薄膜
を使用した薄膜トランジスタおよびその製造方法に関す
る。
およびその製造方法に関し、特に、多結晶シリコン薄膜
を使用した薄膜トランジスタおよびその製造方法に関す
る。
【０００２】
【従来の技術】従来、多結晶シリコン薄膜を使用した薄
膜トランジスタではデバイスの信頼性上最も重要となる
ホットエレクトロンの問題がある。
膜トランジスタではデバイスの信頼性上最も重要となる
ホットエレクトロンの問題がある。
【０００３】薄膜トランジスタの微細化が進むにつれ
て、ドレイン接合近傍が高電界化する結果ホットエレク
トロンが発生すると、ＭＯＳトランジスタの動作が極め
て不安定になることである。
て、ドレイン接合近傍が高電界化する結果ホットエレク
トロンが発生すると、ＭＯＳトランジスタの動作が極め
て不安定になることである。
【０００４】この問題を解決する目的で提唱された構造
がＬＤＤ(ライトリ・ドープド・ドレイン)構造である。
がＬＤＤ(ライトリ・ドープド・ドレイン)構造である。
【０００５】このＬＤＤ構造を図４(Ｄ)に示す。多結晶
シリコン膜２０２の高濃度不純物領域２０７に隣接して
設けられた不純物濃度が小さい低濃度不純物領域２０６
をＬＤＤ領域と呼ぶ。このように、接合部の電荷分布を
階段接合から傾斜接合にすることで、ドレイン電界を緩
和できる。
シリコン膜２０２の高濃度不純物領域２０７に隣接して
設けられた不純物濃度が小さい低濃度不純物領域２０６
をＬＤＤ領域と呼ぶ。このように、接合部の電荷分布を
階段接合から傾斜接合にすることで、ドレイン電界を緩
和できる。
【０００６】ここで、図３(Ａ),(Ｂ),(Ｃ),図４(Ｄ)を
順に参照して、従来の薄膜トランジスタの製造方法を説
明する。
順に参照して、従来の薄膜トランジスタの製造方法を説
明する。
【０００７】まず、図３(Ａ)に示すように、ガラス基板
２０１にアモルファスシリコン膜を堆積させ、これにエ
キシマレーザ光を照射して多結晶シリコン膜２０２とす
る。そして、この多結晶シリコン膜２０２をエッチング
してアイランド状に形成し、さらに、多結晶シリコン膜
２０２上にＳｉＯ2からなるゲート絶縁膜２０３を成膜
する。
２０１にアモルファスシリコン膜を堆積させ、これにエ
キシマレーザ光を照射して多結晶シリコン膜２０２とす
る。そして、この多結晶シリコン膜２０２をエッチング
してアイランド状に形成し、さらに、多結晶シリコン膜
２０２上にＳｉＯ2からなるゲート絶縁膜２０３を成膜
する。
【０００８】その後、アルミニウム膜をスパッタ法で製
膜し、これをエッチングしてゲート電極２０４を形成す
る。
膜し、これをエッチングしてゲート電極２０４を形成す
る。
【０００９】次に、このゲート電極２０４上に上記エッ
チング時に形成したフォトレジストのマスクを残したま
ま、ゲート電極２０４を電解液中で陽極酸化して、ゲー
ト電極２０４の側壁に陽極酸化物２０５を形成する。
チング時に形成したフォトレジストのマスクを残したま
ま、ゲート電極２０４を電解液中で陽極酸化して、ゲー
ト電極２０４の側壁に陽極酸化物２０５を形成する。
【００１０】その後、図３(Ｂ)に示すように、ＳｉＯ2
からなるゲート絶縁膜２０３をエッチングして、ゲート
電極２０４，陽極酸化物２０５直下の領域のみを残す。
さらに、図３(Ｃ)に示すように、側壁の陽極酸化物２０
５を除去する。その後、上記ゲート電極２０４をマスク
として多結晶シリコン膜２０２にイオン注入を行う。こ
のとき、絶縁膜２０３は半透過のマスクとして機能す
る。したがって、絶縁膜２０３下のポリシリコンアイラ
ンド領域２０６，絶縁膜２０３からはみ出した２０７は
自己整合的に低濃度不純物領域(ＬＤＤ領域)２０６，高
濃度不純物領域２０７になる。
からなるゲート絶縁膜２０３をエッチングして、ゲート
電極２０４，陽極酸化物２０５直下の領域のみを残す。
さらに、図３(Ｃ)に示すように、側壁の陽極酸化物２０
５を除去する。その後、上記ゲート電極２０４をマスク
として多結晶シリコン膜２０２にイオン注入を行う。こ
のとき、絶縁膜２０３は半透過のマスクとして機能す
る。したがって、絶縁膜２０３下のポリシリコンアイラ
ンド領域２０６，絶縁膜２０３からはみ出した２０７は
自己整合的に低濃度不純物領域(ＬＤＤ領域)２０６，高
濃度不純物領域２０７になる。
【００１１】最後に、図４(Ｄ)に示すように、層間絶縁
膜ＳｉＮｘ２０８を成膜し、コンタクトホール２１０を
形成した後にソース電極２０９を形成し薄膜トランジス
タを完成させる。
膜ＳｉＮｘ２０８を成膜し、コンタクトホール２１０を
形成した後にソース電極２０９を形成し薄膜トランジス
タを完成させる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来のＬＤＤ構造では、図５(Ａ),(Ｂ)に示すように、ｎ-
層つまりＬＤＤ領域２０６付近のチャネル水平方向電界
が最大になっている。このため、このＬＤＤ領域２０６
付近でアバランシェホットエレクトロンが発生する。そ
して、このＬＤＤ領域(ｎ-層)２０６でゲート絶縁膜２
０３中へ注入されたホットエレクトロンの一部は絶縁膜
２０３中でトラップに捕獲され、負電荷を形成する。こ
のＬＤＤ領域(ｎ-層)２０６上の絶縁膜２０３中に発生
した負電荷はＬＤＤ領域(ｎ-層)２０６表面を空乏化す
る方向に働くので、ＬＤＤ領域(ｎ-層)２０６の抵抗を
増加させる。
来のＬＤＤ構造では、図５(Ａ),(Ｂ)に示すように、ｎ-
層つまりＬＤＤ領域２０６付近のチャネル水平方向電界
が最大になっている。このため、このＬＤＤ領域２０６
付近でアバランシェホットエレクトロンが発生する。そ
して、このＬＤＤ領域(ｎ-層)２０６でゲート絶縁膜２
０３中へ注入されたホットエレクトロンの一部は絶縁膜
２０３中でトラップに捕獲され、負電荷を形成する。こ
のＬＤＤ領域(ｎ-層)２０６上の絶縁膜２０３中に発生
した負電荷はＬＤＤ領域(ｎ-層)２０６表面を空乏化す
る方向に働くので、ＬＤＤ領域(ｎ-層)２０６の抵抗を
増加させる。
【００１３】このＬＤＤ領域(ｎ-層)２０６の抵抗はチ
ャネル抵抗に直列に接続されているので、ｎ-層の抵抗
の増加は外部的に相互コンダクタンス(ｇｍ)、または、
しきい値電圧の増加として観測され、ＴＦＴ（薄膜トラ
ンジスタ）特性の劣化につながり、信頼性上大きな問題
となる。
ャネル抵抗に直列に接続されているので、ｎ-層の抵抗
の増加は外部的に相互コンダクタンス(ｇｍ)、または、
しきい値電圧の増加として観測され、ＴＦＴ（薄膜トラ
ンジスタ）特性の劣化につながり、信頼性上大きな問題
となる。
【００１４】また、ＬＤＤ領域(ｎ-層)２０６を形成す
るために、ゲート絶縁膜２０３を半透過マスクとして使
うので、イオン注入によるダメージによって、ゲート絶
縁膜２０３での負電荷の発生が大きくなる。さらに、ゲ
ート絶縁膜２０３がＬＤＤ領域(ｎ-層)２０６上の層間
絶縁膜(ＳｉＮｘ)２０８中の固定電荷の影響を受けると
いう問題もあった。
るために、ゲート絶縁膜２０３を半透過マスクとして使
うので、イオン注入によるダメージによって、ゲート絶
縁膜２０３での負電荷の発生が大きくなる。さらに、ゲ
ート絶縁膜２０３がＬＤＤ領域(ｎ-層)２０６上の層間
絶縁膜(ＳｉＮｘ)２０８中の固定電荷の影響を受けると
いう問題もあった。
【００１５】そこで、この発明の目的は、ＬＤＤ領域で
のホットエレクトロンの発生を抑えることができ、しき
い値電圧の増加を防止できる薄膜半導体装置およびその
製造方法を提供することにある。
のホットエレクトロンの発生を抑えることができ、しき
い値電圧の増加を防止できる薄膜半導体装置およびその
製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の薄膜半導体装置は、絶縁基板上に
形成された半導体薄膜と、この半導体薄膜上に形成され
たゲート絶縁膜と、このゲート絶縁膜上に形成されたゲ
ート電極とを備えた薄膜半導体装置において、上記ゲー
ト電極は、上記ゲート絶縁膜上に形成された第１ゲート
電極部と、上記第１電極部上に形成された第２ゲート電
極部とを備え、上記第２ゲート電極部が上記半導体薄膜
のソースおよびドレイン領域に形成された低濃度不純物
領域にオーバラップするように設けられていることを特
徴としている。
め、請求項１の発明の薄膜半導体装置は、絶縁基板上に
形成された半導体薄膜と、この半導体薄膜上に形成され
たゲート絶縁膜と、このゲート絶縁膜上に形成されたゲ
ート電極とを備えた薄膜半導体装置において、上記ゲー
ト電極は、上記ゲート絶縁膜上に形成された第１ゲート
電極部と、上記第１電極部上に形成された第２ゲート電
極部とを備え、上記第２ゲート電極部が上記半導体薄膜
のソースおよびドレイン領域に形成された低濃度不純物
領域にオーバラップするように設けられていることを特
徴としている。
【００１７】この請求項１の発明の薄膜半導体装置で
は、上記低濃度不純物領域に上記第２電極がオーバラッ
プしているので、この第２電極はゲート電圧によって上
記低濃度不純物領域の表面に電子を誘起する。この誘起
された電子が、上記低濃度不純物領域上のゲート絶縁膜
中に捕獲された電子による負電荷を遮断する。このた
め、低濃度不純物領域表面の空乏化を防止でき、低濃度
不純物領域の抵抗が増加するのを防止できる。
は、上記低濃度不純物領域に上記第２電極がオーバラッ
プしているので、この第２電極はゲート電圧によって上
記低濃度不純物領域の表面に電子を誘起する。この誘起
された電子が、上記低濃度不純物領域上のゲート絶縁膜
中に捕獲された電子による負電荷を遮断する。このた
め、低濃度不純物領域表面の空乏化を防止でき、低濃度
不純物領域の抵抗が増加するのを防止できる。
【００１８】したがって、相互コンダクタンスまたは、
しきい値電圧が増加することを防止して、ＴＦＴ特性の
劣化を防止でき、信頼性を向上できる。
しきい値電圧が増加することを防止して、ＴＦＴ特性の
劣化を防止でき、信頼性を向上できる。
【００１９】また、低濃度不純物領域上で、ゲート絶縁
膜が層間絶縁膜に直接に接しないようにできるので、ゲ
ート絶縁膜が層間絶縁膜中の固定電荷の影響を受けなく
することができる。
膜が層間絶縁膜に直接に接しないようにできるので、ゲ
ート絶縁膜が層間絶縁膜中の固定電荷の影響を受けなく
することができる。
【００２０】また、請求項２の発明の薄膜半導体装置の
製造方法は、絶縁基板上に半導体薄膜，ゲート絶縁膜，
ゲート電極を順に形成する薄膜半導体装置の製造方法で
あって、上記ゲート絶縁膜上に第１ゲート電極部を形成
する工程と、上記第１ゲート電極部をマスクとして、上
記半導体薄膜にイオン注入することによって上記半導体
薄膜に高濃度不純物領域と低濃度不純物領域を形成する
工程と、上記第１ゲート電極部上に、上記低濃度不純物
領域にオーバラップする第２ゲート電極部を形成する工
程とを備えたことを特徴としている。
製造方法は、絶縁基板上に半導体薄膜，ゲート絶縁膜，
ゲート電極を順に形成する薄膜半導体装置の製造方法で
あって、上記ゲート絶縁膜上に第１ゲート電極部を形成
する工程と、上記第１ゲート電極部をマスクとして、上
記半導体薄膜にイオン注入することによって上記半導体
薄膜に高濃度不純物領域と低濃度不純物領域を形成する
工程と、上記第１ゲート電極部上に、上記低濃度不純物
領域にオーバラップする第２ゲート電極部を形成する工
程とを備えたことを特徴としている。
【００２１】この請求項２の発明では、上記半導体薄膜
の低濃度不純物領域にオーバラップする第２ゲート電極
部を形成する。この第２ゲート電極部にゲート電圧が印
加されることで、低濃度不純物領域の表面に電子が誘起
され、この誘起された電子が、低濃度不純物領域上のゲ
ート絶縁膜中に捕獲された電子による負電荷を遮蔽す
る。これにより、低濃度不純物領域表面の空乏化を防止
でき、低濃度不純物領域の抵抗が増加するのを防止でき
る。したがって、相互コンダクタンスまたは、しきい値
電圧が増加することを防止して、ＴＦＴ特性の劣化を防
止でき、ホットキャリア耐性を著しく改善できる。
の低濃度不純物領域にオーバラップする第２ゲート電極
部を形成する。この第２ゲート電極部にゲート電圧が印
加されることで、低濃度不純物領域の表面に電子が誘起
され、この誘起された電子が、低濃度不純物領域上のゲ
ート絶縁膜中に捕獲された電子による負電荷を遮蔽す
る。これにより、低濃度不純物領域表面の空乏化を防止
でき、低濃度不純物領域の抵抗が増加するのを防止でき
る。したがって、相互コンダクタンスまたは、しきい値
電圧が増加することを防止して、ＴＦＴ特性の劣化を防
止でき、ホットキャリア耐性を著しく改善できる。
【００２２】また、低濃度不純物領域上で、ゲート絶縁
膜が層間絶縁膜に直接に接しないようにできるので、ゲ
ート絶縁膜が層間絶縁膜中の固定電荷の影響を受けなく
することができる。
膜が層間絶縁膜に直接に接しないようにできるので、ゲ
ート絶縁膜が層間絶縁膜中の固定電荷の影響を受けなく
することができる。
【００２３】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。
態により詳細に説明する。
【００２４】図１(Ａ),(Ｂ),(Ｃ)および図２(Ｄ)を順に
参照して、この発明の薄膜半導体装置の製造方法の実施
の形態を説明する。
参照して、この発明の薄膜半導体装置の製造方法の実施
の形態を説明する。
【００２５】まず、図１(Ａ)に示すように、ガラス基板
１０１上にアモルファスシリコン膜を堆積し、これにエ
キシマレーザ光を照射して、多結晶シリコン膜１０２と
する。そして、この多結晶シリコン膜１０２をエッチン
グして、アイランド領域１０２Ａを形成し、さらに、こ
のアイランド領域１０２Ａ上に、ＳｉＯ2からなるゲー
ト絶縁膜１０３を成膜する。
１０１上にアモルファスシリコン膜を堆積し、これにエ
キシマレーザ光を照射して、多結晶シリコン膜１０２と
する。そして、この多結晶シリコン膜１０２をエッチン
グして、アイランド領域１０２Ａを形成し、さらに、こ
のアイランド領域１０２Ａ上に、ＳｉＯ2からなるゲー
ト絶縁膜１０３を成膜する。
【００２６】次に、上記ゲート絶縁膜１０３上にアルミ
ニウム膜をスパッタ法で成膜し、このアルミニウム膜を
エッチングして、第１ゲート電極部１０４を形成する。
ニウム膜をスパッタ法で成膜し、このアルミニウム膜を
エッチングして、第１ゲート電極部１０４を形成する。
【００２７】次に、上記第１ゲート電極部１０４上に上
記エッチング時に形成したフォトレジストマスクを残し
たまま、第１ゲート電極部１０４を電解液中で陽極酸化
して第１ゲート電極部１０４の側壁に陽極酸化物１０５
を形成する。
記エッチング時に形成したフォトレジストマスクを残し
たまま、第１ゲート電極部１０４を電解液中で陽極酸化
して第１ゲート電極部１０４の側壁に陽極酸化物１０５
を形成する。
【００２８】次に、図１(Ｂ)に示すように、上記第１ゲ
ート電極部１０４上から上記アイランド領域１０２Ａに
イオン注入を行う。このイオン注入時に、陽極酸化膜１
０５およびゲート絶縁膜１０３は、多結晶シリコン膜１
０２のアイランド領域１０２Ａに対する半透過マスクと
して機能する。そして、この半透過マスクの膜厚に応じ
て、注入条件(イオン注入加速度およびドーズ量)を制御
することによって、陽極酸化膜１０５下の低濃度不純物
領域１０６と陽極酸化膜１０５に重なっていない高濃度
不純物領域１０７を自己整合的に形成できる。
ート電極部１０４上から上記アイランド領域１０２Ａに
イオン注入を行う。このイオン注入時に、陽極酸化膜１
０５およびゲート絶縁膜１０３は、多結晶シリコン膜１
０２のアイランド領域１０２Ａに対する半透過マスクと
して機能する。そして、この半透過マスクの膜厚に応じ
て、注入条件(イオン注入加速度およびドーズ量)を制御
することによって、陽極酸化膜１０５下の低濃度不純物
領域１０６と陽極酸化膜１０５に重なっていない高濃度
不純物領域１０７を自己整合的に形成できる。
【００２９】ここで、ゲート絶縁膜１０３の深さ方向の
不純物プロファイルがＬＤＤ濃度を制御し、深さ方向の
ＬＤＤ濃度分布曲線が広いピークを持つようにしてい
る。
不純物プロファイルがＬＤＤ濃度を制御し、深さ方向の
ＬＤＤ濃度分布曲線が広いピークを持つようにしてい
る。
【００３０】次に、図１(Ｃ)に示すように、上記第１ゲ
ート電極部１０４上にアルミニウム薄膜をスパッタ法で
成膜し、このアルミニウム薄膜をエッチングして第２ゲ
ート電極部１０８を形成する。この第２ゲート電極部１
０８と上記第１ゲート電極部１０４とがゲート電極１２
０を構成している。
ート電極部１０４上にアルミニウム薄膜をスパッタ法で
成膜し、このアルミニウム薄膜をエッチングして第２ゲ
ート電極部１０８を形成する。この第２ゲート電極部１
０８と上記第１ゲート電極部１０４とがゲート電極１２
０を構成している。
【００３１】そして最後に、図２(Ｄ)に示すように、上
記第２ゲート電極部１０８上およびゲート絶縁膜１０３
上に、層間絶縁膜ＳｉＮｘ１０９を成膜し、コンタクト
ホール１１４を形成した後に、ソース電極１１０を形成
し、ＴＦＴを完成させる。
記第２ゲート電極部１０８上およびゲート絶縁膜１０３
上に、層間絶縁膜ＳｉＮｘ１０９を成膜し、コンタクト
ホール１１４を形成した後に、ソース電極１１０を形成
し、ＴＦＴを完成させる。
【００３２】この実施の形態によれば、上記アイランド
領域１０２Ａの低濃度不純物領域１０６にオーバラップ
する第２ゲート電極部１０８を形成する。この第２ゲー
ト電極部１０８にゲート電圧が印加されることで、低濃
度不純物領域１０６の表面に電子が誘起され、この誘起
された電子が、低濃度不純物領域１０６上のゲート絶縁
膜１０３中に捕獲された電子による負電荷を遮蔽する。
これにより、低濃度不純物領域１０６表面の空乏化を防
止でき、低濃度不純物領域１０６の抵抗が増加するのを
防止できる。したがって、相互コンダクタンスまたは、
しきい値電圧が増加することを防止して、ＴＦＴ特性の
劣化を防止でき、ホットキャリア耐性を著しく改善でき
る。
領域１０２Ａの低濃度不純物領域１０６にオーバラップ
する第２ゲート電極部１０８を形成する。この第２ゲー
ト電極部１０８にゲート電圧が印加されることで、低濃
度不純物領域１０６の表面に電子が誘起され、この誘起
された電子が、低濃度不純物領域１０６上のゲート絶縁
膜１０３中に捕獲された電子による負電荷を遮蔽する。
これにより、低濃度不純物領域１０６表面の空乏化を防
止でき、低濃度不純物領域１０６の抵抗が増加するのを
防止できる。したがって、相互コンダクタンスまたは、
しきい値電圧が増加することを防止して、ＴＦＴ特性の
劣化を防止でき、ホットキャリア耐性を著しく改善でき
る。
【００３３】
【発明の効果】以上より明らかなように、請求項１の発
明の薄膜半導体装置では、半導体薄膜のソースおよびド
レイン領域に形成された低濃度不純物領域に第２ゲート
電極がオーバラップしているので、この第２ゲート電極
はゲート電圧によって上記低濃度不純物領域の表面に電
子を誘起し、この誘起電子が、低濃度不純物領域上のゲ
ート絶縁膜中に捕獲された電子による負電荷を遮断す
る。このことによって、低濃度不純物領域表面の空乏化
を防止でき、低濃度不純物領域の抵抗が増加するのを防
止できる。したがって、相互コンダクタンスまたは、し
きい値電圧が増加することを防止して、ＴＦＴ特性の劣
化を防止でき、信頼性を向上できる。
明の薄膜半導体装置では、半導体薄膜のソースおよびド
レイン領域に形成された低濃度不純物領域に第２ゲート
電極がオーバラップしているので、この第２ゲート電極
はゲート電圧によって上記低濃度不純物領域の表面に電
子を誘起し、この誘起電子が、低濃度不純物領域上のゲ
ート絶縁膜中に捕獲された電子による負電荷を遮断す
る。このことによって、低濃度不純物領域表面の空乏化
を防止でき、低濃度不純物領域の抵抗が増加するのを防
止できる。したがって、相互コンダクタンスまたは、し
きい値電圧が増加することを防止して、ＴＦＴ特性の劣
化を防止でき、信頼性を向上できる。
【００３４】また、請求項２の発明の薄膜半導体装置の
製造方法は、半導体薄膜の低濃度不純物領域にオーバラ
ップする第２ゲート電極部を形成する。
製造方法は、半導体薄膜の低濃度不純物領域にオーバラ
ップする第２ゲート電極部を形成する。
【００３５】したがって、この第２ゲート電極部にゲー
ト電圧が印加されることで、低濃度不純物領域の表面に
電子が誘起され、この誘起された電子が、低濃度不純物
領域上のゲート絶縁膜中に捕獲された電子による負電荷
を遮蔽する。これにより、低濃度不純物領域表面の空乏
化を防止でき、低濃度不純物領域の抵抗が増加するのを
防止でき、相互コンダクタンスまたは、しきい値電圧が
増加することを防止して、ＴＦＴ特性の劣化を防止で
き、ホットキャリア耐性を著しく改善できる。
ト電圧が印加されることで、低濃度不純物領域の表面に
電子が誘起され、この誘起された電子が、低濃度不純物
領域上のゲート絶縁膜中に捕獲された電子による負電荷
を遮蔽する。これにより、低濃度不純物領域表面の空乏
化を防止でき、低濃度不純物領域の抵抗が増加するのを
防止でき、相互コンダクタンスまたは、しきい値電圧が
増加することを防止して、ＴＦＴ特性の劣化を防止で
き、ホットキャリア耐性を著しく改善できる。
【図１】 図１(Ａ)〜図１(Ｃ)は、この発明の薄膜半導
体装置の製造方法の実施の形態を説明する断面図であ
る。
体装置の製造方法の実施の形態を説明する断面図であ
る。
【図２】 上記実施の形態で製造した薄膜トランジスタ
の断面図である。
の断面図である。
【図３】 図３(Ａ)〜図３(Ｃ)は、従来の薄膜半導体装
置の製造方法を説明する断面図である。
置の製造方法を説明する断面図である。
【図４】 従来の薄膜トランジスタの断面図である。
【図５】 図５(Ａ)は上記従来の薄膜トランジスタの問
題点を説明する断面図であり、図５(Ｂ)は図５(Ａ)に対
応したチャネル水平方向の電界分布を示す図である。
題点を説明する断面図であり、図５(Ｂ)は図５(Ａ)に対
応したチャネル水平方向の電界分布を示す図である。
１０１…ガラス基板、１０２…多結晶シリコン膜、１０
２Ａ…アイランド領域、１０３…ゲート絶縁膜、１０４
…第１ゲート電極部、１０５…陽極酸化物、１０６…低
濃度不純物領域、１０７…高濃度不純物領域、１０８…
第２ゲート電極部、１０９…層間絶縁膜、１１０…ソー
ス電極、１２０…ゲート電極。
２Ａ…アイランド領域、１０３…ゲート絶縁膜、１０４
…第１ゲート電極部、１０５…陽極酸化物、１０６…低
濃度不純物領域、１０７…高濃度不純物領域、１０８…
第２ゲート電極部、１０９…層間絶縁膜、１１０…ソー
ス電極、１２０…ゲート電極。
Claims (2)
- 【請求項１】 絶縁基板上に形成された半導体薄膜と、
この半導体薄膜上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極とを備えた薄膜半
導体装置において、 上記ゲート電極は、 上記ゲート絶縁膜上に形成された第１ゲート電極部と、 上記第１電極部上に形成された第２ゲート電極部とを備
え、 上記第２ゲート電極部が上記半導体薄膜のソースおよび
ドレイン領域に形成された低濃度不純物領域にオーバラ
ップするように設けられていることを特徴とする薄膜半
導体装置。 - 【請求項２】 絶縁基板上に半導体薄膜，ゲート絶縁
膜，ゲート電極を順に形成する薄膜半導体装置の製造方
法であって、 上記ゲート絶縁膜上に第１ゲート電極部を形成する工程
と、 上記第１ゲート電極部をマスクとして、上記半導体薄膜
にイオン注入することによって上記半導体薄膜に高濃度
不純物領域と低濃度不純物領域を形成する工程と、 上記第１ゲート電極部上に、上記低濃度不純物領域にオ
ーバラップする第２ゲート電極部を形成する工程とを備
えたことを特徴とする薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2703298A JPH11233776A (ja) | 1998-02-09 | 1998-02-09 | 薄膜半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2703298A JPH11233776A (ja) | 1998-02-09 | 1998-02-09 | 薄膜半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233776A true JPH11233776A (ja) | 1999-08-27 |
Family
ID=12209741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2703298A Pending JPH11233776A (ja) | 1998-02-09 | 1998-02-09 | 薄膜半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233776A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001059849A1 (fr) * | 2000-02-09 | 2001-08-16 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince a gachette en alliage molybdene-tungstene |
| KR100419744B1 (ko) * | 2001-06-28 | 2004-02-25 | 주식회사 하이닉스반도체 | 트랜지스터 및 그의 제조 방법 |
| CN105097450A (zh) * | 2015-06-23 | 2015-11-25 | 京东方科技集团股份有限公司 | 多晶硅薄膜及制作方法、tft及制作方法、显示面板 |
-
1998
- 1998-02-09 JP JP2703298A patent/JPH11233776A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001059849A1 (fr) * | 2000-02-09 | 2001-08-16 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince a gachette en alliage molybdene-tungstene |
| KR100419744B1 (ko) * | 2001-06-28 | 2004-02-25 | 주식회사 하이닉스반도체 | 트랜지스터 및 그의 제조 방법 |
| CN105097450A (zh) * | 2015-06-23 | 2015-11-25 | 京东方科技集团股份有限公司 | 多晶硅薄膜及制作方法、tft及制作方法、显示面板 |
| US10431669B2 (en) | 2015-06-23 | 2019-10-01 | Boe Technology Group Co., Ltd. | Polysilicon thin film and manufacturing method thereof, TFT and manufacturing method thereof, and display panel |
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