KR0131992B1 - 반도체 소자 및 그 제조방법 - Google Patents
반도체 소자 및 그 제조방법Info
- Publication number
- KR0131992B1 KR0131992B1 KR1019940016082A KR19940016082A KR0131992B1 KR 0131992 B1 KR0131992 B1 KR 0131992B1 KR 1019940016082 A KR1019940016082 A KR 1019940016082A KR 19940016082 A KR19940016082 A KR 19940016082A KR 0131992 B1 KR0131992 B1 KR 0131992B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate electrode
- silicon substrate
- oxide film
- teos
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 26
- 239000010703 silicon Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 3
- 238000010791 quenching Methods 0.000 description 3
- 230000000171 quenching effect Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 게이트 전극과 게이트 산화막을 단차지게 형성하므로써, 반도체 소자가 고집적화 및 소형화되어감에 따라 드레인 영역의 게이트 전극 가장자리 부분에서 수직전계(Vertical electric field)가 증가하여 핫 캐리어(hot carrier)효과가 발생되는 것을 감소시켜 반도체 소자의 전기적 특성을 안정화시키는 반도체소자 및 그 제조방법에 관한 것이다.
Description
제1도는 종래의 MOSFET 단면도.
제2a도 및 제2b도는 게이트 산화막의 문제점을 설명하기 위한 소자의 단면도.
제3도는 본 발명에 의한 MOSFET 단면도.
제4a도 내지 제4g도는 제3도의 MOSFET를 제조하는 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 필드 산화막
13 : 게이트 산화막 14 : 게이트 전극
15 : 스페이서 절연막 15A, 15C : 제1 및 제2 TEOS막
15B : 언도프 폴리실리콘층 16A, 16B : 소오스 및 드레인 영역
21 : 희생 산화막 22 : 실리콘 질화막
23 : 감광막 24 : 산화막
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 게이트 전극과 게이트 산화막을 단차지게 형성하므로써, 반도체 소자가 고집적화 및 소형화되어감에따라 드레인 영역의 게이트 전극 가장자리부분에서 수직전계(Vertical electric field)가 증가하여 핫 캐리어(hot carrier)효과가 발생되는 것을 감소시켜 반도체 소자의 전기적 특성을 안정화시키는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화 및 소형화되어감에 따라 MOSFET가 차지하는 면적이 작아지게 되고, 이로인하여 드레인 영역의 게이트 전극 가장자리 부분에서 수직전계가 증가하여 핫 캐리어 효과가 야기되는데, 이를 제1도에 도시하였다.
제1도 필드 산화막(2)이 형성된 실리콘 기판(1)에 게이트 산화막(3), 게이트 전극(4), 스페이서 절연막(5), 소오스 영역(6A) 및 드레인영역(6B)을 기존의 공정을 통하여 형성한 상태를 도시한 것이다. 상기의 구조에서 반도체 소자가 고집적화 및 소형화되어감에 따라 드레인영역(6B)의 게이트 전극 가장자리부분에서 수직전계(E)가 증가하여 소자의 전기적 특성을 저하시키는 문제가 발생하게 된다.
한편, 반도체 제조공정중 불순물 이온주입공정과 플라즈마 식각공정에 의한 산화막의 손상을 보상하기 위하여 큐링(curing)공정을 진행하는데, 이러한 공정진행중 제2a 및 2b도에 도시된 바와같은 문제점이 발생된다. 제2a도는 플라즈마 식각공정에 의하여 게이트 산화막(3)에 손상부위(D)가 발생한 상태를 도시한 것이고, 제2b도는 이러한 손상부위(D)를 보상하기 위해 큐링공정을 실시하여 게이트 산화막(3)이 게이트 전극(4) 가장 자리부에서 지시부호(F)와 같은 증가된 상태를 도시한 것이다. 이와 같이 가장 최적의 산화막을 형성하기 위해서는 큐링공정을 실시해야 하는데, 상기한 바와같이 큐링공정에 의한 문제점이 발생되고, 또한 이러한 문제를 발생시키지 않기 위해 큐링공정을 진행하지 않더라도 산화막의 질은 더욱 낮아진다.
따라서, 본 발명은 드레인 영역에 가까운 게이트 전극 부분의 수직전계를 감소시켜 핫 캐리어 효과를 감소시키고, 플라즈마 이온주입에 의한 산화막의 손상 및 큐링에 의한 산화막의 증가를 감소시킬 수 있는 반도체소자 및 그 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자는 단차구조를 갖는 실리콘 기판(11)와, 상기 실리콘 기판(11)의 단차부분에서 기울기를 갖는 게이트 산화막(13) 및 게이트 전극(14)과, 상기 게이트 전극(14) 측면에 형성되는 스페이서 절연막(15) 및, 상기 게이트 전극(14) 양측의 실리콘기판(11)에 형성된 소오스 및 드레인 영역(16A 및 16B)으로 구성되는 것을 특징으로 하며, 또한 본 발명의 다른 목적인 반도체 소자 제조방법은 필드산화막(12)이 형성된 실리콘 기판(11)상에 희생 산화막(21) 및 실리콘 질화막(22)을 순차적으로 형성하는 단계와, 상기 단계로부터 실리콘 질화막(22)상에 감광막(23)을 도포한 후 게이트 전극이 형성될 위치의 중앙부분에 일치되도록 상기 감광막(23)을 패턴화하고, 상기 패턴화된 감광막(23)을 이용하여 노출된 부위의 실리콘 질화막(22)을 식각하는 단계와, 상기 단계로부터 패턴화된 감광막(23)을 제거한 후 산화공정을 통하여 노출된 부분의 실리콘 기판(11)을 소정깊이 산화시켜 산화막(24)을 형성하는 단계와, 상기 단계로부터 실리콘 질화막(22)을 식각한 후 활성영역(A)에 형성된 산화막(24)을 제거하여 활성영역(A)의 실리콘 기판(11) 표면이 단차지게 하는 단계와, 상기 단계로부터 전체구조 상부에 게이트 산화막(13)을 형성한 후 게이트 전극용 폴리실리콘을 증착하고, 게이트 전극 마스크를 사용하여 상기 폴리실리콘을 식각하여 실리콘 기판(11)의 단차진 부위를 중심으로 게이트전극(14)을 형성하고, 저농도의 불순물 이온을 주입하는 단계와, 상기 단계로부터 전체구조 상부에 제1TEOS막(15A), 언도프(undoped) 폴리실리콘층(15B) 및 제2TEOS(15C)을 순차적으로 형성한 후 플라즈마 식각에 의하여 게이트 전극(14) 측면에 제1 TEOS막(15A), 언도프 폴리실리콘층(15B) 및 제2TEOS막(15C)의 적층구조로 된 스페이서 절연막(15)을 형성하고, 고농도의 불순물 이온을 주입하여 소오스 영역(16A) 및 드레인 영역(16B)을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3도는 본 발명에 의한 반도체 소자의 단면도로서, 필드 산화막(12)이 형성된 실리콘 기판(11)에 게이트 산화막(13), 게이트 전극(14), 스페이서 절연막(15), 소오스 영역(16A) 및 드레인 영역(16B)이 형성된 상태를 도시한 것이다.
필드 산화막(12)으로 구분되어지는 활성영역의 실리콘 기판(11)은 게이트 전극(14)이 형성되는 부분에서 단차를 이루고, 상기 단차진 부위의 실리콘 기판(11)상에 게이트 산화막(13)과 게이트 전극(14)이 단차지게 형성된다. 그리고 상기 스페이서 절연막(15)은 제1TEOS막(15A), 불순물이 도핑(doping)되지 않은 폴리실리콘층(15B) 및 제2TEOS막(15C)의 적층구조로 형성된다. 또한 실리콘 기판(11)이 단차구조를 이루기 때문에 소오스영역(16A)과 드레인 영역(16B)은 단차를 이룬만큼 위치가 상이하게 된다.
상기한 구조를 갖는 본 발명의 MOSFET는 제1도에 도시된 기존의 MOSFET 와 비교해 볼 때 동일한 면적하에서 채널영역이 길며, 수직전계(E)를 감소시켜 주어 핫 캐리어 효과를 감소시킬 수 있고, 또한 게이트 전극(14)의 가장자리부위쪽의 게이트 산화막(13)의 손상 및 증가현상을 감소시켜준다.
제4a도 내지 제4g도는 상기 제3도의 반도체 소자를 제조하는 단계를 도시한 소자의 단면도로서, 제4a도는 필드 산화막(12)이 형성된 실리콘 기판(11)상에 희생 산화막(21) 및 실리콘 질화막(22)을 순차적으로 형성한 상태를 도시한 것이다.
제4b도는 상기 실리콘 질화막(22)상에 감광막(23)을 도포한 후 게이트 전극이 형성될 위치의 중앙부분에 일치되도록 상기 감광막(23)을 패턴화하고, 상기 패턴화된 감광막(23)을 이용하여 노출된 부위의 실리콘 질화막(22)을 식각한 상태를 도시한 것이다.
제4c도는 상기 패턴화된 감광막(23)을 제거한 후 산화공정을 통하여 노출된 부분의 실리콘 기판(11)을 소정깊이 산화시켜 산화막(24)을 형성한 상태를 도시한 것이다.
제4d도는 상기 실리콘 질화막(22)을 식각한 후 활성영역(A)에 형성된 산화막(24)을 제거하여 활성영역(A)의 실리콘 기판(11) 표면이 단차지게 한 상태를 도시한 것이다.
제4e도는 전체구조 상부에 게이트 산화막(13)을 형성한 후 게이트 전극용 폴리실리콘을 증착하고, 게이트 전극 마스크를 사용하여 상기 폴리실리콘을 식각하여 실리콘 기판(11)의 단차진 부위를 중심으로 게이트 전극(14)을 형성하고, 저농도의 불순물 이온을 주입한 상태를 도시한 것이다.
제4f도는 전체구조 상부에 제1TEOS막(15A), 언도프(undoped)폴리실리콘층(15B) 및 제2TEOS막(15C)을 순차적으로 형성한 상태를 도시한 것으로, 상기 제1TEOS막(15A)과 언도프 폴리실리콘층(15B)은 얇게 증착하고, 상기 제2TEOS(15C)은 두껍게 증착한다.
제4g도는 플라즈마 식각에 의하여 게이트 전극(14) 측면에 제1TEOS(15A), 언도프 폴리실리콘층(15B) 및 제2TEOS막(15C)의 적층구조로된 스페이서 절연막(15)을 형성하고, 고농도의 불순물 이온을 주입하여 소오스 영역(16A) 및 드레인 영역(16B)을 형성한 상태를 도시한 것이다.
본 발명에 의하면, 게이트 전극과 게이트 산화막이 기울어진 형태의 구조로 형성됨으로 인하여 전기적 동작시 핫 캐리어가 발생하는 주원인인 드레인 영역의 게이트 전극 가장자리부분에서 수직전계가 일반적인 MSOFET보다 적게 작용하므로 핫 캐리어 효과가 감소하고, 게이트 산화막과 채널에 형성된 이동전화(mobile charge)간의 충돌(impact)을 감소시켜 게이트 산화막의 신뢰성을 증가시켜준다. 또한 TEOS막-언도프 폴리실리콘층-TEOS막의 구조로 스페이서 절연막을 형성하므로 인하여 이온주입 및 플라즈마 식각에 의한 게이트 산화막의 손상 및 큐링에 의한 산화막 증가현상을 억제시킬 수 있다.
Claims (3)
- 단차구조를 갖는 실리콘 기판(11)과, 상기 실리콘 기판(11)의 단차부분에서 기울기를 갖는 게이트 산화막(13) 및 게이트 전극(14)과, 상기 게이트 전극(14) 측면에 형성되는 스페이서 절연막(15) 및, 상기게이트 전극(14) 양측의 실리콘 기판(11)에 형성된 소오스 및 드레인 영역(16A 및 16B)으로 구성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 스페이서 절연막(15)은 제1TEOS막(15A), 언도프 폴리실리콘층(15B) 및 제2TEOS막(15C)의 적층구조로 된 것을 특징으로 하는 반도체 소자.
- 반도체 소자의 제조방법에 있어서, 필드산화막(12)이 형성된 실리콘 기판(11)상에 희생 산화막(21) 및 실리콘 질화막(22)을 순차적으로 형성하는 단계와, 상기 단계로부터 실리콘 질화막(22)상에 감광막(23)을 도포한 후 게이트 전극이 형성될 위치의 중앙부분에 일치되도록 상기 감광막(23)을 패턴화하고, 상기 패턴화된 감광막(23)을 이용하여 노출된 부위의 실리콘 질화막(22)을 식각하는 단계와, 상기 단계로부터 패턴화된 감광막(23)을 제거한 후 산화공정을 통하여 노출된 부분의 실리콘 기판(11)을 소정깊이 산화시켜 산화막(24)을 형성하는 단계와, 상기 단계로부터 실리콘 질화막(22)을 식각한 후 활성영역(A)에 형성된 산화막(24)을 제거하여 활성영역(A)의 실리콘 기판(11) 표면이 단차지게 하는 단계와, 상기 단계로부터 전체구조 상부에 게이트 산화막(13)을 형성한 후 게이트 전극용 폴리실리콘을 증착하고, 게이트 전극 마스크를 사용하여 상기 폴리실리콘을 식각하여 실리콘 기판(11)의 단차진 부위를 중심으로 게이트 전극(14)을 형성하고, 저농도의 불순물 이온을 주입하는 단계와, 상기 단계로부터 전체구조 상부에 제 1TEOS막(15A), 언도프 폴리실리콘층(15B) 및 제2TEOS막(15C)을 순차적으로 형성한 후 플라즈마 식각에 의하여 게이트 전극(14) 측면에 제1TEOS막(15A), 언도프 폴리실리콘층(15B) 및 제2 TEOS막(15C)의 적층구조로 된 스페이서 절연막(15)을 형성하고, 고농도의 불순물 이온을 주입하여 소오스 영역(16A) 및 드레인 영역(16B)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016082A KR0131992B1 (ko) | 1994-07-06 | 1994-07-06 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016082A KR0131992B1 (ko) | 1994-07-06 | 1994-07-06 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960005998A KR960005998A (ko) | 1996-02-23 |
| KR0131992B1 true KR0131992B1 (ko) | 1998-04-15 |
Family
ID=19387327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940016082A KR0131992B1 (ko) | 1994-07-06 | 1994-07-06 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0131992B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101037756B1 (ko) * | 2007-10-17 | 2011-05-27 | 현대중공업 주식회사 | 진동 감쇄를 위한 보강프레임 |
| KR100971891B1 (ko) * | 2008-08-20 | 2010-07-22 | 한국철도공사 | 윤축프레스의 윤축이송장치 |
-
1994
- 1994-07-06 KR KR1019940016082A patent/KR0131992B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005998A (ko) | 1996-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10692992B2 (en) | Semiconductor device and fabrication method thereof | |
| US5527725A (en) | Method for fabricating a metal oxide semiconductor field effect transistor | |
| US6087238A (en) | Semiconductor device having reduced-width polysilicon gate and non-oxidizing barrier layer and method of manufacture thereof | |
| KR19990042916A (ko) | 반도체소자의 제조방법 | |
| KR0131992B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US20010044191A1 (en) | Method for manufacturing semiconductor device | |
| KR0172548B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100280525B1 (ko) | 반도체소자의 제조방법 | |
| KR100244402B1 (ko) | 반도체소자의 트렌치 아이솔레이션 제조방법 | |
| KR100244272B1 (ko) | 반도체소자의 격리막 형성방법 | |
| JP3320476B2 (ja) | 半導体装置の製造方法 | |
| KR100247634B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR0146275B1 (ko) | 모스펫 제조방법 | |
| KR100344825B1 (ko) | 반도체소자의 제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPH098308A (ja) | 半導体素子のトランジスター及びその製造方法 | |
| JP3523244B1 (ja) | 半導体装置の製造方法 | |
| KR100504432B1 (ko) | 반도체장치의 게이트전극 형성방법 | |
| KR0125297B1 (ko) | 모스펫(mosfet) 제조방법 | |
| KR100412137B1 (ko) | 반도체 소자의 게이트 스페이서 형성방법 | |
| KR100226261B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0125296B1 (ko) | 모스펫(mosfet) 제조방법 | |
| KR100325444B1 (ko) | 저도핑드레인구조의모스트랜지스터제조방법 | |
| KR100405452B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR0147255B1 (ko) | Mosfet의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 17 |
|
| EXPY | Expiration of term |