KR100247634B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 양 측에 유전율이 낮은 물질의 LDD 스페이서를 형성하여 숏 채널 효과를 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 반도체 소자는 소정의 소자 분리막이 구비된 반도체 기판; 기판상에 형성된 게이트 절연막; 소자 분리막 사이의 게이트 절연막 상에 형성된 게이트; 게이트의 양 측벽에 형성되고 유전율이 낮은 제1절연막과 제2절연막의 적층 구조로 이루어지며, 게이트의 수직 프로파일과 동일한 수직 프로파일을 갖는 제1스페이서; 제1스페이서 양 측에 형성되고 절연막으로 이루어진 제2스페이서; 게이트 양 측의 기판 내에 형성된 LDD 영역; 및, 제2스페이서 양 측의 기판 내에 형성된 고농도 소오스 및 드레인의 접합영역을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 숏채널 효과를 감소시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근 경박단소형화 되는 반도체 기술의 추세에 따라, 단위 소자의 소오스와 드레인 사이의 채널 영역 길이가 0.5㎛ 이하로 감소하고 있다. 이에 따라, 소오스에서 드레인으로의 채널 상의 전위가 높아져 MOS의 채널에 강한 전계가 걸리게 되고, 강한 전계내의 전자들은 높은 에너지를 갖게 된다.
이러한 높은 에너지 준위를 갖는 전자를 핫 캐리어(hot carrier)라 하는데, 핫 캐리어 전자들은 게이트 산화막 내로 진입하여 문턱전압을 불안정하게 할 뿐만 아니라, 심각한 펀치쓰루(punch-through) 문제를 야기시켜 소자에 치명적인 손상을 입히게 된다. 따라서, 핫 캐리어를 방지하기 위하여 LDD(Lightly Doped Drain) 구조의 트랜지스터가 제시되었다.
도 1은 상기한 종래의 LDD 구조의 트랜지스터를 나타낸 단면도로서 그의 제조방법을 설명한다.
도 1에 도시된 바와 같이, 반도체 기판(1) 상에 공지된 방법으로 소자간 분리를 위한 필드 산화막(2)을 형성하고, 필드 산화막(2) 사이의 기판(11) 상에 게이트 절연막(3) 및 게이트(4)를 형성한다. 이어서, 게이트(4)를 이온 주입 마스크로하여 기판(1)에 저농도 불순물을 이온 주입하여 LDD 영역(5)을 형성하고, 게이트(4) 양 측벽에 산화막 스페이서(6)를 형성한다. 그리고 나서, 게이트(4) 및 스페이서(6)를 이온 주입 마스크로하여 기판(1)에 고농도 불순물을 이온 주입하여 소오스 및 드레인의 고농도 접합영역(7)을 형성한다. 그리고, 상기 불순물들의 활성화를 위하여 소정의 어닐링을 진행한다.
그러나, 상기한 종래의 LDD 구조의 트랜지스터는 게이트 및 스페이서에 의해 자기정렬된 LDD 구조의 접합영역이 상기 어닐링 후 게이트(4) 하부로 소정 부분 확산됨에 따라 트랜지스터의 유효 채널 길이(L)를 감소시킨다. 즉, 상기 채널 길이의 감소는 소자의 고집적화에 따라 숏채널 효과 특성을 악화시키게 되어 소자의 펀치쓰루(punch-through) 및 문턱 전압 등의 전기적 특성을 저하시키는 문제를 일으킨다.
이에 따라, 종래에는 폴리실리콘막의 게이트에 자기정렬된 LDD 구조를 사용하였지만, 전계가 게이트 가장 자리에서 최대가 되어 결국 핫캐리어를 발생시키고, 핫 캐리는 게이트에 의한 수직 전계에 의하여 게이트 산화막의 가장 자리에서 포획되어 소자의 전기적 특성 및 신뢰성을 저하시킨다.
이에, 본 발명은 상기 문제점을 감안하여 창출된 것으로서, 게이트 양 측에 유전율이 낮은 물질의 LDD 스페이서를 형성하여 핫캐리어 현상을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
제1도는 종래의 LDD 트랜지스터의 구조를 나타낸 단면도.
제2a도 내지 제2h도는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적인 공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 반도체 기판 12 : 필드 산화막
13 : 게이트 산화막 14 : 질화막
15 : TEOS 산화막 16 : 폴리실리콘막
17 : 게이트 18 : 제1스페이서
19 : LDD 영역 20 : 제2스페이서
21 : 소오스/드레인 접합영역 22 : 절연막
23 : 금속 배선층
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 소정의 소자 분리막이 구비된 반도체 기판; 상기 기판 상에 형성된 게이트 절연막; 상기 소자 분리막 사이의 상기 게이트 절연막 상에 형성된 게이트; 상기 게이트의 양 측벽에 형성되고 유전율이 낮은 제1절연막과 제2절연막의 적층구조로 이루어지며, 상기 게이트의 수직 프로파일과 동일한 수직 프로파일을 갖는 제1스페이서; 상기 제1스페이서 양 측에 형성되고 절연막으로 이루어진 제2스페이서; 상기 게이트 양 측의 상기 기판 내에 형성된 LDD 영역; 및, 상기 제2스페이서 양 측의 상기 기판 내에 형성된 고농도 소오스 및 드레인의 접합영역을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 소정의 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소정의 유전율이 낮은 제1절연막 및 소정의 제2절연막을 순차적으로 형성하는 단계; 상기 기판의 게이트 예정 영역 상의 제2 및 제1절연막을 식각하는 단계; 상기 제1 및 제2절연막의 식각 부위에 게이트를 형성하는 단계; 상기 제1 및 제2절연막을 식각하여 상기 게이트 양 측에 상기 게이트의 수직 프로파일과 동일한 수직 프로파일을 갖는 제1스페이서를 형성하는 단계; 상기 게이트 양 측의 상기 기판 내에 LDD 영역을 형성하는 단계; 상기 제1스페이서 양 측에 절연막의 제2스페이서를 형성하는 단계; 및, 상기 제2스페이서 양 측의 상기 기판 내에 고농도 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 양 측의 제1스페이서의 길이는 서로 비대칭으로 형성하는 것을 특징으로 하고, 상기 제1스페이서의 길이는 상기 LDD 영역의 형성 조건에 조절하여 형성하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 유전율이 낮은 물질로 이루어진 제1스페이서가 LDD 이온 주입에 의한 측면 확산을 조절하여 숏채널 효과를 감소시킬 뿐만 아니라, 핫 캐리어의 발생 원인인 드레인 영역의 측면 전계의 최대치를 유전율이 낮은 제1스페이서 하부에 형성시켜 게이트에 의한 수직 전계를 감소시킴으로써 핫 캐리어 현상을 방지한다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 순차적인 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 공지된 LOCOS(Local Oxidation of Silicon) 기술로 소자간 분리를 위한 필드 산화막(12)을 형성한다. 이어서, 기판(11) 상으로 노출된 필드 산화막(12)을 화학 기계 연마(Chemical Mechanical Polishing; CMP)기술로 연마하여 평탄화를 이룩한다.
도 2b에 도시된 바와 같이, 도 2a의 구조 상에 게이트 산화막(13)을 얇게 형성하고, 게이트 산화막(13) 상부에 유전율이 낮은 물질, 바람직하게는 얇은 질화막(14; Si3N4)을 형성하고, 그 상부에 TEOS 산화막(15)을 형성한다.
도 2c에 도시된 바와 같이, TEOS 산화막(15) 상부에 포토리소그라피로 소정의 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 이용하여 하부의 TEOS 산화막(15) 및 질화막(14)을 식각하여 필드 산화막(12) 사이의 게이트 예정영역의 게이트 산화막(13)을 소정 부분 노출시킨다. 그리고, 공지된 방법으로 상기 마스크 패턴을 제거한다.
도 2d에 도시된 바와 같이, 도 2c의 구조 상에 게이트 물질인 폴리실리콘막(16)을 TEOS 산화막(15) 및 질화막(14)의 식각 부위에 매립하도록 증착한다.
도 2e에 도시된 바와 같이, 폴리실리콘막(16)을 TEOS 산화막(15)이 노출되도록 CMP 기술로 연마한다.
도 2f에 도시된 바와 같이, TEOS 산화막(15) 상부에 포토리소그라피로 소정의 마스크 패턴(도시되지 않음)을 형성한다. 그리고, 상기 마스크 패턴을 이용하여 폴리실리콘막(16) 양 측의 TEOS 산화막(15) 및 질화막(14)을 식각함으로써, 게이트(17)를 형성함과 더불어 게이트(17) 양 측에 게이트(17)의 수직 프로파일과 동일한 수직 프로파일을 갖는 소정 길이의 LDD(Lightly Doped Drain) 영역 형성을 위한 제1스페이서(18)를 형성한다. 여기서, 제1스페이서(18)의 길이(length)는 LDD 이온의 도즈량이나 차후 진행되는 열공정에 따라 조절하여, 게이트(17)를 중심으로 비대칭적으로 형성한다. 이어서, 상기 마스크 패턴을 공지된 방법으로 제거하고, 기판에 저농도 불순물 이온을 주입하여 게이트(17) 양 측의 기판(11) 내에 LDD 영역(19)을 형성한다.
도 2g에 도시된 바와 같이, 도 2f의 구조 상에 산화막, 바람직하게는 TEOS 산화막을 두껍게 증착하고, 상기 산화막을 이방성 블랭킷 식각하여 제1스페이서(18) 양 측에 소정의 제2스페이서(19)를 형성한다. 이어서, 기판에 고농도 불순물 이온을 주입하여 제2스페이서(19) 양 측의 기판(11) 내에 자기정렬된 고농도 소오스/드레인의 접합영역(21)을 형성한다.
도 2h에 도시된 바와 같이, 도 2g의 구조 상에 절연막(22)을 형성하고, 게이트(17) 및 접합영역(21) 상의 절연막(22)을 식각하여 콘택홀을 형성한다. 이어서, 상기 콘택홀에 매립되도록 기판 전면에 금속층을 증착하고 패터닝하여 상기 콘택홀을 통하여 게이트(17) 및 접합영역(21)과 각각 콘택하는 금속 배선층(23)을 형성한다.
상기 실시예에 의하면, 유전율이 낮은 물질로 이루어진 제1스페이서가 LDD 이온 주입에 의한 측면 확산을 조절하여 숏채널 효과를 감소시킬 뿐만 아니라, 핫 캐리어 발생 원인인 드레인 영역의 측면 전계의 최대치를 유전율이 낮은 제1스페이서 하부에 형성시켜 게이트에 의한 수직 전계를 감소시킴으로써 핫 캐리어 현상을 방지할 수 있다. 따라서, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (14)
- 소정의 소자 분리막이 구비된 반도체 기판; 상기 기판 상에 형성된 게이트 절연막; 상기 소자 분리막 상기의 사익 게이트 절연막 상에 형성된 게이트; 상기 게이트의 양 측벽에 형성되고 유전율이 낮은 제1절연막과 제2절연막의 적층구조로 이루어지며, 상기 게이트의 수직 프로파일과 동일한 수직 프로파일을 갖는 제1스페이서; 상기 제1스페이서 양 측에 형성되고 절연막으로 이루어진 제2스페이서; 상기 게이트 양 측의 상기 기판 내에 형성된 LDD 영역; 및, 상기 제2스페이서 양 측의 상기 기판 내에 형성된 고농도 소오스 및 드레인의 접합영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 소자 분리막은 상기 기판과 단차가 없는 필드 산화막인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제1스페이서의 제1절연막은 질화막인 것을 특징으로 하는 반도체 소자.
- 제1항 또는 제3항에 있어서, 상기 제1스페이서의 제2절연막은 TEOS 산화막인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제1스페이서의 길이는 상기 게이트를 중심으로 서로 비대칭인 것을 특징으로 하는 반도체 소자.
- 소정의 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소정의 유전율이 낮은 제1절연막 및 소정의 제2절연막을 순차적으로 형성하는 단계; 상기 기판의 게이트 예정 영역 상의 제2 및 제1절연막을 식각하는 단계; 상기 제1 및 제2절연막의 식각 부위에 게이트를 형성하는 단계; 상기 제1 및 제2절연막을 식각하여 상기 게이트 양 측에 상기 게이트의 수직 프로파일과 동일한 수직 프로파일을 갖는 제1스페이서를 형성하는 단계; 상기 게이트 양 측의 상기 기판 내에 LDD 영역을 형성하는 단계; 상기 제1스페이서 양 측에 절연막의 제2스페이서를 형성하는 단계; 및, 상기 제2스페이서 양 측의 상기 기판 내에 고농도 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 소자 분리막은 상기 기판 상의 소정 부분에 열산화된 필드 산화막을 형성한 다음, 상기 기판 상으로 노출된 필드 산화막을 에치백하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 에치백은 화학 기계 연마 기술로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 제1절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 제2절연막은 TEOS 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 게이트를 형성하는 단계는 상기 제1 및 제2절연막의 식각 부위에 매립하도록 상기 제2절연막 상에 게이트 물질을 형성하는 단계; 및, 상기 게이트 물질을 상기 제2절연막이 노출되도록 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제11항에 있어서, 상기 에치백은 화학 기계 연마 기술로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 게이트 양 측의 제1스페이서의 길이는 서로 비대칭으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 제1스페이서의 길이는 상기 LDD 영역의 형성 조건에 조절하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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