JPH09321287A

JPH09321287A - 半導体装置の製造方法

Info

Publication number: JPH09321287A
Application number: JP13388496A
Authority: JP
Inventors: Tsutomu Ichikawa; 勉市川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-28
Filing date: 1996-05-28
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】短チャンネル効果が抑制でき、かつドレイン
電流特性が良好である半導体装置の製造方法を提供する
こと。【解決手段】チャネルが形成される基板１２の上部
に、ゲート電極１６より側壁絶縁膜１５の厚さ分大きい
幅を有するゲート形状絶縁膜３１を形成し、ゲート形状
絶縁膜３１が形成されていない基板１２上に半導体層１
４’及びその上部に絶縁膜３２を形成した後、ゲート形
状絶縁膜３１のみを選択的にエッチングし、側壁絶縁膜
１５、ゲート酸化膜１７及びゲート電極１６を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に、短チャネル効果が顕著
に現れる微細化されたＭＩＳ型の電界効果型半導体装置
の製造方法に関するものである。

【０００２】

【従来の技術】ＤＲＡＭなどに用いられるＵＬＳＩ（Ｕ
ｌｔｒａＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅ
ｄＣｉｒｃｕｉｔ）の基本素子であるＭＯＳ型電界効
果トランジスタ（以下、ＭＯＳＦＥＴと記載する）は、
ＤＲＡＭの容量増大などの要求により、微細化が進んで
いる。例えば、１ギガビットの容量を有するＤＲＡＭで
は、メモリーセルの最小加工寸法は０．１３μｍ程度と
なり、メモリーセルに使用されるＭＯＳＦＥＴのチャネ
ル長は、大きくても０．１５μｍ程度にする必要があ
る。またＤＲＡＭの容量が更に増大し、４ギガビットの
容量のＤＲＡＭとするには、ＭＯＳＦＥＴの実効チャネ
ル長は、Ｏ．１μｍ以下が必要となる。

【０００３】このように短い実効チャネル長を有するＭ
ＯＳＦＥＴでは、パンチスルー現象、しきい値電圧の低
下、サブスレッショルド特性の劣化などの短チャネル効
果が著しくなる。従って、ＭＯＳＦＥＴを微細化する上
で、この短チャネル効果を抑制することは非常に重要で
あり、現在のところ、短チャネル効果を低減させる方法
として、酸化膜の薄膜化、拡散層の浅接合などがある。
しかしながら、酸化膜は、トンネル現象で決まる薄膜化
の限界（約３ｎｍ）があり、またイオン打ち込み法で
は、拡散層の深さも５０μｍ以下にすることは現実に難
しい。

【０００４】そこで、短チャネル効果を低減させる方法
として、応用物理、第６１巻、第１１号（１９９２）の
第１１４３頁〜第１１４６頁の「積み上げ拡散層型０．
１μｍ−ＭＯＳＦＥＴ」（木村紳一郎及び武田英次）に
は、積み上げ拡散層型ＭＯＳＦＥＴが開示されている。
この積み上げ拡散層型ＭＯＳＦＥＴは、図１０のＡ及び
Ｂに示されているように、シリコン基板１上に積み上げ
られた、多結晶シリコンで成る不純物拡散層２ｄ、２ｓ
からの不純物拡散を用いて、素子分離層４間のシリコン
基板１内に、ソース領域Ｓ及びドレイン領域Ｄとなる拡
散層を浅く形成するものである。更に、ゲート酸化膜６
の直下方のシリコン基板１内には、すなわちソース領域
Ｓ及びドレイン領域Ｄの間のチャネルが形成される部分
の下方には、パンチスルー現象を低下させるための、チ
ャネルが形成されるキャリアとは異種の不純物がドーピ
ングされたパンチスルーストッパ７が設けられている。

【０００５】しかしながら、図１０のＡでは、シリコン
基板１上に積み上げた不純物拡散層２ｄ、２ｓに、ゲー
ト電極８を埋め込む溝３をエッチングによって形成して
おり、このとき、シリコン基板１と不純物拡散層２ｄ、
２ｓには異なる不純物がドーピングされてはいるが、シ
リコン基板１と不純物拡散層２ｄ、２ｓとは、同一の材
質（シリコン）で形成されているので、これらの間のエ
ッチング速度の差はほとんどなく、従って、これらの界
面でエッチングを止めることは困難である。そのため、
図１０のＡにおいては、シリコン基板１のチャネルが形
成される部分の表面１ａが、エッチングされることは避
けられない。また、図１０のＢでは、予め不純物拡散層
２ｄ、２ｓからシリコン基板１内部に、不純物を拡散し
て拡散層を形成し、ゲート電極８を設けるために、シリ
コン基板１をエッチングして溝３’を形成することで、
この拡散層を分離して、ソース領域Ｓ及びドレイン領域
Ｄを形成する。すなわち、この場合には、シリコン基板
１を積極的にエッチングしている。

【０００６】従って、図１０のＡ及びＢに示されるよう
な構造の積み上げ拡散層型ＭＯＳＦＥＴでは、多結晶シ
リコンの膜厚及びエッチング速度のウエハ面内における
不均一性のため、シリコン基板１表面におけるエッチン
グの深さが不均一となる。そのため、同一の工程を経て
作成されたＭＯＳＦＥＴであっても、その特性がばらつ
くことになる。また、上述の製造方法で形成された積み
上げ拡散層型ＭＯＳＦＥＴでは、上述したように、シリ
コン基板１はエッチングされる（これは通常ドライエッ
チングにて行なわれる）ので、そのシリコン基板１の露
出した表面が加工損傷を受けることは避けられず、従っ
てシリコン基板１の表面におけるダメージがチャネルが
形成される部分に存在するので、ドレイン電流特性など
のＭＯＳＦＥＴの特性が低下するという問題がある。

【０００７】

【発明が解決しようとする課題】本発明は上記の問題に
鑑みてなされ、短チャネル効果を抑制することがで
き、、ドレイン電流特性などの半導体装置の特性が良好
で、個々の特性にばらつきのないＭＩＳ型の電界効果型
半導体装置の製造方法を提供することを課題とする。

【０００８】

【課題を解決するための手段】以上の課題は、チャネル
が形成される第１の半導体層の前記チャネルが形成され
ない部分の上に積み上げられ前記チャネルを形成するキ
ャリアと同種の不純物を含む第２の半導体層からの前記
不純物拡散により、前記第１の半導体層中にソース領域
及びドレイン領域を形成するＭＩＳ型の電界効果型半導
体装置の製造方法において、（Ａ）前記第１の半導体層
の上で、前記チャネルが形成される位置に、ゲート電極
が形成される幅より所定量大きい幅を有するパタンで第
１の絶縁層を形成し、（Ｂ）該第１の絶縁層が形成され
ていない部分に前記第２の半導体層を形成し、（Ｃ）該
第２の半導体層の上部にのみ第２の絶縁層を形成し、
（Ｄ）前記第１の絶縁層のみを選択的にエッチングする
ことによって、該第１の絶縁層が形成されていた部分に
溝を形成し、（Ｅ）該溝の側壁に側壁絶縁膜と、前記溝
の底部に前記第１の半導体層が露出した部分を覆うよう
にゲート絶縁膜とを形成し、（Ｆ）前記溝に前記ゲート
電極を形成するようにしたことを特徴とする半導体装置
の製造方法、によって解決される。

【０００９】このような製造方法により半導体装置が製
造されるので、チャネルが形成される第１の半導体層の
表面の損傷がほとんどなく、従って半導体装置のドレイ
ン電流特性などの特性が悪くなることがない。また第１
の半導体層の表面がエッチングされないので、個々の半
導体層装置の特性がばらつくことがない。従って、ドレ
イン電流特性などが良好で、かつ短チャネル効果を抑制
することができる、微細化に適した半導体装置が多量に
得られる。

【００１０】

【発明の実施の形態】本発明では、チャネルが形成され
る第１の半導体層の上に、第１の絶縁層を形成し、第１
の絶縁層が形成されていない部分に第２の半導体層を形
成した後、第１の絶縁層のみを選択的にエッチングして
溝を形成し、その溝にゲート電極を設けるので、チャネ
ルが形成される第１の半導体層の表面はエッチングされ
ることがない。従って、第１の半導体層の表面が損傷を
受けることがないので、短チャネル効果を抑制する構成
で、かつドレイン電流特性などの特性が良好な半導体装
置を得ることができる。

【００１１】更に、ゲート電極の表面やゲート電極が形
成された後に露出している第２の半導体層の表面（これ
はアルミニウム配線と接合する部分になる）をシリサイ
ド化することによって、ゲート電極及びソース電極とド
レイン電極のシート抵抗／配線抵抗の低減を行なうこと
ができる。

【００１２】また、第２の絶縁層が、第２の半導体層の
上部を化学反応することにより形成されるようにすれ
ば、第２の半導体層を堆積させてエッチングするという
工程が不要となるので、半導体装置の製造工程を少なく
することができる。

【００１３】更に、ゲート酸化膜の下方で第１の半導体
層内部に、チャネルと異種の不純物を含む防止層を設け
れば、より一層、短チャネル効果のパンチスルー現象を
抑制することができる。

【００１４】また、ゲート電極を成形する際のエッチン
グで、第２の半導体層の上部に形成された第２の絶縁層
をも同時にエッチングされるようにすれば、別々のエッ
チング剤を用いてエッチングする必要がないので、半導
体装置の製造工程を少なくすることができる。

【００１５】更に、基板上に形成される個々の素子を分
離する素子分離領域の上方にまで延びるように、前記第
２の半導体層を介して、ソース領域に接合するソース電
極及びドレイン領域に接合するドレイン電極が設けられ
るようにすれば、ソース、ドレインの接合面積、すなわ
ち接合容量を少なくすることができるので、半導体装置
を更に高集積にすることが可能である。また、素子分離
領域をトレンチ分離法により形成すれば、素子同士のパ
ンチスルー現象を抑えることができるので、更に接合容
量を少なくすることができ、高集積化に適する半導体装
置を得ることができる。

【００１６】

【実施例】以下、本発明の各実施例について図面を参照
して説明する。

【００１７】図１は、本発明の第１実施例の半導体装置
１１を示すが、これは積み上げ拡散層１４（ソース側の
積み上げ拡散層が１４ｓで示され、ドレイン側の積み上
げ拡散層が１４ｄで示されている）を有するＮチャネル
のＭＩＳ型（ＭＯＳ型）電界効果トランジスタである。
本実施例において第１の半導体層である基板１２は、例
えばホウ素（Ｂ）を含んだシリコンで成る基板１２（す
なわちＰ型の半導体）であり、ここに複数のトレンチ素
子分離層１３を設けて、基板１２上に形成される個々の
素子を絶縁分離している。トレンチ素子分離層１３は、
間口は狭いが深い溝（トレンチ）を基板表面につくり、
その溝に、例えばＳｉＯ₂ を埋めて成るもので、個々の
素子同士間に生じるパンチスルー現象を低減するのに効
果的な構造である。ただし、図では、トレンチ素子分離
層１３は、縦方向の長さを短くして示している。

【００１８】基板１２のチャネルが形成される部分１２
ａの上方には、ＳｉＯ₂ でなるゲート酸化膜１８が形成
されており、その上部には多結晶シリコンでなるゲート
電極１６が設けられているが、多結晶シリコンは抵抗が
高いので、本実施例では、例えば燐（Ｐ）又はひ素（Ａ
ｓ）を不純物としてドーピングし、低抵抗のＮ型の半導
体でゲート電極１６が形成されている。また、基板１２
の上面でチャネルが形成されない部分の上方には、トレ
ンチ素子分離層１３にまで延びる積み上げ拡散層１４が
形成されている。この積み上げ拡散層１４は、例えば燐
（Ｐ）又はひ素（Ａｓ）が不純物としてドーピングされ
たシリコンより成り、すなわちチャネルが形成されるキ
ャリアと同種の不純物を含むＮ型半導体層である。この
積み上げ拡散層１４からの不純物が基板１２に拡散され
ることによって、基板１２の上部にソース領域Ｓ１及び
ドレイン領域Ｄ１が形成されているので、ソース領域Ｓ
１及びドレイン領域Ｄ１は、基板１２の積み上げ拡散層
１４と当接する位置及びその近傍に形成されている。更
に、ソース領域Ｓ１及びドレイン領域Ｄ１の間で、チャ
ネルが形成される部分１２ａよりも下方に、パンチスル
ーストッパ１９が形成されている。このパンチスルース
トッパ１９には、チャネルを形成するキャリアと異種の
不純物が、すなわち本実施例では、例えばホウ素（Ｂ）
がドーピングされており、これによってソース領域Ｓ１
及びドレイン領域Ｄ１との間に生じるパンチスルー現象
を抑制するものである。なお、このパンチスルーストッ
パ１９の不純物濃度が高い程、パンチスルー現象がより
よく抑制されるが、パンチスルーストッパ１９の上部に
はチャネルが形成されるため、ゲート領域の不純物濃度
は、それほど大きくすることはできない。

【００１９】積み上げ拡散層１４の上面及びゲート電極
１６の上部外周には、Ｔｉ又はＣｏによってシリサイド
化されたシリサイド層２１、２２、すなわちＴｉＳｉ₂
又はＣｏＳｉ₂ から成るシリサイド層２１、２２が形成
されている。なお、図においては、ソース側のシリサイ
ド層を２１ｓ、ドレイン側のシリサイド層を２１ｄで示
す。このシリサイド層２１、２２は、積み上げ拡散層１
４及びゲート電極１６のシート抵抗／配線抵抗を低減す
るものである。なお、基板１２内に形成されたソース領
域Ｓ１及びドレイン領域Ｄ１は、積み上げ拡散層１４、
シリサイド層２１及び例えばＰＳＧ（Ｐｈｏｓｐｈｏ−
ｓｉｌｉｃａｔｅＧｌａｓｓ；燐を含んだ酸化シリコ
ン）でなる層間絶縁膜２３のビアホール２３ａに埋め込
まれた例えばタングステンで成るプラグ（以下、Ｗプラ
グと記載する）２４ｄ、２４ｓを介して、アルミニウム
配線２７ｄ、２７ｓと接合している。なお、２８と２９
は、絶縁膜であり、これは層間絶縁層の一部となってい
る。

【００２０】本発明の製造方法によって製造される半導
体装置１１は、上述したような構成を有するのである
が、次に、この半導体装置１１の製造方法について図２
乃至図６を参照して説明する。

【００２１】まず、図２に示されるように、シリコンで
成る基板１２に、複数のトレンチ素子分離層１３を形成
し、素子である半導体装置（本実施例では、上述したよ
うにＮチャネルのＭＩＳ型電界効果トランジスタ）を形
成する領域を定める。次に、例えば１０ｎｍ程度の厚さ
のＳｉ₃ Ｎ₄ 層３１ａと、例えば２００ｎｍ程度の厚さ
のＳｉＯ₂ 層３１ｂの２つの層から成るゲート電極形状
絶縁膜３１を、例えばプラズマＣＶＤなどの連続成膜に
より堆積させる。なお本実施例では、第１の絶縁層とし
て２つの絶縁膜を形成したが、これは、トレンチ素子分
離層１３がＳｉＯ₂ で成るため、後述するようにＳｉＯ
₂ 層３１ｂをエッチングするときに、このトレンチ素子
分離層１３がオーバーエッチングされないようにＳｉ₃
Ｎ₄ 層を設けたのであり、素子分離領域ＳｉＯ₂ の膜減
りが許容範囲とすることができる場合及びトレンチ素子
分離層１３の上にＳｉ₃ Ｎ₄ 膜を積層している場合に
は、第１の絶縁層はＳｉＯ₂ 層３１ｂのみで形成するよ
うにしてもよい。

【００２２】次に、公知のフォトリソグラフィ技術とド
ライエッチング技術を用いて、第１の絶縁層であるゲー
ト電極形状絶縁膜３１を、図２のＢに示すように、基板
１２のチャネルが形成される部分１２ａの上に、すなわ
ちゲート電極１６を設ける位置に、積み上げ拡散層１４
の間に埋め込まれるゲート電極１６の幅と、ゲート電極
１６と積み上げ拡散層１４とを絶縁するための側壁絶縁
膜１５の幅とを合わせた幅となるように、ゲート電極形
状絶縁膜３１を成形する。すなわち、平面的に見ると、
ゲート電極１６が形成されるべきパタン上に、ゲート電
極１６が形成される幅より側壁絶縁膜１５の厚さ程度大
きな幅で、ゲート電極形状絶縁膜３１を形成する。次
に、図３のＡに示されるように、例えば多結晶シリコン
又はアモルファスシリコンで成る半導体層１４’（第２
の半導体層）を、例えば減圧ＣＶＤなどでゲート電極形
状絶縁膜３１の厚さ以上に堆積させ、ＳｉＯ₂ 膜３１ｂ
をストッパ層としたＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃ
ｈａｎｉｃａｌＰｏｌｉｓｈ；化学機械研磨）技術又
はレジストエッチバック技術などの公知の平坦化技術を
用いて、ゲート電極形状絶縁膜３１の上部の半導体層１
４’を除去する。更に、ドライエッチング技術によって
半導体層１４’を図３のＢに示すように、１００ｎｍ程
度の厚さに薄膜化する。このとき、半導体層１４’は、
ソース側の積み上げ拡散層１４ｓを形成する半導体層１
４ｓ’と、ドレイン側の積み上げ拡散層が１４ｄを形成
する半導体層１４ｄ’とに分かれて形成されている。そ
して、この半導体層１４’に、例えば、燐（Ｐ）をやひ
素（Ａｓ）のイオン注入を行なってＮ型の半導体層とす
る。

【００２３】次に、半導体層１４’の上部に、例えばＳ
ｉ₃ Ｎ₄ で成る絶縁膜３２を、例えば１００ｎｍ程度以
上堆積させ、半導体層１４’を形成したときと同様な技
術を用いて、すなわちゲート電極形状絶縁膜３１の上部
に堆積された絶縁膜３２を、上述したような平坦化技術
を用いて除去し、図４のＡに示されるように、ゲート電
極形状絶縁膜３１の上面、すなわちＳｉＯ₂ 膜３１ｂの
上面を露出させる。

【００２４】そして、次に、第１の半導体層であるシリ
コンでなる基板１２はエッチングされず、ゲート電極形
状絶縁膜３１のＳｉＯ₂ 膜３１ｂ及びＳｉ₃ Ｎ₄ 層３１
ａのみを選択的にエッチングし、図４のＢに示すよう
に、ゲート電極形状絶縁膜３１が形成されていた部分を
溝３３とする。すなわち、例えばＨＦ系のガスを用いた
ドライエッチングで、まず、ＳｉＯ₂ 膜３１ｂをエッチ
ングし、続けて、例えば１５０℃以上のＨ₃ ＰＯ₄ （ホ
ット燐酸）を用いたウエットエッチングで、Ｓｉ₃ Ｎ₄
膜３１ａのエッチングを行なう。本実施例では、このＳ
ｉ₃ Ｎ₄ 膜３１ａをエッチングする際にホット燐酸を用
いたので、チャネルが形成される基板１２はエッチング
されることはなく、従って、チャネルが形成される基板
１２の表面のチャネルが形成される部分１２ａの表面、
すなわち溝３３の底部が損傷を受けることがない。な
お、第２の絶縁層の絶縁膜３２はゲート電極１６と積み
上げ拡散層１４とを絶縁するための層間絶縁膜の一部と
なる（図１において２８で示されている）ので、第１の
絶縁層であるゲート電極形状絶縁膜３１のみを選択的に
エッチングする際に、絶縁膜３２は多少エッチングされ
てもよいが、絶縁膜３２が全てエッチングされないよう
に、第１の絶縁層と第２の絶縁層とを異なる材質で形成
させるのが好ましい。

【００２５】次に、公知のフォトリソグラフィ技術とド
ライエッチング技術を用いて、半導体層１４’の上部に
設けられている絶縁膜３２及び半導体層１４’をパタニ
ングして、図５のＢに示されるように、積み上げ拡散層
１４を成形する。本実施例では、接合面積を少なくする
ため、ソース電極及びドレイン電極となるＷプラグ２４
ｄ、２４ｓをトレンチ分離層１３の上方に設けるので、
積み上げ拡散層１４は、トレンチ分離層１３の上方にま
で延びるように形成する。

【００２６】そして、図５のＢに示されるように、溝３
３の側壁に、例えばＳｉＯ₂ 又はＳｉ₃ Ｎ₄ で成り、例
えば７５ｎｍ程度の厚さの側壁絶縁膜１５を形成する。
この側壁絶縁膜１５は、まずＣＶＤによってカバレージ
良く垂直段差部にも平坦部と同様に堆積した膜に、強い
方向性を持たせて縦方向にのみ膜厚程度エッチングする
ことによって得るものである。そのため側壁絶縁膜１５
を形成する際には、パタニングされた積み上げ拡散層１
４及び絶縁膜３２の側壁にも絶縁膜２９’が形成され
る。この側壁絶縁膜１５を形成した後、この側壁絶縁膜
１５をマスクとして、溝３３の底部である基板１２の露
出部分に、チャネルを形成するキャリアと異種の不純
物、本実施例の半導体装置はＮ型のチャネルを有するの
で、例えばホウ素（Ｂ）のイオンを注入して、パンチス
ルーストッパ１９を形成する。その後、溝３３の露出し
た基板１２の表面に、公知の材料を用いてＳｉＯ₂ で成
るゲート酸化膜１８を形成する。このゲート酸化膜１８
は、上記従来例で述べたように、短チャネル効果を抑制
するために、ごく薄くするのがよいが、トンネル現象を
起こさせないため、３ｎｍ以上の厚さにすることが必要
である。

【００２７】次に、多結晶シリコン又はアモルファスシ
リコンなどの半導体で成るゲート電極層を、例えば約１
５０ｎｍ程度の厚さで堆積させる。更に、このゲート電
極層を、公知のフォトリソグラフィ技術及びドライエッ
チング技術を用いて、ゲート電極１６に成形する。すな
わち、レジストコート、マスク露光、現像、ポストべー
クを行なった後、例えばＣＦ₄ などのガスを用いたドラ
イエッチングで、ゲート電極層をゲート電極１６に成形
する。このとき、絶縁膜３２、２９’もゲート電極１６
の幅に合わせてエッチングし、図６のＡで示される絶縁
膜２８、２９となる。本実施例では、絶縁膜３２もエッ
チングされるようなエッチング剤（本実施例ではＣＦ₄
ガス）を使用することにより、絶縁膜３２、２９’は、
ゲート電極１６が成形する際に同時にエッチングされ
る。この形状となった後、ゲート電極１６に、燐（Ｐ）
又はひ素（Ａｓ）などのイオンを注入し、適当な熱処
理、例えばＲＴＡアニールなどを行なって、上記の工程
でイオン注入した不純物を活性化し、及び積み上げ拡散
層１４の不純物を基板１２内に拡散させ、図６のＡに示
されるように、ソース領域Ｓ１及びドレイン領域Ｄ１を
形成する。

【００２８】次に、シート抵抗／配線抵抗を低減するた
めに、シリコンでなるゲート電極１６及び積み上げ拡散
層１４の表面を、公知の技術を用いて、Ｔｉ又はＣｏで
シリサイド化させる。例えば、Ｔｉ、Ｃｏなどを図６の
Ａに示される形状となっている半導体装置の全表面に堆
積させ、熱処理を施してシリコンＴｉ、Ｃｏとを反応さ
せた後、絶縁膜２８上などシリサイド化されていない部
分は、例えばウエットエッチングなどで取り除いて、図
６のＢで示すようなシリサイド層２１、２２を形成す
る。

【００２９】そして、次に例えばＳｉＯ₂ やＳｉ₃ Ｎ₄
で成る層間絶縁層２３を堆積させ、ビアホール２３ａを
形成し、このビアホール２３ａにＷプラグ２４ｄ、２４
ｓを埋め込み、Ｗプラグ２４ｄ、２４ｓ及び層間絶縁層
２３の上部にアルミニウム配線２７ｄ、２７ｓを形成し
て、図１で示されるような半導体装置１１が完成する。

【００３０】以上のようにして、本発明の半導体装置１
１は形成されるが、本発明では、先に、基板１２のチャ
ネルが形成される位置の上方にゲート電極形状絶縁膜３
１が形成され、その後に積み上げ拡散層１４となる半導
体層１４’及び絶縁膜３２を形成した後、チャネルが形
成される基板１２をエッチングすることなく、ゲート電
極形状絶縁膜３１のみを選択的にエッチングすることに
より、ゲート電極１６を設けるための溝３３を設けたの
で、従来ゲート電極１６を設けるための溝３３を形成す
る際に生じた基板１２の表面が損傷を受けることなく、
従って、ドレイン電流特性が劣化することがない。ま
た、基板１２の表面が損傷を受けないので、個々の半導
体装置１１の特性がばらつくことがない。

【００３１】更に、本実施例では、ゲート電極１６の表
面やゲート電極１６が形成された後に露出している積み
上げ拡散層１４の表面をシリサイド化したので、シート
抵抗／配線抵抗を低減することができる。

【００３２】また、本実施例では、ゲート酸化膜１８の
下方で基板１２の内部に、チャネルと異種の不純物を含
むパンチスルーストッパ１９を設けたので、より一層、
短チャネル効果の１つであるパンチスルー現象を抑制す
ることができる。

【００３３】更に、ゲート電極１６を成形する際のエッ
チングで、絶縁膜２８をも同時にエッチングされるよう
にすれば、別々のエッチング剤を用いてエッチングする
必要がないので、半導体装置の製造工程を少なくするこ
とができる。

【００３４】また、基板１２上に形成される個々の素子
を分離するトレンチ素子分離層１３の上方にまで延びる
ように積み上げ拡散層１４を形成し、このトレンチ素子
分離層１３の上方に、Ｗプラグ２４ｄ、２４ｓ（すなわ
ちこれが、ソース電極及びドレイン電極に相当する）を
設けたので、ソース、ドレインの接合面積、すなわち半
導体装置１１の接合容量を少なくすることができ、従っ
て、更に高集積に適する構成とすることができる。

【００３５】次に、第２実施例の半導体装置の製造方法
について、図７及び図８を参照して説明するが、第１実
施例と同一のものについては、その符号を付し、その説
明は省略する。

【００３６】第２実施例の半導体装置は、上記第１実施
例の半導体装置１１と全く同じ構成をしており、ただ絶
縁膜２８がＳｉ₃ Ｎ₄ ではなくＳｉＯ₂ で成ることが異
なる。第２実施例の半導体装置の製造方法では、まず、
トレンチ素子分離層１３によって分離された基板１２
（本実施例でも、これが第１の半導体層である）上に、
約２００ｎｍ程度の厚さのＳｉ₃ Ｎ₄ 層を堆積させ、こ
のＳｉ₃ Ｎ₄ 層を、公知のフォトリソグラフィ技術及び
エッチング技術を用いて、上記第１実施例の図２のＡと
同様に、ゲート電極１６が形成されるパタン上に、ゲー
ト電極１６より側壁絶縁膜１５の厚さ程度太い幅にエッ
チングして、第１の絶縁層であるゲート電極形状絶縁膜
３１’を成形する（これは図７のＡに示されている）。

【００３７】次に、多結晶シリコン又はアモルファスシ
リコンで成る半導体層３４（これが本実施例の第２の半
導体層である）を堆積させて、第１実施例と同様に平坦
化技術を用いて、ゲート電極形状絶縁膜３１’の上面の
堆積した半導体層３４を取り除き、半導体層３４を薄膜
化して、ほぼゲート電極形状絶縁膜３１’の上面が露出
するようにする。なお、このとき半導体層３４は、ソー
ス側の半導体層３４ｓとドレイン側の半導体層３４ｄと
に分離されている。

【００３８】次に、熱酸化によって、半導体層３４の上
部を酸化させ、図８のＡに示されるように、例えば１０
０ｎｍ程度の厚さのＳｉＯ₂ から成る絶縁膜３２（第２
の絶縁層に相当する）を形成する。すなわち、本実施例
では半導体層３４から、半導体層１４’と絶縁膜３２と
が形成される。そして、先に形成されたゲート電極形状
絶縁膜３１’のみを、基板１２をエッチングすることな
く、すなわち例えば１５０℃以上のＨ₃ ＰＯ₄ （ホット
燐酸）を用いたウエットエッチングでエッチングして、
図８のＢに示されるように、溝３３を形成する。

【００３９】図８のＢに示される半導体装置の形状は、
第１実施例の図４のＢと全く同一であり、第２実施例の
これ以降の工程は、上記第１実施例の図５のＢ以降の工
程と全く同一であるので、その説明は省略する。なお、
本実施例では、積み上げ拡散層１４と成る半導体層１
４’をＮ型にすることを述べなかったが、ソース領域Ｓ
１及びドレイン領域Ｄ１は、この積み上げ拡散層１４か
らの不純物拡散で形成されるので、上記実施例の半導体
層１４’と同様に、例えば、絶縁膜３２を形成する前又
は形成した後に半導体層３４に、チャネルが形成される
キャリアと同種の不純物、例えば燐（Ｐ）又はひ素（Ａ
ｓ）などをイオンドーピングして、半導体層をＮ型とす
ることが必要である。

【００４０】本実施例では、上記第１実施例の効果を奏
するだけではなく、第１の半導体層の上部を熱酸化させ
ることによって、第２の絶縁層を形成しているので、第
２の絶縁層を堆積させ、これをエッチングさせるという
工程が不要となり、第１実施例よりも半導体装置の製造
工程を少なくすることができるとの効果を奏することが
できる。

【００４１】以上、本発明の各実施例について説明した
が、勿論、本発明はこれらに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。

【００４２】例えば、上記実施例では、チャネルが形成
される第１の半導体層として基板１２を用いたが、基板
内に設けられたウェルを第１の半導体層に相当するとし
てもよい。

【００４３】また、上記実施例では、半導体層をイオン
ドーピング後にアニールすることによって、Ｎ型の不純
物を含む半導体層としたが、半導体層を形成する際に、
Ｎ型の不純物を含むような膜として形成してもよい。ま
た、不純物を活性化、拡散させる際に、適当な熱処理と
してＲＴＡアニールを用いたが、勿論、他の方法でもよ
いことはいうまでもない。

【００４４】更に、上記実施例では、第１の絶縁層のみ
を選択的にエッチングする際に、ＣＦ₄ ガス及びホット
燐酸を用いたが、ホット燐酸だけを用いてエッチングし
てもよいし、チャネルが形成される第１の半導体層の表
面が損傷を受けることなく、第１の絶縁層のみをエッチ
ングするようなエッチング剤であれば、何を用いてもよ
い。

【００４５】更に、上記実施例では、第１の絶縁層の上
面と第２の絶縁層の上面が整合するように、すなわち第
１の絶縁層及び第２の半導体層と第２の絶縁層との高さ
がほぼ等しくなるように、平坦化及びエッチングを施し
たが、これらを整合する必要はなく、例えば図９のＡに
示されるように、その上面が第１の絶縁層４１の上面と
整合した第２の半導体層４２ｄ、４２ｓの上部に、第２
の絶縁層４３が形成されるようにし、その後、図９のＢ
に示されるように、第２の絶縁層４３をエッチングし
て、第１の絶縁層４１の上面を露出させてたのち、第１
の絶縁層４１のみを選択的にエッチングするようにして
溝３３’を形成しても良い。この場合にも、基板１２の
チャネルが形成される部分１２ａの表面は損傷を受ける
ことがないので、ドレイン電流特性などの電気的特性が
良好な半導体装置とすることができる。しかしながら、
この場合には、第１の絶縁層４１を選択的にエッチング
するために、第２の絶縁層４３を第１の絶縁層の位置に
合わせてエッチングする必要があるため、微細な半導体
装置を製造するときには、エッチングの位置ずれが考え
られるので、やはり上記実施例にように、第２の絶縁層
を平坦化して第１の絶縁層の上面を露出させるようにす
るのがよい。

【００４６】また、上記第２実施例では、第２の半導体
層の上部を熱酸化することにより第２の絶縁層を形成し
たが、半導体層を化学反応させることによって第２の絶
縁層を形成すれば、上記第２実施例の効果が得られるの
で、例えばシリコンでなる半導体層を窒化させてＳｉ₃
Ｎ₄ の絶縁膜を形成するようにしてもよい。

【００４７】更に、上記実施例では、第１の絶縁層を取
り除いた後に、積み上げ拡散層１４をパタニングした
が、第１の絶縁層を取り除く前に、パタニングしてもよ
いし、堆積させた直後に薄膜化する際に、パタニングし
てもよい。

【００４８】また、上記実施例では、側壁絶縁膜を形成
した後に、パンチスルーストッパ１９となる不純物を拡
散し、それからゲート酸化膜を形成したが、例えばＳｉ
₃ Ｎ₄ で成る側壁絶縁膜を設ける場合には、ゲート酸化
膜を形成後に側壁絶縁膜を形成してもよいし、またダミ
ーの酸化膜を形成した後、側壁膜をその上に形成し、ダ
ミーのウエットエッチングしてから、あらためてゲート
酸化膜を形成してもよい。なお、側壁絶縁膜をゲート酸
化膜より先に形成した場合には、この側壁絶縁膜の膜厚
で、ゲート長を調節することができるし、ゲート酸化膜
を側壁絶縁膜より先に形成する場合には、側壁絶縁膜形
成時のエッチバックの際に第１の半導体層の表面が損傷
を受けるという恐れが全くないとの効果を得ることがで
きる。なおまた、パンチスルーストッパ１９の不純物
は、ゲート酸化膜が形成された後に、ドーピングしても
よい。

【００４９】また、上記実施例では、ゲート電極及びゲ
ート電極形成後に露出している第２の半導体層の表面を
一度にシリサイド化したが、ゲート電極及び第２の半導
体層のシリサイド化は別々に行なってもよいし、そのシ
リサイドの種類を同一にせずともよい。

【００５０】なお、上記実施例では、Ｎ型の半導体装置
の製造方法について述べたが、勿論、Ｐ型の半導体装置
の製造方法にも適用可能で、この場合には、積み上げ拡
散層１４をＰ型の不純物を含む半導体層とし、また第１
の半導体層をＮ型の不純物を含む半導体層とする。

【００５１】

【発明の効果】本発明は、以上述べたような形態で実施
され、次のような効果を奏する。すなわち、本発明は、
ゲート電極（及び側壁絶縁膜）を設けるための溝を、そ
の溝の形状に合わせて先に形成された第１の絶縁層のみ
を選択的にエッチングすることによって形成するので、
チャネルが形成される第１の半導体層の表面が損傷を受
けることがなく、従って、ドレイン電流特性などの特性
が良好で、短チャネル効果を抑制できる半導体装置を得
ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法によって製造さ
れた半導体装置の正面断面図である。

【図２】本発明の第１実施例の半導体装置の製造方法を
説明する模式断面図（その１）であり、Ａは第１の絶縁
層を堆積させた状態を示し、Ｂは第１の絶縁層を所定の
幅に成形した状態を示す。

【図３】本発明の第１実施例の半導体装置の製造方法を
説明する模式断面図（その２）であり、Ａは第２の半導
体層を堆積させた状態を示し、Ｂは第２の半導体層を所
定の厚さに薄膜化した状態を示す。

【図４】本発明の第１実施例の半導体装置の製造方法を
説明する模式断面図（その３）であり、Ａは第２の絶縁
層を形成した状態を示し、Ｂは第１の絶縁層を選択的に
エッチングして溝を形成した状態を示す。

【図５】本発明の第１実施例の半導体装置の製造方法を
説明する模式断面図（その４）であり、Ａは第２の半導
体層及びその上部に形成された第２の絶縁層を所定のパ
タンに成形した状態を示し、Ｂは側壁絶縁膜、防止層及
びゲート絶縁膜を形成した状態を示す。

【図６】本発明の第１実施例の半導体装置の製造方法を
説明する模式断面図（その５）であり、Ａはゲート電極
及び第１の半導体層にソース領域とドレイン領域とを形
成した状態を示し、Ｂはゲート電極及びこのとき露出し
ている第２の半導体層の表面をシリサイド化した状態を
示す。

【図７】本発明の第２実施例の半導体装置の製造方法の
主要工程を説明する模式断面図（その１）であり、Ａは
第１の絶縁層を所定の幅に成形した状態を示し、Ｂは第
２の半導体層を堆積させた状態を示す。

【図８】本発明の第２実施例の半導体装置の製造方法の
主要工程を説明する模式断面図（その２）であり、Ａは
第２の半導体層の上部を化学反応させて第２の絶縁層を
形成した状態を示し、Ｂは第１の絶縁層を選択的にエッ
チングして溝を形成した状態を示す。

【図９】本発明の変形例の半導体装置の製造方法の主要
工程を説明する模式断面図であり、Ａは第１の絶縁層、
第２の半導体層及び第２の絶縁層を形成した状態を示
し、Ｂは第２の絶縁層をエッチングして第１の絶縁層の
上面を露出させた状態を示し、Ｃは第１の絶縁層を選択
的にエッチングして溝を形成した状態を示す。

【図１０】本発明の従来例の半導体装置の正面断面図で
あり、Ａはゲート電極を形成した後に基板にソース領域
及びドレイン領域を形成した半導体装置を示し、Ｂは、
基板にソース領域及びドレイン領域を形成後に、基板を
エッチングすることによってソース領域及びドレイン領
域とを分けて、ゲート電極を設けるようにした半導体装
置を示す。

【符号の説明】

１１……半導体装置、１２……基板、１３……トレンチ
素子分離層、１４……積み上げ拡散層、１４’……半導
体層、１５……側壁絶縁膜、１６……ゲート電極、１８
……ゲート酸化膜、１９……パンチスルーストッパ、２
１、２２……シリサイド層、３１……ゲート電極形状絶
縁膜、３２……絶縁膜、３３……溝、Ｄ１……ドレイン
領域、Ｓ１……ソース領域。

Claims

【特許請求の範囲】

【請求項１】チャネルが形成される第１の半導体層の
前記チャネルが形成されない部分の上に積み上げられ前
記チャネルを形成するキャリアと同種の不純物を含む第
２の半導体層からの前記不純物拡散により、前記第１の
半導体層中にソース領域及びドレイン領域を形成するＭ
ＩＳ型の電界効果型半導体装置の製造方法において、
（Ａ）前記第１の半導体層の上で、前記チャネルが形成
される位置に、ゲート電極が形成される幅より所定量大
きい幅を有するパタンで第１の絶縁層を形成し、（Ｂ）
該第１の絶縁層が形成されていない部分に前記第２の半
導体層を形成し、（Ｃ）該第２の半導体層の上部にのみ
第２の絶縁層を形成し、（Ｄ）前記第１の絶縁層のみを
選択的にエッチングすることによって、該第１の絶縁層
が形成されていた部分に溝を形成し、（Ｅ）該溝の側壁
に側壁絶縁膜と、前記溝の底部に前記第１の半導体層が
露出した部分を覆うようにゲート絶縁膜とを形成し、
（Ｆ）前記溝に前記ゲート電極を形成するようにしたこ
とを特徴とする半導体装置の製造方法。
【請求項２】前記（Ｃ）工程と前記（Ｄ）工程の間、
又は前記（Ｄ）工程と前記（Ｅ）工程の間に、前記第２
の半導体層をパタニングする工程を有することを特徴と
する請求項１に記載の半導体装置の製造方法。
【請求項３】前記ゲート電極が半導体で成ることを特徴
とする請求項１又は請求項２に記載の半導体装置の製造
方法。
【請求項４】前記第２の半導体層の上部が化学反応す
ることにより、前記第２の絶縁層が形成されることを特
徴とする請求項１乃至請求項３の何れかに記載の半導体
装置の製造方法。
【請求項５】前記第２の半導体層の厚さを前記第１の
絶縁層の厚さより薄くして、前記第２の絶縁層を形成し
た後、前記第１の絶縁層と前記第２の絶縁層とが露出し
た状態で、第１の絶縁層のみを除去することを特徴とす
る請求項１乃至請求項４の何れかに記載の半導体装置の
製造方法。
【請求項６】前記ゲート酸化膜の下方で前記第１の半
導体層内部に、パンチスルー現象を防止する、前記チャ
ネルを形成するキャリアと異種の不純物を含む防止層が
設けられていることを特徴とする請求項１乃至請求項５
の何れかに記載の半導体装置の製造方法。
【請求項７】前記ゲート電極の表面及び前記ゲート電
極が形成された後に露出している第２の半導体層の表面
をシリサイド化することを特徴とする請求項１乃至請求
項６の何れかに記載の半導体装置の製造方法。
【請求項８】前記ゲート電極の成形と、前記第２の絶
縁層のエッチングとを同時に行なうことを特徴とする請
求項１乃至請求項７の何れかに記載の半導体装置の製造
方法。
【請求項９】前記第１の半導体層が形成されている基
板が素子分離領域によって分離されており、該素子分離
領域の上方にまで延びるように前記第２の半導体層が形
成され、前記素子分離領域の上方に、前記ソース領域に
該第２の半導体層を介して接合するソース電極と前記ド
レイン領域に該第２の半導体層を介して接合するドレイ
ン電極とが形成されていることを特徴とする請求項１乃
至請求項８の何れかに記載の半導体装置の製造方法。
【請求項１０】前記素子分離領域がトレンチ素子分離
法により形成されていることを特徴とする請求項９に記
載の半導体装置の製造方法。