JPH11195787A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＢＭＤ構造では、ゲート電極と、ソース・ド
レイン上に接続する埋め込み層との距離を確保する必要
が生じるため、寄生抵抗は大きくなり、セル面積が拡大
し、ＬＳＩの高速化を阻害していた。 【解決手段】 電界効果トランジスタ（ＭＯＳＦＥＴ１
０）のゲート電極２２の両側におけるソース・ドレイン
２９，３０上には、それに接続する埋め込み導電層３
７，３８が備えられていて、一方の埋め込み導電層３７
は、ゲート電極２２に絶縁膜（オフセット絶縁膜２５、
サイドウォール２６等）を介して、平面視ゲート電極２
２の当該埋め込み導電層３７側に少なくとも一部分が重
なる状態に形成され、他方の埋め込み導電層３８も同様
に、絶縁膜（オフセット絶縁膜２５、サイドウォール２
６等）を介して、平面視ゲート電極２２の当該埋め込み
導電層３８側に少なくとも一部分が重なる状態に形成さ
れているものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、詳しくは絶縁ゲート型の電界効果トランジスタのゲ
ート電極とそのソース・ドレイン上に形成されるいわゆ
る埋め込み導電層とに関する。

【０００２】

【従来の技術】システムコストの低減、低消費電力化、
高速化を目的にメモリ素子／ロジック素子の同一チップ
への混載が行われている。特に３次元グラフィックデバ
イス等への応用においては、高速データ転送化を目的と
して、バンド幅の広いメモリ素子が必要であり、これは
大容量のメモリ素子を高速ロジックデバイスに混載する
ことによって達成される。

【０００３】高速ロジック素子では、寄生抵抗、寄生容
量の低減を目的として拡散層上に金属シリサイドを自己
整合的に形成したサリサイド（Self-Aligned Silicide
）が適用され、拡散層の抵抗は数Ω／□程度に低減さ
れている。サリサイド構造は、拡散層（ソース・ドレイ
ン領域）上に自己整合的に形成されるために、拡散層を
開口部形状と同程度の狭い幅の領域に形成することが可
能であり、屈曲したゲート電極（いわゆる、ベンディン
グゲート構造）を有するＭＯＳＦＥＴ（Metal-Oxide-Se
miconductor Field Effect Transistor ）構造への応用
が可能である。このベンディングゲート構造を用いるこ
とによって、ＭＯＳＦＥＴのレイアウトの自由度が向上
し、チップ面積の縮小やＬＳＩの高速化を行うことがで
きる。

【０００４】ところが、ロジックデバイスにＤＲＡＭの
ようなメモリ素子を混載する場合には、チタンシリサイ
ド（ＴｉＳｉ₂ ）やコバルトシリサイド（ＣｏＳｉ₂ ）
等のシリサイド形成後に、メモリセル形成のための高温
プロセスが付加されるためサリサイドの抵抗が上昇し
て、ロジックデバイスの性能を低下させる。この熱処理
による抵抗上昇はシリサイドの細線部分で特に顕著に現
れる。

【０００５】その問題を解決する技術として、Symp.on
VLSI Tech.,(1997) Tsukamoto et al.,p.23 に、ＤＲＡ
Ｍ素子の形成後に拡散層上にタングステンの埋め込み層
を形成するＢＭＤ（Buried Metal on Diffusion layey
）構造が報告されている。

【０００６】

【発明が解決しようとする課題】しかしながら、ＢＭＤ
構造では自己整合プロセスで形成されるものではないた
めに、図８の（１），（２）に示すように、ＭＯＳＦＥ
Ｔ１１０のゲート電極１２１と、そのソース・ドレイン
１２２，１２３上に接続する埋め込み層１３１，１３２
との距離ｄを確保する必要が生じる。したがって、ベン
ディングゲート構造の狭い領域にＢＭＤを形成すること
は困難であり、そのことがチップ面積の縮小やＬＳＩの
高速化を阻害する要因となっている。また上記距離ｄが
長いため、その間のソース・ドレイン１２２，１２３の
距離も長くなるので、それによる寄生抵抗は大きくな
る。

【０００７】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置であり、すなわち、電
界効果トランジスタを備えた半導体装置であって、その
電界効果トランジスタのゲート電極の両側におけるソー
ス・ドレイン上には、それに接続する埋め込み導電層が
備えられていて、一方の埋め込み導電層は、ゲート電極
に絶縁膜を介して、平面視ゲート電極の当該埋め込み導
電層側に少なくとも一部分が重なる状態に形成され、他
方の埋め込み導電層は、ゲート電極に絶縁膜を介して、
平面視前記ゲート電極の当該埋め込み導電層側に少なく
とも一部分が重なる状態に形成されているものである。

【０００８】上記半導体装置では、電界効果トランジス
タのソース・ドレイン上に、それに接続する埋め込み導
電層が備えられていて、その一方の埋め込み導電層は、
ゲート電極に絶縁膜を介して、平面視ゲート電極の当該
埋め込み導電層側に少なくとも一部分が重なる状態に形
成され、他方の埋め込み導電層は、ゲート電極に絶縁膜
を介して、平面視ゲート電極の当該埋め込み導電層側に
少なくとも一部分が重なる状態に形成されていることか
ら、ゲート電極の形成領域の一部と埋め込み導電層の形
成領域の一部とを平面視重複させることが可能になる。
そのため、ベンディングゲート構造の狭い領域にも上記
埋め込み導電層の形成が可能になる。また、ゲート電極
に絶縁膜を介して、平面視ゲート電極の当該埋め込み導
電層側に少なくとも一部分が重なる状態に形成されるこ
とから、ゲートと埋め込み導電層との間のソース・ドレ
インの長さが短縮されるので、寄生抵抗が低減される。

【０００９】

【発明の実施の形態】本発明の半導体装置に係わる実施
形態の一例を、図１の概略構成図によって説明する。図
１では、半導体装置としてＮＭＯＳＦＥＴを示し、
（１）にレイアウト図を示し、（２）にレイアウト図に
おけるＡ−Ａ線断面図を示す。

【００１０】図１に示すように、半導体基板（例えばシ
リコン基板）１１には、素子形成領域１２を電気的に分
離する素子分離領域１３が形成されている。上記素子形
成領域１２にはしきい値電圧Ｖthを調整したＮＭＯＳチ
ャネル領域１４が形成されている。さらに図示はしない
が、Ｐウエル領域（図示省略）、トランジスタのパンチ
スルー阻止を目的とした埋め込み層（図示省略）が形成
されている。

【００１１】上記素子形成領域１２上にはゲート絶縁膜
２１が、例えば５ｎｍの厚さに形成されている。このゲ
ート絶縁膜２１上には、ゲート電極２２が形成されてい
る。このゲート電極２２は、例えば１００ｎｍの厚さの
リンをドーピングしたポリシリコン膜２３と、１００ｎ
ｍの厚さのタングステンシリサイド膜２４との積層膜か
らなり、そのほぼ中央部２２Ｃの両方向に連続する延出
部分２２Ａ，２２Ｂが互いに平行でかつ直線状を成し、
ほぼ中央部２２Ｃは延出部分２２Ａ，２２Ｂに対して斜
め形状を成す、いわゆるベンディング構造になってい
る。さらにゲート電極２２上にはオフセット絶縁膜２５
が例えば１５０ｎｍの厚さのノンドープトシリケートガ
ラス（ＮＳＧ）膜で形成されている。

【００１２】上記ゲート電極２２の側壁には、例えば酸
化シリコン膜からなるサイドウォール２６が形成されて
いる。そのサイドウォール２６の下部における半導体基
板１１にはＬＤＤ２７，２８が形成されている。さら
に、ゲート電極２２の両側における素子形成領域１２の
上層に、このゲート電極２２側にＬＤＤ領域２７，２８
を介してＮ型のソース・ドレイン領域２９，３０が形成
されている。上記のごとくに、ＭＯＳＦＥＴ１０が構成
されている。

【００１３】上記半導体基板１１上には、上記ＭＯＳＦ
ＥＴ１０を被覆する第１層間絶縁膜３１が形成されてい
る。この第１層間絶縁膜３１は、例えば１０ｎｍの厚さ
の酸化シリコン膜３２、例えば３０ｎｍの厚さの窒化シ
リコン膜３３、および例えば３００ｎｍの厚さのホウ素
リンシリケートガラス（ＢＰＳＧ）膜３４からなる。そ
してＢＰＳＧ膜３４の表面は平坦化されている。

【００１４】上記第１層間絶縁膜３１には、いわゆる、
ベンディング形状のゲート電極２２のほぼ中央部２２Ｃ
より両方向に連続して延出する延出部分２２Ａ，２２Ｂ
の互いと平行でかつ直線状を成すもので、かつ、一方の
延出部分２２Ａとは離間した状態であるとともに他方の
延出部分２２Ｂとはその側部でゲート幅方向にそって平
面視重なる状態の溝３５が、ゲート電極２２に達するこ
となく一方のソース・ドレイン２９に達する状態に形成
されている。それとともに、同第１層間絶縁膜３１に
は、他方の延出部分２２Ｂとは離間した状態であるとと
もに一方の延出部分２２Ａとはその側部でゲート幅方向
にそって平面視重なる状態の溝３６が、ゲート電極２２
に達することなく他方のソース・ドレイン３０に達する
状態に形成されている。

【００１５】そして上記溝３５，３６の内部には埋め込
み導電層３７，３８が、例えばタングステンにより形成
されている。したがって、一方の埋め込み導電層３７
は、ゲート電極２２に対して絶縁膜としてオフセット絶
縁膜２５、サイドウォール２６等を介して、平面視ゲー
ト電極２２の当該埋め込み導電層３７側に少なくとも一
部分が重なる状態に形成されている。具体的には、ゲー
ト電極２２の一方の延出部分２２Ａとはほぼ平行、かつ
サイドウォール２６および第１層間絶縁膜３１を介して
平面視離間した状態であるとともに、ゲート電極２２の
他方の延出部分２２Ｂとはほぼ平行かつその側部でゲー
ト幅方向にそって、絶縁膜となるオフセット絶縁膜２５
およびサイドウォール２６を介して平面視重なる状態に
形成されている。さらに他方の埋め込み導電層３８は、
ゲート電極２２に対して絶縁膜としてオフセット絶縁膜
２５、サイドウォール２６等を介して、平面視ゲート電
極２２の当該埋め込み導電層３８側に少なくとも一部分
が重なる状態に形成されている。具体的には、ゲート電
極２２の他方の延出部分２２Ｂとはほぼ平行、かつサイ
ドウォール２６および第１層間絶縁膜３１を介して平面
視離間した状態であるとともに、ゲート電極２２の一方
の延出部分２２Ａとはほぼ平行かつその側部でゲート幅
方向にそって絶縁膜となるオフセット絶縁膜２５および
サイドウォール２６を介して平面視重なる状態に形成さ
れている。

【００１６】さらに上記第１層間絶縁膜３１上には埋め
込み導電層３７，３８を覆う第２層間絶縁膜３９が形成
されている。この第２層間絶縁膜３９には埋め込み導電
層３７，３８のそれぞれに対応して通じる接続孔４０，
４１が形成されている。そして接続孔４０，４１内には
タングステンからなる導電性プラグ４２，４３が形成さ
れている。さらに上記第２層間絶縁膜３９上に上記導電
性プラグ４２，４３のそれぞれに対応するように接続す
る配線４４，４５が、例えばアルミニウム、アルミニウ
ム合金等により形成されている。このようにして、例え
ばＣＭＯＳ回路が構成されている。

【００１７】上記説明では、ＮＭＯＳＦＥＴについて記
載したが、ＰＭＯＳＦＥＴについても、ドーパントを代
えることによって、上記同様の構成を成すことが可能で
ある。また上記埋め込み導電層の構造をＣＭＯＳデバイ
スに適用することも可能である。

【００１８】上記ＭＯＳＦＥＴ１０では、ソース・ドレ
イン２９，３０上に、それに接続する埋め込み導電層３
７，３８が備えられていて、その一方の埋め込み導電層
３７は、ゲート電極２２にオフセット絶縁膜２５、サイ
ドウォール２６等の絶縁膜を介して、平面視ゲート電極
２２の当該埋め込み導電層３７側に少なくとも一部分が
重なる状態に形成され、他方の埋め込み導電層３８は、
ゲート電極２２にオフセット絶縁膜２５、サイドウォー
ル２６等の絶縁膜を介して、平面視ゲート電極２２の当
該埋め込み導電層３８側に少なくとも一部分が重なる状
態に形成されていることから、ゲート電極２２の形成領
域の一部と埋め込み導電層３７，３８の形成領域の一部
とを平面視重複させることが可能になる。そのため、ベ
ンディング構造のゲート電極２２を有する狭い領域にも
上記埋め込み導電層３７，３８が形成されることにな
る。したがって、セル面積の縮小化が可能になる。ま
た、ゲート電極２２にオフセット絶縁膜２５、サイドウ
ォール２６等の絶縁膜を介して、平面視ゲート電極２２
の当該埋め込み導電層３７，３８側に少なくとも一部分
が重なる状態に形成されることから、ゲート電極２２と
埋め込み導電層３７，３８との間のソース・ドレイン２
９，３０の長さがサイドウォール２６の幅に短縮される
ので、寄生抵抗が低減される。

【００１９】次に前記図１によって説明した半導体装置
の製造方法にかかわる実施形態を、図２〜図３の製造工
程図によって説明する。図２〜図３では、一例として、
ＮＭＯＳＦＥＴを形成する工程図を示し、左側にレイア
ウト図を示し、右側にＢ−Ｂ線断面図を示す。また前記
図１によって説明した構成部品と同様のものには同一符
号を付与して示す。

【００２０】図２の（１）に示すように、半導体基板
（例えばシリコン基板）１１には、例えば局所酸化法
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法〕によって、素子形成領域１２を電気的に分離する素
子分離領域１３を形成する。このＬＯＣＯＳ酸化は、例
えば、９５０℃のウエット酸化により行う。ＮＭＯＳＦ
ＥＴを形成する上記素子形成領域１２に、例えば、Ｐウ
エル領域（図示省略）の形成やトランジスタのパンチス
ルー阻止を目的とした埋め込み層（図示省略）を形成す
るためのイオン注入やしきい値電圧Ｖthを調整するため
のイオン注入を行ってＮＭＯＳチャネル領域１４を形成
する。

【００２１】次いで、例えば上記半導体基板１１の素子
形成領域１２上にゲート絶縁膜２１を、例えば水素と酸
素との混合雰囲気を８５０℃に加熱するパイロジェニッ
ク酸化によって、５ｎｍの厚さの酸化シリコンを生成す
ることにより形成する。続いて、上記ゲート絶縁膜２１
上にリンをドーピングした非晶質シリコン膜５１を、例
えば減圧ＣＶＤ法により、１００ｎｍの厚さに形成す
る。この減圧ＣＶＤ法による成膜条件は、一例として、
原料ガスにモノシランとホスフィンとを用い、成膜温度
を５５０℃に設定した。続いて上記非晶質シリコン膜５
１上にタングステンシリサイド（ＷＳｉ₂ ）膜２４を、
例えば減圧ＣＶＤ法によって、１００ｎｍの厚さに形成
する。このタングステンシリサイドを堆積する減圧ＣＶ
Ｄ条件は、一例として、原料ガスに六フッ化タングステ
ンとジクロロシランとを用い、成膜温度を５８０℃に設
定した。さらにオフセット絶縁膜２５となるノンドープ
トシリケートガラス（ＮＳＧ）膜を、例えば常圧ＣＶＤ
法によって、１５０ｎｍの厚さに形成する。このＮＳＧ
を堆積する常圧ＣＶＤ条件は、一例として、原料ガスに
モノシランと酸素とを用い、成膜温度を４２０℃に設定
した。

【００２２】次いで、レジスト塗布技術により上記オフ
セット絶縁膜２５上にレジスト膜（図示省略）を形成し
た後、リソグラフィー技術により平面視で屈曲した形状
の、いわゆるベンディング形状のゲート電極をエッチン
グにより形成する際のマスク（図示省略）を上記レジス
ト膜で形成する。このマスクパターンは、そのほぼ中央
部の両方向に連続する部分が互いに平行でかつ直線状を
成し、ほぼ中央部が斜め形状を成す。

【００２３】そしてそのレジストマスク（図示省略）を
用いて異方性エッチングを行うことにより、いわゆる、
ベンディング形状のゲートパターン５２を形成する。す
なわち、このゲートパターン５２は、そのほぼ中央部５
２Ｃの両方向に連続する延出部分５２Ａ，５２Ｂが互い
に平行でかつ直線状を成し、ほぼ中央部５２Ｃが延出部
分５２Ａ，５２Ｂに対して斜め形状を成すように形成さ
れる。そしてこのゲートパターン５２中、後にポリシリ
コンとなる非晶質シリコン膜５１とタングステンシリサ
イド膜２４で形成されている部分がゲート電極２２とな
る。したがって、ゲート電極２２も、そのほぼ中央部２
２Ｃの両方向に連続する延出部分２２Ａ，２２Ｂが互い
に平行でかつ直線状を成し、ほぼ中央部２２Ｃが斜め形
状を成す。上記エッチングでは、フルオロカーボンをエ
ッチングガスに用いてＮＳＧからなるオフセット絶縁膜
２５をエッチングし、塩素と酸素との混合ガスをエッチ
ングガスに用いたＥＣＲ（Electron Cycrotron Resonan
ce）エッチングによりタングステンシリサイド膜２４と
非晶質シリコン膜５１のエッチングを行った。

【００２４】その後、上記レジストマスクを除去する。
次いで図２の（２）に示すように、上記ゲートパターン
５２のオフセット絶縁膜２５、上記素子分離領域１３等
をマスクにして素子形成領域１２の半導体基板１１に、
Ｎ型不純物の一例としてヒ素をイオン注入して、ゲート
パターン５２の両側における素子形成領域１２の半導体
基板１１の上層にＮ型のＬＤＤ領域２７，２８を形成す
る。このイオン注入は、一例として、ドーズ量を５×１
０¹³個／ｃｍ² 、エネルギーを２０ｋｅＶに設定した。

【００２５】次いで上記ゲートパターン５２を覆う状態
に絶縁膜として例えば酸化シリコン膜を、例えば減圧Ｃ
ＶＤ法により堆積した後、異方性エッチングにより、ゲ
ートパターン５２の側壁に上記酸化シリコン膜を残し
て、その他の上記酸化シリコン膜を除去して、サイドウ
ォール２６を形成する。

【００２６】さらに、上記オフセット絶縁膜２５、上記
サイドウォール２６、上記素子分離領域１３等をマスク
にして素子形成領域１２の半導体基板１１に、Ｎ型不純
物の一例としてヒ素をイオン注入する。それによって、
ゲート電極２２の両側における素子形成領域１２の半導
体基板１１の上層に、このゲート電極２２側にＬＤＤ領
域２７，２８を介してＮ型のソース・ドレイン領域２
９，３０を形成する。このイオン注入は、一例として、
ドーズ量を５×１０¹⁵個／ｃｍ² 、エネルギーを２０ｋ
ｅＶに設定した。

【００２７】その後、ＲＴＡ（Rapid Thermal Annealin
g ）により、１０００℃で１０秒程度の熱処理を行い、
ドーピングされている不純物の活性化を行う。このよう
にして、ＭＯＳＦＥＴ１０が完成する。その際、上記非
晶質シリコン膜５１の結晶化され、ポリシリコン膜２３
となる。

【００２８】上記説明では、ＮＭＯＳＦＥＴについて記
載したが、ＰＭＯＳＦＥＴについても、ドーパントを代
えることによって、上記同様のプロセスにより形成する
ことが可能である。またＣＭＯＳ構造に形成することも
可能である。

【００２９】次いで図２の（３）に示すように、ＭＯＳ
ＦＥＴ１０を覆うように半導体基板１１上に、例えば酸
化シリコン膜３２を例えば１０ｎｍの厚さに堆積し、窒
化シリコン膜３３を例えば３０ｎｍの厚さに堆積し、さ
らにＢＰＳＧ膜３４を例えば３００ｎｍの厚さに堆積し
て、第１層間絶縁膜３１を形成する。続いて８５０℃の
窒素雰囲気中で１０分のアニーリングを行うことによっ
てＢＰＳＧ膜３４をリフローしてその表面を平坦化す
る。

【００３０】次いで、レジスト塗布技術により上記ＢＰ
ＳＧ膜３４上にレジスト膜（図示省略）を形成した後、
リソグラフィー技術により、いわゆるベンディング形状
のゲート電極２２のほぼ中央部２２Ｃより両方向に連続
して延出する延出部分２２Ａ，２２Ｂの互いと平行でか
つ直線状を成すもので、かつ、一方の延出部分２２Ａと
は離間した状態であるとともに他方の延出部分２２Ｂと
はその側部でゲート幅方向にそって平面視重なる状態の
溝パターンと、および他方の延出部分２２Ｂとは離間し
た状態であるとともに一方の延出部分２２Ａとはその側
部でゲート幅方向にそって平面視重なる状態の溝パター
ンとを有するマスク（図示省略）を上記レジスト膜で形
成する。

【００３１】そして上記レジストマスク（図示省略）を
用いて、上記第１層間絶縁膜３１を異方性エッチングす
る。このエッチングでは、例えばフルオロカーボンをエ
ッチングガスに用いた。上記エッチングでは、窒化シリ
コン膜３３がエッチングストッパとなる。引き続いて、
異方性エッチングによって窒化シリコン膜３３と酸化シ
リコン膜３２とをエッチングする。

【００３２】その結果、いわゆる、ベンディング形状の
ゲート電極２２のほぼ中央部２２Ｃより両方向に連続し
て延出する延出部分２２Ａ，２２Ｂの互いと平行でかつ
直線状を成すもので、かつ、一方の延出部分２２Ａとは
離間した状態であるとともに他方の延出部分２２Ｂとは
その側部でゲート幅方向にそって平面視重なる状態の溝
３５が一方のソース・ドレイン領域２９に達する状態
に、第１層間絶縁膜３１に形成されるとともに、他方の
延出部分２２Ｂとは離間した状態であるとともに一方の
延出部分２２Ａとはその側部でゲート幅方向にそって平
面視重なる状態の溝３６が、他方のソース・ドレイン領
域３０に達する状態に第１層間絶縁膜３１に形成され
る。その際、上記溝３５，３６はゲート電極２２に達す
る状態に形成されることはない。したがって、溝３５，
３６はゲート電極２２に対していわゆる自己整合的に形
成される。

【００３３】その後、上記レジストマスクを除去する。
次いで図３の（１）に示すように、上記各溝３５，３６
内を埋め込む状態に、導電層を、例えばＣＶＤによりタ
ングステンを堆積して形成する。そしてその導電層をエ
ッチバックして、第１層間絶縁膜３１上の導電層を除去
することにより、溝３５，３６内のみに残した導電層
で、ソース・ドレイン２９に接続する埋め込み導電層３
７とソース・ドレイン３０に接続する埋め込み導電層３
８とを形成する。

【００３４】続いて図３の（２）に示すように、上記第
１層間絶縁膜３１上に上記埋め込み導電層３７，３８を
覆う第２層間絶縁膜３９を、上記第１層間絶縁膜３１と
同様なる方法で成膜する。続いてレジスト塗布およびリ
ソグラフィー技術により第２層間絶縁膜３９に接続孔を
形成するためのエッチバック時に用いるレジストマスク
を（図示省略）形成した後、それをマスクに用いて第２
層間絶縁膜３９を異方性エッチングすることにより、例
えば埋め込み導電層３７，３８のそれぞれに対応して通
じる接続孔４０，４１を形成する。この異方性エッチン
グではエッチングガスに例えばフルオロカーボンを用い
る。

【００３５】その後、上記レジストマスクを除去する。
さらに、ＣＶＤ法により上記接続孔４０，４１内にタン
グステンを埋め込み、エッチバックにより第２層間絶縁
膜３９上に形成されているタングステンを除去する。こ
のようにして上記接続孔４０，４１内に対応するように
タングステンからなる導電性プラグ４２，４３を形成す
る。さらに通常の配線形成技術により、上記第２層間絶
縁膜３９上に上記導電性プラグ４２，４３のそれぞれに
対応するように接続する配線４４，４５を、例えばアル
ミニウム、アルミニウム合金等により形成する。このよ
うにして、例えばＣＭＯＳ回路を構成する。

【００３６】上記製造方法に係わる実施形態では、ベン
ディングゲート構造のゲートを有するトランジスタに対
して埋め込み導電層３７，３８を形成する際に、ゲート
電極２２に対して自己整合的に形成することによって、
ゲート電極２２と埋め込み導電層３７，３８との距離を
縮小することが可能になり、それにともなって拡散層領
域（ソース・ドレイン２９，３０）を縮小することがで
きる。したがって、セル面積の縮小や、拡散層接合容量
の低減による高速化が可能になる。また、ベンディング
ゲート構造によって配線層のレイアウトの自由度が向上
し、チップ面積の縮小化や配線容量の低減による高速化
が可能になる。さらに、埋め込み導電層３７，３８によ
って、拡散層がいわゆる裏打ちされることになるので、
ゲート電極２２と埋め込み導電層３７，３８との距離が
サイドウォール２６の幅に縮小化され、それによってＭ
ＯＳＦＥＴ１０の寄生抵抗が低減するので、ＭＯＳＦＥ
Ｔ１０の駆動電流向上が可能となり、素子の高速化が図
れる。

【００３７】次に上記実施形態で説明した埋め込み導電
層を形成したＭＯＳＦＥＴをＤＲＡＭを混載したＬＳＩ
に適用した一例を、図４の概略構成図によって説明す
る。図４では、左側にＤＲＡＭを示し、右側にロジック
素子のトランジスタを示す。また前記図１〜図３によっ
て説明した構成部品と同様のものには同一符号を付与し
て示す。

【００３８】図４に示すように、半導体基板１１には、
ロジック素子の形成領域となる第１の領域５１（前記図
１中の素子形成領域１２に相当）とＤＲＡＭの形成領域
となる第２の領域５２とを分離する素子分離領域１３が
形成されている。上記第１の領域５１には前記図１によ
って説明したのと同様のＭＯＳＦＥＴ１０が形成されて
いるとともに、上記第２の領域５２にはＤＲＡＭのメモ
リトランジスタ５３，５４が形成されている。

【００３９】上記半導体基板１１上にはメモリトランジ
スタ５３，５４およびＭＯＳＦＥＴ１０を覆う第１層間
絶縁膜６１が形成されている。この第１層間絶縁膜６１
は、前記図１で説明したのと同様に、例えば酸化シリコ
ン膜６２を例えば１０ｎｍの厚さに堆積し、窒化シリコ
ン膜６３を例えば３０ｎｍの厚さに堆積し、ＢＰＳＧ膜
６４を例えば３００ｎｍの厚さに堆積して成るももので
ある。またＢＰＳＧ膜６４の表面は平坦化されている。

【００４０】上記第１層間絶縁膜６１には、上記メモリ
トランジスタ５３，５４の拡散層（図示省略）に通じる
コンタクトホール（図示省略）が形成されている。上記
第１層間絶縁膜６１上には、上記コンタクトホールを介
してメモリトランジスタ５３，５４の拡散層に通じるビ
ット線９１がタングステンポリサイド構造で形成されて
いる。さらに上記第１層間絶縁膜６１上には、上記ビッ
ト線９１を覆う第２層間絶縁膜６５が形成されている。

【００４１】上記第２層間絶縁膜６５から第１層間絶縁
膜６１にかけてメモリトランジスタ５３，５４の拡散層
５５，５６に通じるコンタクトホール６６，６７が形成
されている。上記第２層間絶縁膜６５上には、コンタク
トホール６６，６７を通じて上記拡散層５５，５６に通
じるもので例えばシリンダ型を有するキャパシタノード
電極８１が、例えばドープポリシリコンで形成されてい
る。このキャパシタノード電極８１の表面には、酸化シ
リコンと窒化シリコンとの積層膜で形成されているキャ
パシタ誘電体膜８２を介して例えばドープポリシリコン
からなるプレート電極８３が形成されている。上記の如
くにＤＲＡＭのキャパシタ８４が構成されている。

【００４２】さらに上記キャパシタ８４を覆う第３層間
絶縁膜６８が、例えばＢＰＳＧ膜で形成されている。上
記第１層間絶縁膜６１からこの第３層間絶縁膜６８まで
が前記図１によって説明した第１層間絶縁膜３１に相当
する。

【００４３】以下、（）内に示した符号は、本図では表
れない構成部品であって、前記図１のレイアウト図を参
照していただきたい。上記第３層間絶縁膜６８から第１
層間絶縁膜６１にかけて、上記ゲート電極２２のほぼ中
央部（２２Ｃ）より両方向に連続して延出する延出部分
（２２Ａ，２２Ｂ）の互いと平行でかつ直線状を成すも
ので、かつ、一方の延出部分（２２Ａ）とは離間した状
態であるとともに他方の延出部分（２２Ｂ）とはその側
部でゲート幅方向にそって平面視重なる状態の溝３５
が、ゲート電極２２に達することなく、一方のソース・
ドレイン領域２９に達する状態に形成されている。それ
とともに、他方の延出部分（２２Ｂ）とは離間した状態
であるとともに一方の延出部分（２２Ａ）とはその側部
でゲート幅方向にそって平面視重なる状態の溝３６が、
ゲート電極２２に達することなく、他方のソース・ドレ
イン領域３０に達する状態に形成されている。上記各溝
３５，３６内には、タングステンからなる埋め込み導電
層３７，３８が形成されている。

【００４４】上記層間絶縁膜６８上には、上記埋め込み
導電層３７，３８を覆う第４層間絶縁膜６９（前記図３
の第２層間絶縁膜３９に相当）が形成されている。この
第４層間絶縁膜６９の表面は平坦化されている。上記第
４層間絶縁膜６９には、埋め込み導電層３８に通じる接
続孔７０が形成されている。また図示はしていないが、
他の埋め込み導電層３７に通じる接続孔も形成されてい
る。上記接続孔７０内には、タングステンからなる導電
性プラグ７１が形成されている。さらに上記第４層間絶
縁膜６９上には、上記導電性プラグ７１に接続する配線
７２が、例えばアルミニウム、アルミニウム合金等によ
り形成されている。

【００４５】上記図４によって説明した半導体装置で
は、前記図１によって説明したＭＯＳＦＥＴ１０と同様
に、一方の埋め込み導電層３７は、ゲート電極２２にオ
フセット絶縁膜２５、サイドウォール２６等の絶縁膜を
介して、平面視ゲート電極２２の当該埋め込み導電層３
７側に少なくとも一部分が重なる状態に形成され、他方
の埋め込み導電層３８は、ゲート電極２２にオフセット
絶縁膜２５、サイドウォール２６等の絶縁膜を介して、
平面視ゲート電極２２の当該埋め込み導電層３８側に少
なくとも一部分が重なる状態に形成されていることか
ら、ベンディング構造のゲート電極２２を有する狭い領
域にも上記埋め込み導電層３７，３８が形成される。そ
のため、ゲート電極２２と埋め込み導電層３７，３８と
の距離を縮小することが可能になる。それによってＭＯ
ＳＦＥＴ１０の寄生抵抗が低減するので、ＭＯＳＦＥＴ
１０の駆動電流向上が可能となり、素子の高速化が図れ
る。また拡散層領域（ソース・ドレイン２９，３０）を
縮小することができるので、セル面積の縮小が可能にな
る。

【００４６】さらにベンディング構造のゲート電極２２
を形成したことから、配線層のレイアウトの自由度が向
上し、チップ面積の縮小化や配線容量の低減による高速
化が可能になる。また埋め込み導電層３７，３８によっ
て、拡散層がいわゆる裏打ちされることになるので、拡
散層接合容量の低減による高速化が可能になる。

【００４７】またさらに、埋め込み導電層３７，３８の
形成によってロジック素子が形成される第１の領域５１
とＤＲＡＭが形成される第２の領域５２の段差を低減す
ることが可能となる。それによって、タングステンから
なる導電性プラグ７０をロジック素子の形成領域とＤＲ
ＡＭ素子の形成領域とでほぼ同様の深さで形成すること
が可能になる。

【００４８】次に前記図４によって説明した半導体装置
の製造方法にかかわる実施形態を、図５〜図７の製造工
程図によって説明する。図５〜図７では、左側にレイア
ウト図を示し、右側にＢ−Ｂ線断面図を示す。また前記
図４によって説明した構成部品と同様のものには同一符
号を付与して示す。

【００４９】図５に示すように、半導体基板１１にロジ
ック素子の形成領域となる第１の領域５１（前記図１中
の素子形成領域１２に相当）とＤＲＡＭの形成領域とな
る第２の領域５２とを分離する素子分離領域１３を形成
する。そして通常のプロセスによって、上記ＤＲＡＭの
素子形成領域５２、ＤＲＡＭのメモリトランジスタ５
３，５４を形成するとともに、前記図２の（１），
（２）によって説明したのと同様にして、ロジックトラ
ンジスタとしてＭＯＳＦＥＴ１０を形成する。

【００５０】その後、メモリトランジスタ５３，５４お
よびＭＯＳＦＥＴ１０を覆う第１層間絶縁膜６１を形成
する。この第１層間絶縁膜６１は、前記図２の（３）で
説明したのと同様に、例えば酸化シリコン膜６２を例え
ば１０ｎｍの厚さに堆積し、窒化シリコン膜６３を例え
ば３０ｎｍの厚さに堆積し、ＢＰＳＧ膜６４を例えば３
００ｎｍの厚さに堆積して形成する。続いて８５０℃の
窒素雰囲気中で１０分のアニーリングを行うことによっ
てＢＰＳＧ膜６４をリフローしてその表面を平坦化す
る。

【００５１】通常のレジスト塗布、およびリソグラフィ
ー技術により形成したレジストマスク（図示省略）を用
いたエッチングにより、第１層間絶縁膜６１にメモリト
ランジスタ５３，５４の拡散層（図示省略）に通じるコ
ンタクトホール（図示省略）を形成する。次いで通常の
配線形成技術により、上記第１層間絶縁膜６１上に、上
記コンタクトホールを介してメモリトランジスタ５３，
５４の拡散層に通じるビット線７１をタングステンポリ
サイド構造で形成する。例えば、このビット線９１は、
コンタクトホール内に埋め込む状態で上記第１層間絶縁
膜６１上にドープポリシリコンを堆積し、さらにタング
ステンシリサイドを堆積した後、通常のレジスト塗布、
およびリソグラフィー技術により形成したレジストマス
ク（図示省略）を用いたエッチングにより形成すればよ
い。

【００５２】次いで上記第１層間絶縁膜６１上に、上記
ビット線９１を覆う第２層間絶縁膜６５を形成する。

【００５３】上記第２層間絶縁膜６５から第１層間絶縁
膜６１にかけてメモリトランジスタ５３，５４の拡散層
５５，５６に通じるコンタクトホール６６，６７を形成
する。さらに第２層間絶縁膜６５上に、コンタクトホー
ル６６，６７内に通じるもので、例えばシリンダ型を有
するキャパシタノード電極８１を、例えばドープポリシ
リコンで形成する。次いでキャパシタ誘電体膜８２を酸
化シリコンと窒化シリコンとの積層膜で形成する。さら
にプレート電極８３をドープポリシリコンで形成するこ
とによって、ＤＲＡＭのキャパシタ８４を形成する。

【００５４】次いで上記キャパシタ８４を覆う第３層間
絶縁膜６８を、例えばＢＰＳＧ膜で形成する。その後、
８５０℃の窒素雰囲気中で１０分間のリフロー処理を行
って、第３層間絶縁膜６８の平坦化処理を行う。上記第
１層間絶縁膜６１からこの第３層間絶縁膜６８までが前
記図３によって説明した第１層間絶縁膜３１に相当す
る。

【００５５】次いで図６に示すように、レジスト塗布技
術により上記第３層間絶縁膜６８上にレジスト膜（図示
省略）を形成した後、前記図２の（３）によって説明し
たのと同様にして、レジスト塗布、リソグラフィー技術
により形成したレジストマスクを用いたエッチングによ
り、上記第３層間絶縁膜６８から第１層間絶縁膜６１を
異方性エッチングする。

【００５６】以下、（）内に示した符号は、本図では表
れない構成部品であって、前記図２のレイアウト図を参
照していただきたい。そして、ゲート電極２２のほぼ中
央部（２２Ｃ）より両方向に連続して延出する延出部分
（２２Ａ，２２Ｂ）の互いと平行でかつ直線状を成すも
ので、かつ、一方の延出部分（２２Ａ）とは離間した状
態であるとともに他方の延出部分（２２Ｂ）とはその側
部でゲート幅方向にそって平面視重なる状態の溝３５が
一方のソース・ドレイン領域２９に達する状態に、第３
層間絶縁膜６８から第１層間絶縁膜６１にかけて形成さ
れるとともに、他方の延出部分（２２Ｂ）とは離間した
状態であるとともに一方の延出部分（２２Ａ）とはその
側部でゲート幅方向にそって平面視重なる状態の溝３６
が、他方のソース・ドレイン領域３０に達する状態に第
３層間絶縁膜６８から第１層間絶縁膜６１にかけて形成
される。その際、上記溝３５，３６はゲート電極２２に
達する状態に形成されることはない。したがって、溝３
５，３６はゲート電極２２に対していわゆる自己整合的
に形成される。

【００５７】その後、レジストマスクを除去する。次い
で上記各溝３５，３６内を埋め込む状態に、導電層を、
例えばＣＶＤによりタングステンを堆積して形成する。
そしてその導電層をエッチバックして、第３層間絶縁膜
６８上の導電層を除去することにより、溝３５，３６の
みに残した導電層で埋め込み導電層３７，３８を形成す
る。

【００５８】続いて図７に示すように、上記第３層間絶
縁膜６８上に上記埋め込み導電層３７，３８を覆う第４
層間絶縁膜６９（前記図３の第２層間絶縁膜３９に相
当）を成膜する。この第４層間絶縁膜６９を形成する前
に、ＤＲＡＭの形成領域とロジック素子の形成領域との
段差を低減するダミーパターンを形成することが望まし
い。そして上記第４層間絶縁膜６９を形成した後、例え
ば化学的機械研磨（ＣＭＰ：Chemical Mechanical Poli
shing ）によってＤＲＡＭの形成領域とロジック素子の
形成領域との段差を低減する。

【００５９】続いてレジスト塗布およびリソグラフィー
技術により第４層間絶縁膜６９に接続孔を形成するため
のエッチバック時に用いるレジストマスクを（図示省
略）形成した後、それをマスクに用いて第４層間絶縁膜
６９を異方性エッチングすることにより、埋め込み導電
層３８に通じる接続孔７０を形成する。図示はしていな
いが、他の埋め込み導電層３７に通じる接続孔も形成さ
れる。この異方性エッチングではエッチングガスに例え
ばフルオロカーボンを用いる。

【００６０】その後、上記レジストマスクを除去する。
さらに、ＣＶＤ法により上記接続孔７０内にタングステ
ンを埋め込み、エッチバックにより第４層間絶縁膜６９
上に形成されているタングステンを除去する。このよう
にして上記接続孔７０内に対応するようにタングステン
からなる導電性プラグ７１を形成する。さらに通常の配
線形成技術により、上記第４層間絶縁膜６９上に上記導
電性プラグ７１に接続する配線７２を、例えばアルミニ
ウム、アルミニウム合金等により形成する。このように
して、例えばＣＭＯＳ回路を構成する。

【００６１】上記図５〜図７によって説明した製造方法
では、ＤＲＡＭのキャパシタ８４を形成する際に高温プ
ロセスが必要となるが、ＤＲＡＭのキャパシタ８４を形
成した後に埋め込み導電層３７，３８を形成するので、
埋め込み導電層３７，３８は上記高温プロセスの影響を
受けない。

【００６２】またベンディングゲート構造のゲート電極
２２を有するトランジスタに対して埋め込み導電層３
７，３８を形成する際に、いわゆる自己整合コンタクト
構造と同様の構造とすることによって、ゲート電極２２
と埋め込み導電層３７，３８との距離を縮小することが
可能になる。それによってＭＯＳＦＥＴ１０の寄生抵抗
が低減するので、ＭＯＳＦＥＴ１０の駆動電流向上が可
能となり、素子の高速化が図れる。また拡散層領域（ソ
ース・ドレイン２９，３０）を縮小することができるの
で、セル面積の縮小が可能になる。ベンディングゲート
構造によって配線層のレイアウトの自由度が向上し、チ
ップ面積の縮小化や配線容量の低減による高速化が可能
になる。さらに、埋め込み導電層３７，３８によって、
拡散層がいわゆる裏打ちされることになるので、拡散層
接合容量の低減による高速化が可能になる。

【００６３】さらに、埋め込み導電層３７，３８の形成
によってロジック素子が形成される第１の領域５１とＤ
ＲＡＭが形成される第２の領域５２の段差を低減するこ
とが可能となる。それによって、タングステンからなる
導電性プラグ７０をロジック素子の形成領域とＤＲＡＭ
素子の形成領域とでほぼ同様の深さで形成することが可
能になる。

【００６４】

【発明の効果】以上、説明したように本発明によれば、
いわゆるベンディング構造のゲート電極に対して、一方
の埋め込み導電層は、ゲート電極に絶縁膜を介して、平
面視ゲート電極の当該埋め込み導電層側に少なくとも一
部分が重なる状態に形成され、他方の埋め込み導電層
は、ゲート電極に絶縁膜を介して、平面視ゲート電極の
当該埋め込み導電層側に少なくとも一部分が重なる状態
に形成されているので、ゲート電極の形成領域の一部と
埋め込み導電層の形成領域の一部とを平面視重複させる
ことが可能になる。そのため、いわゆる自己整合コンタ
クト構造と同様となり、ゲート電極と埋め込み導電層と
の距離を縮小することが可能になる。それによってＭＯ
ＳＦＥＴの寄生抵抗が低減することができるので、ＭＯ
ＳＦＥＴの駆動電流向上が可能となる。また拡散層領域
（ソース・ドレイン）を縮小することができる。したが
って、セル面積の縮小や、寄生抵抗の低減による高速化
が可能になる。

【図面の簡単な説明】

【図１】本発明の半導体装置に係わる実施形態の一例を
説明するレイアウト図およびその断面図である。

【図２】本発明の半導体装置に係わる製造方法の一例を
説明する製造工程図である。

【図３】本発明の半導体装置に係わる製造方法の一例を
説明する製造工程図（続き）である。

【図４】ＤＲＡＭと本発明の構成を適用したロジック素
子とを混載した半導体装置の概略構成断面図である。

【図５】ＤＲＡＭと本発明の構成を適用したロジック素
子とを混載した半導体装置の製造方法の製造工程図
（１）である。

【図６】ＤＲＡＭと本発明の構成を適用したロジック素
子とを混載した半導体装置の製造方法の製造工程図
（２）である。

【図７】ＤＲＡＭと本発明の構成を適用したロジック素
子とを混載した半導体装置の製造方法の製造工程図
（３）である。

【図８】ベンディングゲート構造に係わる課題の接続図
である。

【符号の説明】

１０…ＭＯＳＦＥＴ、２２…ゲート電極、２５…オフセ
ット絶縁膜、２６…サイドウォール、２９，３０…ソー
ス・ドレイン、３７，３８…埋め込み導電層

Claims (8)

【特許請求の範囲】
1. 【請求項１】 電界効果トランジスタを備えた半導体装
   置において、 前記電界効果トランジスタのゲート電極の両側における
   ソース・ドレイン上に、該ソース・ドレインに接続する
   埋め込み導電層が備えられていて、 前記一方の埋め込み導電層は、前記ゲート電極に絶縁膜
   を介して、平面視前記ゲート電極の当該埋め込み導電層
   側に少なくとも一部分が重なる状態に形成され、 前記他方の埋め込み導電層は、前記ゲート電極に絶縁膜
   を介して、平面視前記ゲート電極の当該埋め込み導電層
   側に少なくとも一部分が重なる状態に形成されているこ
   とを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記ゲート電極は、そのほぼ中央部の両方向に連続する
   延出部分が互いに平行でかつ直線状を成し、ほぼ中央部
   が前記延出部分に対して斜め形状を成すものであり、 前記一方の埋め込み導電層は、前記ゲート電極の一方の
   延出部分とはほぼ平行かつ平面視離間した状態に形成さ
   れているとともに、前記ゲート電極の他方の延出部分と
   はほぼ平行かつその側部でゲート幅方向にそって前記絶
   縁膜を介して平面視重なる状態に形成されていて、 前記他方の埋め込み導電層は、前記ゲート電極の他方の
   延出部分とはほぼ平行かつ平面視離間した状態に形成さ
   れているとともに、前記ゲート電極の一方の延出部分と
   はほぼ平行かつその側部でゲート幅方向にそって前記絶
   縁膜を介して平面視重なる状態に形成されていることを
   特徴とする半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 前記電界効果トランジスタは半導体基板の第１の領域に
   形成され、 前記第１の領域とは別の第２の領域を前記半導体基板に
   有することを特徴とする半導体装置。
4. 【請求項４】 請求項２記載の半導体装置において、 前記電界効果トランジスタは半導体基板の第１の領域に
   形成され、 前記第１の領域とは別の第２の領域を前記半導体基板に
   有することを特徴とする半導体装置。
5. 【請求項５】 請求項３記載の半導体装置において、 前記第２の領域にはＤＲＡＭのメモリセルが形成されて
   いることを特徴とする半導体装置。
6. 【請求項６】 請求項４記載の半導体装置において、 前記第２の領域にはＤＲＡＭのメモリセルが形成されて
   いることを特徴とする半導体装置。
7. 【請求項７】 請求項５記載の半導体装置において、 前記ＤＲＡＭのメモリセルには、酸化シリコン膜からな
   るキャパシタ誘電体膜、窒化シリコン膜からなるキャパ
   シタ誘電体膜、または酸化シリコン膜と窒化シリコン膜
   との積層膜からなるキャパシタ誘電体膜を備えたキャパ
   シタが形成されていることを特徴とする半導体装置。
8. 【請求項８】 請求項６記載の半導体装置において、 前記ＤＲＡＭのメモリセルには、酸化シリコン膜からな
   るキャパシタ誘電体膜、窒化シリコン膜からなるキャパ
   シタ誘電体膜、または酸化シリコン膜と窒化シリコン膜
   との積層膜からなるキャパシタ誘電体膜を備えたキャパ
   シタが形成されていることを特徴とする半導体装置。