JP2002118255A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 395
- 238000004519 manufacturing process Methods 0.000 title claims description 76
- 230000005669 field effect Effects 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 157
- 239000012535 impurity Substances 0.000 claims description 104
- 238000000034 method Methods 0.000 claims description 98
- 238000002955 isolation Methods 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 38
- 230000005685 electric field effect Effects 0.000 claims description 34
- 239000012212 insulator Substances 0.000 claims description 31
- 238000009792 diffusion process Methods 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 230000007423 decrease Effects 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims 1
- 229910052726 zirconium Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 description 567
- 239000010410 layer Substances 0.000 description 429
- 108091006146 Channels Proteins 0.000 description 196
- 229910004298 SiO 2 Inorganic materials 0.000 description 64
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 38
- 230000008569 process Effects 0.000 description 38
- 239000010409 thin film Substances 0.000 description 37
- 238000005468 ion implantation Methods 0.000 description 35
- 230000015572 biosynthetic process Effects 0.000 description 32
- 229910052751 metal Inorganic materials 0.000 description 32
- 239000002184 metal Substances 0.000 description 32
- 230000003647 oxidation Effects 0.000 description 31
- 238000007254 oxidation reaction Methods 0.000 description 31
- 230000000694 effects Effects 0.000 description 28
- -1 boron ions Chemical class 0.000 description 25
- 230000005684 electric field Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 21
- 150000002500 ions Chemical class 0.000 description 21
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 19
- 239000011229 interlayer Substances 0.000 description 19
- 230000001133 acceleration Effects 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 14
- 230000006870 function Effects 0.000 description 14
- 238000013461 design Methods 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 11
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 10
- 238000001994 activation Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 230000008901 benefit Effects 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 239000011521 glass Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 7
- 238000011109 contamination Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910008484 TiSi Inorganic materials 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 description 4
- 238000007725 thermal activation Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000000779 depleting effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 108700042918 BF02 Proteins 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 229910018999 CoSi2 Inorganic materials 0.000 description 1
- 241000518994 Conta Species 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 101100345589 Mus musculus Mical1 gene Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
- H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
Abstract
(57)【要約】
【課題】 高性能化を図ることが可能な構造を持つ、少
なくとも凸状半導体層の側面の一部をチャネル領域とし
て使う半導体装置を提供する。 【解決手段】 凸状半導体層１３と、凸状半導体層１３
内に設けられたソース領域１７およびドレイン領域１７
と、凸状半導体層の側面上に、この凸状半導体層１３と
絶縁された状態で設けられた側壁ゲート部を有し、少な
くとも凸状半導体層の側面を介してソース領域１７とド
レイン領域１７との間のチャネル領域に電界効果を与え
るゲート電極１６とを具備する。そして、ソース領域１
７とドレイン領域１７との間の距離を、凸状半導体層１
３の側面において変化させる。
なくとも凸状半導体層の側面の一部をチャネル領域とし
て使う半導体装置を提供する。 【解決手段】 凸状半導体層１３と、凸状半導体層１３
内に設けられたソース領域１７およびドレイン領域１７
と、凸状半導体層の側面上に、この凸状半導体層１３と
絶縁された状態で設けられた側壁ゲート部を有し、少な
くとも凸状半導体層の側面を介してソース領域１７とド
レイン領域１７との間のチャネル領域に電界効果を与え
るゲート電極１６とを具備する。そして、ソース領域１
７とドレイン領域１７との間の距離を、凸状半導体層１
３の側面において変化させる。
Description
【０００１】
【発明の属する技術分野】この発明は、この発明は、Ｍ
ＯＳ型トランジスタ構造に関し、特に基板にほぼ垂直な
凸状の半導体層において両側の側面にゲート絶縁膜を介
して形成したゲート電極を持ち、ソース／ドレイン領域
の深さによりチャネル幅が決定されるＭＯＳ型トランジ
スタ構造とその製造方法に使用されるものである。
ＯＳ型トランジスタ構造に関し、特に基板にほぼ垂直な
凸状の半導体層において両側の側面にゲート絶縁膜を介
して形成したゲート電極を持ち、ソース／ドレイン領域
の深さによりチャネル幅が決定されるＭＯＳ型トランジ
スタ構造とその製造方法に使用されるものである。
【０００２】
【従来の技術】ＭＯＳ型構造を有する半導体デバイスで
は、ＭＯＳＦＥＴの高性能化が大きな課題である。ＭＯ
ＳＦＥＴの高性能化とは、（１）駆動電流の増加、
（２）しきい値バラツキの低減、（３）寄生抵抗／寄生
容量の低減、（４）カットオフ特性の向上、等を示して
いる。駆動電流を増加させるには、ゲート寸法（チャネ
ル寸法、ゲート長とも言う）を短くして達成してきた。
しかし、ショートチャネル化すると、ショートチャネル
効果が増大して来ると言う問題もある。
は、ＭＯＳＦＥＴの高性能化が大きな課題である。ＭＯ
ＳＦＥＴの高性能化とは、（１）駆動電流の増加、
（２）しきい値バラツキの低減、（３）寄生抵抗／寄生
容量の低減、（４）カットオフ特性の向上、等を示して
いる。駆動電流を増加させるには、ゲート寸法（チャネ
ル寸法、ゲート長とも言う）を短くして達成してきた。
しかし、ショートチャネル化すると、ショートチャネル
効果が増大して来ると言う問題もある。
【０００３】ショートチャネル効果を抑えるために、ゲ
ート酸化膜の膜厚をできるだけ薄くしたり、チャネル部
の不純物濃度を１０8ｃｍ-3程度まで高濃度化したりし
て、ソース、ドレイン間のパンチスルーを防止する努力
が行われてきた。しかし、信頼性を保証できる最大許容
電界（Ｅｍａｘ）による制限から、ゲート酸化膜の膜厚
を最大許容電界以上に薄くできない。
ート酸化膜の膜厚をできるだけ薄くしたり、チャネル部
の不純物濃度を１０8ｃｍ-3程度まで高濃度化したりし
て、ソース、ドレイン間のパンチスルーを防止する努力
が行われてきた。しかし、信頼性を保証できる最大許容
電界（Ｅｍａｘ）による制限から、ゲート酸化膜の膜厚
を最大許容電界以上に薄くできない。
【０００４】また、過度のチャネル不純物濃度の高濃度
化は、チャネルの高濃度不純物の散乱によるドレイン電
流の飽和をもたらし、ショートチャネル化してもドレイ
ン電流が増加しないという問題が顕著になってきてい
る。
化は、チャネルの高濃度不純物の散乱によるドレイン電
流の飽和をもたらし、ショートチャネル化してもドレイ
ン電流が増加しないという問題が顕著になってきてい
る。
【０００５】さらに、微細化に伴い、ゲート電極の高抵
抗化やソース／ドレインの寄生抵抗の増加が問題となっ
てきている。その上さらに、ソース、ドレイン間のパン
チスルーが起こりやすくなっているので、サブスレッシ
ョルド領域においてリーク電流が増加し、カットオフ特
性が劣化してきている。
抗化やソース／ドレインの寄生抵抗の増加が問題となっ
てきている。その上さらに、ソース、ドレイン間のパン
チスルーが起こりやすくなっているので、サブスレッシ
ョルド領域においてリーク電流が増加し、カットオフ特
性が劣化してきている。
【０００６】このような問題を解決するために、Ｓｉ基
板ほぼ垂直に凸型の直方体を形成し、その両側面をチャ
ネル領域として使う構造が提案されている。
板ほぼ垂直に凸型の直方体を形成し、その両側面をチャ
ネル領域として使う構造が提案されている。
【０００７】例えばＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ ｐｐ．７３６−７３９（１９８７）（Ｋ．
Ｈｉｅｄａ他）に開示されているように、ＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）分離
した側面を少し露出し、側面をチャネル領域として使用
する構造がある（図７９）。
ｉｇｅｓｔ ｐｐ．７３６−７３９（１９８７）（Ｋ．
Ｈｉｅｄａ他）に開示されているように、ＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）分離
した側面を少し露出し、側面をチャネル領域として使用
する構造がある（図７９）。
【０００８】この文献には、チャネル幅が小さく（＜
０．３μｍ）なってくると側面のゲート電極の影響で両
側のチャネル領域の空乏層は互いに接触し、平面部より
もコーナーを含む側面部の影響が大きくなり、カットオ
フ特性が向上するなどの特徴が示されている。しかし、
ショートチャネル効果の抑制等についての説明は示され
ていない。
０．３μｍ）なってくると側面のゲート電極の影響で両
側のチャネル領域の空乏層は互いに接触し、平面部より
もコーナーを含む側面部の影響が大きくなり、カットオ
フ特性が向上するなどの特徴が示されている。しかし、
ショートチャネル効果の抑制等についての説明は示され
ていない。
【０００９】また、例えばＩＥＤＭ Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ ｐｐ．８３３−８３６（１９８９）
（Ｄ．Ｈｉｓａｍｏｔｏ他）に開示されているように、
Ｓｉ基板をＲＩＥし、細長い凸状のフェンスを形成し、
その下部を酸化してＳＯＩ構造を作り、両側面のゲート
電極を形成している構造が提案されている（図８０）。
ｌ Ｄｉｇｅｓｔ ｐｐ．８３３−８３６（１９８９）
（Ｄ．Ｈｉｓａｍｏｔｏ他）に開示されているように、
Ｓｉ基板をＲＩＥし、細長い凸状のフェンスを形成し、
その下部を酸化してＳＯＩ構造を作り、両側面のゲート
電極を形成している構造が提案されている（図８０）。
【００１０】この場合もチャネル幅が小さく（＜０．２
μｍ）なってくると側面のゲート電極の影響で両側のチ
ャネル領域の空乏層は互いに接触し、チャネル領域では
完全に空乏化した状態が作られる。即ち、薄膜ＳＯＩ構
造における完全空乏化と同じ状況がＳｉ基板で実現でき
ている。しかし、この構造はＳＯＩ構造となっていて、
基板バイアスを印加することができない構造であり、ソ
ース／ドレインとゲート電極の位置関係については記述
されていない。
μｍ）なってくると側面のゲート電極の影響で両側のチ
ャネル領域の空乏層は互いに接触し、チャネル領域では
完全に空乏化した状態が作られる。即ち、薄膜ＳＯＩ構
造における完全空乏化と同じ状況がＳｉ基板で実現でき
ている。しかし、この構造はＳＯＩ構造となっていて、
基板バイアスを印加することができない構造であり、ソ
ース／ドレインとゲート電極の位置関係については記述
されていない。
【００１１】また、例えばＩＥＤＭ Ｔｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ ｐｐ．１０３２−１０３４（１９９
８）（Ｄ．Ｈｉｓａｍｏｔｏ他）に開示されているよう
に、ＳＯＩ基板を用いたフィン型の構造が提案されてい
る（図８１）。
ｌ Ｄｉｇｅｓｔ ｐｐ．１０３２−１０３４（１９９
８）（Ｄ．Ｈｉｓａｍｏｔｏ他）に開示されているよう
に、ＳＯＩ基板を用いたフィン型の構造が提案されてい
る（図８１）。
【００１２】この文献では、２０ｎｍ程度のＳｉフィン
（Ｆｉｎ）を形成することで、３０ｎｍ程度のチャネル
長までショートチャネル効果が抑えられることが示され
ている。しかし、ＳＯＩ構造のため、図８０と同じよう
に基板バイアスを印加することができない構造である。
また、ＳＯＩ層の膜厚バラツキがＭＯＳＦＥＴ特性バラ
ツキに直接、影響を与える構造である。
（Ｆｉｎ）を形成することで、３０ｎｍ程度のチャネル
長までショートチャネル効果が抑えられることが示され
ている。しかし、ＳＯＩ構造のため、図８０と同じよう
に基板バイアスを印加することができない構造である。
また、ＳＯＩ層の膜厚バラツキがＭＯＳＦＥＴ特性バラ
ツキに直接、影響を与える構造である。
【００１３】これら文献に開示されたデバイスでは、カ
ットオフ特性の改善やショートチャネル効果の抑制は実
現できているが、基板バイアスを印可することができな
いため、完全空乏化したチャネルを持つ薄膜ＳＯＩのト
ランジスタの場合と同じように蓄積ホール（Ｎチャネル
の場合）の影響によるソース／ドレイン耐圧の劣化が問
題となる。
ットオフ特性の改善やショートチャネル効果の抑制は実
現できているが、基板バイアスを印可することができな
いため、完全空乏化したチャネルを持つ薄膜ＳＯＩのト
ランジスタの場合と同じように蓄積ホール（Ｎチャネル
の場合）の影響によるソース／ドレイン耐圧の劣化が問
題となる。
【００１４】
【発明が解決しようとする課題】この発明は、上記実状
に鑑みてなされたもので、その目的は、高性能化を図る
ことが可能な構造を持つ、少なくとも凸状半導体層の側
面の一部をチャネル領域として使う半導体装置と、その
製造方法を提供することにある。
に鑑みてなされたもので、その目的は、高性能化を図る
ことが可能な構造を持つ、少なくとも凸状半導体層の側
面の一部をチャネル領域として使う半導体装置と、その
製造方法を提供することにある。
【００１５】
【課題を解決するための手段】この発明に係る半導体装
置の第１態様では、基板上に設けられた凸状半導体層
と、前記凸状半導体層内に設けられたソース領域および
ドレイン領域と、前記凸状半導体層の側面上に、この凸
状半導体層と絶縁された状態で設けられた側壁ゲート部
を有し、少なくとも前記凸状半導体層の側面を介して前
記ソース領域と前記ドレイン領域との間のチャネル領域
に電界効果を与えるゲート電極と、を具備し、前記ソー
ス領域と前記ドレイン領域との間の距離が、前記凸状半
導体層の互いに相対する２つの側面において変化してい
る。
置の第１態様では、基板上に設けられた凸状半導体層
と、前記凸状半導体層内に設けられたソース領域および
ドレイン領域と、前記凸状半導体層の側面上に、この凸
状半導体層と絶縁された状態で設けられた側壁ゲート部
を有し、少なくとも前記凸状半導体層の側面を介して前
記ソース領域と前記ドレイン領域との間のチャネル領域
に電界効果を与えるゲート電極と、を具備し、前記ソー
ス領域と前記ドレイン領域との間の距離が、前記凸状半
導体層の互いに相対する２つの側面において変化してい
る。
【００１６】この発明に係る半導体装置の第２態様で
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、前記ゲート電極の側面上、及び前記凸
状半導体層の側面上に設けられた側壁絶縁膜とを具備す
る。
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、前記ゲート電極の側面上、及び前記凸
状半導体層の側面上に設けられた側壁絶縁膜とを具備す
る。
【００１７】この発明に係る半導体装置の第３態様で
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層の下部領域の周囲に形成された素子分離絶縁膜と、
前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、前記凸状半導体層の側面上に、この凸状半
導体層と絶縁された状態で設けられた側壁ゲート部を有
し、少なくとも前記凸状半導体層の側面を介して前記ソ
ース領域と前記ドレイン領域との間の前記チャネル領域
に電界効果を与えるゲート電極と、を具備し、前記素子
分離絶縁膜の上面の位置は、前記凸状半導体層の上面よ
りも低く、前記ソース領域およびドレイン領域の最深部
の位置は、前記素子分離膜の上面の位置と同じかそれよ
りも低い。
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層の下部領域の周囲に形成された素子分離絶縁膜と、
前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、前記凸状半導体層の側面上に、この凸状半
導体層と絶縁された状態で設けられた側壁ゲート部を有
し、少なくとも前記凸状半導体層の側面を介して前記ソ
ース領域と前記ドレイン領域との間の前記チャネル領域
に電界効果を与えるゲート電極と、を具備し、前記素子
分離絶縁膜の上面の位置は、前記凸状半導体層の上面よ
りも低く、前記ソース領域およびドレイン領域の最深部
の位置は、前記素子分離膜の上面の位置と同じかそれよ
りも低い。
【００１８】この発明に係る半導体装置の第４態様で
は、基板上に設けられ、この基板と電気的に接続された
第１凸状半導体層と、前記基板上に設けられ、この基板
と電気的に接続された前記第１凸状半導体層と同じ幅を
持つ第２凸状半導体層と、前記第１凸状半導体層内に設
けられた第１ソース領域および第１ドレイン領域と、前
記第２凸状半導体層内に設けられた第２ソース領域およ
び第２ドレイン領域と、前記第１凸状半導体層の第１側
面、及びこの第１側面に相対した前記第２凸状半導体層
の第２側面それぞれの上に、これら第１、第２凸状半導
体層と絶縁された状態で設けられた側壁ゲート部を有
し、少なくとも前記第１側面および前記第２側面を介し
て前記第１ソース領域と前記第１ドレイン領域との間の
第１チャネル領域および前記第２ソース領域と前記第２
ドレイン領域との間の第２チャネル領域に電界効果を与
えるゲート電極とを具備する。
は、基板上に設けられ、この基板と電気的に接続された
第１凸状半導体層と、前記基板上に設けられ、この基板
と電気的に接続された前記第１凸状半導体層と同じ幅を
持つ第２凸状半導体層と、前記第１凸状半導体層内に設
けられた第１ソース領域および第１ドレイン領域と、前
記第２凸状半導体層内に設けられた第２ソース領域およ
び第２ドレイン領域と、前記第１凸状半導体層の第１側
面、及びこの第１側面に相対した前記第２凸状半導体層
の第２側面それぞれの上に、これら第１、第２凸状半導
体層と絶縁された状態で設けられた側壁ゲート部を有
し、少なくとも前記第１側面および前記第２側面を介し
て前記第１ソース領域と前記第１ドレイン領域との間の
第１チャネル領域および前記第２ソース領域と前記第２
ドレイン領域との間の第２チャネル領域に電界効果を与
えるゲート電極とを具備する。
【００１９】この発明に係る半導体装置の第５態様で
は、基板上に設けられ、この基板と電気的に接続された
第１凸状半導体層と、前記基板上に設けられ、この基板
と電気的に接続された第２凸状半導体層と、前記第１凸
状半導体層内に設けられた第１ソース領域および第１ド
レイン領域と、前記第２凸状半導体層内に設けられた第
２ソース領域および第２ドレイン領域と、前記第１凸状
半導体層の側面上に、この第１凸状半導体層と絶縁され
た状態で設けられた第１側壁ゲート部を有し、少なくと
も前記第１凸状半導体層の側面を介して前記第１ソース
領域および前記第１ドレイン領域間の第１チャネル領域
に電界効果を与える第１ゲート電極と、前記第２凸状半
導体層の側面上に、この第２凸状半導体層と絶縁された
状態で設けられた第２側壁ゲート部を有し、少なくとも
前記第２凸状半導体層の側面を介して前記第２ソース領
域および前記第２ドレイン領域間の第２チャネル領域に
電界効果を与える第２ゲート電極と、前記第１ソース領
域と前記第２ソース領域とを互いに接続する第１配線
と、前記第１ドレイン領域と前記第２ドレイン領域とを
互いに接続する第２配線と、前記第１ゲート電極と前記
第２ゲート電極とを互いに接続する第３配線とを具備す
る。
は、基板上に設けられ、この基板と電気的に接続された
第１凸状半導体層と、前記基板上に設けられ、この基板
と電気的に接続された第２凸状半導体層と、前記第１凸
状半導体層内に設けられた第１ソース領域および第１ド
レイン領域と、前記第２凸状半導体層内に設けられた第
２ソース領域および第２ドレイン領域と、前記第１凸状
半導体層の側面上に、この第１凸状半導体層と絶縁され
た状態で設けられた第１側壁ゲート部を有し、少なくと
も前記第１凸状半導体層の側面を介して前記第１ソース
領域および前記第１ドレイン領域間の第１チャネル領域
に電界効果を与える第１ゲート電極と、前記第２凸状半
導体層の側面上に、この第２凸状半導体層と絶縁された
状態で設けられた第２側壁ゲート部を有し、少なくとも
前記第２凸状半導体層の側面を介して前記第２ソース領
域および前記第２ドレイン領域間の第２チャネル領域に
電界効果を与える第２ゲート電極と、前記第１ソース領
域と前記第２ソース領域とを互いに接続する第１配線
と、前記第１ドレイン領域と前記第２ドレイン領域とを
互いに接続する第２配線と、前記第１ゲート電極と前記
第２ゲート電極とを互いに接続する第３配線とを具備す
る。
【００２０】この発明に係る半導体装置の第６態様で
は、基板上に設けられた第１凸状半導体層と、前記基板
上に設けられた第２凸状半導体層と、前記第１凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記第１凸状半導体層の側面上に、この第１凸状半導体
層と絶縁された状態で設けられた側壁ゲート部、および
前記第２凸状半導体層の上面上に、この第２凸状半導体
層と絶縁された状態で設けられたゲートコンタクト部を
それぞれ有し、少なくとも前記凸状半導体層の側面を介
して前記ソース領域と前記ドレイン領域との間のチャネ
ル領域に電界効果を与えるゲート電極とを具備する。
は、基板上に設けられた第１凸状半導体層と、前記基板
上に設けられた第２凸状半導体層と、前記第１凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記第１凸状半導体層の側面上に、この第１凸状半導体
層と絶縁された状態で設けられた側壁ゲート部、および
前記第２凸状半導体層の上面上に、この第２凸状半導体
層と絶縁された状態で設けられたゲートコンタクト部を
それぞれ有し、少なくとも前記凸状半導体層の側面を介
して前記ソース領域と前記ドレイン領域との間のチャネ
ル領域に電界効果を与えるゲート電極とを具備する。
【００２１】この発明に係る半導体装置の第７態様で
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、を具備し、前記側壁ゲート部を構成する導電物
は、前記上面ゲート部を構成する導電物と異なる。
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、を具備し、前記側壁ゲート部を構成する導電物
は、前記上面ゲート部を構成する導電物と異なる。
【００２２】この発明に係る半導体装置の第８態様で
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、前記凸状半導体層の上面上方で、前記ゲート電
極に電気的にコンタクトされる配線とを具備する。
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、前記凸状半導体層の上面上方で、前記ゲート電
極に電気的にコンタクトされる配線とを具備する。
【００２３】この発明に係る半導体装置の第９態様で
は、基板上に設けられた第１凸状半導体層と、前記基板
上に設けられた第２凸状半導体層と、前記第１凸状半導
体層内に設けられた第１ソース領域および第１ドレイン
領域と、前記第２凸状半導体層内に設けられた第２ソー
ス領域および第２ドレイン領域と、前記第１凸状半導体
層の第１側面、及びこの第１側面に相対した前記第２凸
状半導体層の第２側面それぞれの上に、これら第１、第
２凸状半導体層と絶縁された状態で設けられた側壁ゲー
ト部を有し、少なくとも前記第１側面および前記第２側
面を介して前記第１ソース領域と前記第１ドレイン領域
との間の第１チャネル領域および前記第２ソース領域と
前記第２ドレイン領域との間の第２チャネル領域に電界
効果を与えるゲート電極と、前記第１、第２ソース領域
どうし、及び前記第１、第２ドレイン領域どうしの少な
くともいずれかを互いに接続する、少なくとも１つの第
３凸状半導体層とを具備する。
は、基板上に設けられた第１凸状半導体層と、前記基板
上に設けられた第２凸状半導体層と、前記第１凸状半導
体層内に設けられた第１ソース領域および第１ドレイン
領域と、前記第２凸状半導体層内に設けられた第２ソー
ス領域および第２ドレイン領域と、前記第１凸状半導体
層の第１側面、及びこの第１側面に相対した前記第２凸
状半導体層の第２側面それぞれの上に、これら第１、第
２凸状半導体層と絶縁された状態で設けられた側壁ゲー
ト部を有し、少なくとも前記第１側面および前記第２側
面を介して前記第１ソース領域と前記第１ドレイン領域
との間の第１チャネル領域および前記第２ソース領域と
前記第２ドレイン領域との間の第２チャネル領域に電界
効果を与えるゲート電極と、前記第１、第２ソース領域
どうし、及び前記第１、第２ドレイン領域どうしの少な
くともいずれかを互いに接続する、少なくとも１つの第
３凸状半導体層とを具備する。
【００２４】この発明に係る半導体装置の第１０態様で
は、基板上に設けられた第１凸状半導体層と、前記基板
上に設けられた第２凸状半導体層と、前記第１凸状半導
体層内に設けられた第１導電型の第１ソース領域および
第１ドレイン領域と、前記第２凸状半導体層内に設けら
れた第２導電型の第２ソース領域および第２ドレイン領
域と、前記第１凸状半導体層の側面上に、この第１凸状
半導体層と絶縁された状態で設けられた第１側壁ゲート
部を有し、少なくとも前記第１凸状半導体層の側面を介
して前記第１ソース領域および前記第１ドレイン領域間
の第１チャネル領域に電界効果を与える第１ゲート電極
と、前記第２凸状半導体層の側面上に、この第２凸状半
導体層と絶縁された状態で設けられた第２側壁ゲート部
を有し、少なくとも前記第２凸状半導体層の側面を介し
て前記第２ソース領域および前記第２ドレイン領域間の
第２チャネル領域に電界効果を与える第２ゲート電極
と、を具備し、前記第２ソース領域および第２ドレイン
領域の深さは、前記第１ソース領域および第１ドレイン
領域の深さよりも深い。
は、基板上に設けられた第１凸状半導体層と、前記基板
上に設けられた第２凸状半導体層と、前記第１凸状半導
体層内に設けられた第１導電型の第１ソース領域および
第１ドレイン領域と、前記第２凸状半導体層内に設けら
れた第２導電型の第２ソース領域および第２ドレイン領
域と、前記第１凸状半導体層の側面上に、この第１凸状
半導体層と絶縁された状態で設けられた第１側壁ゲート
部を有し、少なくとも前記第１凸状半導体層の側面を介
して前記第１ソース領域および前記第１ドレイン領域間
の第１チャネル領域に電界効果を与える第１ゲート電極
と、前記第２凸状半導体層の側面上に、この第２凸状半
導体層と絶縁された状態で設けられた第２側壁ゲート部
を有し、少なくとも前記第２凸状半導体層の側面を介し
て前記第２ソース領域および前記第２ドレイン領域間の
第２チャネル領域に電界効果を与える第２ゲート電極
と、を具備し、前記第２ソース領域および第２ドレイン
領域の深さは、前記第１ソース領域および第１ドレイン
領域の深さよりも深い。
【００２５】この発明に係る半導体装置の第１１態様で
は、基板上に設けられた第１凸状半導体層と、前記基板
上に設けられた第２凸状半導体層と、前記第１凸状半導
体層内に設けられた第１ソース領域および第１ドレイン
領域と、前記第２凸状半導体層内に互いに離間して設け
られ、前記第１ソース領域および前記第１ドレイン領域
と同じ導電型を持つ第２ソース領域および第２ドレイン
領域と、前記第１凸状半導体層の側面上に、この第１凸
状半導体層と絶縁された状態で設けられた第１側壁ゲー
ト部を有し、少なくとも前記第１凸状半導体層の側面を
介して前記第１ソース領域および前記第１ドレイン領域
間の第１チャネル領域に電界効果を与える第１ゲート電
極と、前記第２凸状半導体層の側面上に、この第２凸状
半導体層と絶縁された状態で設けられた第２側壁ゲート
部を有し、少なくとも前記第２凸状半導体層の側面を介
して前記第２ソース領域および前記第２ドレイン領域間
の第２チャネル領域に電界効果を与える第２ゲート電極
と、を具備し、前記第２ソース領域および第２ドレイン
領域の深さは、前記第１ソース領域および第１ドレイン
領域の深さよりも深い。
は、基板上に設けられた第１凸状半導体層と、前記基板
上に設けられた第２凸状半導体層と、前記第１凸状半導
体層内に設けられた第１ソース領域および第１ドレイン
領域と、前記第２凸状半導体層内に互いに離間して設け
られ、前記第１ソース領域および前記第１ドレイン領域
と同じ導電型を持つ第２ソース領域および第２ドレイン
領域と、前記第１凸状半導体層の側面上に、この第１凸
状半導体層と絶縁された状態で設けられた第１側壁ゲー
ト部を有し、少なくとも前記第１凸状半導体層の側面を
介して前記第１ソース領域および前記第１ドレイン領域
間の第１チャネル領域に電界効果を与える第１ゲート電
極と、前記第２凸状半導体層の側面上に、この第２凸状
半導体層と絶縁された状態で設けられた第２側壁ゲート
部を有し、少なくとも前記第２凸状半導体層の側面を介
して前記第２ソース領域および前記第２ドレイン領域間
の第２チャネル領域に電界効果を与える第２ゲート電極
と、を具備し、前記第２ソース領域および第２ドレイン
領域の深さは、前記第１ソース領域および第１ドレイン
領域の深さよりも深い。
【００２６】この発明に係る半導体装置の第１２態様で
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、前記ゲート電極は少なくと
も第１層、第２層を含んで構成され、前記ゲート電極は
半導体メモリ装置のワード線を構成する。
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、前記ゲート電極は少なくと
も第１層、第２層を含んで構成され、前記ゲート電極は
半導体メモリ装置のワード線を構成する。
【００２７】この発明に係る半導体装置の第１３態様で
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、前記ゲート電極は少なくと
も第１層、第２層を含んで構成され、前記第１層の上面
は平坦であり、前記第２層は、前記第１層の平坦な上面
上に設けられる。
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、前記ゲート電極は少なくと
も第１層、第２層を含んで構成され、前記第１層の上面
は平坦であり、前記第２層は、前記第１層の平坦な上面
上に設けられる。
【００２８】この発明に係る半導体装置の第１４態様で
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、前記ゲート電極は少なくと
も第１層、第２層を含んで構成され、前記第１層の上面
はステップを有し、前記第２層は、前記第１層のステッ
プを有した上面上に設けられ、前記第２層の上面は平坦
である。
は、基板上に設けられた凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、前記ゲート電極は少なくと
も第１層、第２層を含んで構成され、前記第１層の上面
はステップを有し、前記第２層は、前記第１層のステッ
プを有した上面上に設けられ、前記第２層の上面は平坦
である。
【００２９】この発明に係る半導体装置の第１５態様で
は、基板上に設けられ、第１側面、この第１側面に対向
した第２側面、第１、第２側面間に位置する第３側面、
この第３側面に対向した第４側面、および上面を有する
凸状半導体層と、前記凸状半導体層内に設けられ、それ
ぞれ電気的コンタクト部を含むソース領域およびドレイ
ン領域と、前記凸状半導体層の少なくとも第１側面上
に、この凸状半導体層と絶縁された状態で設けられた側
壁ゲート部を有し、少なくとも前記凸状半導体層の第１
側面を介して前記ソース領域と前記ドレイン領域との間
のチャネル領域に電界効果を与えるゲート電極前記ソー
ス領域および前記ドレイン領域間のチャネル領域に電界
効果を与えるゲート電極と、を具備し、前記電気的コン
タクト部は各々、前記凸状半導体層の第１側面の一部、
第２側面の一部、および上面と、第３、第４の側面の一
部いずれか一方とに跨る。
は、基板上に設けられ、第１側面、この第１側面に対向
した第２側面、第１、第２側面間に位置する第３側面、
この第３側面に対向した第４側面、および上面を有する
凸状半導体層と、前記凸状半導体層内に設けられ、それ
ぞれ電気的コンタクト部を含むソース領域およびドレイ
ン領域と、前記凸状半導体層の少なくとも第１側面上
に、この凸状半導体層と絶縁された状態で設けられた側
壁ゲート部を有し、少なくとも前記凸状半導体層の第１
側面を介して前記ソース領域と前記ドレイン領域との間
のチャネル領域に電界効果を与えるゲート電極前記ソー
ス領域および前記ドレイン領域間のチャネル領域に電界
効果を与えるゲート電極と、を具備し、前記電気的コン
タクト部は各々、前記凸状半導体層の第１側面の一部、
第２側面の一部、および上面と、第３、第４の側面の一
部いずれか一方とに跨る。
【００３０】この発明に係る半導体装置の第１６態様で
は、基板上に形成された凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、を具備し、前記側壁ゲート部のゲート長は、前
記上面ゲート部のゲート長よりも短い。
は、基板上に形成された凸状半導体層と、前記凸状半導
体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、を具備し、前記側壁ゲート部のゲート長は、前
記上面ゲート部のゲート長よりも短い。
【００３１】この発明に係る半導体装置の製造方法の第
１態様では、半導体基板をエッチングし、この半導体基
板に凸状半導体層を形成する工程と、少なくとも前記凸
状半導体層の側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、少なくとも前記凸状半導体層の
側面に沿った部分を持つゲート電極を形成する工程と、
前記ゲート電極の側面上、及び前記凸状半導体層の側面
上に側壁絶縁膜を形成する工程と、少なくとも前記ゲー
ト電極および前記側壁絶縁膜をマスクに用いて前記凸状
半導体層内に不純物を導入し、前記凸状半導体層内にソ
ース領域およびドレイン領域を形成する工程とを具備す
る。
１態様では、半導体基板をエッチングし、この半導体基
板に凸状半導体層を形成する工程と、少なくとも前記凸
状半導体層の側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、少なくとも前記凸状半導体層の
側面に沿った部分を持つゲート電極を形成する工程と、
前記ゲート電極の側面上、及び前記凸状半導体層の側面
上に側壁絶縁膜を形成する工程と、少なくとも前記ゲー
ト電極および前記側壁絶縁膜をマスクに用いて前記凸状
半導体層内に不純物を導入し、前記凸状半導体層内にソ
ース領域およびドレイン領域を形成する工程とを具備す
る。
【００３２】この発明に係る半導体装置の製造方法の第
２態様では、半導体基板上に、開孔を有する絶縁膜を形
成する工程と、前記開孔から露出した半導体基板上に、
凸状半導体層を形成する工程と、少なくとも前記凸状半
導体層の側面上にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上に、少なくとも前記凸状半導体層の側面
に沿った部分を持つゲート電極を形成する工程と、少な
くとも前記ゲート電極をマスクに用いて前記凸状半導体
層内に不純物を導入し、前記凸状半導体層内にソース領
域およびドレイン領域を形成する工程とを具備する。
２態様では、半導体基板上に、開孔を有する絶縁膜を形
成する工程と、前記開孔から露出した半導体基板上に、
凸状半導体層を形成する工程と、少なくとも前記凸状半
導体層の側面上にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上に、少なくとも前記凸状半導体層の側面
に沿った部分を持つゲート電極を形成する工程と、少な
くとも前記ゲート電極をマスクに用いて前記凸状半導体
層内に不純物を導入し、前記凸状半導体層内にソース領
域およびドレイン領域を形成する工程とを具備する。
【００３３】この発明に係る半導体装置の製造方法の第
３態様では、基板上に、凸状半導体層を形成する工程
と、前記凸状半導体層の周囲を絶縁物で埋め込む工程
と、前記絶縁物に、側壁ゲート部を形成するための溝を
形成する工程と、少なくとも前記溝から露呈した前記凸
状半導体層の側面上にゲート絶縁膜を形成する工程と、
前記溝内に形成された側壁ゲート部を有するゲート電極
を形成する工程と、少なくとも前記ゲート電極をマスク
に用いて前記凸状半導体層内に不純物を導入し、前記凸
状半導体層内にソース領域およびドレイン領域を形成す
る工程とを具備する。
３態様では、基板上に、凸状半導体層を形成する工程
と、前記凸状半導体層の周囲を絶縁物で埋め込む工程
と、前記絶縁物に、側壁ゲート部を形成するための溝を
形成する工程と、少なくとも前記溝から露呈した前記凸
状半導体層の側面上にゲート絶縁膜を形成する工程と、
前記溝内に形成された側壁ゲート部を有するゲート電極
を形成する工程と、少なくとも前記ゲート電極をマスク
に用いて前記凸状半導体層内に不純物を導入し、前記凸
状半導体層内にソース領域およびドレイン領域を形成す
る工程とを具備する。
【００３４】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００３５】（第１実施形態）図１はこの発明の第１実
施形態に係るＭＯＳＦＥＴを示す斜視図、図２Ａはその
平面図、図２Ｂは図２Ａ中の２Ｂ−２Ｂ線に沿う断面
図、図２Ｃは図２Ａ中の２Ｃ−２Ｃ線に沿う断面図、図
２Ｄは図２Ａ中の２Ｄ−２Ｄ線に沿う断面図である。な
お、図１、図２Ｂ〜図２Ｄでは、図２Ａに示す層間絶縁
膜、コンタクトおよび配線をそれぞれ省略している。
施形態に係るＭＯＳＦＥＴを示す斜視図、図２Ａはその
平面図、図２Ｂは図２Ａ中の２Ｂ−２Ｂ線に沿う断面
図、図２Ｃは図２Ａ中の２Ｃ−２Ｃ線に沿う断面図、図
２Ｄは図２Ａ中の２Ｄ−２Ｄ線に沿う断面図である。な
お、図１、図２Ｂ〜図２Ｄでは、図２Ａに示す層間絶縁
膜、コンタクトおよび配線をそれぞれ省略している。
【００３６】図１、図２Ａ〜図２Ｄに示すように、Ｐ型
Ｓｉ（シリコン）基板１０のトランジスタ形成領域には
Ｐ型ウェル１１が形成されている。Ｐ型Ｓｉ基板１０
は、例えば５×１０15ｃｍ-3程度の不純物濃度を持ち、
その主面の面方位は（１００）である。Ｐ型ウェル１１
中のトランジスタ・チャネル形成領域には、例えば５×
１０17ｃｍ-3程度の不純物濃度を持つＰ型高濃度不純物
層（以下パンチスルー・ストッパー層）１２が形成され
ている。このパンチスルー・ストッパー層１２は必要に
応じて形成されるものであり、省略することも可能であ
る。
Ｓｉ（シリコン）基板１０のトランジスタ形成領域には
Ｐ型ウェル１１が形成されている。Ｐ型Ｓｉ基板１０
は、例えば５×１０15ｃｍ-3程度の不純物濃度を持ち、
その主面の面方位は（１００）である。Ｐ型ウェル１１
中のトランジスタ・チャネル形成領域には、例えば５×
１０17ｃｍ-3程度の不純物濃度を持つＰ型高濃度不純物
層（以下パンチスルー・ストッパー層）１２が形成され
ている。このパンチスルー・ストッパー層１２は必要に
応じて形成されるものであり、省略することも可能であ
る。
【００３７】Ｓｉ基板１０上には、凸状薄膜Ｓｉ（シリ
コン）層１３が形成されている（以下、フェンス１３と
呼ぶ）。フェンス１３の一設計例は、高さ約２５０ｎ
ｍ、幅約７０ｎｍ、長さ約４４０ｎｍである。本例のフ
ェンス１３の下部領域には、例えばＰ型ウェル１１の上
部、およびパンチスルー・ストッパー層１２がそれぞれ
含まれている。そして、この下部領域の周辺には、素子
分離用の素子分離絶縁膜（シリコン酸化膜）１４が形成
されている。
コン）層１３が形成されている（以下、フェンス１３と
呼ぶ）。フェンス１３の一設計例は、高さ約２５０ｎ
ｍ、幅約７０ｎｍ、長さ約４４０ｎｍである。本例のフ
ェンス１３の下部領域には、例えばＰ型ウェル１１の上
部、およびパンチスルー・ストッパー層１２がそれぞれ
含まれている。そして、この下部領域の周辺には、素子
分離用の素子分離絶縁膜（シリコン酸化膜）１４が形成
されている。
【００３８】フェンス１３内のパンチスルー・ストッパ
ー層１２上には、チャネル不純物層（チャネル領域）１
５が形成されている。チャネル不純物層１５には、ＭＯ
ＳＦＥＴのしきい値電圧が所望の値になるように、不純
物がドープされている。
ー層１２上には、チャネル不純物層（チャネル領域）１
５が形成されている。チャネル不純物層１５には、ＭＯ
ＳＦＥＴのしきい値電圧が所望の値になるように、不純
物がドープされている。
【００３９】フェンス１３の長辺方向（長さ方向）に
は、ゲート電極１６を挟んでソース／ドレイン領域１７
が形成されている。ゲート電極１６は、フェンス１３の
両側面にゲート絶縁膜１８を介して、フェンス１３の段
差を乗り越えるように形成されている。チャネル幅（Ｗ
ｇ）は、フェンス１３の短辺方向の幅で決まる。また、
ゲート長（Ｌｇ）は、ゲート電極１６の長さによって主
に決まる。但し、実効チャネル長は、ゲート電極１６の
フェンス１３の側面におけるソース／ドレイン領域１７
の距離によって決まるものである。
は、ゲート電極１６を挟んでソース／ドレイン領域１７
が形成されている。ゲート電極１６は、フェンス１３の
両側面にゲート絶縁膜１８を介して、フェンス１３の段
差を乗り越えるように形成されている。チャネル幅（Ｗ
ｇ）は、フェンス１３の短辺方向の幅で決まる。また、
ゲート長（Ｌｇ）は、ゲート電極１６の長さによって主
に決まる。但し、実効チャネル長は、ゲート電極１６の
フェンス１３の側面におけるソース／ドレイン領域１７
の距離によって決まるものである。
【００４０】さらにゲート電極１６は、素子分離絶縁膜
１４上と、フェンス１３の両側面と上面とに形成されて
おり、これら側面および上面において、ソース／ドレイ
ン領域１７の一部、チャネル領域１５、およびパンチス
ルー・ストッパー層１２の一部を覆うように形成されて
いる。
１４上と、フェンス１３の両側面と上面とに形成されて
おり、これら側面および上面において、ソース／ドレイ
ン領域１７の一部、チャネル領域１５、およびパンチス
ルー・ストッパー層１２の一部を覆うように形成されて
いる。
【００４１】次に、第１実施形態に係るＭＯＳＦＥＴの
製造方法の一例を、図３から図１１の工程断面図を用い
て説明する。なお、図３Ａ〜図１１Ａに示す断面は図２
Ｂに示す断面に対応し、図３Ｂ〜図１１Ｂに示す断面は
図２Ｃに示す断面に対応している。
製造方法の一例を、図３から図１１の工程断面図を用い
て説明する。なお、図３Ａ〜図１１Ａに示す断面は図２
Ｂに示す断面に対応し、図３Ｂ〜図１１Ｂに示す断面は
図２Ｃに示す断面に対応している。
【００４２】まず、図３Ａ、図３Ｂに示すように、Ｐ型
Ｓｉ基板１０を用意する。このＰ型Ｓｉ基板１０は、例
えば５×１０15ｃｍ-3程度の不純物濃度を持ち、その主
面の面方位は、例えば（１００）である。
Ｓｉ基板１０を用意する。このＰ型Ｓｉ基板１０は、例
えば５×１０15ｃｍ-3程度の不純物濃度を持ち、その主
面の面方位は、例えば（１００）である。
【００４３】Ｐ型Ｓｉ基板１０にＮチャネル型ＭＯＳＦ
ＥＴ（以下ＮＭＯＳ）を形成する場合、例えばボロンイ
オン（Ｂ+）を、加速電圧２６０ＫｅＶ、ドーズ量２×
１０1 3ｃｍ-2程度の条件により、Ｐ型Ｓｉ基板１０のト
ランジスタ・チャネル形成領域にイオン注入する。これ
により、例えば４×１０17ｃｍ-3程度のピーク濃度を持
つＰ型ウェル１１が、Ｐ型Ｓｉ基板１０内に形成され
る。
ＥＴ（以下ＮＭＯＳ）を形成する場合、例えばボロンイ
オン（Ｂ+）を、加速電圧２６０ＫｅＶ、ドーズ量２×
１０1 3ｃｍ-2程度の条件により、Ｐ型Ｓｉ基板１０のト
ランジスタ・チャネル形成領域にイオン注入する。これ
により、例えば４×１０17ｃｍ-3程度のピーク濃度を持
つＰ型ウェル１１が、Ｐ型Ｓｉ基板１０内に形成され
る。
【００４４】また、Ｐ型Ｓｉ基板１０にＰチャネル型Ｍ
ＯＳＦＥＴ（以下ＰＭＯＳ）を形成する場合には、Ｎ型
ウェル（図示せず）を、Ｐ型Ｓｉ基板１０のトランジス
タ・チャネル形成領域に形成する。
ＯＳＦＥＴ（以下ＰＭＯＳ）を形成する場合には、Ｎ型
ウェル（図示せず）を、Ｐ型Ｓｉ基板１０のトランジス
タ・チャネル形成領域に形成する。
【００４５】次に、レジスト膜（図示せず）をマスクに
用いて、例えばボロンイオン（Ｂ+）を、Ｐ型ウェル１
１内にイオン注入する。これにより、例えば２×１０18
ｃｍ -3程度のピーク濃度を持つ高濃度不純物層１２が、
Ｐ型ウェル１１内に形成される。高濃度不純物層１２
は、パンチスルー・ストッパー層として機能する。
用いて、例えばボロンイオン（Ｂ+）を、Ｐ型ウェル１
１内にイオン注入する。これにより、例えば２×１０18
ｃｍ -3程度のピーク濃度を持つ高濃度不純物層１２が、
Ｐ型ウェル１１内に形成される。高濃度不純物層１２
は、パンチスルー・ストッパー層として機能する。
【００４６】なお、これらのイオン注入工程時、Ｐ型Ｓ
ｉ基板１０の表面に、例えば８ｎｍ程度の膜厚を持つ酸
化膜（図示せず）を形成しておくことが好ましい。酸化
膜を形成しておくことにより、上記レジスト膜（図示せ
ず）からのＰ型Ｓｉ基板１０への汚染、例えばメタル汚
染を防止することができる。
ｉ基板１０の表面に、例えば８ｎｍ程度の膜厚を持つ酸
化膜（図示せず）を形成しておくことが好ましい。酸化
膜を形成しておくことにより、上記レジスト膜（図示せ
ず）からのＰ型Ｓｉ基板１０への汚染、例えばメタル汚
染を防止することができる。
【００４７】また、注入されたイオンの活性化には、例
えば９００℃、窒素（Ｎ2）雰囲気中で５分程度のＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用
いる。これにより、急峻なプロファイルを持つＰ型高濃
度不純物層１２を形成することができる。
えば９００℃、窒素（Ｎ2）雰囲気中で５分程度のＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用
いる。これにより、急峻なプロファイルを持つＰ型高濃
度不純物層１２を形成することができる。
【００４８】次に、別のレジスト膜（図示せず）をマス
クに用いて、所望の導電型の不純物イオンを、Ｐ型Ｓｉ
基板１０のトランジスタ・チャネル形成領域を含む領域
に注入する。これにより、チャネル不純物層１５が、ト
ランジスタ・チャネル形成領域に形成される。このと
き、チャネル不純物層１５は、不純物イオンを、トラン
ジスタ・チャネル形成領域にのみ選択的にイオン注入す
ることで形成しても良い。形成されるＭＯＳＦＥＴがＮ
ＭＯＳで、このＮＭＯＳのしきい値電圧（Ｖｔｈ）を、
例えば０．７Ｖ程度に設定したいとき、例えばボロンイ
オン（Ｂ+）を、加速電圧２０ＫｅＶ、５×１０12ｃｍ
-2程度の条件により、トランジスタ・チャネル形成領域
にイオン注入する。このイオン注入は、酸化膜（図示せ
ず）を通して行なう。これにより、Ｐ型チャネル不純物
層１５が、トランジスタ・チャネル形成領域に形成され
る。また、Ｐ型チャネル不純物層１５は、チャネルとな
る領域において、選択的に均一なプロファイルとなるよ
うに形成される。このＰ型チャネル不純物層１５の活性
化には、例えばＲＴＡが用いられても良い。ＲＴＡの条
件の一例は、温度７５０℃で１０秒程度である。
クに用いて、所望の導電型の不純物イオンを、Ｐ型Ｓｉ
基板１０のトランジスタ・チャネル形成領域を含む領域
に注入する。これにより、チャネル不純物層１５が、ト
ランジスタ・チャネル形成領域に形成される。このと
き、チャネル不純物層１５は、不純物イオンを、トラン
ジスタ・チャネル形成領域にのみ選択的にイオン注入す
ることで形成しても良い。形成されるＭＯＳＦＥＴがＮ
ＭＯＳで、このＮＭＯＳのしきい値電圧（Ｖｔｈ）を、
例えば０．７Ｖ程度に設定したいとき、例えばボロンイ
オン（Ｂ+）を、加速電圧２０ＫｅＶ、５×１０12ｃｍ
-2程度の条件により、トランジスタ・チャネル形成領域
にイオン注入する。このイオン注入は、酸化膜（図示せ
ず）を通して行なう。これにより、Ｐ型チャネル不純物
層１５が、トランジスタ・チャネル形成領域に形成され
る。また、Ｐ型チャネル不純物層１５は、チャネルとな
る領域において、選択的に均一なプロファイルとなるよ
うに形成される。このＰ型チャネル不純物層１５の活性
化には、例えばＲＴＡが用いられても良い。ＲＴＡの条
件の一例は、温度７５０℃で１０秒程度である。
【００４９】次に、上記酸化膜（図示せず）を除去した
後、再度、Ｐ型Ｓｉ基板１０の表面上に、５ｎｍ程度の
膜厚を持つＳｉＯ2層２０、２０ｎｍ程度の膜厚を持つ
マスク層（ＳｉＮ）２１、及び２０ｎｍ程度の膜厚を持
つマスク層（ＳｉＯ2）２２を順次形成する。この後、
リソグラフィとＲＩＥとを用いて、ＳｉＯ2層２０、マ
スク層２１、及びマスク層２２を、所望の形状、例えば
ＭＯＳＦＥＴのアクティブエリアとなる形状に加工す
る。
後、再度、Ｐ型Ｓｉ基板１０の表面上に、５ｎｍ程度の
膜厚を持つＳｉＯ2層２０、２０ｎｍ程度の膜厚を持つ
マスク層（ＳｉＮ）２１、及び２０ｎｍ程度の膜厚を持
つマスク層（ＳｉＯ2）２２を順次形成する。この後、
リソグラフィとＲＩＥとを用いて、ＳｉＯ2層２０、マ
スク層２１、及びマスク層２２を、所望の形状、例えば
ＭＯＳＦＥＴのアクティブエリアとなる形状に加工す
る。
【００５０】次に、図４Ａ、図４Ｂに示すように、図３
Ａ、図３Ｂに示す構造を、例えばＲＩＥを用いて、Ｓｉ
基板１０を、マスク層２２をエッチングのマスクにしな
がら、Ｐ型ウェル１１の途中に達するまでエッチングす
る。これにより、Ｓｉ基板１０内に、例えば深さ２５０
ｎｍ程度の溝と、フェンス１３とが同時に形成される。
フェンス１３は、ＭＯＳＦＥＴのソース、ドレイン、チ
ャネルがそれぞれ形成される領域である。フェンス１３
の高さの一例は、例えば溝の深さと同じ、２５０ｎｍ程
度である。
Ａ、図３Ｂに示す構造を、例えばＲＩＥを用いて、Ｓｉ
基板１０を、マスク層２２をエッチングのマスクにしな
がら、Ｐ型ウェル１１の途中に達するまでエッチングす
る。これにより、Ｓｉ基板１０内に、例えば深さ２５０
ｎｍ程度の溝と、フェンス１３とが同時に形成される。
フェンス１３は、ＭＯＳＦＥＴのソース、ドレイン、チ
ャネルがそれぞれ形成される領域である。フェンス１３
の高さの一例は、例えば溝の深さと同じ、２５０ｎｍ程
度である。
【００５１】次に、フェンス１３の側面や溝の底を、ア
ッシング及びウェット処理等を用いてクリーニングする
とともに、Ｓｉ基板１０のうち、ＲＩＥによってダメー
ジを受けた部分を除去する。これにより、フェンス１３
の側面や溝の底に、ダメージの少ないＳｉ表面が露出す
る。次に、フェンス１３の側面や溝の底に、７ｎｍ程度
の膜厚を持つ酸化膜（図示せず）を形成する。この酸化
膜を形成する目的の一つは、界面特性を良好にすること
である。さらに、この酸化膜は、酸素ラジカルを用いた
ラジカル酸化法により形成することが望ましい。ラジカ
ル酸化法は、低温、例えば７００℃程度で、良質の酸化
膜を形成できるからである。
ッシング及びウェット処理等を用いてクリーニングする
とともに、Ｓｉ基板１０のうち、ＲＩＥによってダメー
ジを受けた部分を除去する。これにより、フェンス１３
の側面や溝の底に、ダメージの少ないＳｉ表面が露出す
る。次に、フェンス１３の側面や溝の底に、７ｎｍ程度
の膜厚を持つ酸化膜（図示せず）を形成する。この酸化
膜を形成する目的の一つは、界面特性を良好にすること
である。さらに、この酸化膜は、酸素ラジカルを用いた
ラジカル酸化法により形成することが望ましい。ラジカ
ル酸化法は、低温、例えば７００℃程度で、良質の酸化
膜を形成できるからである。
【００５２】次に、図５Ａ、図５Ｂに示すように、上記
酸化膜（図示せず）が形成された溝内を絶縁物２３で充
填する。これにより、溝は、絶縁物２３で埋め込まれ、
いわゆるシャロートレンチ素子分離（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が、Ｓｉ基板１０
内に形成される。絶縁物２３の一例はＳｉＯ2である。
また、ＳｉＯ2の好ましい一例は、ＴＥＯＳを反応ガス
に用いて形成したＴＥＯＳ-ＳｉＯ2である。
酸化膜（図示せず）が形成された溝内を絶縁物２３で充
填する。これにより、溝は、絶縁物２３で埋め込まれ、
いわゆるシャロートレンチ素子分離（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が、Ｓｉ基板１０
内に形成される。絶縁物２３の一例はＳｉＯ2である。
また、ＳｉＯ2の好ましい一例は、ＴＥＯＳを反応ガス
に用いて形成したＴＥＯＳ-ＳｉＯ2である。
【００５３】ＳＴＩの具体的な製造方法の一例を下記す
る。
る。
【００５４】まず、図４Ａ、図４Ｂに示した構造上に、
反応ガスをＴＥＯＳ、成膜温度を約６５０℃としたＣＶ
Ｄ法を用いて、ＴＥＯＳ-ＳｉＯ2を５００ｎｍ程度堆積
する。これにより、ＴＥＯＳ-ＳｉＯ2層（絶縁物）２３
を形成する。次に、ＴＥＯＳ-ＳｉＯ2層２３を、例えば
温度７００℃程度のラジカル酸化雰囲気でデンシファイ
する。この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、ＴＥＯ
Ｓ-ＳｉＯ2層２３の表面を平坦化する。このとき、マス
ク層（ＳｉＮ）２１のＣＭＰレートと、ＴＥＯＳ-Ｓｉ
Ｏ2層２３のＣＭＰレートとの差により、ＴＥＯＳ-Ｓｉ
Ｏ2層２３は、溝内に平坦に埋め込まれる。
反応ガスをＴＥＯＳ、成膜温度を約６５０℃としたＣＶ
Ｄ法を用いて、ＴＥＯＳ-ＳｉＯ2を５００ｎｍ程度堆積
する。これにより、ＴＥＯＳ-ＳｉＯ2層（絶縁物）２３
を形成する。次に、ＴＥＯＳ-ＳｉＯ2層２３を、例えば
温度７００℃程度のラジカル酸化雰囲気でデンシファイ
する。この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、ＴＥＯ
Ｓ-ＳｉＯ2層２３の表面を平坦化する。このとき、マス
ク層（ＳｉＮ）２１のＣＭＰレートと、ＴＥＯＳ-Ｓｉ
Ｏ2層２３のＣＭＰレートとの差により、ＴＥＯＳ-Ｓｉ
Ｏ2層２３は、溝内に平坦に埋め込まれる。
【００５５】また、絶縁物２３の好ましい例としては、
上記ＴＥＯＳ-ＳｉＯ2の他、ＴＥＯＳ-Ｏ3ＣＶＤ法を用
いて形成したＴＥＯＳ-Ｏ3-ＳｉＯ2や、ＨＤＰ（Ｈｉｇ
ｈＤｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ法を用いて形
成したＨＤＰ-ＳｉＯ2等を挙げることができる。
上記ＴＥＯＳ-ＳｉＯ2の他、ＴＥＯＳ-Ｏ3ＣＶＤ法を用
いて形成したＴＥＯＳ-Ｏ3-ＳｉＯ2や、ＨＤＰ（Ｈｉｇ
ｈＤｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ法を用いて形
成したＨＤＰ-ＳｉＯ2等を挙げることができる。
【００５６】次に、図６Ａ、図６Ｂに示すように、例え
ばＲＩＥ法を用いて、ＴＥＯＳ-ＳｉＯ2層２３をエッチ
バックする。これにより、溝の底部に、例えば１００ｎ
ｍ程度の膜厚を持つ素子分離用の素子分離絶縁膜１４が
形成される。
ばＲＩＥ法を用いて、ＴＥＯＳ-ＳｉＯ2層２３をエッチ
バックする。これにより、溝の底部に、例えば１００ｎ
ｍ程度の膜厚を持つ素子分離用の素子分離絶縁膜１４が
形成される。
【００５７】次に、図７Ａ、図７Ｂに示すように、マス
ク層（ＳｉＮ）２１を、例えばホット燐酸等を用いて除
去する。次いで、フェンス１３の側面上に形成されてい
る酸化膜（図示せず）及びフェンス１３の側面上に形成
されているＳｉＯ2層２０を、フッ酸系の溶液を用いて
除去する。これにより、フェンス１３の側面、およびそ
の上面からＳｉを露出させる。次いで、露出したＳｉの
表面上に、ゲート絶縁膜１８を形成する。ゲート絶縁膜
１８の好ましい形成例は、露出したＳｉの表面を、例え
ば７００℃程度のラジカル酸化法を用いて、約２．５ｎ
ｍ程度酸化することである。
ク層（ＳｉＮ）２１を、例えばホット燐酸等を用いて除
去する。次いで、フェンス１３の側面上に形成されてい
る酸化膜（図示せず）及びフェンス１３の側面上に形成
されているＳｉＯ2層２０を、フッ酸系の溶液を用いて
除去する。これにより、フェンス１３の側面、およびそ
の上面からＳｉを露出させる。次いで、露出したＳｉの
表面上に、ゲート絶縁膜１８を形成する。ゲート絶縁膜
１８の好ましい形成例は、露出したＳｉの表面を、例え
ば７００℃程度のラジカル酸化法を用いて、約２．５ｎ
ｍ程度酸化することである。
【００５８】ラジカル酸化法は、フェンス１３の面方位
に依存し難い。このため、凸凹が少ないゲート絶縁膜１
８を実現できる。凸凹が少ないゲート絶縁膜１８を持つ
ＭＯＳＦＥＴは、例えばチャネル界面散乱によるチャネ
ル・モビリィティの低下が少なく、性能が良い。
に依存し難い。このため、凸凹が少ないゲート絶縁膜１
８を実現できる。凸凹が少ないゲート絶縁膜１８を持つ
ＭＯＳＦＥＴは、例えばチャネル界面散乱によるチャネ
ル・モビリィティの低下が少なく、性能が良い。
【００５９】さらに、ラジカル酸化法には、ある温度で
は、ある一定の膜厚のＳｉＯ2膜しか形成できない、と
いう特徴がある。このため、ゲート絶縁膜１８のウェー
ハ面内での膜厚バラツキ、及びゲート絶縁膜１８のチッ
プ間でのバラツキをそれぞれ小さくできる、という利点
がある。
は、ある一定の膜厚のＳｉＯ2膜しか形成できない、と
いう特徴がある。このため、ゲート絶縁膜１８のウェー
ハ面内での膜厚バラツキ、及びゲート絶縁膜１８のチッ
プ間でのバラツキをそれぞれ小さくできる、という利点
がある。
【００６０】もちろん、ゲート絶縁膜１８には、ラジカ
ル酸化法を用いて形成したＳｉＯ2膜ばかりでなく、Ｓ
ｉＯＮ膜、いわゆるオキシナイトライド膜を用いても良
い。オキシナイトライド膜は、例えば熱酸化法を用いて
通常の熱酸化膜を形成し、さらにその表面を、窒素を含
むガスで窒化することで形成することができる。
ル酸化法を用いて形成したＳｉＯ2膜ばかりでなく、Ｓ
ｉＯＮ膜、いわゆるオキシナイトライド膜を用いても良
い。オキシナイトライド膜は、例えば熱酸化法を用いて
通常の熱酸化膜を形成し、さらにその表面を、窒素を含
むガスで窒化することで形成することができる。
【００６１】さらに、ゲート絶縁膜１８には、ＳｉＯ2
膜、ＳｉＯＮ膜に限らず、いわゆる高誘電体絶縁膜（ｈ
ｉｇｈ-Κ膜）を用いても良い。ゲート絶縁膜１８に、
ｈｉｇｈ-Κ膜を用いたＭＯＳＦＥＴの一例は、図２４
に示されている。
膜、ＳｉＯＮ膜に限らず、いわゆる高誘電体絶縁膜（ｈ
ｉｇｈ-Κ膜）を用いても良い。ゲート絶縁膜１８に、
ｈｉｇｈ-Κ膜を用いたＭＯＳＦＥＴの一例は、図２４
に示されている。
【００６２】ｈｉｇｈ-Κ膜の例としては、Ｔａ2Ｏ5膜
（いわゆるタンタルオキサイド）、Ａｌ2Ｏ3膜、Ｌａ2
Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2膜等を挙げることができ
る。
（いわゆるタンタルオキサイド）、Ａｌ2Ｏ3膜、Ｌａ2
Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2膜等を挙げることができ
る。
【００６３】特にＴａ2Ｏ5膜の比誘電率εｒは約２０〜
２７程度あり、ＳｉＯ2膜の比誘電率εｒ＝３．９に比
べて大きい。このため、Ｔａ2Ｏ5膜は、ＳｉＯ2膜に膜
厚を換算したときの酸化膜換算膜厚（ｅｑｕｉｖａｌｅ
ｎｔ ｆｉｌｍ ｔｈｉｃｋｎｅｓｓ）を、２ｎｍ以下
にできる可能性がある膜である。
２７程度あり、ＳｉＯ2膜の比誘電率εｒ＝３．９に比
べて大きい。このため、Ｔａ2Ｏ5膜は、ＳｉＯ2膜に膜
厚を換算したときの酸化膜換算膜厚（ｅｑｕｉｖａｌｅ
ｎｔ ｆｉｌｍ ｔｈｉｃｋｎｅｓｓ）を、２ｎｍ以下
にできる可能性がある膜である。
【００６４】また、ゲート絶縁膜１８にＴａ2Ｏ5膜を用
いる場合には、例えば１ｎｍ程度のＳｉ酸化膜系の膜を
Ｓｉ界面に形成してから、その上にＴａ2Ｏ5膜を形成す
る、いわゆる積層ゲート絶縁膜構造としても良い。この
ような積層ゲート絶縁膜構造によれば、ゲート絶縁膜と
Ｓｉ界面との界面準位密度を減らすことができる。
いる場合には、例えば１ｎｍ程度のＳｉ酸化膜系の膜を
Ｓｉ界面に形成してから、その上にＴａ2Ｏ5膜を形成す
る、いわゆる積層ゲート絶縁膜構造としても良い。この
ような積層ゲート絶縁膜構造によれば、ゲート絶縁膜と
Ｓｉ界面との界面準位密度を減らすことができる。
【００６５】次に、図８Ａ、図８Ｂに示すように、図７
Ａ、図７Ｂに示す構造上に、例えばＮ型不純物がドープ
された多結晶Ｓｉを、例えば１００ｎｍ程度に堆積し、
ドープト多結晶Ｓｉ膜を形成する。ドープト多結晶Ｓｉ
膜は、後にゲート電極１６となる。次いで、ドープト多
結晶Ｓｉ膜上に、例えばＳｉＮ膜を１００ｎｍ程度に堆
積する。このＳｉＮ膜は、後にゲートキャップ絶縁膜２
４となる。次いで、レジスト膜（図示せず）をマスクに
用いて、まず、ゲートキャップ絶縁膜（ＳｉＮ）２４を
エッチングし、次いで、ゲートキャップ絶縁膜（Ｓｉ
Ｎ）２４をマスクに用いて、ドープト多結晶Ｓｉ膜をエ
ッチングする。これにより、ゲート電極１６が形成され
る。このとき、ゲート電極１６は、フェンス１３を跨い
で加工される。このため、ドープト多結晶Ｓｉ膜は、こ
のドープト多結晶Ｓｉ膜のエッチングレートと、ゲート
絶縁膜１８とのエッチングレートとの比（選択比）を充
分にとれる条件、例えば４００程度あるような条件を用
いて、エッチングすることが重要である。このような条
件を用いることで、フェンス１３にエッチングによるダ
メージが加わることを防止できる。
Ａ、図７Ｂに示す構造上に、例えばＮ型不純物がドープ
された多結晶Ｓｉを、例えば１００ｎｍ程度に堆積し、
ドープト多結晶Ｓｉ膜を形成する。ドープト多結晶Ｓｉ
膜は、後にゲート電極１６となる。次いで、ドープト多
結晶Ｓｉ膜上に、例えばＳｉＮ膜を１００ｎｍ程度に堆
積する。このＳｉＮ膜は、後にゲートキャップ絶縁膜２
４となる。次いで、レジスト膜（図示せず）をマスクに
用いて、まず、ゲートキャップ絶縁膜（ＳｉＮ）２４を
エッチングし、次いで、ゲートキャップ絶縁膜（Ｓｉ
Ｎ）２４をマスクに用いて、ドープト多結晶Ｓｉ膜をエ
ッチングする。これにより、ゲート電極１６が形成され
る。このとき、ゲート電極１６は、フェンス１３を跨い
で加工される。このため、ドープト多結晶Ｓｉ膜は、こ
のドープト多結晶Ｓｉ膜のエッチングレートと、ゲート
絶縁膜１８とのエッチングレートとの比（選択比）を充
分にとれる条件、例えば４００程度あるような条件を用
いて、エッチングすることが重要である。このような条
件を用いることで、フェンス１３にエッチングによるダ
メージが加わることを防止できる。
【００６６】また、ゲート電極１６には、ドープト多結
晶Ｓｉ膜に限らず、メタル膜、あるいはメタル膜とメタ
ル膜との積層ゲート構造、あるいは多結晶Ｓｉ膜とメタ
ル膜との積層ゲート構造（いわゆるポリメタル構造）、
あるいは多結晶Ｓｉ膜とシリサイド膜との積層ゲート構
造（いわゆるポリサイド構造）を用いることが可能であ
る。メタル構造、メタル膜とメタル膜との積層ゲート構
造、ポリメタル構造、及びポリサイド構造を用いたゲー
ト電極１６によれば、ドープト多結晶Ｓｉ膜のみを用い
たゲート電極に比べて、ゲート電極１６の抵抗を低下さ
せることができる。
晶Ｓｉ膜に限らず、メタル膜、あるいはメタル膜とメタ
ル膜との積層ゲート構造、あるいは多結晶Ｓｉ膜とメタ
ル膜との積層ゲート構造（いわゆるポリメタル構造）、
あるいは多結晶Ｓｉ膜とシリサイド膜との積層ゲート構
造（いわゆるポリサイド構造）を用いることが可能であ
る。メタル構造、メタル膜とメタル膜との積層ゲート構
造、ポリメタル構造、及びポリサイド構造を用いたゲー
ト電極１６によれば、ドープト多結晶Ｓｉ膜のみを用い
たゲート電極に比べて、ゲート電極１６の抵抗を低下さ
せることができる。
【００６７】メタル膜の例としては、ＴｉＮ膜、Ｗ膜、
ＷＮ膜、Ｒｕ膜、Ｉｒ膜、Ａｌ膜等を挙げることができ
る。
ＷＮ膜、Ｒｕ膜、Ｉｒ膜、Ａｌ膜等を挙げることができ
る。
【００６８】シリサイド膜の例としては、ＣｏＳｉ
2膜、ＴｉＳｉ2膜等を挙げるがことができる。
2膜、ＴｉＳｉ2膜等を挙げるがことができる。
【００６９】また、ゲート電極１６を、例えばＴｉＮ膜
を用いて構成したときには、ＴｉＮ膜の配向性等を調整
することで、ゲート電極１６の仕事関数を変化させるこ
とができる、という特徴がある。このため、ＭＯＳＦＥ
Ｔのしきい値電圧を、ゲート電極１６の仕事関数の変化
させることで、調整することも可能になる。
を用いて構成したときには、ＴｉＮ膜の配向性等を調整
することで、ゲート電極１６の仕事関数を変化させるこ
とができる、という特徴がある。このため、ＭＯＳＦＥ
Ｔのしきい値電圧を、ゲート電極１６の仕事関数の変化
させることで、調整することも可能になる。
【００７０】また、ゲート電極１６の長さ（いわゆるゲ
ート長）は、例えば７０ｎｍ程度とする。この発明で
は、詳しくは後述するがＰＭＯＳＦＥＴのショートチャ
ネル効果を抑制できるので、ＮＭＯＳ、ＰＭＯＳの双方
とも、同じチャネル長を用いるように設計しても良い。
ート長）は、例えば７０ｎｍ程度とする。この発明で
は、詳しくは後述するがＰＭＯＳＦＥＴのショートチャ
ネル効果を抑制できるので、ＮＭＯＳ、ＰＭＯＳの双方
とも、同じチャネル長を用いるように設計しても良い。
【００７１】次に、図８Ａ、図８Ｂに示す構造上に、Ｃ
ＶＤ法を用いて、絶縁物、例えばＳｉＯ2やＳｉＮを堆
積する。次いで、堆積された絶縁物をＲＩＥし、この絶
縁物を、ゲート電極１６の側壁、およびフェンス１３の
側壁上に残す。これにより、ゲート電極１６の側壁、お
よびフェンス１３の側壁それぞれに、２０ｎｍ程度の膜
厚を持つ側壁絶縁膜２５が形成される。
ＶＤ法を用いて、絶縁物、例えばＳｉＯ2やＳｉＮを堆
積する。次いで、堆積された絶縁物をＲＩＥし、この絶
縁物を、ゲート電極１６の側壁、およびフェンス１３の
側壁上に残す。これにより、ゲート電極１６の側壁、お
よびフェンス１３の側壁それぞれに、２０ｎｍ程度の膜
厚を持つ側壁絶縁膜２５が形成される。
【００７２】次に、ゲートキャップ絶縁膜２４、ゲート
電極１６及び側壁絶縁膜２５をマスクに用いて、例えば
砒素イオン（Ａｓ+）を、加速電圧２０ＫｅＶ、ドーズ
量５×１０15ｃｍ-2程度の条件により、フェンス１３内
にイオン注入する。これにより、Ｎ型ソース／ドレイン
領域１７が、フェンス１３内に形成される。
電極１６及び側壁絶縁膜２５をマスクに用いて、例えば
砒素イオン（Ａｓ+）を、加速電圧２０ＫｅＶ、ドーズ
量５×１０15ｃｍ-2程度の条件により、フェンス１３内
にイオン注入する。これにより、Ｎ型ソース／ドレイン
領域１７が、フェンス１３内に形成される。
【００７３】また、側壁絶縁膜２５を形成する前に、ゲ
ート電極１６を、例えばラジカル酸化法や低温のＲＴＯ
法等を用いて酸化し、例えば２ｎｍ程度の膜厚を持つ酸
化膜（図示せず）を形成しても良い。この酸化膜の目的
の一つは、ゲート電極１６の側壁や、底部コーナーにお
ける電界集中を緩和することである。
ート電極１６を、例えばラジカル酸化法や低温のＲＴＯ
法等を用いて酸化し、例えば２ｎｍ程度の膜厚を持つ酸
化膜（図示せず）を形成しても良い。この酸化膜の目的
の一つは、ゲート電極１６の側壁や、底部コーナーにお
ける電界集中を緩和することである。
【００７４】また、本例では、シングル・ソース／ドレ
イン構造について述べたが、ソース／ドレイン領域１７
を、Ｎ-型拡散層１７ａとＮ+型拡散層１７ｂとで構成し
た、いわゆるエクステンション構造を用いることも可能
である。エクステンション構造を用いたＭＯＳＦＥＴの
一例は、図２９に示されている。
イン構造について述べたが、ソース／ドレイン領域１７
を、Ｎ-型拡散層１７ａとＮ+型拡散層１７ｂとで構成し
た、いわゆるエクステンション構造を用いることも可能
である。エクステンション構造を用いたＭＯＳＦＥＴの
一例は、図２９に示されている。
【００７５】図２９に示すように、ゲートキャップ絶縁
膜２４、ゲート電極１６、及び側壁絶縁膜２５をマスク
に用いて、例えばリンイオン（Ｐ+）を、加速電圧４０
ＫｅＶ、ドーズ量４×１０13ｃｍ-2程度の条件により、
フェンス１３内にイオン注入する。これにより、Ｎ-型
拡散層１７ａをフェンス１３内に形成する。もちろん、
リンイオンに限らず、砒素イオン等をフェンス１３内に
イオン注入することで、Ｎ-型拡散層１７ａを形成して
も良い。
膜２４、ゲート電極１６、及び側壁絶縁膜２５をマスク
に用いて、例えばリンイオン（Ｐ+）を、加速電圧４０
ＫｅＶ、ドーズ量４×１０13ｃｍ-2程度の条件により、
フェンス１３内にイオン注入する。これにより、Ｎ-型
拡散層１７ａをフェンス１３内に形成する。もちろん、
リンイオンに限らず、砒素イオン等をフェンス１３内に
イオン注入することで、Ｎ-型拡散層１７ａを形成して
も良い。
【００７６】ところで、Ｎ型ソース／ドレイン領域１７
の深さ（Ｘｊ）の制御は、重要な工程である。凸状Ｓｉ
トランジスタのチャネル幅を決める工程であるからであ
る。特にＮ型ソース／ドレイン領域１７の不純物の活性
化等を含めて、熱処理の温度設定には、注意が必要であ
る。
の深さ（Ｘｊ）の制御は、重要な工程である。凸状Ｓｉ
トランジスタのチャネル幅を決める工程であるからであ
る。特にＮ型ソース／ドレイン領域１７の不純物の活性
化等を含めて、熱処理の温度設定には、注意が必要であ
る。
【００７７】Ｎ型ソース／ドレイン領域１７の深さ（Ｘ
ｊ）は、最終的なイオン注入層形成後における熱的な活
性化や、熱処理条件により制御される。例えばＰＮ接合
深さ（Ｘｊ）＝０．１２μｍ程度になるように、イオン
注入条件（加速電圧とドーズ量）および熱的な活性化条
件を制御して実現する。
ｊ）は、最終的なイオン注入層形成後における熱的な活
性化や、熱処理条件により制御される。例えばＰＮ接合
深さ（Ｘｊ）＝０．１２μｍ程度になるように、イオン
注入条件（加速電圧とドーズ量）および熱的な活性化条
件を制御して実現する。
【００７８】本例では、フェンス１３の側面に露呈した
Ｎ型ソース／ドレイン領域１７のうち、下部の部分に、
ゲート電極１６とオフセットとなるオフセット領域が存
在する。これは、Ｎ型ソース／ドレイン領域１７を、フ
ェンス１３の表面、特に上面へのイオン注入と、熱拡散
とにより形成していることに起因する。このようなオフ
セット領域を持つＮ型ソース／ドレイン領域１７によれ
ば、特にＮ型ソース／ドレイン領域１７の下部の領域に
おけるパンチスルーの発生を抑制することができる。ま
た、本例のように、Ｎ型ソース／ドレイン領域１７の下
部領域に、パンチスルー・ストッパー層１２を、さらに
設けておくと、上記Ｎ型ソース／ドレイン領域１７の下
部領域におけるパンチスルーの発生を、さらに効果的に
抑制することができる。
Ｎ型ソース／ドレイン領域１７のうち、下部の部分に、
ゲート電極１６とオフセットとなるオフセット領域が存
在する。これは、Ｎ型ソース／ドレイン領域１７を、フ
ェンス１３の表面、特に上面へのイオン注入と、熱拡散
とにより形成していることに起因する。このようなオフ
セット領域を持つＮ型ソース／ドレイン領域１７によれ
ば、特にＮ型ソース／ドレイン領域１７の下部の領域に
おけるパンチスルーの発生を抑制することができる。ま
た、本例のように、Ｎ型ソース／ドレイン領域１７の下
部領域に、パンチスルー・ストッパー層１２を、さらに
設けておくと、上記Ｎ型ソース／ドレイン領域１７の下
部領域におけるパンチスルーの発生を、さらに効果的に
抑制することができる。
【００７９】なお、本例では、フェンス１３の側面が、
側壁絶縁膜２５によって覆われているので、Ｎ型ソース
／ドレイン領域１７を形成するためのイオン注入時、フ
ェンス１３の上面へのイオン注入がメインとなり、側面
への不純物のイオン注入は防止できる構造となってい
る。ただし、側壁絶縁膜２５は、必ずしも必要ではな
い。
側壁絶縁膜２５によって覆われているので、Ｎ型ソース
／ドレイン領域１７を形成するためのイオン注入時、フ
ェンス１３の上面へのイオン注入がメインとなり、側面
への不純物のイオン注入は防止できる構造となってい
る。ただし、側壁絶縁膜２５は、必ずしも必要ではな
い。
【００８０】また、Ｎ型ソース／ドレイン領域１７の比
抵抗を低下させる必要があるとき、例えば比抵抗を５０
μΩ・ｃｍ程度より低くしたい場合には、Ｎ型ソース／
ドレイン領域１７の表面に、シリサイド層（図示せず）
を形成しても良い。
抵抗を低下させる必要があるとき、例えば比抵抗を５０
μΩ・ｃｍ程度より低くしたい場合には、Ｎ型ソース／
ドレイン領域１７の表面に、シリサイド層（図示せず）
を形成しても良い。
【００８１】シリサイド層の例としては、ＴｉＳｉ2、
ＣｏＳｉ2、ＰｔＳｉ、Ｐｄ2Ｓｉ、ＩｒＳｉ3、ＲｈＳ
ｉ等を挙げることができる。特にソース／ドレイン領域
１７がＰ型の場合、このＰ型ソース／ドレイン領域１７
のコンタクト抵抗を低下させるには、Ｐｄ2Ｓｉが有効
である。
ＣｏＳｉ2、ＰｔＳｉ、Ｐｄ2Ｓｉ、ＩｒＳｉ3、ＲｈＳ
ｉ等を挙げることができる。特にソース／ドレイン領域
１７がＰ型の場合、このＰ型ソース／ドレイン領域１７
のコンタクト抵抗を低下させるには、Ｐｄ2Ｓｉが有効
である。
【００８２】次に、図１０Ａ、図１０Ｂに示すように、
図９Ａ、図９Ｂに示した構造上に、ＣＶＤ法を用いて、
ＳｉＯ2を、例えば５００ｎｍ程度堆積する。これによ
り、層間絶縁膜２６が形成される。この後、層間絶縁膜
２６を、例えば７００℃程度のラジカル酸化雰囲気で、
例えば３０分程度デンシファイする。この熱工程は、Ｎ
型ソース／ドレイン領域１７のイオン注入層の活性化を
兼ねて行っても良い。Ｎ型ソース／ドレイン領域１７の
深さ（Ｘｊ）を制御したい時は、デンシファイの温度を
低温化する、あるいは例えば８５０℃程度でｍｓｅｃオ
ーダー程度のＲＴＡを行っても良い。さらにはこれらを
併用してＮ型ソース／ドレイン領域１７のイオン注入層
の活性化を行なっても良い。この後、ＣＭＰ法を用い
て、層間絶縁膜２６を平坦化する。
図９Ａ、図９Ｂに示した構造上に、ＣＶＤ法を用いて、
ＳｉＯ2を、例えば５００ｎｍ程度堆積する。これによ
り、層間絶縁膜２６が形成される。この後、層間絶縁膜
２６を、例えば７００℃程度のラジカル酸化雰囲気で、
例えば３０分程度デンシファイする。この熱工程は、Ｎ
型ソース／ドレイン領域１７のイオン注入層の活性化を
兼ねて行っても良い。Ｎ型ソース／ドレイン領域１７の
深さ（Ｘｊ）を制御したい時は、デンシファイの温度を
低温化する、あるいは例えば８５０℃程度でｍｓｅｃオ
ーダー程度のＲＴＡを行っても良い。さらにはこれらを
併用してＮ型ソース／ドレイン領域１７のイオン注入層
の活性化を行なっても良い。この後、ＣＭＰ法を用い
て、層間絶縁膜２６を平坦化する。
【００８３】次に、図１１Ａ、図１１Ｂに示すように、
リソグラフィとＲＩＥとを用いて、コンタクトホール２
７を層間絶縁膜２６内に形成する。次に、Ｗ（タングス
テン）膜やＡｌ（アルミ）膜、ＴｉＮ（窒化チタン）膜
／Ｔｉ（チタン）膜やそれらの積層膜をコンタクトホー
ル２７内に充填する。これにより、コンタクトプラグ２
８がコンタクトホール２７内に形成される。次に、層間
絶縁膜２６上に、コンタクトプラグ２８に電気的に接触
する配線層２９を形成する。配線層２９は、例えばアル
ミニウムを主成分とした導電物から構成される。次に、
パッシベーション膜（図示せず）を、層間絶縁膜２６及
び配線層を上に堆積することで、この発明の第１実施形
態に係るＭＯＳＦＥＴの基本構造が完成する。
リソグラフィとＲＩＥとを用いて、コンタクトホール２
７を層間絶縁膜２６内に形成する。次に、Ｗ（タングス
テン）膜やＡｌ（アルミ）膜、ＴｉＮ（窒化チタン）膜
／Ｔｉ（チタン）膜やそれらの積層膜をコンタクトホー
ル２７内に充填する。これにより、コンタクトプラグ２
８がコンタクトホール２７内に形成される。次に、層間
絶縁膜２６上に、コンタクトプラグ２８に電気的に接触
する配線層２９を形成する。配線層２９は、例えばアル
ミニウムを主成分とした導電物から構成される。次に、
パッシベーション膜（図示せず）を、層間絶縁膜２６及
び配線層を上に堆積することで、この発明の第１実施形
態に係るＭＯＳＦＥＴの基本構造が完成する。
【００８４】このような第１実施形態に係るＭＯＳＦＥ
Ｔから得られる効果のうち、代表的な効果を下記する。
Ｔから得られる効果のうち、代表的な効果を下記する。
【００８５】（１） フェンス１３中に形成されたソー
ス／ドレイン領域１７を、該フェンス１３の下部領域に
形成された素子分離絶縁膜１４から離す。これにより、
ＭＯＳＦＥＴのチャネル幅を、ソース／ドレイン領域１
７の深さにより制御することができる。このため、フェ
ンス１３を形成する際に生ずる、溝のエッチング深さの
バラツキの影響が、チャネル幅のバラツキに影響しない
構造を実現することができる。
ス／ドレイン領域１７を、該フェンス１３の下部領域に
形成された素子分離絶縁膜１４から離す。これにより、
ＭＯＳＦＥＴのチャネル幅を、ソース／ドレイン領域１
７の深さにより制御することができる。このため、フェ
ンス１３を形成する際に生ずる、溝のエッチング深さの
バラツキの影響が、チャネル幅のバラツキに影響しない
構造を実現することができる。
【００８６】（２） フェンス１３の幅（Ｗｇ）を、例
えば０．２０μｍより狭くする。これにより、フェンス
１３の、互いに相対した２つの側面上に形成したゲート
電極１６により、チャネル不純物層１５を完全に空乏化
することができる。チャネル領域１５を完全に空乏化す
ることで、例えばショートチャネル効果を抑制できる。
えば０．２０μｍより狭くする。これにより、フェンス
１３の、互いに相対した２つの側面上に形成したゲート
電極１６により、チャネル不純物層１５を完全に空乏化
することができる。チャネル領域１５を完全に空乏化す
ることで、例えばショートチャネル効果を抑制できる。
【００８７】（３） フェンス１３のチャネル領域１５
とウェル１１（もしくはＳｉ基板１０）との間に、高濃
度不純物層（パンチスルー・ストッパー層）１２を設け
る。これにより、ソース／ドレイン間のパンチスルーを
防止することができる。
とウェル１１（もしくはＳｉ基板１０）との間に、高濃
度不純物層（パンチスルー・ストッパー層）１２を設け
る。これにより、ソース／ドレイン間のパンチスルーを
防止することができる。
【００８８】（４） フェンス１３の側面に露呈したソ
ース／ドレイン領域１７間の距離は、側面上部において
狭く、側面下部になるに従って広がる形状とする。これ
により、ソース／ドレイン間のパンチスルーを防止でき
る。
ース／ドレイン領域１７間の距離は、側面上部において
狭く、側面下部になるに従って広がる形状とする。これ
により、ソース／ドレイン間のパンチスルーを防止でき
る。
【００８９】（５） （４）に加えて、フェンス１３の
側面に露呈したソース／ドレイン領域１７の一部分を、
ゲート電極１６よりも自己整合的に外側になった、極め
て従来と異なった形状とする。これにより、ソース／ド
レイン領域１７の一部、例えばソース／ドレイン領域の
下部の部分は、ゲート電極１６からオフセットする。こ
のようにソース／ドレイン領域１７にオフセット領域を
持たせることによって、ソース／ドレイン間のパンチス
ルー、特にソース／ドレイン間の下部の領域におけるパ
ンチスルーを防止できる。
側面に露呈したソース／ドレイン領域１７の一部分を、
ゲート電極１６よりも自己整合的に外側になった、極め
て従来と異なった形状とする。これにより、ソース／ド
レイン領域１７の一部、例えばソース／ドレイン領域の
下部の部分は、ゲート電極１６からオフセットする。こ
のようにソース／ドレイン領域１７にオフセット領域を
持たせることによって、ソース／ドレイン間のパンチス
ルー、特にソース／ドレイン間の下部の領域におけるパ
ンチスルーを防止できる。
【００９０】（６） ＭＯＳＦＥＴのチャネル領域１５
の一部は、フェンス１３の側面に得られる構造である
が、ソース／ドレイン領域１７へのコンタクト、および
ゲート電極１６へのコンタクト、および配線は、ほぼ完
全に平坦化された平面、例えば層間絶縁膜２６内、もし
くは層間絶縁膜２６上に形成される。このため、従来の
プレーナ型ＭＯＳＦＥＴのプロセス技術を、そのまま使
用することが可能である。
の一部は、フェンス１３の側面に得られる構造である
が、ソース／ドレイン領域１７へのコンタクト、および
ゲート電極１６へのコンタクト、および配線は、ほぼ完
全に平坦化された平面、例えば層間絶縁膜２６内、もし
くは層間絶縁膜２６上に形成される。このため、従来の
プレーナ型ＭＯＳＦＥＴのプロセス技術を、そのまま使
用することが可能である。
【００９１】（第２実施形態）図１２はこの発明の第２
実施形態に係るＭＯＳＦＥＴを示す斜視図、図１３Ａ、
図１３Ｂはそれぞれ、その断面図である。なお、図１３
Ａに示す断面は図２Ｂに示した断面に相当し、図１３Ｂ
に示す断面は図２Ｃに示した断面に相当する。また、図
１２、図１３Ａ、図１３Ｂでは、図２Ａに示したコンタ
クトおよび配線はそれぞれ省略されている。
実施形態に係るＭＯＳＦＥＴを示す斜視図、図１３Ａ、
図１３Ｂはそれぞれ、その断面図である。なお、図１３
Ａに示す断面は図２Ｂに示した断面に相当し、図１３Ｂ
に示す断面は図２Ｃに示した断面に相当する。また、図
１２、図１３Ａ、図１３Ｂでは、図２Ａに示したコンタ
クトおよび配線はそれぞれ省略されている。
【００９２】第１実施形態では、フェンス１３の上面、
両側面で、ほぼ膜厚が等しいゲート絶縁膜１８を用いた
構造を示した。
両側面で、ほぼ膜厚が等しいゲート絶縁膜１８を用いた
構造を示した。
【００９３】本第２実施形態では、図１２、図１３Ａ、
図１３Ｂに示すように、フェンス１３の上面には、両側
面のゲート絶縁膜１８ａに比べて、膜厚の厚いゲート絶
縁膜（ＴＯＰ絶縁膜）１８ｂが有る構造について示して
いる。
図１３Ｂに示すように、フェンス１３の上面には、両側
面のゲート絶縁膜１８ａに比べて、膜厚の厚いゲート絶
縁膜（ＴＯＰ絶縁膜）１８ｂが有る構造について示して
いる。
【００９４】このような構造を用いることで、フェンス
１３のチャネル領域１５において、上部コーナーにおけ
るゲート電界集中を緩和でき、その影響を低減すること
ができる。このようにゲート電界集中の影響を低減でき
ることで、ゲート電界集中に起因したしきい値電圧の変
動や、基板バイアス特性の変動、即ち、基板バイアスを
印加したときのしきい値電圧の変動を抑制することがで
きる。
１３のチャネル領域１５において、上部コーナーにおけ
るゲート電界集中を緩和でき、その影響を低減すること
ができる。このようにゲート電界集中の影響を低減でき
ることで、ゲート電界集中に起因したしきい値電圧の変
動や、基板バイアス特性の変動、即ち、基板バイアスを
印加したときのしきい値電圧の変動を抑制することがで
きる。
【００９５】このような構造を得るには、例えば第１実
施形態の、図６Ａ、図６Ｂを参照して説明した工程にお
いて、フェンス１３の上面上に形成されたＳｉＯ2層２
０を除去しないで残しておき、その後、フェンス１３の
側面上に、ゲート絶縁膜１８ａを形成する。これによ
り、フェンス１３の上面上には厚いゲート絶縁膜１８
ｂ、フェンス１３の両側面上には、薄いゲート絶縁膜１
８ａという、２種類の膜厚を持つゲート絶縁膜構造を実
現することができる。
施形態の、図６Ａ、図６Ｂを参照して説明した工程にお
いて、フェンス１３の上面上に形成されたＳｉＯ2層２
０を除去しないで残しておき、その後、フェンス１３の
側面上に、ゲート絶縁膜１８ａを形成する。これによ
り、フェンス１３の上面上には厚いゲート絶縁膜１８
ｂ、フェンス１３の両側面上には、薄いゲート絶縁膜１
８ａという、２種類の膜厚を持つゲート絶縁膜構造を実
現することができる。
【００９６】なお、本第２実施形態の、特にゲート絶縁
膜１８ａは、ＳｉＯ2膜に限らず、図２５に示すよう
に、Ｔａ2Ｏ5膜、ＨｆＯ2膜、ＺｒＯ2膜等の、いわゆる
高誘電体絶縁膜（ｈｉｇｈ-Κ膜）を用いることが可能
である。
膜１８ａは、ＳｉＯ2膜に限らず、図２５に示すよう
に、Ｔａ2Ｏ5膜、ＨｆＯ2膜、ＺｒＯ2膜等の、いわゆる
高誘電体絶縁膜（ｈｉｇｈ-Κ膜）を用いることが可能
である。
【００９７】また、ゲート絶縁膜１８ａにＴａ2Ｏ5膜を
用いた場合には、Ｓｉ界面との界面準位密度を減らすた
めに、例えば１ｎｍ程度のＳｉ酸化膜系の膜をＳｉ界面
に形成してから、その上にＴａ2Ｏ5膜を形成する、いわ
ゆる積層膜ゲート絶縁膜構造としても良い。
用いた場合には、Ｓｉ界面との界面準位密度を減らすた
めに、例えば１ｎｍ程度のＳｉ酸化膜系の膜をＳｉ界面
に形成してから、その上にＴａ2Ｏ5膜を形成する、いわ
ゆる積層膜ゲート絶縁膜構造としても良い。
【００９８】なお、ゲート絶縁膜１８ａに、上記高誘電
体絶縁膜（ｈｉｇｈ-Κ膜）を用いる変形は、この明細
書で説明する全ての実施形態で適用可能であることは、
もちろんである。
体絶縁膜（ｈｉｇｈ-Κ膜）を用いる変形は、この明細
書で説明する全ての実施形態で適用可能であることは、
もちろんである。
【００９９】（第３実施形態）図１４Ａ、図１４Ｂはそ
れぞれ、この発明の第３実施形態に係るＭＯＳＦＥＴを
示す断面図である。なお、図１４Ａに示す断面は図２Ｂ
に示した断面に相当し、図１４Ｂに示す断面は図２Ｃに
示した断面に相当する。また、図１４Ａ、図１４Ｂで
は、図２Ａに示したコンタクトおよび配線はそれぞれ省
略されている。
れぞれ、この発明の第３実施形態に係るＭＯＳＦＥＴを
示す断面図である。なお、図１４Ａに示す断面は図２Ｂ
に示した断面に相当し、図１４Ｂに示す断面は図２Ｃに
示した断面に相当する。また、図１４Ａ、図１４Ｂで
は、図２Ａに示したコンタクトおよび配線はそれぞれ省
略されている。
【０１００】第１実施形態では、フェンス１３中に形成
されたソース／ドレイン領域１７とウェル１１（もしく
はＳｉ基板１０）との間に、パンチスルー・ストッパー
層１２が存在している構造例を示した。
されたソース／ドレイン領域１７とウェル１１（もしく
はＳｉ基板１０）との間に、パンチスルー・ストッパー
層１２が存在している構造例を示した。
【０１０１】本第３実施形態では、図１４Ａ、図１４Ｂ
に示すように、ソース／ドレイン領域１７の深さが、第
１実施形態より深い。例えば本例では、ソース／ドレイ
ン領域１７の底部が、フェンス１３の周囲に形成された
素子分離絶縁膜１４の上面にほぼ等しいか、それよりも
深い場合について示している。この場合、ゲート電極１
６は、素子分離絶縁膜１４の上面から、フェンス１３の
側面に沿って形成されるために、ソース／ドレイン領域
１７の底部の位置と、ゲート電極１６の位置とが、ほぼ
一致することになる。
に示すように、ソース／ドレイン領域１７の深さが、第
１実施形態より深い。例えば本例では、ソース／ドレイ
ン領域１７の底部が、フェンス１３の周囲に形成された
素子分離絶縁膜１４の上面にほぼ等しいか、それよりも
深い場合について示している。この場合、ゲート電極１
６は、素子分離絶縁膜１４の上面から、フェンス１３の
側面に沿って形成されるために、ソース／ドレイン領域
１７の底部の位置と、ゲート電極１６の位置とが、ほぼ
一致することになる。
【０１０２】このような構造では、ソース／ドレイン領
域１７の深さを深くできるために、チャネル幅を大きく
できる。よって、フェンス１３の高さを低くでき、ゲー
ト電極１６の加工が容易、という効果を得ることができ
る。
域１７の深さを深くできるために、チャネル幅を大きく
できる。よって、フェンス１３の高さを低くでき、ゲー
ト電極１６の加工が容易、という効果を得ることができ
る。
【０１０３】（第４実施形態）図１５Ａ、図１５Ｂはそ
れぞれ、この発明の第４実施形態に係るＭＯＳＦＥＴを
示す断面図である。なお、図１５Ａに示す断面は図２Ｂ
に示した断面に相当し、図１５Ｂに示す断面は図２Ｃに
示した断面に相当する。また、図１５Ａ、図１５Ｂで
は、図２Ａに示したコンタクトおよび配線はそれぞれ省
略されている。
れぞれ、この発明の第４実施形態に係るＭＯＳＦＥＴを
示す断面図である。なお、図１５Ａに示す断面は図２Ｂ
に示した断面に相当し、図１５Ｂに示す断面は図２Ｃに
示した断面に相当する。また、図１５Ａ、図１５Ｂで
は、図２Ａに示したコンタクトおよび配線はそれぞれ省
略されている。
【０１０４】第１実施形態では、フェンス１３中に形成
されたソース／ドレイン領域１７とウェル１１（もしく
はＳｉ基板１０）との間に、パンチスルー・ストッパー
層１２が存在し、かつフェンス１３の側面において、ソ
ース／ドレイン領域１７がゲート電極１６とオフセット
している構造例を示した。
されたソース／ドレイン領域１７とウェル１１（もしく
はＳｉ基板１０）との間に、パンチスルー・ストッパー
層１２が存在し、かつフェンス１３の側面において、ソ
ース／ドレイン領域１７がゲート電極１６とオフセット
している構造例を示した。
【０１０５】本第４実施形態では、図１５Ａ、図１５Ｂ
に示すように、ソース／ドレイン領域１７の深さが、第
１実施形態より深く、かつオフセット領域が無い構造を
示している。具体的には、例えば本例では、ソース／ド
レイン領域１７の底部が、フェンス１３の周囲に形成さ
れた素子分離絶縁膜１４の上面にほぼ等しいか、それよ
りも深く、かつフェンス１３の側面において、ソース／
ドレイン領域１７は、ゲート電極１６と完全にオーバー
ラップしている。このような構造を得るには、例えばゲ
ート電極１６とその側壁絶縁膜２５をマスクに用いて、
不純物をドープした膜からの固相拡散により、ソース／
ドレイン領域１７を形成すれば良い。
に示すように、ソース／ドレイン領域１７の深さが、第
１実施形態より深く、かつオフセット領域が無い構造を
示している。具体的には、例えば本例では、ソース／ド
レイン領域１７の底部が、フェンス１３の周囲に形成さ
れた素子分離絶縁膜１４の上面にほぼ等しいか、それよ
りも深く、かつフェンス１３の側面において、ソース／
ドレイン領域１７は、ゲート電極１６と完全にオーバー
ラップしている。このような構造を得るには、例えばゲ
ート電極１６とその側壁絶縁膜２５をマスクに用いて、
不純物をドープした膜からの固相拡散により、ソース／
ドレイン領域１７を形成すれば良い。
【０１０６】このような構造では、第３実施形態と同様
に、ソース／ドレイン領域１７を深い領域まで形成で
き、大きなチャネル幅を実現できるため、フェンス１３
の高さを低くでき、ゲート電極１６の加工が容易にな
る、という効果を得ることができる。
に、ソース／ドレイン領域１７を深い領域まで形成で
き、大きなチャネル幅を実現できるため、フェンス１３
の高さを低くでき、ゲート電極１６の加工が容易にな
る、という効果を得ることができる。
【０１０７】（第５実施形態）図１６Ａはこの発明の第
５実施形態に係るＭＯＳＦＥＴを示す平面図、図１６Ｂ
は図１６Ａ中の１６Ｂ−１６Ｂ線に沿う断面図、図１６
Ｃは図１６Ａ中の１６Ｃ−１６Ｃ線に沿う断面図であ
る。
５実施形態に係るＭＯＳＦＥＴを示す平面図、図１６Ｂ
は図１６Ａ中の１６Ｂ−１６Ｂ線に沿う断面図、図１６
Ｃは図１６Ａ中の１６Ｃ−１６Ｃ線に沿う断面図であ
る。
【０１０８】第１実施形態では、フェンス１３が一つの
場合について述べた。
場合について述べた。
【０１０９】本第５実施形態では、より大きなチャネル
幅を実現するために、フェンス１３を複数個合わせて、
一つのＭＯＳＦＥＴを形成する場合について述べる。
幅を実現するために、フェンス１３を複数個合わせて、
一つのＭＯＳＦＥＴを形成する場合について述べる。
【０１１０】図１６Ａ〜図１６Ｃに示すように、フェン
ス１３を並列に配置し、ソース／ドレイン領域１７ヘの
コンタクトを共通にし、また、ゲート電極１６も共通に
する。これにより、大きなチャネル幅を実現できる。
ス１３を並列に配置し、ソース／ドレイン領域１７ヘの
コンタクトを共通にし、また、ゲート電極１６も共通に
する。これにより、大きなチャネル幅を実現できる。
【０１１１】フェンス１３の側面をチャネル幅として用
いることができるので、平面的な構造を持つＭＯＳＦＥ
Ｔに比べて、平面的な面積を小さくできる。
いることができるので、平面的な構造を持つＭＯＳＦＥ
Ｔに比べて、平面的な面積を小さくできる。
【０１１２】また、この時、ゲート電極１６へのコンタ
クトは、ゲート電極１６のうち、素子分離絶縁膜１４上
に配置された部分に形成することができる。
クトは、ゲート電極１６のうち、素子分離絶縁膜１４上
に配置された部分に形成することができる。
【０１１３】本第５実施形態に係る構造では、フェンス
１３を、複数個配置しソース、ドレイン、ゲートを共通
にして一つのトランジスタとして動作させることで、よ
り大きなチャネル幅を、より少ない平面的な面積で実現
できる。これにより半導体集積回路の高密度化を実現で
きる特長がある。このとき、複数個の薄膜凸状Ｓｉ層１
３の幅は各々ほぼ同じとし、互いに揃えられることが望
ましい。同じ幅であれば、それぞれのＭＯＳＦＥＴ特性
を同じにできるからである。
１３を、複数個配置しソース、ドレイン、ゲートを共通
にして一つのトランジスタとして動作させることで、よ
り大きなチャネル幅を、より少ない平面的な面積で実現
できる。これにより半導体集積回路の高密度化を実現で
きる特長がある。このとき、複数個の薄膜凸状Ｓｉ層１
３の幅は各々ほぼ同じとし、互いに揃えられることが望
ましい。同じ幅であれば、それぞれのＭＯＳＦＥＴ特性
を同じにできるからである。
【０１１４】また、複数個の薄膜凸状Ｓｉ層１３の幅を
各々ほぼ同じとし、互いに揃えることで、それぞれのＭ
ＯＳＦＥＴ特性を同じにできる、という観点から、１つ
のチップ中に形成される複数のＭＯＳＦＥＴの全て、あ
るいはその一部において、薄膜凸状Ｓｉ層１３の幅を各
々同じに揃えるようにしても良い。
各々ほぼ同じとし、互いに揃えることで、それぞれのＭ
ＯＳＦＥＴ特性を同じにできる、という観点から、１つ
のチップ中に形成される複数のＭＯＳＦＥＴの全て、あ
るいはその一部において、薄膜凸状Ｓｉ層１３の幅を各
々同じに揃えるようにしても良い。
【０１１５】このように複数の薄膜凸状Ｓｉ層１３の幅
が揃えられれば、例えば複数の薄膜凸状Ｓｉ層１３を微
細に形成し易くなる、という利点を得ることができる。
が揃えられれば、例えば複数の薄膜凸状Ｓｉ層１３を微
細に形成し易くなる、という利点を得ることができる。
【０１１６】なぜなら、薄膜凸状Ｓｉ層１３の幅が揃っ
ていると、薄膜凸状Ｓｉ層１３を加工し易く、また、埋
め込みも容易となるからである。この結果、素子の製造
歩留りが向上する。この利点は、今後、更に進展が予想
されるＭＯＳＦＥＴの微細化や、半導体集積回路装置の
高集積化にとって、大変有用である。
ていると、薄膜凸状Ｓｉ層１３を加工し易く、また、埋
め込みも容易となるからである。この結果、素子の製造
歩留りが向上する。この利点は、今後、更に進展が予想
されるＭＯＳＦＥＴの微細化や、半導体集積回路装置の
高集積化にとって、大変有用である。
【０１１７】また、半導体集積回路装置に集積される複
数のＭＯＳＦＥＴでは、回路構成上、それぞれ必要とさ
れる駆動能力に違いがある。
数のＭＯＳＦＥＴでは、回路構成上、それぞれ必要とさ
れる駆動能力に違いがある。
【０１１８】従来、駆動能力の調節は、チャネル幅を変
更することで為されていた。チャネル幅を変更すること
は、ＭＯＳＦＥＴが形成される素子領域の幅の変更を意
味する。このため、従来の半導体集積回路においては、
１チップ中に、様々な幅の素子領域が集積されていた。
このような構造は、微細に形成し難く、更に進展が予想
されるＭＯＳＦＥＴの微細化や、半導体集積回路装置の
高集積化にとっては、あまり好ましいことではない。
更することで為されていた。チャネル幅を変更すること
は、ＭＯＳＦＥＴが形成される素子領域の幅の変更を意
味する。このため、従来の半導体集積回路においては、
１チップ中に、様々な幅の素子領域が集積されていた。
このような構造は、微細に形成し難く、更に進展が予想
されるＭＯＳＦＥＴの微細化や、半導体集積回路装置の
高集積化にとっては、あまり好ましいことではない。
【０１１９】しかし、この発明に係るＭＯＳＦＥＴを用
いて形成した半導体集積回路装置では、従来の素子領域
に相当した薄膜凸状Ｓｉ層１３の幅を揃えることが可
能、究極的には全て揃えることが可能となる。究極的に
は全ての薄膜凸状Ｓｉ層１３の幅を揃えることが可能で
ある。
いて形成した半導体集積回路装置では、従来の素子領域
に相当した薄膜凸状Ｓｉ層１３の幅を揃えることが可
能、究極的には全て揃えることが可能となる。究極的に
は全ての薄膜凸状Ｓｉ層１３の幅を揃えることが可能で
ある。
【０１２０】なぜなら、この発明に係るＭＯＳＦＥＴで
は、本第５実施形態のように、チャネル幅を、ゲート電
極１６を複数の薄膜凸状Ｓｉ層１３で共通にすることで
変更でき、これによって駆動能力の調節が可能となるか
らである。
は、本第５実施形態のように、チャネル幅を、ゲート電
極１６を複数の薄膜凸状Ｓｉ層１３で共通にすることで
変更でき、これによって駆動能力の調節が可能となるか
らである。
【０１２１】（第６実施形態）図１７Ａはこの発明の第
６実施形態に係るＭＯＳＦＥＴを示す平面図、図１７Ｂ
は図１７Ａ中の１７Ｂ−１７Ｂ線に沿う断面図、図１７
Ｃは図１７Ａ中の１７Ｃ−１７Ｃ線に沿う断面図であ
る。
６実施形態に係るＭＯＳＦＥＴを示す平面図、図１７Ｂ
は図１７Ａ中の１７Ｂ−１７Ｂ線に沿う断面図、図１７
Ｃは図１７Ａ中の１７Ｃ−１７Ｃ線に沿う断面図であ
る。
【０１２２】第５実施形態では、より大きなチャネル幅
を実現するために、フェンス１３を複数個合わせて、一
つのＭＯＳＦＥＴを形成する場合について述べた。ま
た、ゲート電極１６へのコンタクトは、ゲート電極１６
のうち、素子分離絶縁膜１４上に配置された部分に形成
する場合を述べた。
を実現するために、フェンス１３を複数個合わせて、一
つのＭＯＳＦＥＴを形成する場合について述べた。ま
た、ゲート電極１６へのコンタクトは、ゲート電極１６
のうち、素子分離絶縁膜１４上に配置された部分に形成
する場合を述べた。
【０１２３】本第６実施形態が、第５実施形態と異なる
ところは、ゲート電極１６へのコンタクトをとる構造で
ある。
ところは、ゲート電極１６へのコンタクトをとる構造で
ある。
【０１２４】図１７Ａ〜図１７Ｃに示すように、例えば
フェンス１３とは別に、コンタクトをとるための凸状薄
膜Ｓｉ層３０を形成し、ゲート電極１６を、凸状薄膜Ｓ
ｉ層３０の上面まで延長する。そして、凸状薄膜Ｓｉ層
３０の上面の上方で、ゲート電極１６にコンタクトをと
る。
フェンス１３とは別に、コンタクトをとるための凸状薄
膜Ｓｉ層３０を形成し、ゲート電極１６を、凸状薄膜Ｓ
ｉ層３０の上面まで延長する。そして、凸状薄膜Ｓｉ層
３０の上面の上方で、ゲート電極１６にコンタクトをと
る。
【０１２５】このゲートコンタクト用の凸状薄膜Ｓｉ層
３０の大きさは、コンタクトがとれる大きさなら良い。
そして、凸状薄膜Ｓｉ層３０の目的は、ＭＯＳＦＥＴの
ソース／ドレイン領域１７へのコンタクト深さと、ＭＯ
ＳＦＥＴのゲート電極１６へのコンタクト深さとの差を
縮小することにある。このような凸状薄膜Ｓｉ層３０を
持つ構造とすることで、安定したコンタクトを得ること
が可能になり、製造歩留りを向上することができる。
３０の大きさは、コンタクトがとれる大きさなら良い。
そして、凸状薄膜Ｓｉ層３０の目的は、ＭＯＳＦＥＴの
ソース／ドレイン領域１７へのコンタクト深さと、ＭＯ
ＳＦＥＴのゲート電極１６へのコンタクト深さとの差を
縮小することにある。このような凸状薄膜Ｓｉ層３０を
持つ構造とすることで、安定したコンタクトを得ること
が可能になり、製造歩留りを向上することができる。
【０１２６】本第６実施形態に係る構造によれば、ゲー
トコンタクト形成用の凸状薄膜Ｓｉ層３０を形成するこ
とで、その上面の上方で、ゲート電極１６へのコンタク
トをとることができる。これにより、深いコンタクトを
回避することができ、コンタクト、配線工程の安定した
製造ができるようになる。
トコンタクト形成用の凸状薄膜Ｓｉ層３０を形成するこ
とで、その上面の上方で、ゲート電極１６へのコンタク
トをとることができる。これにより、深いコンタクトを
回避することができ、コンタクト、配線工程の安定した
製造ができるようになる。
【０１２７】図１８Ａ、図１８Ｂはそれぞれ、この発明
の第６実施形態の他例に係るＭＯＳＦＥＴを示す断面図
である。なお、図１８Ａに示す断面は図２Ｂに示した断
面に相当し、図１８Ｂに示す断面は図２Ｃに示した断面
に相当する。
の第６実施形態の他例に係るＭＯＳＦＥＴを示す断面図
である。なお、図１８Ａに示す断面は図２Ｂに示した断
面に相当し、図１８Ｂに示す断面は図２Ｃに示した断面
に相当する。
【０１２８】図１８Ａ、図１８Ｂに示すように、第６実
施形態に係る構造は、第５実施形態のように、複数のＭ
ＯＳＦＥＴを持つ構造に限らず、第１実施形態のよう
に、一つのＭＯＳＦＥＴを持つ構造においても、適用す
ることが可能である。
施形態に係る構造は、第５実施形態のように、複数のＭ
ＯＳＦＥＴを持つ構造に限らず、第１実施形態のよう
に、一つのＭＯＳＦＥＴを持つ構造においても、適用す
ることが可能である。
【０１２９】この場合も、ゲートコンタクト形成用の凸
状薄膜Ｓｉ層３０の上面の上方で、ゲート電極１６にコ
ンタクトをとることで、深いコンタクトの形成を回避で
き、コンタクト、配線工程の安定した製造ができるよう
になる。
状薄膜Ｓｉ層３０の上面の上方で、ゲート電極１６にコ
ンタクトをとることで、深いコンタクトの形成を回避で
き、コンタクト、配線工程の安定した製造ができるよう
になる。
【０１３０】（第７実施形態）図１９Ａ、図１９Ｂはそ
れぞれ、この発明の第７実施形態に係るＭＯＳＦＥＴを
示す断面図である。
れぞれ、この発明の第７実施形態に係るＭＯＳＦＥＴを
示す断面図である。
【０１３１】第１実施形態では、フェンス１３を、Ｓｉ
基板１０に対してほぼ垂直の角度を持つように形成した
例を述べた。
基板１０に対してほぼ垂直の角度を持つように形成した
例を述べた。
【０１３２】本第７実施形態では、図１９Ａ、図１９Ｂ
に示すように、段差となるフェンス１３をまたぐ形のゲ
ート電極の加工を容易にするために、フェンス１３に順
テーパー角度θを持つように形成する。例えば垂直な場
合に比べて、フェンス１３に、１〜３度程度の順テーパ
ー角度θをつけただけでも、ゲート電極１６の加工は、
格段に容易化できる。
に示すように、段差となるフェンス１３をまたぐ形のゲ
ート電極の加工を容易にするために、フェンス１３に順
テーパー角度θを持つように形成する。例えば垂直な場
合に比べて、フェンス１３に、１〜３度程度の順テーパ
ー角度θをつけただけでも、ゲート電極１６の加工は、
格段に容易化できる。
【０１３３】また、このテーパー角度θを持つようにフ
ェンスを形成するには、例えば第１実施形態の図４Ａ、
図４Ｂを参照して説明した、マスク層２２をエッチング
のマスクに用いて、Ｓｉ基板１０をエッチングする際
に、エッチング条件を調整すればよい。１〜３度の順テ
ーパー角度をつけるのは比較的容易である。
ェンスを形成するには、例えば第１実施形態の図４Ａ、
図４Ｂを参照して説明した、マスク層２２をエッチング
のマスクに用いて、Ｓｉ基板１０をエッチングする際
に、エッチング条件を調整すればよい。１〜３度の順テ
ーパー角度をつけるのは比較的容易である。
【０１３４】このようにフェンス１３を、順テーパー構
造とすることにより、ゲート電極１６の加工を容易化で
き、該加工時の寸法変換差を小さくできる、という効果
を得ることができる。
造とすることにより、ゲート電極１６の加工を容易化で
き、該加工時の寸法変換差を小さくできる、という効果
を得ることができる。
【０１３５】（第８実施形態）図２０はこの発明の第８
実施形態に係るＭＯＳＦＥＴを示す斜視図、図２１Ａは
その平面図、図２１Ｂは図２１Ａ中の２１Ｂ−２１Ｂ線
に沿う断面図、図２１Ｃは図２１Ａ中の２１Ｃ−２１Ｃ
線に沿う断面図である。
実施形態に係るＭＯＳＦＥＴを示す斜視図、図２１Ａは
その平面図、図２１Ｂは図２１Ａ中の２１Ｂ−２１Ｂ線
に沿う断面図、図２１Ｃは図２１Ａ中の２１Ｃ−２１Ｃ
線に沿う断面図である。
【０１３６】第１実施形態では、一つのパターンからな
るゲート電極１６が、フェンス１３の上面を跨いで、そ
の両側面に沿って形成されている例を示した。
るゲート電極１６が、フェンス１３の上面を跨いで、そ
の両側面に沿って形成されている例を示した。
【０１３７】同様に、第５実施形態では、一つのパター
ンからなるゲート電極１６が、複数のフェンス１３の上
面をそれぞれ跨ぎ、かつそれらの両側面に沿って形成さ
れている例を示した。
ンからなるゲート電極１６が、複数のフェンス１３の上
面をそれぞれ跨ぎ、かつそれらの両側面に沿って形成さ
れている例を示した。
【０１３８】本第８実施形態は、図２０、図２１Ａ〜図
２１Ｃに示すように、ゲート電極１６を、フェンス１３
の側面に形成されたゲート絶縁膜１８ａと接する第１ゲ
ート電極１６ａ、および膜Ｓｉ層１３の上面に形成され
たゲート絶縁膜（ＴＯＰ絶縁膜）１８ｂと接する第２ゲ
ート電極１６ｂの複数のパターンにより構成したもので
ある。なお、本例では、第２実施形態と同様に、ゲート
絶縁膜（ＴＯＰ絶縁膜）１８ｂは、ゲート絶縁膜１８ａ
よりも厚いもの、とする。
２１Ｃに示すように、ゲート電極１６を、フェンス１３
の側面に形成されたゲート絶縁膜１８ａと接する第１ゲ
ート電極１６ａ、および膜Ｓｉ層１３の上面に形成され
たゲート絶縁膜（ＴＯＰ絶縁膜）１８ｂと接する第２ゲ
ート電極１６ｂの複数のパターンにより構成したもので
ある。なお、本例では、第２実施形態と同様に、ゲート
絶縁膜（ＴＯＰ絶縁膜）１８ｂは、ゲート絶縁膜１８ａ
よりも厚いもの、とする。
【０１３９】第１ゲート電極１６ａは、フェンス１３の
第１の側面、およびこの第１の側面に相対した第２の側
面にそれぞれ個別に形成されている。そして、これら各
第１ゲート電極１６ａどうしを、第２ゲート電極１６ｂ
となる接続のためのメタル層で接続している。ここで、
第２ゲート電極１６ｂは、ＭＯＳＦＥＴのゲート電極と
して機能させることも可能であるし、第２ゲート絶縁膜
（ＴＯＰ絶縁膜）１８ｂを充分に厚くし、単純に配線と
して機能させることも可能である。単純に配線として機
能させた場合には、第１の側面に形成された第１のＭＯ
ＳＦＥＴのゲート電極と、第１の側面に相対した第２の
側面に形成された第２のＭＯＳＦＥＴのゲート電極と
を、配線によって互いに接続し、これら２つのＭＯＳＦ
ＥＴを、一つのＭＯＳＦＥＴとして動作させるようにし
た構造、といえる。
第１の側面、およびこの第１の側面に相対した第２の側
面にそれぞれ個別に形成されている。そして、これら各
第１ゲート電極１６ａどうしを、第２ゲート電極１６ｂ
となる接続のためのメタル層で接続している。ここで、
第２ゲート電極１６ｂは、ＭＯＳＦＥＴのゲート電極と
して機能させることも可能であるし、第２ゲート絶縁膜
（ＴＯＰ絶縁膜）１８ｂを充分に厚くし、単純に配線と
して機能させることも可能である。単純に配線として機
能させた場合には、第１の側面に形成された第１のＭＯ
ＳＦＥＴのゲート電極と、第１の側面に相対した第２の
側面に形成された第２のＭＯＳＦＥＴのゲート電極と
を、配線によって互いに接続し、これら２つのＭＯＳＦ
ＥＴを、一つのＭＯＳＦＥＴとして動作させるようにし
た構造、といえる。
【０１４０】本第８実施形態に係る構造を形成するため
には、ゲート絶縁膜（ＴＯＰ絶縁膜）１８ｂをエッチン
グのマスクに用いて、フェンス１３ａの側壁に、第１ゲ
ート電極１６ａとなる導電物を、ＲＩＥ法を用いた側壁
残し法にて残し、その後、レジスト膜をマスクに用い
て、ゲート電極１６ａの形状に加工することで実現でき
る。このとき、フェンス１３の上面に形成された、ゲー
ト絶縁膜（ＴＯＰ絶縁膜）１８ｂが、ＲＩＥ時のエッチ
ングのマスクとして使用できる他、ＲＩＥ時のエッチン
グ・ダメージが、フェンス１３に入るのを防止する。こ
のように本第８の実施形態に係る構造において、ゲート
絶縁膜（ＴＯＰ絶縁膜）１８ｂは、特に重要な役割を果
たす。
には、ゲート絶縁膜（ＴＯＰ絶縁膜）１８ｂをエッチン
グのマスクに用いて、フェンス１３ａの側壁に、第１ゲ
ート電極１６ａとなる導電物を、ＲＩＥ法を用いた側壁
残し法にて残し、その後、レジスト膜をマスクに用い
て、ゲート電極１６ａの形状に加工することで実現でき
る。このとき、フェンス１３の上面に形成された、ゲー
ト絶縁膜（ＴＯＰ絶縁膜）１８ｂが、ＲＩＥ時のエッチ
ングのマスクとして使用できる他、ＲＩＥ時のエッチン
グ・ダメージが、フェンス１３に入るのを防止する。こ
のように本第８の実施形態に係る構造において、ゲート
絶縁膜（ＴＯＰ絶縁膜）１８ｂは、特に重要な役割を果
たす。
【０１４１】また、第１ゲート電極１６ａと第２ゲート
電極１６ｂとの間には、合わせズレが発生する可能性が
有るが、ＭＯＳＦＥＴの電気特性には影響はない。
電極１６ｂとの間には、合わせズレが発生する可能性が
有るが、ＭＯＳＦＥＴの電気特性には影響はない。
【０１４２】このような第８の実施形態に係る電極構造
をとることにより、フェンス１３の側壁のみに、第１ゲ
ート電極１６ａの材料、例えば不純物をドープしたポリ
Ｓｉ層を形成できる。このため、ＭＯＳＦＥＴの電気特
性に応じてゲート電極の材料を変更できる、という特長
がある。
をとることにより、フェンス１３の側壁のみに、第１ゲ
ート電極１６ａの材料、例えば不純物をドープしたポリ
Ｓｉ層を形成できる。このため、ＭＯＳＦＥＴの電気特
性に応じてゲート電極の材料を変更できる、という特長
がある。
【０１４３】また、第１ゲート電極１６ａの膜厚を、例
えば５０ｎｍ程度に薄膜化しても、第２ゲート電極１６
ｂとなるメタル層を、例えば膜厚１００ｎｍ程度のＷ膜
／ＴｉＮ膜／Ｔｉ膜の積層膜等で形成すれば、配線抵抗
の増加を抑制することができる。
えば５０ｎｍ程度に薄膜化しても、第２ゲート電極１６
ｂとなるメタル層を、例えば膜厚１００ｎｍ程度のＷ膜
／ＴｉＮ膜／Ｔｉ膜の積層膜等で形成すれば、配線抵抗
の増加を抑制することができる。
【０１４４】（第９実施形態）図２２はこの発明の第９
実施形態に係るＭＯＳＦＥＴを示す斜視図、図２３Ａは
その平面図、図２３Ｂは図２３Ａ中の２３Ｂ−２３Ｂ線
に沿う断面図、図２３Ｃは図２３Ａ中の２３Ｃ−２３Ｃ
線に沿う断面図である。
実施形態に係るＭＯＳＦＥＴを示す斜視図、図２３Ａは
その平面図、図２３Ｂは図２３Ａ中の２３Ｂ−２３Ｂ線
に沿う断面図、図２３Ｃは図２３Ａ中の２３Ｃ−２３Ｃ
線に沿う断面図である。
【０１４５】第８実施形態では、第１ゲート電極１６ａ
を、フェンス１３の互いに相対する２つの側面上に形成
されたゲート絶縁膜１８ａ上に形成し、これら第１ゲー
ト電極１６ａどうしを、フェンス１３の上面上に形成さ
れたゲート絶縁膜（ＴＯＰ絶縁膜）１８ｂ上に形成され
た第２ゲート電極１６ｂを用いて、互いに接続する構造
について説明した。
を、フェンス１３の互いに相対する２つの側面上に形成
されたゲート絶縁膜１８ａ上に形成し、これら第１ゲー
ト電極１６ａどうしを、フェンス１３の上面上に形成さ
れたゲート絶縁膜（ＴＯＰ絶縁膜）１８ｂ上に形成され
た第２ゲート電極１６ｂを用いて、互いに接続する構造
について説明した。
【０１４６】本第９実施形態は、図２２、図２３Ａ、図
２３Ｂに示すように、第１ゲート電極１６ａをフェンス
１３の互いに相対する２つの側面およびその上面の３つ
の面上に形成されたゲート絶縁膜１８上に形成されたゲ
ート電極１６と、このゲート電極１８に電気的に接続さ
れる第２ゲート電極（メタル）１６ｂとからなる積層ゲ
ート電極を持つ。
２３Ｂに示すように、第１ゲート電極１６ａをフェンス
１３の互いに相対する２つの側面およびその上面の３つ
の面上に形成されたゲート絶縁膜１８上に形成されたゲ
ート電極１６と、このゲート電極１８に電気的に接続さ
れる第２ゲート電極（メタル）１６ｂとからなる積層ゲ
ート電極を持つ。
【０１４７】このような構造を形成するには、第１実施
形態において、図８Ａ、図８Ｂに示す工程において、ゲ
ート電極１６を所望の形状に加工した後、ゲート電極１
６の側壁に側壁絶縁膜２５を形成し、ソース／ドレイン
領域１７を形成する（図９Ａ、図９Ｂ）。この後、層間
絶縁膜２６を形成し、これを平坦化する（図１０Ａ、図
１０Ｂ）。この層間絶縁膜２６の平坦化時、ゲート電極
１６の表面を、選択的に露出させるようにする。この
後、第２ゲート電極１６ｂとなるメタル積層膜（例えば
Ｗ膜／ＴｉＮ膜／Ｔｉ膜）を堆積し、レジスト膜（図示
せず）を用いて所望の形状にパターニングし、第２ゲー
ト電極１６ｂを形成する。
形態において、図８Ａ、図８Ｂに示す工程において、ゲ
ート電極１６を所望の形状に加工した後、ゲート電極１
６の側壁に側壁絶縁膜２５を形成し、ソース／ドレイン
領域１７を形成する（図９Ａ、図９Ｂ）。この後、層間
絶縁膜２６を形成し、これを平坦化する（図１０Ａ、図
１０Ｂ）。この層間絶縁膜２６の平坦化時、ゲート電極
１６の表面を、選択的に露出させるようにする。この
後、第２ゲート電極１６ｂとなるメタル積層膜（例えば
Ｗ膜／ＴｉＮ膜／Ｔｉ膜）を堆積し、レジスト膜（図示
せず）を用いて所望の形状にパターニングし、第２ゲー
ト電極１６ｂを形成する。
【０１４８】本第９実施形態においても、第８実施形態
と同じように、ゲート電極１６と第２ゲート電極１６ｂ
との間には合わせズレが発生する可能性が有るが、ＭＯ
ＳＦＥＴの電気特性には影響はない。
と同じように、ゲート電極１６と第２ゲート電極１６ｂ
との間には合わせズレが発生する可能性が有るが、ＭＯ
ＳＦＥＴの電気特性には影響はない。
【０１４９】このような本第９実施形態に係る電極構造
とすることにより、フェンス１３の両側面および上面の
３つの側面に、第１のゲート電極材料、例えば不純物を
ドープしたポリＳｉ層により構成されたゲート電極１６
を形成できる。さらにゲート電極１６に電気的に接続さ
れる、例えばより抵抗値が低い第２のゲート電極材料、
例えばメタルやメタル積層膜により構成された第２ゲー
ト電極１６ｂを形成できる。このため、ＭＯＳＦＥＴの
電気特性に応じて、ゲート電極材料を変更することがで
きる、という特長がある。
とすることにより、フェンス１３の両側面および上面の
３つの側面に、第１のゲート電極材料、例えば不純物を
ドープしたポリＳｉ層により構成されたゲート電極１６
を形成できる。さらにゲート電極１６に電気的に接続さ
れる、例えばより抵抗値が低い第２のゲート電極材料、
例えばメタルやメタル積層膜により構成された第２ゲー
ト電極１６ｂを形成できる。このため、ＭＯＳＦＥＴの
電気特性に応じて、ゲート電極材料を変更することがで
きる、という特長がある。
【０１５０】また、ゲート電極１６を、例えば５０ｎｍ
程度に薄膜化しても、第２ゲート電極となる積層メタル
接続層で、配線抵抗の増加を抑制することができる。
程度に薄膜化しても、第２ゲート電極となる積層メタル
接続層で、配線抵抗の増加を抑制することができる。
【０１５１】（第１０実施形態）図２６は、この発明の
第１０実施形態に係るＭＯＳＦＥＴを示す断面図であ
る。なお、図２６に示す断面は図１Ｂに示す断面に相当
する。
第１０実施形態に係るＭＯＳＦＥＴを示す断面図であ
る。なお、図２６に示す断面は図１Ｂに示す断面に相当
する。
【０１５２】第１実施形態では、フェンス１３の下部周
辺領域に素子分離絶縁膜１４を埋め込み形成する場合
に、図６Ａ、図６Ｂに示すように、フェンス１３の側面
の延長面に素子分離絶縁膜１４が形成されている。
辺領域に素子分離絶縁膜１４を埋め込み形成する場合
に、図６Ａ、図６Ｂに示すように、フェンス１３の側面
の延長面に素子分離絶縁膜１４が形成されている。
【０１５３】本第１０実施形態は、素子分離絶縁膜１４
を埋め込み形成する場合に、フェンス１３の下部領域
に、素子分離絶縁膜１４の埋め込み形状が劣化しない様
に、例えば約１０度程度の順テーパー角度θを持つよう
に形成する例である。
を埋め込み形成する場合に、フェンス１３の下部領域
に、素子分離絶縁膜１４の埋め込み形状が劣化しない様
に、例えば約１０度程度の順テーパー角度θを持つよう
に形成する例である。
【０１５４】図２６に示すように、フェンス１３の下部
領域に、例えば垂直な場合に比べて１０度程度の順テー
パー角度θをつけることにより、図５Ａ、図５Ｂに示し
た絶縁膜２３の、特にフェンス１３の下部領域における
埋め込み性を著しく向上できる。
領域に、例えば垂直な場合に比べて１０度程度の順テー
パー角度θをつけることにより、図５Ａ、図５Ｂに示し
た絶縁膜２３の、特にフェンス１３の下部領域における
埋め込み性を著しく向上できる。
【０１５５】また、フェンス１３の下部領域にテーパー
角度θを持つように加工するには、フェンス１３のエッ
チング時の最終段階に、エッチング条件を変更し、順テ
ーパー角度θがつくようにすれば良い。フェンス１３の
下部領域に、約１０度の順テーパー角度θをつけること
は、エッチング条件の変更で比較的容易に実現できる。
角度θを持つように加工するには、フェンス１３のエッ
チング時の最終段階に、エッチング条件を変更し、順テ
ーパー角度θがつくようにすれば良い。フェンス１３の
下部領域に、約１０度の順テーパー角度θをつけること
は、エッチング条件の変更で比較的容易に実現できる。
【０１５６】このようにフェンス１３の下部領域が、約
１０度の順テーパー角度θを持ち、その上部領域のＭＯ
ＳＦＥＴのチャネルとなるほぼ垂直な側面を持つ凸状Ｓ
ｉ構造にすることにより、素子分離絶縁膜１４の埋め込
み特性を改善でき、安定した素子分離領域を形成できる
という特長がある。
１０度の順テーパー角度θを持ち、その上部領域のＭＯ
ＳＦＥＴのチャネルとなるほぼ垂直な側面を持つ凸状Ｓ
ｉ構造にすることにより、素子分離絶縁膜１４の埋め込
み特性を改善でき、安定した素子分離領域を形成できる
という特長がある。
【０１５７】（第１１実施形態）図２７は、この発明の
第１１実施形態に係るＭＯＳＦＥＴを示す断面図であ
る。なお、図２７に示す断面は図１Ｂに示す断面に相当
する。
第１１実施形態に係るＭＯＳＦＥＴを示す断面図であ
る。なお、図２７に示す断面は図１Ｂに示す断面に相当
する。
【０１５８】第１実施形態、および第１０実施形態で
は、フェンス１３の下部領域に、素子分離絶縁膜１４を
埋め込み形成する場合、図６Ａ、図６Ｂに示すように、
素子分離絶縁膜１４の上面がＳｉ基板１０面に対して、
ほぼ水平になるように形成されている例や、素子分離絶
縁膜１４の底部コーナーがほぼ垂直になっている例につ
いて述べた。
は、フェンス１３の下部領域に、素子分離絶縁膜１４を
埋め込み形成する場合、図６Ａ、図６Ｂに示すように、
素子分離絶縁膜１４の上面がＳｉ基板１０面に対して、
ほぼ水平になるように形成されている例や、素子分離絶
縁膜１４の底部コーナーがほぼ垂直になっている例につ
いて述べた。
【０１５９】本第１１実施形態では、素子分離絶縁膜１
４を埋め込み形成する場合に、素子分離絶縁膜１４の埋
め込み形状が劣化しないように、例えばフェンス１３の
底部コーナーが半径＝５０ｎｍ程度の丸みを持つように
形成する例と、素子分離絶縁膜１４の表面がＳｉ基板１
０表面に対して、ほぼ水平ではなくてフェンス１３の周
辺部から素子分離絶縁膜１４の中心部に向かって膜厚が
薄くなるように形成する例とについて述べる。
４を埋め込み形成する場合に、素子分離絶縁膜１４の埋
め込み形状が劣化しないように、例えばフェンス１３の
底部コーナーが半径＝５０ｎｍ程度の丸みを持つように
形成する例と、素子分離絶縁膜１４の表面がＳｉ基板１
０表面に対して、ほぼ水平ではなくてフェンス１３の周
辺部から素子分離絶縁膜１４の中心部に向かって膜厚が
薄くなるように形成する例とについて述べる。
【０１６０】図２７に示すように、例えばフェンス１３
の底部コーナーに、半径５０ｎｍ程度のラウンドを形成
することにより、図５Ａ、図５Ｂに示した素子分離絶縁
膜１４の、特にフェンス１３の下部領域における埋め込
み性を著しく向上できる。
の底部コーナーに、半径５０ｎｍ程度のラウンドを形成
することにより、図５Ａ、図５Ｂに示した素子分離絶縁
膜１４の、特にフェンス１３の下部領域における埋め込
み性を著しく向上できる。
【０１６１】また、このようなフェンス１３の底部コー
ナーがラウンドを持つように加工するには、フェンス１
３のエッチング条件を変更し、底部コーナーがラウンド
を持つようにすれば良い。
ナーがラウンドを持つように加工するには、フェンス１
３のエッチング条件を変更し、底部コーナーがラウンド
を持つようにすれば良い。
【０１６２】また、例えばフェンス１３の下部領域にお
ける素子分離絶縁膜１４の膜厚をフェンス１３の下部領
域において厚く、素子分離絶縁膜１４の中心部に行くに
従って薄くなるように形成すると、ゲート電極１６を加
工する場合、フェンス１３の下部周辺の素子分離絶縁膜
１４表面において、ゲート電極１６の残りを防止でき、
ゲート電極１６どうしのショートを防止でき、製品の歩
留まりを向上できる。
ける素子分離絶縁膜１４の膜厚をフェンス１３の下部領
域において厚く、素子分離絶縁膜１４の中心部に行くに
従って薄くなるように形成すると、ゲート電極１６を加
工する場合、フェンス１３の下部周辺の素子分離絶縁膜
１４表面において、ゲート電極１６の残りを防止でき、
ゲート電極１６どうしのショートを防止でき、製品の歩
留まりを向上できる。
【０１６３】また、素子分離絶縁膜１４を上記形状を持
つように加工するには、フェンス１３の側面に、例えば
１０ｎｍ程度の熱酸化膜を形成し、それを介してＨＤＰ
（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）やＯ
3（オゾン）-ＴＥＯＳ酸化膜等のＣＶＤ絶縁膜を埋め込
めば良い。ＣＭＰ法やＲＩＥ法を用いて、図６Ａ、図６
Ｂに示すようにＣＶＤ絶縁膜を埋め込み形成するが、最
後にウエットエッチング条件を調整し、熱酸化膜に対し
てＣＶＤ絶縁膜の方がウエットエッチング速度が遅いよ
うな条件（エッチング液の温度やフッ酸の濃度等）を選
んでエッチングし、フェンス１３の近傍だけが厚い膜厚
になるような絶縁膜を形成すれば良い。
つように加工するには、フェンス１３の側面に、例えば
１０ｎｍ程度の熱酸化膜を形成し、それを介してＨＤＰ
（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）やＯ
3（オゾン）-ＴＥＯＳ酸化膜等のＣＶＤ絶縁膜を埋め込
めば良い。ＣＭＰ法やＲＩＥ法を用いて、図６Ａ、図６
Ｂに示すようにＣＶＤ絶縁膜を埋め込み形成するが、最
後にウエットエッチング条件を調整し、熱酸化膜に対し
てＣＶＤ絶縁膜の方がウエットエッチング速度が遅いよ
うな条件（エッチング液の温度やフッ酸の濃度等）を選
んでエッチングし、フェンス１３の近傍だけが厚い膜厚
になるような絶縁膜を形成すれば良い。
【０１６４】このようにフェンスの底部コーナーに半径
５０ｎｍ程度のラウンドを形成することにより、特にフ
ェンス１３の下部領域における素子分離絶縁膜１４の埋
め込み性を著しく向上できる。
５０ｎｍ程度のラウンドを形成することにより、特にフ
ェンス１３の下部領域における素子分離絶縁膜１４の埋
め込み性を著しく向上できる。
【０１６５】また、例えば素子分離絶縁膜１４の膜厚
を、フェンス１３の下部領域近傍において厚く、そして
素子分離絶縁膜１４の中心部に行くに従って薄くなるよ
うに形成すると、ゲート電極１６を加工する場合、フェ
ンス１３の下部の素子分離絶縁膜１４表面においてゲー
ト電極１６の残りを防止でき、ゲート電極１６どうしの
ショートを防止でき、製品の歩留まりを向上できる。
を、フェンス１３の下部領域近傍において厚く、そして
素子分離絶縁膜１４の中心部に行くに従って薄くなるよ
うに形成すると、ゲート電極１６を加工する場合、フェ
ンス１３の下部の素子分離絶縁膜１４表面においてゲー
ト電極１６の残りを防止でき、ゲート電極１６どうしの
ショートを防止でき、製品の歩留まりを向上できる。
【０１６６】（第１２実施形態）図２８は、この発明の
第１２実施形態に係るＭＯＳＦＥＴを示す断面図であ
る。なお、図２８に示す断面は、図１Ｂに示す断面に相
当する。
第１２実施形態に係るＭＯＳＦＥＴを示す断面図であ
る。なお、図２８に示す断面は、図１Ｂに示す断面に相
当する。
【０１６７】第１実施形態では、フェンス１３の上面と
平面とが接する上部コーナーが、ほぼ直角に加工されて
いる例について述べた。
平面とが接する上部コーナーが、ほぼ直角に加工されて
いる例について述べた。
【０１６８】本第１２実施形態は、この上部コーナーの
丸めについて述べる。
丸めについて述べる。
【０１６９】図２８に示すように、例えば上部コーナー
に半径３０ｎｍ程度のラウンドを設けることにより、上
部コーナーがほぼ直角な場合に比べて、ＭＯＳＦＥＴの
ゲート電極１６からの電界の影響を著しく低減できる。
これにより、ゲート絶縁膜１８の耐圧を向上でき、ま
た、ゲート電界の集中における寄生チャネルの影響を低
下できる。
に半径３０ｎｍ程度のラウンドを設けることにより、上
部コーナーがほぼ直角な場合に比べて、ＭＯＳＦＥＴの
ゲート電極１６からの電界の影響を著しく低減できる。
これにより、ゲート絶縁膜１８の耐圧を向上でき、ま
た、ゲート電界の集中における寄生チャネルの影響を低
下できる。
【０１７０】このような半径３０ｎｍ程度のラウンド
を、フェンス１３の上部コーナーに形成するには色々な
方法がある。例えば第１実施形態において、図６Ａ、図
６Ｂに示す状態でマスクＳｉＮ膜１５を残したまま、フ
ェンス１３の側壁表面を熱酸化する。これにより、フェ
ンス１３の上部において、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）的な、選択
酸化を行なうことにより、上部コーナーに半径３０ｎｍ
程度の食い込みを入れることができる。この後、マスク
ＳｉＮ膜１５を除去して、ゲート絶縁膜１８を形成する
ことにより、上部コーナーに、半径３０ｎｍ程度のラウ
ンドを持たせることができる。ラウンドの量は、選択酸
化の量により多少変更することができる。
を、フェンス１３の上部コーナーに形成するには色々な
方法がある。例えば第１実施形態において、図６Ａ、図
６Ｂに示す状態でマスクＳｉＮ膜１５を残したまま、フ
ェンス１３の側壁表面を熱酸化する。これにより、フェ
ンス１３の上部において、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）的な、選択
酸化を行なうことにより、上部コーナーに半径３０ｎｍ
程度の食い込みを入れることができる。この後、マスク
ＳｉＮ膜１５を除去して、ゲート絶縁膜１８を形成する
ことにより、上部コーナーに、半径３０ｎｍ程度のラウ
ンドを持たせることができる。ラウンドの量は、選択酸
化の量により多少変更することができる。
【０１７１】このようにフェンス１３の上面の端部コー
ナー（上部コーナー）に、半径３０ｎｍ程度のラウンド
を設けることにより。ＭＯＳＦＥＴのゲート電極からの
電界の影響を著しく低減でき、ゲート絶縁膜１８の耐圧
を向上でき、また、ゲート電界の集中における寄生チャ
ネルの影響を低下できるという特長がある。
ナー（上部コーナー）に、半径３０ｎｍ程度のラウンド
を設けることにより。ＭＯＳＦＥＴのゲート電極からの
電界の影響を著しく低減でき、ゲート絶縁膜１８の耐圧
を向上でき、また、ゲート電界の集中における寄生チャ
ネルの影響を低下できるという特長がある。
【０１７２】また、例えば図１９に示したように、フェ
ンス１３の上部コーナーの角度を、９０度を越えるよう
にしても、上記同様の効果を得ることができる。
ンス１３の上部コーナーの角度を、９０度を越えるよう
にしても、上記同様の効果を得ることができる。
【０１７３】（第１３実施形態）図３０はこの発明の第
１３実施形態の第１例に係るＭＯＳＦＥＴを示す平面
図、図３１はその第２例に係るＭＯＳＦＥＴを示す平面
図、図３２はその第３例に係るＭＯＳＦＥＴを示す平面
図である。
１３実施形態の第１例に係るＭＯＳＦＥＴを示す平面
図、図３１はその第２例に係るＭＯＳＦＥＴを示す平面
図、図３２はその第３例に係るＭＯＳＦＥＴを示す平面
図である。
【０１７４】第５実施形態では、大きなチャネル幅を実
現するために、フェンス１３を複数個合わせて一つのＭ
ＯＳＦＥＴを形成する場合について述べた。
現するために、フェンス１３を複数個合わせて一つのＭ
ＯＳＦＥＴを形成する場合について述べた。
【０１７５】本第１３実施形態では、複数のフェンス１
３を合わせて一つのソース／ドレイン領域１７、ゲート
電極１６をもつ構造として用いる場合のソース／ドレイ
ン構造について述べる。
３を合わせて一つのソース／ドレイン領域１７、ゲート
電極１６をもつ構造として用いる場合のソース／ドレイ
ン構造について述べる。
【０１７６】図３０には第１例として、２個のフェンス
１３を持つ場合の、ソース／ドレイン領域１７の結合構
造が示されている。
１３を持つ場合の、ソース／ドレイン領域１７の結合構
造が示されている。
【０１７７】図３０に示すように、フェンス１３を並列
に配置し、ソース／ドレイン領域１７の片方を、フェン
ス１３自体を用いて共通化する。これにより、フェンス
１３は平面的に折曲され、平面から見て「Ｕ型」構造と
なっている。このような構造をとることによりコンタク
トの数を減らすことができる。
に配置し、ソース／ドレイン領域１７の片方を、フェン
ス１３自体を用いて共通化する。これにより、フェンス
１３は平面的に折曲され、平面から見て「Ｕ型」構造と
なっている。このような構造をとることによりコンタク
トの数を減らすことができる。
【０１７８】図３１には第２例として、４個のフェンス
１３を持つ場合の、ソース／ドレイン領域１７の結合構
造が示されている。
１３を持つ場合の、ソース／ドレイン領域１７の結合構
造が示されている。
【０１７９】図３１に示すように、フェンス１３を並列
に配置し、ソース／ドレイン領域１７の片方を２つず
つ、フェンス自体を用いて共通化する。これにより、フ
ェンス１３は、平面から見て「Ｕ型」構造を幾つか組み
合わせた形となっている。このような構造をとることに
より図３０の場合と同じようにコンタクトの数を減らす
ことができる。また、フェンス１３の構造を変化させる
ことにより、素子配置の密度を向上できる。
に配置し、ソース／ドレイン領域１７の片方を２つず
つ、フェンス自体を用いて共通化する。これにより、フ
ェンス１３は、平面から見て「Ｕ型」構造を幾つか組み
合わせた形となっている。このような構造をとることに
より図３０の場合と同じようにコンタクトの数を減らす
ことができる。また、フェンス１３の構造を変化させる
ことにより、素子配置の密度を向上できる。
【０１８０】図３２には第３例として、４個のフェンス
１３を持つ場合のソース／ドレイン領域１７の結合構造
が示されている。
１３を持つ場合のソース／ドレイン領域１７の結合構造
が示されている。
【０１８１】図３２に示すように、フェンス１３を並列
に配置し、ソース／ドレイン領域１７となる両側のフェ
ンス１３を、このフェンス１３自体を用いて結合した構
造となっている。このような構造をとることにより、図
３０、図３１の場合と同じようにコンタクトの数を減ら
すことができる。また、フェンスの構造を変化させるこ
とにより、素子配置の密度を向上できる。
に配置し、ソース／ドレイン領域１７となる両側のフェ
ンス１３を、このフェンス１３自体を用いて結合した構
造となっている。このような構造をとることにより、図
３０、図３１の場合と同じようにコンタクトの数を減ら
すことができる。また、フェンスの構造を変化させるこ
とにより、素子配置の密度を向上できる。
【０１８２】（第１４実施形態）図３３はこの発明の第
１４実施形態に係るＭＯＳＦＥＴを示す斜視図、図３４
Ａはその平面図、図３４Ｂは図３４Ａ中の３４Ｂ−３４
Ｂ線に沿う断面図、図３４Ｃは図３４Ａ中の３４Ｃ−３
４Ｃ線に沿う断面図である。また、図３３、図３４Ａ〜
図３４Ｃでは、図２Ａに示したコンタクトおよび配線は
それぞれ省略されている。
１４実施形態に係るＭＯＳＦＥＴを示す斜視図、図３４
Ａはその平面図、図３４Ｂは図３４Ａ中の３４Ｂ−３４
Ｂ線に沿う断面図、図３４Ｃは図３４Ａ中の３４Ｃ−３
４Ｃ線に沿う断面図である。また、図３３、図３４Ａ〜
図３４Ｃでは、図２Ａに示したコンタクトおよび配線は
それぞれ省略されている。
【０１８３】第１実施形態では、フェンス１３の下部領
域に周辺に、素子分離絶縁膜１４があり、さらにフェン
ス１３のチャネル領域１５がＳｉ基板１０と電気的に接
続され、チャネル領域１５に対して基板バイアスを印加
できる構造を示した。
域に周辺に、素子分離絶縁膜１４があり、さらにフェン
ス１３のチャネル領域１５がＳｉ基板１０と電気的に接
続され、チャネル領域１５に対して基板バイアスを印加
できる構造を示した。
【０１８４】本第１４実施形態は、図３３、図３４Ａ〜
図３４Ｃに示すように、例えばＳＯＩ基板４０を用い、
このＳＯＩ基板４０の絶縁膜４１上に、２００ｎｍ程度
の薄膜Ｓｉ層を形成し、これを加工してフェンス１３を
形成したものである。さらにＭＯＳＦＥＴのソース／ド
レイン領域１７の底部と、絶縁膜４１、例えば埋め込み
酸化膜のような絶縁膜４１の間に、チャネル領域１５と
同じ導電型のＳｉ層４２が存在するような構造である。
図３４Ｃに示すように、例えばＳＯＩ基板４０を用い、
このＳＯＩ基板４０の絶縁膜４１上に、２００ｎｍ程度
の薄膜Ｓｉ層を形成し、これを加工してフェンス１３を
形成したものである。さらにＭＯＳＦＥＴのソース／ド
レイン領域１７の底部と、絶縁膜４１、例えば埋め込み
酸化膜のような絶縁膜４１の間に、チャネル領域１５と
同じ導電型のＳｉ層４２が存在するような構造である。
【０１８５】このような構造では、ＳＯＩ構造であるた
め、基板バイアスは印加できないが、ＭＯＳＦＥＴ動作
時にチャネル領域に蓄積される蓄積電荷（Ｎチャネルの
場合はホールとなる）の影響をソース／ドレイン領域１
７の底部まで分布を拡大できることにより、そのソース
／ドレイン耐圧の劣化などの影響を低減できる。
め、基板バイアスは印加できないが、ＭＯＳＦＥＴ動作
時にチャネル領域に蓄積される蓄積電荷（Ｎチャネルの
場合はホールとなる）の影響をソース／ドレイン領域１
７の底部まで分布を拡大できることにより、そのソース
／ドレイン耐圧の劣化などの影響を低減できる。
【０１８６】このような構造を実現するには、第１実施
形態に示したような構造を、ＳＯＩ基板４０を使って製
造すれば良い。そして、ソース／ドレイン領域１７の底
部と絶縁膜４１との間に、チャネル領域１５と同じ導電
型のＳｉ層４２を形成することが重要である。
形態に示したような構造を、ＳＯＩ基板４０を使って製
造すれば良い。そして、ソース／ドレイン領域１７の底
部と絶縁膜４１との間に、チャネル領域１５と同じ導電
型のＳｉ層４２を形成することが重要である。
【０１８７】（第１５実施形態）図３５はこの発明の第
１５実施形態に係るＭＯＳＦＥＴを示す斜視図、図３６
Ａはその平面図、図３６Ｂは図３６Ａ中の３６Ｂ−３６
Ｂ線に沿う断面図、図３６Ｃは図３６Ａ中の３６Ｃ−３
６Ｃ線に沿う断面図である。また、図３５、図３６Ａ〜
図３６Ｃでは、図２Ａに示したコンタクトおよび配線は
それぞれ省略されている。
１５実施形態に係るＭＯＳＦＥＴを示す斜視図、図３６
Ａはその平面図、図３６Ｂは図３６Ａ中の３６Ｂ−３６
Ｂ線に沿う断面図、図３６Ｃは図３６Ａ中の３６Ｃ−３
６Ｃ線に沿う断面図である。また、図３５、図３６Ａ〜
図３６Ｃでは、図２Ａに示したコンタクトおよび配線は
それぞれ省略されている。
【０１８８】第１４実施形態では、ＳＯＩ基板４０を使
ってフェンス１３の両側面にチャネルを形成し、好まし
くは動作時にチャネルを完全に空乏化し、ＭＯＳＦＥＴ
のショートチャネル効果を改善する構造について述べ
た。この時に、従来の薄膜ＳＯＩのＦｉｎ構造ＭＯＳＦ
ＥＴ（図８１）との違いは、ソース／ドレイン領域１７
の底部と絶縁膜４１との間に、チャネルと同じ導電型の
Ｓｉ層４２を設けることである。これにより、従来の薄
膜ＳＯＩを用いたＭＯＳＦＥＴで問題であった基板浮遊
効果を防止できる。
ってフェンス１３の両側面にチャネルを形成し、好まし
くは動作時にチャネルを完全に空乏化し、ＭＯＳＦＥＴ
のショートチャネル効果を改善する構造について述べ
た。この時に、従来の薄膜ＳＯＩのＦｉｎ構造ＭＯＳＦ
ＥＴ（図８１）との違いは、ソース／ドレイン領域１７
の底部と絶縁膜４１との間に、チャネルと同じ導電型の
Ｓｉ層４２を設けることである。これにより、従来の薄
膜ＳＯＩを用いたＭＯＳＦＥＴで問題であった基板浮遊
効果を防止できる。
【０１８９】本第１５実施形態は、図３５、図３６Ａ〜
図３６Ｃに示すように、例えばガラス基板４３を用い
て、このガラス基板４３の上に２００ｎｍ程度の膜厚を
持つアモルファスＳｉ層を形成し、アモルファスＳｉ層
を加工して、第１４実施形態と同じようなフェンス１３
を持ったＭＯＳＦＥＴを形成したものである。ＭＯＳＦ
ＥＴのソース／ドレイン領域１７の底部とガラス基板４
３との間に、チャネル領域１５と同じ導電型のＳｉ層、
本例ではアモルファスＳｉ層４４が存在する構造は、第
１４実施形態と同じである。
図３６Ｃに示すように、例えばガラス基板４３を用い
て、このガラス基板４３の上に２００ｎｍ程度の膜厚を
持つアモルファスＳｉ層を形成し、アモルファスＳｉ層
を加工して、第１４実施形態と同じようなフェンス１３
を持ったＭＯＳＦＥＴを形成したものである。ＭＯＳＦ
ＥＴのソース／ドレイン領域１７の底部とガラス基板４
３との間に、チャネル領域１５と同じ導電型のＳｉ層、
本例ではアモルファスＳｉ層４４が存在する構造は、第
１４実施形態と同じである。
【０１９０】このような構造を用いることにより、ガラ
ス基板４３を用いたアモルファスＳｉ層ＭＯＳＦＥＴで
あるのに、完全空乏化チャネルをダブルゲート構造で実
現できる。したがって、アモルファスＳｉ−ＭＯＳＦＥ
Ｔの特性を向上できる。
ス基板４３を用いたアモルファスＳｉ層ＭＯＳＦＥＴで
あるのに、完全空乏化チャネルをダブルゲート構造で実
現できる。したがって、アモルファスＳｉ−ＭＯＳＦＥ
Ｔの特性を向上できる。
【０１９１】このような構造を実現するには、第１実施
形態に示したような製造方法をガラス基板４３の上に形
成したアモルファスＳｉ層を使って実現すれば良い。も
ちろん、本第１５実施形態においても、第１４実施形態
と同様に、ソース／ドレイン領域１７の底部とガラス基
板４３との間に、チャネル領域１５と同じ導電型のアモ
ルファスＳｉ層４４を形成することが同じように重要で
ある。
形態に示したような製造方法をガラス基板４３の上に形
成したアモルファスＳｉ層を使って実現すれば良い。も
ちろん、本第１５実施形態においても、第１４実施形態
と同様に、ソース／ドレイン領域１７の底部とガラス基
板４３との間に、チャネル領域１５と同じ導電型のアモ
ルファスＳｉ層４４を形成することが同じように重要で
ある。
【０１９２】（第１６実施形態）図３７Ａ〜図４２Ａ、
図３７Ｂ〜図４２Ｂは、この発明の第１６の実施形態に
係るＭＯＳＦＥＴの製造方法を示す工程断面図である。
なお、図３７Ａ〜図４２Ａに示す断面は図２Ｂに示す断
面に相当し、図３７Ｂ〜図４２Ｂに示す断面は図２Ｃに
示す断面に相当する。
図３７Ｂ〜図４２Ｂは、この発明の第１６の実施形態に
係るＭＯＳＦＥＴの製造方法を示す工程断面図である。
なお、図３７Ａ〜図４２Ａに示す断面は図２Ｂに示す断
面に相当し、図３７Ｂ〜図４２Ｂに示す断面は図２Ｃに
示す断面に相当する。
【０１９３】第１実施形態では、Ｓｉ基板１０を、マス
ク層２２を用いてエッチングすることで、フェンス１３
を形成する例について述べた。
ク層２２を用いてエッチングすることで、フェンス１３
を形成する例について述べた。
【０１９４】本第１６実施形態では、エピタキシャルＳ
ｉ層を用いて、フェンス１３を形成し、完全空乏化チャ
ネルを持つダブルゲート型のＭＯＳＦＥＴ構造を形成す
る方法である。以下その方法を、図３７〜図４２に示す
工程断面図を参照して説明する。
ｉ層を用いて、フェンス１３を形成し、完全空乏化チャ
ネルを持つダブルゲート型のＭＯＳＦＥＴ構造を形成す
る方法である。以下その方法を、図３７〜図４２に示す
工程断面図を参照して説明する。
【０１９５】まず、図３７Ａ、図３７Ｂに示すように、
不純物濃度５×１０15ｃｍ-3程度の面方位（１００）Ｐ
型Ｓｉ基板１１０のトランジスタ・チャネル領域に、Ｎ
ＭＯＳＦＥＴを形成する場合にはＰ型ウェル１１１（ピ
ーク不純物濃度で、例えば４×１０17ｃｍ-3程度）を、
例えばボロンイオン（Ｂ+）を、加速電圧２６０Ｋｅ
Ｖ、ドーズ量２×１０13ｃｍ-2程度イオン注入すること
により形成する。また、ＰＭＯＳＦＥＴを形成する場合
にはＮウェル（図示せず）を形成する。次に、Ｓｉ基板
１１０上方の全面に、後に素子分離絶縁膜となるＳｉＯ
2膜１１４を、例えば１００ｎｍ程度形成する。次に、
エピタキシャルＳｉ層を成長する場合の溝のメイン材料
となるマスク層（ＳｉＮ）１２１を、例えば２００ｎｍ
程度形成する。次に、エピタキシャルＳｉ層をＣＭＰす
るときの保護層となるマスク層（ＳｉＯ2）１２２を、
例えば５０ｎｍ程度形成する。次に、これらの積層膜
に、例えば通常のレジスト膜（図示せず）とＲＩＥ法と
を用いて、所望のパターンを形成する。本例では、エピ
タキシャルＳｉ層からなるフェンスを形成するための溝
パターン１２３が形成される。この後、溝パターン１２
３から露出したＳｉ基板１０の表面から、ＲＩＥ時のエ
ッチング・ダメージや有機物汚染層等を除去する。この
除去は、次の工程で行われるＳｉのエピタキシャル成長
を考慮して行われるもので、必要に応じて行われれば良
い。
不純物濃度５×１０15ｃｍ-3程度の面方位（１００）Ｐ
型Ｓｉ基板１１０のトランジスタ・チャネル領域に、Ｎ
ＭＯＳＦＥＴを形成する場合にはＰ型ウェル１１１（ピ
ーク不純物濃度で、例えば４×１０17ｃｍ-3程度）を、
例えばボロンイオン（Ｂ+）を、加速電圧２６０Ｋｅ
Ｖ、ドーズ量２×１０13ｃｍ-2程度イオン注入すること
により形成する。また、ＰＭＯＳＦＥＴを形成する場合
にはＮウェル（図示せず）を形成する。次に、Ｓｉ基板
１１０上方の全面に、後に素子分離絶縁膜となるＳｉＯ
2膜１１４を、例えば１００ｎｍ程度形成する。次に、
エピタキシャルＳｉ層を成長する場合の溝のメイン材料
となるマスク層（ＳｉＮ）１２１を、例えば２００ｎｍ
程度形成する。次に、エピタキシャルＳｉ層をＣＭＰす
るときの保護層となるマスク層（ＳｉＯ2）１２２を、
例えば５０ｎｍ程度形成する。次に、これらの積層膜
に、例えば通常のレジスト膜（図示せず）とＲＩＥ法と
を用いて、所望のパターンを形成する。本例では、エピ
タキシャルＳｉ層からなるフェンスを形成するための溝
パターン１２３が形成される。この後、溝パターン１２
３から露出したＳｉ基板１０の表面から、ＲＩＥ時のエ
ッチング・ダメージや有機物汚染層等を除去する。この
除去は、次の工程で行われるＳｉのエピタキシャル成長
を考慮して行われるもので、必要に応じて行われれば良
い。
【０１９６】次に、図３８Ａ、図３８Ｂに示すように、
溝パターン１２３から露出したＳｉ基板１１０の表面か
ら自然酸化膜等を除去した後、Ｓｉをエピタキシャル成
長させ、エピタキシャルＳｉ層１０１を形成する。その
膜厚は、溝パターン１２３の中を完全に埋め込めるよう
な膜厚に設定される。その膜厚の具体的一例は、４００
ｎｍ程度である。次に、マスク層（ＳｉＯ2）１２２を
マスクに用いて、エピタキシャルＳｉ層１０１の表面を
ＣＭＰし、溝パターン１２３からマスク層１２２上には
み出したエピタキシャルＳｉ層１０１を除去する。これ
により、エピタキシャルＳｉ層１０１の表面の凹凸を除
去する。このようにすると、溝パターン１２３中に形成
されたエピタキシャルＳｉ層１０１のファセット等を除
去でき、溝パターン１２３に、エピタキシャルＳｉ層１
０１を精度良く形成できる。エピタキシャル成長の際の
成長温度や雰囲気、前処理等には注意し、例えばエピタ
キシャルＳｉ層１０１とＳｉ基板１１０との界面に、結
晶欠陥等が形成されないようにすることが重要である。
溝パターン１２３から露出したＳｉ基板１１０の表面か
ら自然酸化膜等を除去した後、Ｓｉをエピタキシャル成
長させ、エピタキシャルＳｉ層１０１を形成する。その
膜厚は、溝パターン１２３の中を完全に埋め込めるよう
な膜厚に設定される。その膜厚の具体的一例は、４００
ｎｍ程度である。次に、マスク層（ＳｉＯ2）１２２を
マスクに用いて、エピタキシャルＳｉ層１０１の表面を
ＣＭＰし、溝パターン１２３からマスク層１２２上には
み出したエピタキシャルＳｉ層１０１を除去する。これ
により、エピタキシャルＳｉ層１０１の表面の凹凸を除
去する。このようにすると、溝パターン１２３中に形成
されたエピタキシャルＳｉ層１０１のファセット等を除
去でき、溝パターン１２３に、エピタキシャルＳｉ層１
０１を精度良く形成できる。エピタキシャル成長の際の
成長温度や雰囲気、前処理等には注意し、例えばエピタ
キシャルＳｉ層１０１とＳｉ基板１１０との界面に、結
晶欠陥等が形成されないようにすることが重要である。
【０１９７】また、本例では、マスク層（ＳｉＯ2）１
２２をマスクに用いて、エピタキシャルＳｉ層１０１を
ＣＭＰしたが、ＣＭＰ条件等を調整することにより、マ
スク層（ＳｉＯ2）１２２を、省略することもできる。
２２をマスクに用いて、エピタキシャルＳｉ層１０１を
ＣＭＰしたが、ＣＭＰ条件等を調整することにより、マ
スク層（ＳｉＯ2）１２２を、省略することもできる。
【０１９８】次に、図３９Ａ、図３９Ｂに示すように、
エピタキシャルＳｉ層１０１中の少なくともトランジス
タ・チャネル形成領域を含む領域に、レジスト膜（図示
せぬ）をマスクに用いて、例えばボロンイオン（Ｂ+）
をイオン注入し、ピーク濃度で２×１０18ｃｍ-3程度の
不純物濃度を持つ高濃度不純物層１１２を形成する。こ
の高濃度不純物層１１２は、パンチスルー・ストッパー
層として機能する。この工程時、エピタキシャルＳｉ層
１０１表面には、８ｎｍ程度の膜厚の酸化膜（図示せ
ず）を形成しておき、レジスト膜からのエピタキシャル
Ｓｉ層１０１への汚染、例えばメタル汚染等を防止す
る。また、注入されたイオンの活性化には、例えば９０
０℃、窒素（Ｎ2）雰囲気中で５分程度のＲＴＡ処理を
用いる。これにより、急峻なプロファイルを持つＰ型高
濃度不純物層１１２を形成することができる。さらに、
例えばトランジスタ・チャネル形成領域を含む領域に、
レジスト膜（図示せず）をマスクに用いて、所望の導電
型の不純物イオンを注入し、チャネル不純物層１１５を
形成する。このとき、チャネル不純物層１１５は、不純
物イオンをトランジスタ・チャネル領域にのみ選択的に
注入することで形成しても良い。形成されるＭＯＳＦＥ
ＴがＮチャネル型で、そのしきい値電圧（Ｖｔｈ）を、
例えば０．７Ｖ程度に設定したい場合には、例えばボロ
ンイオン（Ｂ+）を、加速電圧２０ＫｅＶ、５×１０12
ｃｍ-2程度イオン注入し、Ｐ型のチャネル不純物層１１
５を、チャネルとなる領域に、選択的に均一なプロファ
イルとなるように形成する。この工程は、酸化膜（図示
せず）を通してイオン注入を行なう。チャネル不純物層
１１５の活性化は、この後、例えばＲＴＡ処理を用い
て、例えば７５０℃、１０秒程度の熱処理で行なっても
良い。
エピタキシャルＳｉ層１０１中の少なくともトランジス
タ・チャネル形成領域を含む領域に、レジスト膜（図示
せぬ）をマスクに用いて、例えばボロンイオン（Ｂ+）
をイオン注入し、ピーク濃度で２×１０18ｃｍ-3程度の
不純物濃度を持つ高濃度不純物層１１２を形成する。こ
の高濃度不純物層１１２は、パンチスルー・ストッパー
層として機能する。この工程時、エピタキシャルＳｉ層
１０１表面には、８ｎｍ程度の膜厚の酸化膜（図示せ
ず）を形成しておき、レジスト膜からのエピタキシャル
Ｓｉ層１０１への汚染、例えばメタル汚染等を防止す
る。また、注入されたイオンの活性化には、例えば９０
０℃、窒素（Ｎ2）雰囲気中で５分程度のＲＴＡ処理を
用いる。これにより、急峻なプロファイルを持つＰ型高
濃度不純物層１１２を形成することができる。さらに、
例えばトランジスタ・チャネル形成領域を含む領域に、
レジスト膜（図示せず）をマスクに用いて、所望の導電
型の不純物イオンを注入し、チャネル不純物層１１５を
形成する。このとき、チャネル不純物層１１５は、不純
物イオンをトランジスタ・チャネル領域にのみ選択的に
注入することで形成しても良い。形成されるＭＯＳＦＥ
ＴがＮチャネル型で、そのしきい値電圧（Ｖｔｈ）を、
例えば０．７Ｖ程度に設定したい場合には、例えばボロ
ンイオン（Ｂ+）を、加速電圧２０ＫｅＶ、５×１０12
ｃｍ-2程度イオン注入し、Ｐ型のチャネル不純物層１１
５を、チャネルとなる領域に、選択的に均一なプロファ
イルとなるように形成する。この工程は、酸化膜（図示
せず）を通してイオン注入を行なう。チャネル不純物層
１１５の活性化は、この後、例えばＲＴＡ処理を用い
て、例えば７５０℃、１０秒程度の熱処理で行なっても
良い。
【０１９９】次に、図４０Ａ、図４０Ｂに示すように、
マスク層（ＳｉＯ2）１２２、および上記酸化膜（図示
せず）を除去し、マスク層（ＳｉＮ）１２１を、例えば
ホットリン酸溶液を用いて完全に除去する。このように
することにより、エピタキシャルＳｉ層１０１の下部領
域の周辺にのみ、素子分離絶縁膜（ＳｉＯ2）１１４を
均一な膜厚でウェーハ全面に残置することができる。
マスク層（ＳｉＯ2）１２２、および上記酸化膜（図示
せず）を除去し、マスク層（ＳｉＮ）１２１を、例えば
ホットリン酸溶液を用いて完全に除去する。このように
することにより、エピタキシャルＳｉ層１０１の下部領
域の周辺にのみ、素子分離絶縁膜（ＳｉＯ2）１１４を
均一な膜厚でウェーハ全面に残置することができる。
【０２００】次に、図４１Ａ、図４１Ｂに示すように、
エピタキシャルＳｉ層からなるフェンス１１３の上面
と、およびその側面に露出したＳｉ層の表面に、ゲート
絶縁膜１１８を形成する。ゲート絶縁膜１１８は、例え
ば露出したＳｉの表面を、例えば７００℃程度のラジカ
ル酸化法を用いて、約２．５ｎｍ程度酸化することで形
成される。このラジカル酸化法を用いたゲート絶縁膜１
１８の形成では、特に側面の面方位に依存し難く、Ｓｉ
表面の凸凹が少ない酸化膜を実現できるので、チャネル
界面散乱によるチャネル・モビリィティの低下の少ない
ＭＯＳトランジスタを実現できる。また、ラジカル酸化
は、酸化膜の膜厚がある温度では一定の膜厚しか形成で
きないので、酸化膜のウェーハ面内およびチップ間での
酸化膜の膜厚バラツキを少なくできる、という特長があ
る。もちろん、ゲート絶縁膜１１８には、熱酸化法を用
いて、通常熱酸化膜を形成し、その表面を、窒素を含む
ガスで窒化することによりＳｉＯＮ膜とする、いわゆる
「オキシナイトライド膜」ゲート絶縁膜を用いても良
い。
エピタキシャルＳｉ層からなるフェンス１１３の上面
と、およびその側面に露出したＳｉ層の表面に、ゲート
絶縁膜１１８を形成する。ゲート絶縁膜１１８は、例え
ば露出したＳｉの表面を、例えば７００℃程度のラジカ
ル酸化法を用いて、約２．５ｎｍ程度酸化することで形
成される。このラジカル酸化法を用いたゲート絶縁膜１
１８の形成では、特に側面の面方位に依存し難く、Ｓｉ
表面の凸凹が少ない酸化膜を実現できるので、チャネル
界面散乱によるチャネル・モビリィティの低下の少ない
ＭＯＳトランジスタを実現できる。また、ラジカル酸化
は、酸化膜の膜厚がある温度では一定の膜厚しか形成で
きないので、酸化膜のウェーハ面内およびチップ間での
酸化膜の膜厚バラツキを少なくできる、という特長があ
る。もちろん、ゲート絶縁膜１１８には、熱酸化法を用
いて、通常熱酸化膜を形成し、その表面を、窒素を含む
ガスで窒化することによりＳｉＯＮ膜とする、いわゆる
「オキシナイトライド膜」ゲート絶縁膜を用いても良
い。
【０２０１】また、図２５を参照して上述したように、
ゲート絶縁膜１１８には、Ｔａ2Ｏ5（タンタルオキサイ
ド）膜、Ａｌ2Ｏ3膜、Ｌａ2Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2
膜等の、いわゆる高誘電体絶縁膜を用いても良いし、例
えば１ｎｍ程度のＳｉ酸化膜系の膜をＳｉ界面に形成し
てから、その上にＴａ2Ｏ5膜を形成する、いわゆる積層
膜ゲート絶縁膜構造にして使用しても良い。
ゲート絶縁膜１１８には、Ｔａ2Ｏ5（タンタルオキサイ
ド）膜、Ａｌ2Ｏ3膜、Ｌａ2Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2
膜等の、いわゆる高誘電体絶縁膜を用いても良いし、例
えば１ｎｍ程度のＳｉ酸化膜系の膜をＳｉ界面に形成し
てから、その上にＴａ2Ｏ5膜を形成する、いわゆる積層
膜ゲート絶縁膜構造にして使用しても良い。
【０２０２】次に、図４２Ａ、図４２Ｂに示すように、
ゲート電極１１６となる、例えばＮ型不純物をドープし
たドープト多結晶Ｓｉ膜（膜厚５０ｎｍ程度）を、図４
１Ａ、図４１Ｂに示す構造上に堆積形成し、その上にゲ
ートキャップ膜１２４となる、例えばＳｉＮ膜を５０ｎ
ｍ程度、堆積形成する。次いで、レジスト膜（図示せ
ず）をマスクに用いて、まず、ゲートキャップ絶縁膜
（ＳｉＮ）１２４をエッチングし、次いで、ゲートキャ
ップ絶縁膜（ＳｉＮ）１２４をマスクに用いて、ドープ
ト多結晶Ｓｉ膜をパターニングする。これにより、ゲー
ト電極１１６が形成される。このとき、ゲート電極１１
６は、フェンス１１３の段差を跨ぐように加工される。
このため、ゲート電極１１６のエッチング速度とゲート
絶縁膜１１８や素子分離絶縁膜１１４とのエッチング速
度との比（選択比）を充分にとれる、例えば４００程度
あるような条件を用いて、ドープト多結晶Ｓｉ膜をパタ
ーニングすることが重要である。このようなエッチング
条件を用いることで、凸状薄膜Ｓｉ層１１３へのエッチ
ング・ダメージを防止できる。
ゲート電極１１６となる、例えばＮ型不純物をドープし
たドープト多結晶Ｓｉ膜（膜厚５０ｎｍ程度）を、図４
１Ａ、図４１Ｂに示す構造上に堆積形成し、その上にゲ
ートキャップ膜１２４となる、例えばＳｉＮ膜を５０ｎ
ｍ程度、堆積形成する。次いで、レジスト膜（図示せ
ず）をマスクに用いて、まず、ゲートキャップ絶縁膜
（ＳｉＮ）１２４をエッチングし、次いで、ゲートキャ
ップ絶縁膜（ＳｉＮ）１２４をマスクに用いて、ドープ
ト多結晶Ｓｉ膜をパターニングする。これにより、ゲー
ト電極１１６が形成される。このとき、ゲート電極１１
６は、フェンス１１３の段差を跨ぐように加工される。
このため、ゲート電極１１６のエッチング速度とゲート
絶縁膜１１８や素子分離絶縁膜１１４とのエッチング速
度との比（選択比）を充分にとれる、例えば４００程度
あるような条件を用いて、ドープト多結晶Ｓｉ膜をパタ
ーニングすることが重要である。このようなエッチング
条件を用いることで、凸状薄膜Ｓｉ層１１３へのエッチ
ング・ダメージを防止できる。
【０２０３】また、ゲート電極１１６の抵抗を低下させ
るために、ドープト多結晶Ｓｉ膜の代わりに、メタル膜
（ＴｉＮ膜、Ｗ膜、Ａｌ膜などやその積層膜）、あるい
は多結晶Ｓｉ膜とＷ膜、ＴｉＮ膜、Ａｌ膜、Ｃｕ膜など
のメタル膜やＴｉＳｉ2膜などのシリサイド膜との積層
ゲート電極構造を用いることも可能である。
るために、ドープト多結晶Ｓｉ膜の代わりに、メタル膜
（ＴｉＮ膜、Ｗ膜、Ａｌ膜などやその積層膜）、あるい
は多結晶Ｓｉ膜とＷ膜、ＴｉＮ膜、Ａｌ膜、Ｃｕ膜など
のメタル膜やＴｉＳｉ2膜などのシリサイド膜との積層
ゲート電極構造を用いることも可能である。
【０２０４】さらに、ゲート電極１１６の材料をＴｉＮ
等とした場合、その配向性等を調整することにより、ゲ
ート電極１１６の仕事関数の変化を利用してＭＯＳＦＥ
Ｔのしきい値電圧を調整することも可能である。
等とした場合、その配向性等を調整することにより、ゲ
ート電極１１６の仕事関数の変化を利用してＭＯＳＦＥ
Ｔのしきい値電圧を調整することも可能である。
【０２０５】また、ゲート電極１１０の長さ（いわゆる
ゲート長）は、例えば７０ｎｍ程度とする。この発明で
は、ＰＭＯＳＦＥＴのショートチャネル効果を抑制でき
るので、Ｎチャネル、ＰＭＯＳＦＥＴ共に同じチャネル
長を用いるように設計しても良い。
ゲート長）は、例えば７０ｎｍ程度とする。この発明で
は、ＰＭＯＳＦＥＴのショートチャネル効果を抑制でき
るので、Ｎチャネル、ＰＭＯＳＦＥＴ共に同じチャネル
長を用いるように設計しても良い。
【０２０６】以下の工程は、特別に図示しないが、第１
実施形態の図９Ａ、図９Ｂ以降に示したように、ソース
／ドレイン領域の形成、全面にＣＶＤ−ＳｉＯ2膜を堆
積した後のＣＭＰによる平坦化、コンタクトホールの形
成、さらに、Ａｌ配線層の形成、全面にパッシベーショ
ン膜の堆積により、ＭＯＳＦＥＴの基本構造が完了す
る。
実施形態の図９Ａ、図９Ｂ以降に示したように、ソース
／ドレイン領域の形成、全面にＣＶＤ−ＳｉＯ2膜を堆
積した後のＣＭＰによる平坦化、コンタクトホールの形
成、さらに、Ａｌ配線層の形成、全面にパッシベーショ
ン膜の堆積により、ＭＯＳＦＥＴの基本構造が完了す
る。
【０２０７】このようなエピタキシャルＳｉ層１０１を
用いて、フェンス１１３を形成し、フェンス１１３の両
側面に、好ましくは完全空乏化チャネルを持つダブルゲ
ート型のＭＯＳＦＥＴ構造により、 （１）フェンス１１３の幅を溝パターン１２３の幅で決
めることができ、凸状薄膜Ｓｉ層１１３をエッチングに
より形成する場合に比べて、側面のエッチング・ダメー
ジが無いので、側面のゲート絶縁膜１１８の歩留まりが
良い。
用いて、フェンス１１３を形成し、フェンス１１３の両
側面に、好ましくは完全空乏化チャネルを持つダブルゲ
ート型のＭＯＳＦＥＴ構造により、 （１）フェンス１１３の幅を溝パターン１２３の幅で決
めることができ、凸状薄膜Ｓｉ層１１３をエッチングに
より形成する場合に比べて、側面のエッチング・ダメー
ジが無いので、側面のゲート絶縁膜１１８の歩留まりが
良い。
【０２０８】（２）フェンス１１３の下部領域の周辺
に、素子分離絶縁膜１１４の膜厚を一定に形成できるた
め、素子分離の歩留まりが向上する。
に、素子分離絶縁膜１１４の膜厚を一定に形成できるた
め、素子分離の歩留まりが向上する。
【０２０９】（３）フェンス１１３中に形成したソース
／ドレイン領域と凸状薄膜Ｓｉ層の下部領域に形成した
素子分離絶縁膜１１４の間を離すことにより、本ＭＯＳ
ＦＥＴのチャネル幅を、ソース／ドレイン領域の深さに
より制御することができる。
／ドレイン領域と凸状薄膜Ｓｉ層の下部領域に形成した
素子分離絶縁膜１１４の間を離すことにより、本ＭＯＳ
ＦＥＴのチャネル幅を、ソース／ドレイン領域の深さに
より制御することができる。
【０２１０】（４）フェンス１１３の幅（Ｗｇ）は０．
２０μｍより狭いものとすることにより、両側に形成し
たゲート電極１１６によって、チャネル領域１１５を完
全に空乏化することができる。チャネル領域１１５を完
全に空乏化できることで、チャネル領域１１５の不純物
濃度を、平面型のチャネルの場合に比べて低濃度化する
ことができる。このため、チャネル領域１１５における
キャリアのモビリティの低下を抑制できる。また、不純
物濃度の揺らぎの影響を受け難い。また、ゲート絶縁膜
１１８の膜厚バラツキに対しても、強い構造を実現でき
る。
２０μｍより狭いものとすることにより、両側に形成し
たゲート電極１１６によって、チャネル領域１１５を完
全に空乏化することができる。チャネル領域１１５を完
全に空乏化できることで、チャネル領域１１５の不純物
濃度を、平面型のチャネルの場合に比べて低濃度化する
ことができる。このため、チャネル領域１１５における
キャリアのモビリティの低下を抑制できる。また、不純
物濃度の揺らぎの影響を受け難い。また、ゲート絶縁膜
１１８の膜厚バラツキに対しても、強い構造を実現でき
る。
【０２１１】（５）フェンス１１３のチャネル領域１１
５とウェル１１１（もしくはＳｉ基板１１０）との間
に、高濃度不純物層（パンチスルー・ストッパー層）１
１２を設けることにより、ＭＯＳＦＥＴのパンチスルー
を防止することができる。
５とウェル１１１（もしくはＳｉ基板１１０）との間
に、高濃度不純物層（パンチスルー・ストッパー層）１
１２を設けることにより、ＭＯＳＦＥＴのパンチスルー
を防止することができる。
【０２１２】（６）フェンス１１３の側面において、ソ
ースとドレイン間の距離を、フェンス１１３の上部領域
において短く、下部領域に向かって広くなるような形状
を実現することにより、ソース／ドレイン間のパンチス
ルーを防止できる。
ースとドレイン間の距離を、フェンス１１３の上部領域
において短く、下部領域に向かって広くなるような形状
を実現することにより、ソース／ドレイン間のパンチス
ルーを防止できる。
【０２１３】（７）フェンス１１３の下部領域におい
て、ソース／ドレイン領域１１７の一部が、ゲート電極
１１６よりも自己整合的に外側になった、従来と極めて
異なった形状に形成する。このようなゲート電極１１６
とソース／ドレイン領域１１７の一部とが互いにオフセ
ットするオフセット構造を設けることによって、フェン
ス１１３の下部領域におけるパンチスルーを効果的に防
止できる。
て、ソース／ドレイン領域１１７の一部が、ゲート電極
１１６よりも自己整合的に外側になった、従来と極めて
異なった形状に形成する。このようなゲート電極１１６
とソース／ドレイン領域１１７の一部とが互いにオフセ
ットするオフセット構造を設けることによって、フェン
ス１１３の下部領域におけるパンチスルーを効果的に防
止できる。
【０２１４】（８）フェンス１１３を持つトランジスタ
構造において、ゲート絶縁膜１１８にＴａ2Ｏ5膜などの
いわゆる高誘電体絶縁膜を用いることができる。そし
て、トランジスタ構造が凸状で、側面の両側にゲート電
極１１６がある構造のため、より効果的にトランジスタ
のカットオフ特性を向上できる。
構造において、ゲート絶縁膜１１８にＴａ2Ｏ5膜などの
いわゆる高誘電体絶縁膜を用いることができる。そし
て、トランジスタ構造が凸状で、側面の両側にゲート電
極１１６がある構造のため、より効果的にトランジスタ
のカットオフ特性を向上できる。
【０２１５】（第１７実施形態）図４３Ａ〜図４７Ａ、
図４３Ｂ〜図４７Ｂは、この発明の第１７の実施形態に
係るＭＯＳＦＥＴの製造方法を示す工程断面図である。
なお、図４３Ａ〜図４７Ａに示す断面は図２Ｂに示す断
面に相当し、図４３Ｂ〜図４７Ｂに示す断面は図２Ｃに
示す断面に相当する。
図４３Ｂ〜図４７Ｂは、この発明の第１７の実施形態に
係るＭＯＳＦＥＴの製造方法を示す工程断面図である。
なお、図４３Ａ〜図４７Ａに示す断面は図２Ｂに示す断
面に相当し、図４３Ｂ〜図４７Ｂに示す断面は図２Ｃに
示す断面に相当する。
【０２１６】第１６実施形態では、エピタキシャルＳｉ
層１０１を用いて、凸状薄膜Ｓｉ層１１３を形成し、完
全空乏化チャネルを持つダブルゲート型のＭＯＳＦＥＴ
構造を形成する、という製造方法について説明した。
層１０１を用いて、凸状薄膜Ｓｉ層１１３を形成し、完
全空乏化チャネルを持つダブルゲート型のＭＯＳＦＥＴ
構造を形成する、という製造方法について説明した。
【０２１７】本第１７実施形態では、エピタキシャルＳ
ｉ層１０１を用いて、フェンス１１３を形成するが、そ
のフェンス１１３の上面に、その側面と異なった膜厚の
ゲート絶縁膜１１８ｂを形成する方法について述べる。
ｉ層１０１を用いて、フェンス１１３を形成するが、そ
のフェンス１１３の上面に、その側面と異なった膜厚の
ゲート絶縁膜１１８ｂを形成する方法について述べる。
【０２１８】まず、図４３Ａ、４３Ｂに示すように、不
純物濃度５×１０15ｃｍ-3程度の面方位（１００）Ｐ型
Ｓｉ基板１１０のトランジスタ・チャネル領域に、ＮＭ
ＯＳＦＥＴを形成する場合にはＰ型ウェル１１１（ピー
ク不純物濃度で、例えば４×１０17ｃｍ-3程度）を、例
えばボロンイオン（Ｂ+）を、加速電圧２６０ＫｅＶ、
ドーズ量２×１０13ｃｍ-2程度イオン注入することによ
り形成する。また、ＰＭＯＳＦＥＴを形成する場合には
Ｎウェル（図示せず）を形成する。次に、Ｓｉ基板１１
０上方の全面に、後に素子分離絶縁膜となるＳｉＯ2膜
１１４を、例えば１００ｎｍ程度形成する。次に、エピ
タキシャルＳｉ層を成長する場合の溝のメイン材料とな
るマスク層（ＳｉＮ）１２１を、例えば２５０ｎｍ程度
形成する。次に、これらの積層膜に、例えば通常のレジ
スト膜（図示せず）とＲＩＥ法とを用いて、所望のパタ
ーンを形成する。本例では、エピタキシャルＳｉ層から
なるフェンスを形成するための溝パターン１２３が形成
される。この後、次の工程で行われるＳｉのエピタキシ
ャル成長を考慮し、溝パターン１２３から露出したＳｉ
基板１０の表面から、ＲＩＥ時のエッチング・ダメージ
や有機物汚染層等を除去する工程を行なっても良い。次
に、溝パターン１２３から露出したＳｉ基板１１０の表
面から自然酸化膜等を除去した後、Ｓｉをエピタキシャ
ル成長させ、エピタキシャルＳｉ層１０１を形成する。
その膜厚は、溝パターン１２３の中を完全に埋め込める
ような膜厚に設定される。その膜厚の具体的一例は、４
００ｎｍ程度である。次に、エピタキシャルＳｉ層１０
１の表面をＣＭＰし、溝からはみ出したエピタキシャル
Ｓｉ層を除去する。これにより、エピタキシャルＳｉ層
１０１の表面の凹凸を除去する。このようにすると、溝
パターン１２３中に形成されたエピタキシャルＳｉ層１
０１のファセット等を除去でき、溝パターン１２３に、
エピタキシャルＳｉ層１０１を精度良く形成できる。エ
ピタキシャル成長の際の成長温度や雰囲気、前処理等に
は注意し、例えばエピタキシャルＳｉ層１０１とＳｉ基
板１１０との界面に、結晶欠陥等が形成されないように
することが重要である。
純物濃度５×１０15ｃｍ-3程度の面方位（１００）Ｐ型
Ｓｉ基板１１０のトランジスタ・チャネル領域に、ＮＭ
ＯＳＦＥＴを形成する場合にはＰ型ウェル１１１（ピー
ク不純物濃度で、例えば４×１０17ｃｍ-3程度）を、例
えばボロンイオン（Ｂ+）を、加速電圧２６０ＫｅＶ、
ドーズ量２×１０13ｃｍ-2程度イオン注入することによ
り形成する。また、ＰＭＯＳＦＥＴを形成する場合には
Ｎウェル（図示せず）を形成する。次に、Ｓｉ基板１１
０上方の全面に、後に素子分離絶縁膜となるＳｉＯ2膜
１１４を、例えば１００ｎｍ程度形成する。次に、エピ
タキシャルＳｉ層を成長する場合の溝のメイン材料とな
るマスク層（ＳｉＮ）１２１を、例えば２５０ｎｍ程度
形成する。次に、これらの積層膜に、例えば通常のレジ
スト膜（図示せず）とＲＩＥ法とを用いて、所望のパタ
ーンを形成する。本例では、エピタキシャルＳｉ層から
なるフェンスを形成するための溝パターン１２３が形成
される。この後、次の工程で行われるＳｉのエピタキシ
ャル成長を考慮し、溝パターン１２３から露出したＳｉ
基板１０の表面から、ＲＩＥ時のエッチング・ダメージ
や有機物汚染層等を除去する工程を行なっても良い。次
に、溝パターン１２３から露出したＳｉ基板１１０の表
面から自然酸化膜等を除去した後、Ｓｉをエピタキシャ
ル成長させ、エピタキシャルＳｉ層１０１を形成する。
その膜厚は、溝パターン１２３の中を完全に埋め込める
ような膜厚に設定される。その膜厚の具体的一例は、４
００ｎｍ程度である。次に、エピタキシャルＳｉ層１０
１の表面をＣＭＰし、溝からはみ出したエピタキシャル
Ｓｉ層を除去する。これにより、エピタキシャルＳｉ層
１０１の表面の凹凸を除去する。このようにすると、溝
パターン１２３中に形成されたエピタキシャルＳｉ層１
０１のファセット等を除去でき、溝パターン１２３に、
エピタキシャルＳｉ層１０１を精度良く形成できる。エ
ピタキシャル成長の際の成長温度や雰囲気、前処理等に
は注意し、例えばエピタキシャルＳｉ層１０１とＳｉ基
板１１０との界面に、結晶欠陥等が形成されないように
することが重要である。
【０２１９】次に、図４４Ａ、図４４Ｂに示すように、
露出したエピタキシャルＳｉ層１０１表面に、ゲート絶
縁膜（ＴＯＰ絶縁膜）１１８ｂを、例えば２０ｎｍ程度
形成する。このとき、熱酸化法を用いると、マスク層
（ＳｉＮ）１２１があることから、露出したエピタキシ
ャルＳｉ層１０１の表面にのみ、選択的にゲート絶縁膜
（ＴＯＰ絶縁膜）１１８ｂを形成できる。
露出したエピタキシャルＳｉ層１０１表面に、ゲート絶
縁膜（ＴＯＰ絶縁膜）１１８ｂを、例えば２０ｎｍ程度
形成する。このとき、熱酸化法を用いると、マスク層
（ＳｉＮ）１２１があることから、露出したエピタキシ
ャルＳｉ層１０１の表面にのみ、選択的にゲート絶縁膜
（ＴＯＰ絶縁膜）１１８ｂを形成できる。
【０２２０】次に、図４５Ａ、図４５Ｂに示すように、
エピタキシャルＳｉ層１０１中の少なくともトランジス
タ・チャネル形成領域を含む領域に、レジスト膜（図示
せぬ）をマスクに用いて、例えばボロンイオン（Ｂ+）
をイオン注入し、ピーク濃度で８×１０17ｃｍ-3程度の
不純物濃度を持つ高濃度不純物層１１２を形成する。こ
の高濃度不純物層１１２は、パンチスルー・ストッパー
層として機能する。このときに注入されたイオンの活性
化には、例えば９００℃、窒素（Ｎ2）雰囲気中で５分
程度のＲＴＡ処理を用いる。これにより、急峻なプロフ
ァイルを持つＰ型高濃度不純物層１１２を形成する。さ
らに、例えばトランジスタ・チャネル形成領域を含む領
域に、レジスト膜（図示せず）をマスクに用いて、所望
の導電型の不純物イオンを注入し、チャネル不純物層１
１５を形成する。このとき、チャネル不純物層１１５
は、不純物イオンをトランジスタ・チャネル領域にのみ
選択的に注入することで形成しても良い。形成されるＭ
ＯＳＦＥＴがＮチャネル型で、そのしきい値電圧（Ｖｔ
ｈ）を、例えば０．４Ｖ程度に設定したい場合には、例
えばボロンイオン（Ｂ+）を、加速電圧２０ＫｅＶ、３
×１０12ｃｍ-2程度イオン注入し、Ｐ型のチャネル不純
物層１１５を、チャネルとなる領域に、選択的に均一な
プロファイルとなるように形成する。チャネル不純物層
１１５の活性化は、この後、例えばＲＴＡ処理を用い
て、例えば７５０℃、１０秒程度の熱処理で行なっても
良い。
エピタキシャルＳｉ層１０１中の少なくともトランジス
タ・チャネル形成領域を含む領域に、レジスト膜（図示
せぬ）をマスクに用いて、例えばボロンイオン（Ｂ+）
をイオン注入し、ピーク濃度で８×１０17ｃｍ-3程度の
不純物濃度を持つ高濃度不純物層１１２を形成する。こ
の高濃度不純物層１１２は、パンチスルー・ストッパー
層として機能する。このときに注入されたイオンの活性
化には、例えば９００℃、窒素（Ｎ2）雰囲気中で５分
程度のＲＴＡ処理を用いる。これにより、急峻なプロフ
ァイルを持つＰ型高濃度不純物層１１２を形成する。さ
らに、例えばトランジスタ・チャネル形成領域を含む領
域に、レジスト膜（図示せず）をマスクに用いて、所望
の導電型の不純物イオンを注入し、チャネル不純物層１
１５を形成する。このとき、チャネル不純物層１１５
は、不純物イオンをトランジスタ・チャネル領域にのみ
選択的に注入することで形成しても良い。形成されるＭ
ＯＳＦＥＴがＮチャネル型で、そのしきい値電圧（Ｖｔ
ｈ）を、例えば０．４Ｖ程度に設定したい場合には、例
えばボロンイオン（Ｂ+）を、加速電圧２０ＫｅＶ、３
×１０12ｃｍ-2程度イオン注入し、Ｐ型のチャネル不純
物層１１５を、チャネルとなる領域に、選択的に均一な
プロファイルとなるように形成する。チャネル不純物層
１１５の活性化は、この後、例えばＲＴＡ処理を用い
て、例えば７５０℃、１０秒程度の熱処理で行なっても
良い。
【０２２１】なお、本例では、Ｐ型のチャネル不純物層
１１５を得るためのイオン注入を、ゲート絶縁膜（ＴＯ
Ｐ絶縁膜）１１８ｂを通して行なう例を示した。しか
し、まず、８ｎｍ程度の膜厚の犠牲酸化膜をエピタキシ
ャルＳｉ層１０１の表面に形成し、この犠牲酸化膜を通
してイオン注入を行なった後に、この犠牲酸化膜を剥離
して、新たにエピタキシャルＳｉ層１０１の表面に、ゲ
ート絶縁膜（ＴＯＰ絶縁膜）１１８ｂを形成しても良
い。このように犠牲酸化膜を通したイオン注入を行うこ
とで、レジスト膜をマスクにしてイオン注入を行なうと
きのレジスト膜からのエピタキシャルＳｉ層１０１への
メタル汚染等を防止することができる。
１１５を得るためのイオン注入を、ゲート絶縁膜（ＴＯ
Ｐ絶縁膜）１１８ｂを通して行なう例を示した。しか
し、まず、８ｎｍ程度の膜厚の犠牲酸化膜をエピタキシ
ャルＳｉ層１０１の表面に形成し、この犠牲酸化膜を通
してイオン注入を行なった後に、この犠牲酸化膜を剥離
して、新たにエピタキシャルＳｉ層１０１の表面に、ゲ
ート絶縁膜（ＴＯＰ絶縁膜）１１８ｂを形成しても良
い。このように犠牲酸化膜を通したイオン注入を行うこ
とで、レジスト膜をマスクにしてイオン注入を行なうと
きのレジスト膜からのエピタキシャルＳｉ層１０１への
メタル汚染等を防止することができる。
【０２２２】次に、図４６Ａ、図４６Ｂに示すように、
マスク層（ＳｉＮ）１２１を、例えばホットリン酸溶液
を用いて完全に除去する。このようにすることにより、
エピタキシャルＳｉ層１０１の下部領域の周辺にのみ、
素子分離絶縁膜（ＳｉＯ2）１１４を均一な膜厚でウェ
ーハ全面に残置することができる。次に、エピタキシャ
ルＳｉ層からなるフェンス１１３の上面と、およびその
側面に露出したＳｉ層の表面に、ゲート絶縁膜１１８を
形成する。ゲート絶縁膜１１８は、例えば露出したＳｉ
の表面を、例えば７００℃程度のラジカル酸化法を用い
て、約２．５ｎｍ程度酸化することで形成される。この
ラジカル酸化法を用いたゲート絶縁膜１１８の形成で
は、特に側面の面方位に依存し難く、Ｓｉ表面の凸凹が
少ない酸化膜を実現できるので、チャネル界面散乱によ
るチャネル・モビリィティの低下の少ないＭＯＳトラン
ジスタを実現できる。また、ラジカル酸化は、酸化膜の
膜厚がある温度では一定の膜厚しか形成できないので、
酸化膜のウェーハ面内およびチップ間での酸化膜の膜厚
バラツキを少なくできる、という特長がある。もちろ
ん、ゲート絶縁膜１１８には、熱酸化法を用いて、通常
熱酸化膜を形成し、その表面を、窒素を含むガスで窒化
することによりＳｉＯＮ膜とする、いわゆる「オキシナ
イトライド膜」ゲート絶縁膜を用いても良い。
マスク層（ＳｉＮ）１２１を、例えばホットリン酸溶液
を用いて完全に除去する。このようにすることにより、
エピタキシャルＳｉ層１０１の下部領域の周辺にのみ、
素子分離絶縁膜（ＳｉＯ2）１１４を均一な膜厚でウェ
ーハ全面に残置することができる。次に、エピタキシャ
ルＳｉ層からなるフェンス１１３の上面と、およびその
側面に露出したＳｉ層の表面に、ゲート絶縁膜１１８を
形成する。ゲート絶縁膜１１８は、例えば露出したＳｉ
の表面を、例えば７００℃程度のラジカル酸化法を用い
て、約２．５ｎｍ程度酸化することで形成される。この
ラジカル酸化法を用いたゲート絶縁膜１１８の形成で
は、特に側面の面方位に依存し難く、Ｓｉ表面の凸凹が
少ない酸化膜を実現できるので、チャネル界面散乱によ
るチャネル・モビリィティの低下の少ないＭＯＳトラン
ジスタを実現できる。また、ラジカル酸化は、酸化膜の
膜厚がある温度では一定の膜厚しか形成できないので、
酸化膜のウェーハ面内およびチップ間での酸化膜の膜厚
バラツキを少なくできる、という特長がある。もちろ
ん、ゲート絶縁膜１１８には、熱酸化法を用いて、通常
熱酸化膜を形成し、その表面を、窒素を含むガスで窒化
することによりＳｉＯＮ膜とする、いわゆる「オキシナ
イトライド膜」ゲート絶縁膜を用いても良い。
【０２２３】また、図２５を参照して上述したように、
ゲート絶縁膜１１８には、Ｔａ2Ｏ5（タンタルオキサイ
ド）膜やＨｆＯ2膜、ＺｒＯ2膜等の、いわゆる高誘電体
絶縁膜を用いても良いし、例えば１ｎｍ程度のＳｉ酸化
膜系の膜をＳｉ界面に形成してから、その上にＴａ2Ｏ5
膜を形成する、いわゆる積層膜ゲート絶縁膜構造にして
使用しても良い。
ゲート絶縁膜１１８には、Ｔａ2Ｏ5（タンタルオキサイ
ド）膜やＨｆＯ2膜、ＺｒＯ2膜等の、いわゆる高誘電体
絶縁膜を用いても良いし、例えば１ｎｍ程度のＳｉ酸化
膜系の膜をＳｉ界面に形成してから、その上にＴａ2Ｏ5
膜を形成する、いわゆる積層膜ゲート絶縁膜構造にして
使用しても良い。
【０２２４】次に、図４７Ａ、図４７Ｂに示すように、
ゲート電極１１６となる、例えばＮ型不純物をドープし
たドープト多結晶Ｓｉ膜（膜厚８０ｎｍ程度）を、図４
１Ａ、図４１Ｂに示す構造上に堆積形成し、その上にゲ
ートキャップ膜１２４となる、例えばＳｉＮ膜を５０ｎ
ｍ程度、堆積形成する。次いで、レジスト膜（図示せ
ず）をマスクに用いて、まず、ゲートキャップ絶縁膜
（ＳｉＮ）１２４をエッチングし、次いで、ゲートキャ
ップ絶縁膜（ＳｉＮ）１２４をマスクに用いて、ドープ
ト多結晶Ｓｉ膜をパターニングする。これにより、ゲー
ト電極１１６が形成される。このとき、ゲート電極１１
６は、フェンス１１３の段差を跨ぐように加工される。
このため、ゲート電極１１６のエッチング速度とゲート
絶縁膜１１８や素子分離絶縁膜１１４とのエッチング速
度との比（選択比）を充分に取れる、例えば４００程度
あるような条件を用いて、ドープト多結晶Ｓｉ膜をパタ
ーニングすることが重要である。このようなエッチング
条件を用いることで、フェンス１１３へのエッチング・
ダメージを防止できる。
ゲート電極１１６となる、例えばＮ型不純物をドープし
たドープト多結晶Ｓｉ膜（膜厚８０ｎｍ程度）を、図４
１Ａ、図４１Ｂに示す構造上に堆積形成し、その上にゲ
ートキャップ膜１２４となる、例えばＳｉＮ膜を５０ｎ
ｍ程度、堆積形成する。次いで、レジスト膜（図示せ
ず）をマスクに用いて、まず、ゲートキャップ絶縁膜
（ＳｉＮ）１２４をエッチングし、次いで、ゲートキャ
ップ絶縁膜（ＳｉＮ）１２４をマスクに用いて、ドープ
ト多結晶Ｓｉ膜をパターニングする。これにより、ゲー
ト電極１１６が形成される。このとき、ゲート電極１１
６は、フェンス１１３の段差を跨ぐように加工される。
このため、ゲート電極１１６のエッチング速度とゲート
絶縁膜１１８や素子分離絶縁膜１１４とのエッチング速
度との比（選択比）を充分に取れる、例えば４００程度
あるような条件を用いて、ドープト多結晶Ｓｉ膜をパタ
ーニングすることが重要である。このようなエッチング
条件を用いることで、フェンス１１３へのエッチング・
ダメージを防止できる。
【０２２５】また、ゲート電極１６の抵抗を低下させる
ために、ドープト多結晶Ｓｉ膜の代わりに、メタル膜
（ＴｉＮ膜、Ｗ膜、Ａｌ膜などやその積層膜）、あるい
は多結晶Ｓｉ膜とＷ膜、ＴｉＮ膜、Ａｌ膜、Ｃｕ膜など
のメタル膜やＴｉＳｉ2膜などのシリサイド膜との積層
ゲート電極構造を用いることも可能である。
ために、ドープト多結晶Ｓｉ膜の代わりに、メタル膜
（ＴｉＮ膜、Ｗ膜、Ａｌ膜などやその積層膜）、あるい
は多結晶Ｓｉ膜とＷ膜、ＴｉＮ膜、Ａｌ膜、Ｃｕ膜など
のメタル膜やＴｉＳｉ2膜などのシリサイド膜との積層
ゲート電極構造を用いることも可能である。
【０２２６】さらに、ゲート電極１６の材料をＴｉＮ等
とした場合、その配向性等を調整することにより、ゲー
ト電極１６の仕事関数の変化を利用してＭＯＳＦＥＴの
しきい値電圧を調整することも可能である。
とした場合、その配向性等を調整することにより、ゲー
ト電極１６の仕事関数の変化を利用してＭＯＳＦＥＴの
しきい値電圧を調整することも可能である。
【０２２７】また、ゲート電極１６の長さ（いわゆるゲ
ート長）は、例えば５０〜７０ｎｍ程度とする。この発
明では、詳しくは後述するがＰＭＯＳＦＥＴのショート
チャネル効果を抑制できるので、Ｎチャネル、ＰＭＯＳ
ＦＥＴ共に同じチャネル長を用いるように設計しても良
い。
ート長）は、例えば５０〜７０ｎｍ程度とする。この発
明では、詳しくは後述するがＰＭＯＳＦＥＴのショート
チャネル効果を抑制できるので、Ｎチャネル、ＰＭＯＳ
ＦＥＴ共に同じチャネル長を用いるように設計しても良
い。
【０２２８】このような構造を用いることで、フェンス
１１３の３面（上面、両側面）のチャネル領域１１５に
おいて、上面に形成されたゲート絶縁膜（ＴＯＰ絶縁
膜）１１８ｂの膜厚が、両側面に形成されたゲート絶縁
膜１１８ａの膜厚より厚いため、上部コーナーにおける
ゲート電界集中の影響を低減することができる。よっ
て、しきい値電圧を所望の値に高精度に設定でき、ま
た、基板バイアス特性、即ち基板バイアスを印加したと
きのしきい値電圧の変動を抑制することができる。
１１３の３面（上面、両側面）のチャネル領域１１５に
おいて、上面に形成されたゲート絶縁膜（ＴＯＰ絶縁
膜）１１８ｂの膜厚が、両側面に形成されたゲート絶縁
膜１１８ａの膜厚より厚いため、上部コーナーにおける
ゲート電界集中の影響を低減することができる。よっ
て、しきい値電圧を所望の値に高精度に設定でき、ま
た、基板バイアス特性、即ち基板バイアスを印加したと
きのしきい値電圧の変動を抑制することができる。
【０２２９】（第１８実施形態）図４８Ａはこの発明の
第１８実施形態に係る相補型ＭＯＳＦＥＴを示す平面
図、図４８Ｂは図４８Ａ中の４８Ｂ−４８Ｂ線に沿う断
面図、図４８Ｃは図４８Ａ中の４８Ｃ−４８Ｃ線に沿う
断面図、図４８Ｄは図４８Ａ中の４８Ｄ−４８Ｄ線に沿
う断面図である。
第１８実施形態に係る相補型ＭＯＳＦＥＴを示す平面
図、図４８Ｂは図４８Ａ中の４８Ｂ−４８Ｂ線に沿う断
面図、図４８Ｃは図４８Ａ中の４８Ｃ−４８Ｃ線に沿う
断面図、図４８Ｄは図４８Ａ中の４８Ｄ−４８Ｄ線に沿
う断面図である。
【０２３０】以下、第１８実施形態を、その製造方法と
ともに説明する。
ともに説明する。
【０２３１】図４９〜図５４はそれぞれ、第１８実施形
態に係る相補型ＭＯＳＦＥＴを主要な製造工程毎に示す
工程断面図である。なお、図４９〜図５４に示す断面
は、図４８Ｂに示す断面に対応している。
態に係る相補型ＭＯＳＦＥＴを主要な製造工程毎に示す
工程断面図である。なお、図４９〜図５４に示す断面
は、図４８Ｂに示す断面に対応している。
【０２３２】まず、図４９に示すように、不純物濃度５
×１０15ｃｍ-3程度の面方位（１００）Ｐ型Ｓｉ基板３
１０の、ＮＭＯＳＦＥＴ形成領域（ＮＭＯＳＦＥＴ領
域）に、レジスト膜（図示せぬ）をマスクに用いて、例
えばボロンイオン（Ｂ+）を、加速電圧２００ＫｅＶ、
ドーズ量２×１０13ｃｍ-2程度イオン注入し、Ｐ型ウェ
ル３１１ｐ（ピーク不純物濃度で、例えば４×１０17ｃ
ｍ-3程度）を形成する。
×１０15ｃｍ-3程度の面方位（１００）Ｐ型Ｓｉ基板３
１０の、ＮＭＯＳＦＥＴ形成領域（ＮＭＯＳＦＥＴ領
域）に、レジスト膜（図示せぬ）をマスクに用いて、例
えばボロンイオン（Ｂ+）を、加速電圧２００ＫｅＶ、
ドーズ量２×１０13ｃｍ-2程度イオン注入し、Ｐ型ウェ
ル３１１ｐ（ピーク不純物濃度で、例えば４×１０17ｃ
ｍ-3程度）を形成する。
【０２３３】次に、Ｐ型ウェル３１１ｐ中の、少なくと
もＮチャネルのトランジスタ・チャネル形成領域を含む
領域に、レジスト膜（図示せぬ）をマスクに用いて、例
えばボロンイオン（Ｂ+）をイオン注入し、ピーク濃度
で８×１０17ｃｍ-3程度の不純物濃度を持つＰ型高濃度
不純物層３１２ｐを形成する。Ｐ型高濃度不純物層３１
２ｐは、パンチスルー・ストッパー層として機能する。
もＮチャネルのトランジスタ・チャネル形成領域を含む
領域に、レジスト膜（図示せぬ）をマスクに用いて、例
えばボロンイオン（Ｂ+）をイオン注入し、ピーク濃度
で８×１０17ｃｍ-3程度の不純物濃度を持つＰ型高濃度
不純物層３１２ｐを形成する。Ｐ型高濃度不純物層３１
２ｐは、パンチスルー・ストッパー層として機能する。
【０２３４】次に、Ｐ型Ｓｉ基板３１０の、ＰＭＯＳＦ
ＥＴ形成領域（ＰＭＯＳＦＥＴ領域）に、レジスト膜
（図示せぬ）をマスクに用いて、例えばリンイオン（Ｐ
+）を、加速電圧６００ＫｅＶ、ドーズ量２．５×１０
13ｃｍ-2程度イオン注入し、Ｎ型ウェル３１１ｎ（ピー
ク不純物濃度で、例えば５×１０17ｃｍ-3程度）を形成
する。
ＥＴ形成領域（ＰＭＯＳＦＥＴ領域）に、レジスト膜
（図示せぬ）をマスクに用いて、例えばリンイオン（Ｐ
+）を、加速電圧６００ＫｅＶ、ドーズ量２．５×１０
13ｃｍ-2程度イオン注入し、Ｎ型ウェル３１１ｎ（ピー
ク不純物濃度で、例えば５×１０17ｃｍ-3程度）を形成
する。
【０２３５】次に、Ｎ型ウェル３１１ｎ中の、少なくと
もＰチャネルのトランジスタ・チャネル形成領域を含む
領域に、レジスト膜（図示せぬ）をマスクに用いて、例
えばリンイオン（Ｐ+）を、加速電圧１３０ＫｅＶ、ド
ーズ量２×１０13ｃｍ-2程度でイオン注入し、ピーク濃
度で９×１０17ｃｍ-3程度の不純物濃度を持つＮ型高濃
度不純物層３１２ｎを形成する。Ｎ型高濃度不純物層３
１２ｎは、パンチスルー・ストッパー層として機能す
る。
もＰチャネルのトランジスタ・チャネル形成領域を含む
領域に、レジスト膜（図示せぬ）をマスクに用いて、例
えばリンイオン（Ｐ+）を、加速電圧１３０ＫｅＶ、ド
ーズ量２×１０13ｃｍ-2程度でイオン注入し、ピーク濃
度で９×１０17ｃｍ-3程度の不純物濃度を持つＮ型高濃
度不純物層３１２ｎを形成する。Ｎ型高濃度不純物層３
１２ｎは、パンチスルー・ストッパー層として機能す
る。
【０２３６】これらのイオン注入工程時、Ｐ型Ｓｉ基板
３１０の表面に、８ｎｍ程度の膜厚の酸化膜（図示せ
ず）を形成しておく。このようにして、レジスト膜（図
示せず）からのＰ型Ｓｉ基板３１０への汚染、例えばメ
タル汚染を防止する。また、注入されたイオンの活性化
には、例えば９００℃、窒素（Ｎ2）雰囲気中で５分程
度のＲＴＡ処理を用いる。これにより、急峻なプロファ
イルを持つ高濃度不純物層３１２ｐ、３１２ｎを形成す
ることができる。
３１０の表面に、８ｎｍ程度の膜厚の酸化膜（図示せ
ず）を形成しておく。このようにして、レジスト膜（図
示せず）からのＰ型Ｓｉ基板３１０への汚染、例えばメ
タル汚染を防止する。また、注入されたイオンの活性化
には、例えば９００℃、窒素（Ｎ2）雰囲気中で５分程
度のＲＴＡ処理を用いる。これにより、急峻なプロファ
イルを持つ高濃度不純物層３１２ｐ、３１２ｎを形成す
ることができる。
【０２３７】さらに、全面にＰ型で、１０15ｃｍ-3程度
の不純物濃度を持つエピタキシャルＳｉ層３０１を、膜
厚２００ｎｍ程度形成する。
の不純物濃度を持つエピタキシャルＳｉ層３０１を、膜
厚２００ｎｍ程度形成する。
【０２３８】さらに、例えばトランジスタ・Ｐ型チャネ
ル形成領域、およびＮ型チャネル形成領域を含む領域
に、レジスト膜（図示せず）をマスクに用いて、所望の
導電型の不純物イオンを注入し、Ｎ型チャネル不純物層
３１５ｎ、Ｐ型チャネル不純物層３１５ｐを形成する。
このとき、これらチャネル不純物層３１５ｎ、Ｐ型チャ
ネル不純物層３１５ｐはそれぞれ、不純物イオンをトラ
ンジスタ・Ｐ型チャネル形成領域、およびＮ型チャネル
形成領域にのみ選択的に注入することで形成しても良
い。本例では、後者を採用しており、図４９に示す断面
には、それぞれ選択的に形成されたＬＯＣＡＬチャネル
領域（Ｐ型層）３１５ｐ、およびＬＯＣＡＬチャネル領
域（Ｎ型層）３１５ｎが示されている。
ル形成領域、およびＮ型チャネル形成領域を含む領域
に、レジスト膜（図示せず）をマスクに用いて、所望の
導電型の不純物イオンを注入し、Ｎ型チャネル不純物層
３１５ｎ、Ｐ型チャネル不純物層３１５ｐを形成する。
このとき、これらチャネル不純物層３１５ｎ、Ｐ型チャ
ネル不純物層３１５ｐはそれぞれ、不純物イオンをトラ
ンジスタ・Ｐ型チャネル形成領域、およびＮ型チャネル
形成領域にのみ選択的に注入することで形成しても良
い。本例では、後者を採用しており、図４９に示す断面
には、それぞれ選択的に形成されたＬＯＣＡＬチャネル
領域（Ｐ型層）３１５ｐ、およびＬＯＣＡＬチャネル領
域（Ｎ型層）３１５ｎが示されている。
【０２３９】形成されるＭＯＳＦＥＴがＮチャネル型
で、そのしきい値電圧（Ｖｔｈ）を、例えば０．４Ｖ程
度に設定したい場合には、例えばフッ化ボロンイオン
（ＢＦ2 +）を、１５ＫｅＶ、３×１０12ｃｍ-2程度イオ
ン注入し、Ｐ型ＬＯＣＡＬチャネル領域３１５ｐを、チ
ャネルとなる領域に、選択的に均一なプロファイルとな
るように形成する。
で、そのしきい値電圧（Ｖｔｈ）を、例えば０．４Ｖ程
度に設定したい場合には、例えばフッ化ボロンイオン
（ＢＦ2 +）を、１５ＫｅＶ、３×１０12ｃｍ-2程度イオ
ン注入し、Ｐ型ＬＯＣＡＬチャネル領域３１５ｐを、チ
ャネルとなる領域に、選択的に均一なプロファイルとな
るように形成する。
【０２４０】同様に、形成されるＭＯＳＦＥＴがＰチャ
ネル型で、そのしきい値電圧（Ｖｔｈ）を、例えば−
０．４Ｖ程度に設定したい場合には、例えばリンイオン
（Ｐ+）を、加速電圧１００ＫｅＶ、ドーズ量２×１０
13ｃｍ-2程度イオン注入し、Ｎ型ＬＯＣＡＬチャネル領
域３１５ｎを、チャネルとなる領域に、選択的に均一な
プロファイルとなるように形成する。これらの工程は、
酸化膜（図示せず）を通してイオン注入を行なう。この
チャネル領域３１５ｐ、３１５ｎの活性化は、この後、
例えば、ＲＴＡ処理を用いて、例えば７５０℃、１０秒
程度の熱処理で行なっても良い。
ネル型で、そのしきい値電圧（Ｖｔｈ）を、例えば−
０．４Ｖ程度に設定したい場合には、例えばリンイオン
（Ｐ+）を、加速電圧１００ＫｅＶ、ドーズ量２×１０
13ｃｍ-2程度イオン注入し、Ｎ型ＬＯＣＡＬチャネル領
域３１５ｎを、チャネルとなる領域に、選択的に均一な
プロファイルとなるように形成する。これらの工程は、
酸化膜（図示せず）を通してイオン注入を行なう。この
チャネル領域３１５ｐ、３１５ｎの活性化は、この後、
例えば、ＲＴＡ処理を用いて、例えば７５０℃、１０秒
程度の熱処理で行なっても良い。
【０２４１】次に、上記酸化膜（図示せず）を除去し、
再度、全面に５ｎｍ程度の膜厚のＳｉＯ2層３２０、２
０ｎｍ程度の膜厚のマスク層（ＳｉＮ）膜３２１、２０
ｎｍ程度の膜厚のマスク層（ＳｉＯ2層）３２２を形成
し、リソグラフィ法とＲＩＥ法を用いて、所望の形状、
例えばＮＭＯＳＦＥＴ、およびＰＭＯＳＦＥＴそれぞれ
の素子領域となる形状に加工する。図４９中の点線は、
後の工程でエッチング除去される領域を示している。
再度、全面に５ｎｍ程度の膜厚のＳｉＯ2層３２０、２
０ｎｍ程度の膜厚のマスク層（ＳｉＮ）膜３２１、２０
ｎｍ程度の膜厚のマスク層（ＳｉＯ2層）３２２を形成
し、リソグラフィ法とＲＩＥ法を用いて、所望の形状、
例えばＮＭＯＳＦＥＴ、およびＰＭＯＳＦＥＴそれぞれ
の素子領域となる形状に加工する。図４９中の点線は、
後の工程でエッチング除去される領域を示している。
【０２４２】次に、図５０に示すように、図４９に示す
構造を、マスク層３２２をエッチングマスクに用いてエ
ッチングし、ソース、ドレイン、チャネルとなるフェン
ス３１３ｐ、３１３ｎをそれぞれ形成する。これらフェ
ンス３１３ｐ、３１３ｎの高さはそれぞれ、例えば２５
０ｎｍ程度である。このように、図４９に示す構造を、
Ｓｉ基板３１０中のＰ型ウェル３１１ｐの一部、および
Ｎ型ウェル３１１ｎの一部に達するまで、例えばＲＩＥ
法を用いてエッチングすることで、深さ２５０ｎｍ程度
の溝が形成される。これにより、フェンス３１３ｐ、３
１３ｎがそれぞれ形成される。次に、フェンス３１３
ｐ、３１３ｎの側面や溝の底を、アッシングとウェット
処理等を用いてクリーニングするとともに、ＲＩＥによ
ってダメージを受けたＳｉ層を除去する。これにより、
フェンス３１３ｐ、３１３ｎの側面や溝の底に、ダメー
ジの少ないＳｉ表面を露出させる。次に、フェンス３１
３ｐ、３１３ｎの側面や溝の底に、界面特性を良くする
目的で、酸化膜（図示せず）を形成する。この酸化膜の
形成には、低温（例えば７００℃程度）で良質の酸化膜
を形成できる、酸素ラジカルを用いたラジカル酸化法を
用いるのが望ましい。このようにラジカル酸化法を用い
て、フェンス３１３ｐ、３１３ｎの側面や溝の底に、７
ｎｍ程度の膜厚の酸化膜（図示せず）を形成する。
構造を、マスク層３２２をエッチングマスクに用いてエ
ッチングし、ソース、ドレイン、チャネルとなるフェン
ス３１３ｐ、３１３ｎをそれぞれ形成する。これらフェ
ンス３１３ｐ、３１３ｎの高さはそれぞれ、例えば２５
０ｎｍ程度である。このように、図４９に示す構造を、
Ｓｉ基板３１０中のＰ型ウェル３１１ｐの一部、および
Ｎ型ウェル３１１ｎの一部に達するまで、例えばＲＩＥ
法を用いてエッチングすることで、深さ２５０ｎｍ程度
の溝が形成される。これにより、フェンス３１３ｐ、３
１３ｎがそれぞれ形成される。次に、フェンス３１３
ｐ、３１３ｎの側面や溝の底を、アッシングとウェット
処理等を用いてクリーニングするとともに、ＲＩＥによ
ってダメージを受けたＳｉ層を除去する。これにより、
フェンス３１３ｐ、３１３ｎの側面や溝の底に、ダメー
ジの少ないＳｉ表面を露出させる。次に、フェンス３１
３ｐ、３１３ｎの側面や溝の底に、界面特性を良くする
目的で、酸化膜（図示せず）を形成する。この酸化膜の
形成には、低温（例えば７００℃程度）で良質の酸化膜
を形成できる、酸素ラジカルを用いたラジカル酸化法を
用いるのが望ましい。このようにラジカル酸化法を用い
て、フェンス３１３ｐ、３１３ｎの側面や溝の底に、７
ｎｍ程度の膜厚の酸化膜（図示せず）を形成する。
【０２４３】次に、前記酸化膜を介して、溝を、絶縁
膜、例えばＳｉＯ2、好ましくはＴＥＯＳ-ＳｉＯ2層３
２３により埋め込む。これにより、いわゆるトレンチ型
素子分離（ＳＴＩ）を形成する。これには、全面に５０
０ｎｍ程度のＴＥＯＳ-ＳｉＯ2層３２３を、成膜温度６
５０℃程度のＣＶＤ法を用いて堆積形成した後、例えば
７００℃程度のラジカル酸化雰囲気で、ＴＥＯＳ-Ｓｉ
Ｏ2層３２３を、ＣＶＤ酸化膜のデンシファイする。こ
の後、ＣＭＰ法を用いて、ＴＥＯＳ-ＳｉＯ2層３２３の
表面を、平坦化する。このとき、ＳｉＮ膜３２１の表面
まで、ＴＥＯＳ-ＳｉＯ2層３２３を埋め込む。これによ
り、溝は、ＴＥＯＳ-ＳｉＯ2層３２３により平坦に埋め
込まれる。
膜、例えばＳｉＯ2、好ましくはＴＥＯＳ-ＳｉＯ2層３
２３により埋め込む。これにより、いわゆるトレンチ型
素子分離（ＳＴＩ）を形成する。これには、全面に５０
０ｎｍ程度のＴＥＯＳ-ＳｉＯ2層３２３を、成膜温度６
５０℃程度のＣＶＤ法を用いて堆積形成した後、例えば
７００℃程度のラジカル酸化雰囲気で、ＴＥＯＳ-Ｓｉ
Ｏ2層３２３を、ＣＶＤ酸化膜のデンシファイする。こ
の後、ＣＭＰ法を用いて、ＴＥＯＳ-ＳｉＯ2層３２３の
表面を、平坦化する。このとき、ＳｉＮ膜３２１の表面
まで、ＴＥＯＳ-ＳｉＯ2層３２３を埋め込む。これによ
り、溝は、ＴＥＯＳ-ＳｉＯ2層３２３により平坦に埋め
込まれる。
【０２４４】次に、図５１に示すように、ＴＥＯＳ-Ｓ
ｉＯ2層３２３を、例えばＲＩＥ法を用いてエッチバッ
クすることにより、溝の底部に、例えば１００ｎｍ程度
の膜厚となる素子分離用の素子分離絶縁膜３１４を形成
する。
ｉＯ2層３２３を、例えばＲＩＥ法を用いてエッチバッ
クすることにより、溝の底部に、例えば１００ｎｍ程度
の膜厚となる素子分離用の素子分離絶縁膜３１４を形成
する。
【０２４５】次に、図５２に示すように、マスク層（Ｓ
ｉＮ）３２１を、例えばホット燐酸等を用いて、ウェッ
ト除去する。次いで、溝の側面に形成されている酸化膜
（図示せず）およびＳｉＯ2層３２０を、フッ酸系の溶
液を用いて剥離し、フェンス３１３ｐ、３１３ｎの上
面、およびその側面からＳｉ表面を露出させる。次い
で、露出したＳｉの表面に、例えば７００℃程度のラジ
カル酸化法を用いて、約２．５ｎｍ程度の膜厚のゲート
絶縁膜３１８を形成する。このラジカル酸化法を用いた
ゲート絶縁膜３１８の形成では、特に側面の面方位に依
存し難く、Ｓｉ表面の凸凹が少ない酸化膜を実現できる
ので、チャネル界面散乱によるチャネル・モビリィティ
の低下の少ないＭＯＳトランジスタを実現できる。ま
た、ラジカル酸化は、酸化膜の膜厚がある温度では一定
の膜厚しか形成できないので、酸化膜のウェーハ面内お
よびチップ間での酸化膜の膜厚バラツキを少なくでき
る、という特長がある。もちろん、ゲート絶縁膜３１８
には、熱酸化法を用いて、通常熱酸化膜を形成し、その
表面を、窒素を含むガスで窒化することによりＳｉＯＮ
膜とする、いわゆる「オキシナイトライド膜」ゲート絶
縁膜を用いても良い。
ｉＮ）３２１を、例えばホット燐酸等を用いて、ウェッ
ト除去する。次いで、溝の側面に形成されている酸化膜
（図示せず）およびＳｉＯ2層３２０を、フッ酸系の溶
液を用いて剥離し、フェンス３１３ｐ、３１３ｎの上
面、およびその側面からＳｉ表面を露出させる。次い
で、露出したＳｉの表面に、例えば７００℃程度のラジ
カル酸化法を用いて、約２．５ｎｍ程度の膜厚のゲート
絶縁膜３１８を形成する。このラジカル酸化法を用いた
ゲート絶縁膜３１８の形成では、特に側面の面方位に依
存し難く、Ｓｉ表面の凸凹が少ない酸化膜を実現できる
ので、チャネル界面散乱によるチャネル・モビリィティ
の低下の少ないＭＯＳトランジスタを実現できる。ま
た、ラジカル酸化は、酸化膜の膜厚がある温度では一定
の膜厚しか形成できないので、酸化膜のウェーハ面内お
よびチップ間での酸化膜の膜厚バラツキを少なくでき
る、という特長がある。もちろん、ゲート絶縁膜３１８
には、熱酸化法を用いて、通常熱酸化膜を形成し、その
表面を、窒素を含むガスで窒化することによりＳｉＯＮ
膜とする、いわゆる「オキシナイトライド膜」ゲート絶
縁膜を用いても良い。
【０２４６】さらに、図２５に示すように、ゲート絶縁
膜１８は、ＳｉＯ2膜に限らず、Ｔａ2Ｏ5（タンタルオ
キサイド）膜や、ＨｆＯ2膜、ＺｒＯ2膜等の、いわゆる
高誘電体絶縁膜（ｈｉｇｈ-Κ膜）を用いても良い。ま
た、Ｔａ2Ｏ5膜を用いた場合、Ｓｉ界面との界面準位密
度を減らすために、例えば１ｎｍ程度のＳｉ酸化膜系の
膜をＳｉ界面に形成してから、その上にＴａ2Ｏ5膜を形
成する、いわゆる積層膜ゲート絶縁膜構造にして使用し
ても良い。
膜１８は、ＳｉＯ2膜に限らず、Ｔａ2Ｏ5（タンタルオ
キサイド）膜や、ＨｆＯ2膜、ＺｒＯ2膜等の、いわゆる
高誘電体絶縁膜（ｈｉｇｈ-Κ膜）を用いても良い。ま
た、Ｔａ2Ｏ5膜を用いた場合、Ｓｉ界面との界面準位密
度を減らすために、例えば１ｎｍ程度のＳｉ酸化膜系の
膜をＳｉ界面に形成してから、その上にＴａ2Ｏ5膜を形
成する、いわゆる積層膜ゲート絶縁膜構造にして使用し
ても良い。
【０２４７】次に、図５３に示すように、ゲート電極３
１６となる、例えばＮ型不純物がドープされたドープト
多結晶Ｓｉ膜（膜厚５０ｎｍ程度）を、図５２に示す構
造上に堆積形成し、その上にゲートキャップ絶縁膜３２
４となる、例えばＳｉＮ膜を１００ｎｍ程度、堆積形成
する。次いで、レジスト膜（図示せず）をマスクに用い
て、まず、ゲートキャップ絶縁膜（ＳｉＮ）３２４をエ
ッチングし、次いで、ゲートキャップ絶縁膜（ＳｉＮ）
３２４をマスクに用いて、ドープト多結晶Ｓｉ膜をパタ
ーニングする。これにより、ゲート電極３１６が形成さ
れる。このとき、ゲート電極３１６は、フェンス３１３
の段差を跨ぐように加工される。このため、ゲート電極
３１６のエッチング速度とゲート絶縁膜３１８のエッチ
ング速度との比（選択比）を充分にとれる、例えば４０
０程度あるような条件を用いて、ドープト多結晶Ｓｉ膜
をパターニングすることが重要である。このようなエッ
チング条件を用いることで、フェンス３１３ｐ、３１３
ｎそれぞれへのエッチング・ダメージを防止できる。ま
た、ゲート電極３１６の抵抗を低下させるために、ドー
プト多結晶Ｓｉ膜の代わりに、メタル膜（ＴｉＮ膜、Ｗ
膜、Ａｌ膜などやその積層膜）、あるいは多結晶Ｓｉ膜
とＷ膜、ＴｉＮ膜、Ａｌ膜、Ｃｕ膜などのメタル膜やＴ
ｉＳｉ2膜などのシリサイド膜との積層ゲート電極構造
を用いることも可能である。さらに、ゲート電極３１６
の材料をＴｉＮ等とした場合、その配向性等を調整する
ことにより、ゲート電極１６の仕事関数の変化を利用し
てＭＯＳＦＥＴのしきい値電圧を調整することも可能で
ある。
１６となる、例えばＮ型不純物がドープされたドープト
多結晶Ｓｉ膜（膜厚５０ｎｍ程度）を、図５２に示す構
造上に堆積形成し、その上にゲートキャップ絶縁膜３２
４となる、例えばＳｉＮ膜を１００ｎｍ程度、堆積形成
する。次いで、レジスト膜（図示せず）をマスクに用い
て、まず、ゲートキャップ絶縁膜（ＳｉＮ）３２４をエ
ッチングし、次いで、ゲートキャップ絶縁膜（ＳｉＮ）
３２４をマスクに用いて、ドープト多結晶Ｓｉ膜をパタ
ーニングする。これにより、ゲート電極３１６が形成さ
れる。このとき、ゲート電極３１６は、フェンス３１３
の段差を跨ぐように加工される。このため、ゲート電極
３１６のエッチング速度とゲート絶縁膜３１８のエッチ
ング速度との比（選択比）を充分にとれる、例えば４０
０程度あるような条件を用いて、ドープト多結晶Ｓｉ膜
をパターニングすることが重要である。このようなエッ
チング条件を用いることで、フェンス３１３ｐ、３１３
ｎそれぞれへのエッチング・ダメージを防止できる。ま
た、ゲート電極３１６の抵抗を低下させるために、ドー
プト多結晶Ｓｉ膜の代わりに、メタル膜（ＴｉＮ膜、Ｗ
膜、Ａｌ膜などやその積層膜）、あるいは多結晶Ｓｉ膜
とＷ膜、ＴｉＮ膜、Ａｌ膜、Ｃｕ膜などのメタル膜やＴ
ｉＳｉ2膜などのシリサイド膜との積層ゲート電極構造
を用いることも可能である。さらに、ゲート電極３１６
の材料をＴｉＮ等とした場合、その配向性等を調整する
ことにより、ゲート電極１６の仕事関数の変化を利用し
てＭＯＳＦＥＴのしきい値電圧を調整することも可能で
ある。
【０２４８】さらに本例のようにＣＭＯＳ構造の場合、
ＮチャネルにはＮ+型多結晶Ｓｉ層ゲート電極、Ｐチャ
ネルにはＰ+型多結晶Ｓｉ層ゲート電極を電極界面層と
して用いることも可能である。
ＮチャネルにはＮ+型多結晶Ｓｉ層ゲート電極、Ｐチャ
ネルにはＰ+型多結晶Ｓｉ層ゲート電極を電極界面層と
して用いることも可能である。
【０２４９】また、ゲート電極３１６の長さ（いわゆる
ゲート長）は、例えば７０ｎｍ程度とする。この発明で
は、ＰＭＯＳＦＥＴのショートチャネル効果を抑制でき
るので、Ｎチャネル、ＰＭＯＳＦＥＴ共に同じチャネル
長を用いるように設計することも可能である。
ゲート長）は、例えば７０ｎｍ程度とする。この発明で
は、ＰＭＯＳＦＥＴのショートチャネル効果を抑制でき
るので、Ｎチャネル、ＰＭＯＳＦＥＴ共に同じチャネル
長を用いるように設計することも可能である。
【０２５０】次に、図５４に示すように、レジスト膜
（図示せず）、ゲートキャップ絶縁膜３２４、およびゲ
ート電極３１６をマスクに用いたイオン注入法により、
Ｐ型ソース／ドレイン領域３１７ｐ、およびＮ型ソース
／ドレイン領域３１７ｎをそれぞれ形成する。このと
き、ゲート電極３１６の側壁や、底部コーナーの電界集
中を緩和するために、ゲート電極３１６を、例えばラジ
カル酸化法や低温のＲＴＯ法等を用いて酸化し、例えば
２ｎｍ程度の膜厚を持つ酸化膜（図示せず）を形成して
も良い。
（図示せず）、ゲートキャップ絶縁膜３２４、およびゲ
ート電極３１６をマスクに用いたイオン注入法により、
Ｐ型ソース／ドレイン領域３１７ｐ、およびＮ型ソース
／ドレイン領域３１７ｎをそれぞれ形成する。このと
き、ゲート電極３１６の側壁や、底部コーナーの電界集
中を緩和するために、ゲート電極３１６を、例えばラジ
カル酸化法や低温のＲＴＯ法等を用いて酸化し、例えば
２ｎｍ程度の膜厚を持つ酸化膜（図示せず）を形成して
も良い。
【０２５１】また、ソース／ドレイン領域３１７ｐ、３
１７ｎの深さ（Ｘｊ）制御は、凸状Ｓｉトランジスタの
チャネル幅を決める重要な工程である。特にソース／ド
レイン領域３１７ｐ、３１７ｎの不純物の活性化等を含
めて熱処理の温度設定に注意が必要である。
１７ｎの深さ（Ｘｊ）制御は、凸状Ｓｉトランジスタの
チャネル幅を決める重要な工程である。特にソース／ド
レイン領域３１７ｐ、３１７ｎの不純物の活性化等を含
めて熱処理の温度設定に注意が必要である。
【０２５２】本例では、このために、まず、Ｎ-型拡散
層３１７ｎａと、Ｐ-型拡散層３１７ｐａとを、ゲート
電極３１６をマスク用いて形成した後、絶縁膜（ＳｉＯ
2膜やＳｉＮ膜）を、全面にＣＶＤ法で堆積する。ま
た、Ｎ-型拡散層３１７ｎａを形成する際のイオン注入
条件は、例えば、リンイオン（Ｐ+）の注入を、加速電
圧４０ＫｅＶ、ドーズ量４×１０13ｃｍ-2程度である。
もちろん、砒素イオン（Ａｓ）等をイオン注入しても良
い。この後、全面をＲＩＥし、ゲート電極３１６パター
ンの側壁、およびフェンス３１３ｐ、３１３ｎの側壁
に、側壁絶縁膜３２５を形成する。この後、例えば砒素
（Ａｓ+）イオンを、加速電圧２０ＫｅＶ、ドーズ量５
×１０15ｃｍ-2程度イオン注入し、Ｎ型ソース／ドレイ
ン領域（Ｎ+型拡散層）３１７ｎｂを形成し、さらにフ
ッ化簿ＲＮ（ＢＦ2 +）イオンを注入し、Ｐ型ソース／ド
レイン領域（Ｐ+型拡散層）３１７ｎｂを形成する。こ
れにより、図２９Ｄに示したような、いわゆるゲート・
エクステンション構造を持ったソース／ドレイン領域３
１７ｐ、３１７ｎをそれぞれ形成する。もちろんシング
ル・ソース／ドレイン構造とすることも可能である。
層３１７ｎａと、Ｐ-型拡散層３１７ｐａとを、ゲート
電極３１６をマスク用いて形成した後、絶縁膜（ＳｉＯ
2膜やＳｉＮ膜）を、全面にＣＶＤ法で堆積する。ま
た、Ｎ-型拡散層３１７ｎａを形成する際のイオン注入
条件は、例えば、リンイオン（Ｐ+）の注入を、加速電
圧４０ＫｅＶ、ドーズ量４×１０13ｃｍ-2程度である。
もちろん、砒素イオン（Ａｓ）等をイオン注入しても良
い。この後、全面をＲＩＥし、ゲート電極３１６パター
ンの側壁、およびフェンス３１３ｐ、３１３ｎの側壁
に、側壁絶縁膜３２５を形成する。この後、例えば砒素
（Ａｓ+）イオンを、加速電圧２０ＫｅＶ、ドーズ量５
×１０15ｃｍ-2程度イオン注入し、Ｎ型ソース／ドレイ
ン領域（Ｎ+型拡散層）３１７ｎｂを形成し、さらにフ
ッ化簿ＲＮ（ＢＦ2 +）イオンを注入し、Ｐ型ソース／ド
レイン領域（Ｐ+型拡散層）３１７ｎｂを形成する。こ
れにより、図２９Ｄに示したような、いわゆるゲート・
エクステンション構造を持ったソース／ドレイン領域３
１７ｐ、３１７ｎをそれぞれ形成する。もちろんシング
ル・ソース／ドレイン構造とすることも可能である。
【０２５３】Ｎ型ソース／ドレイン領域３１７ｎの深さ
（Ｗｎ）、およびＰ型ソース／ドレイン領域３１７ｐの
深さ（Ｗｐ）は、最終的なイオン注入層形成後の熱的な
活性化や熱処理条件により制御される。例えばＮ型の接
合深さ（Ｗｎ）＝０．１５μｍ程度になるように、ま
た、Ｐ型の接合深さ（Ｗｐ）：０．２０μｍ程度になる
ようにそれぞれのイオン注入条件（加速電圧とドーズ
量）および熱的な活性化条件を制御して実現する。
（Ｗｎ）、およびＰ型ソース／ドレイン領域３１７ｐの
深さ（Ｗｐ）は、最終的なイオン注入層形成後の熱的な
活性化や熱処理条件により制御される。例えばＮ型の接
合深さ（Ｗｎ）＝０．１５μｍ程度になるように、ま
た、Ｐ型の接合深さ（Ｗｐ）：０．２０μｍ程度になる
ようにそれぞれのイオン注入条件（加速電圧とドーズ
量）および熱的な活性化条件を制御して実現する。
【０２５４】また、ソース／ドレイン領域３１７ｎ、３
１７ｐの比抵抗を低下させる必要がある場合には、例え
ば＜５０μΩｃｍ程度より低くした場合には、ソース／
ドレイン領域３１７ｎ、３１７ｐの表面に、ＴｉＳｉ2
やＣｏＳｉ2、ＰｔＳｉ、Ｐｄ 2Ｓｉ、ＩｒＳｉ3、Ｒｈ
Ｓｉ等のシリサイド層（図示せず）を形成しても良い。
特にＰ型ソース／ドレイン領域３１７ｐにおいては、Ｐ
ｄ2Ｓｉが有効である。
１７ｐの比抵抗を低下させる必要がある場合には、例え
ば＜５０μΩｃｍ程度より低くした場合には、ソース／
ドレイン領域３１７ｎ、３１７ｐの表面に、ＴｉＳｉ2
やＣｏＳｉ2、ＰｔＳｉ、Ｐｄ 2Ｓｉ、ＩｒＳｉ3、Ｒｈ
Ｓｉ等のシリサイド層（図示せず）を形成しても良い。
特にＰ型ソース／ドレイン領域３１７ｐにおいては、Ｐ
ｄ2Ｓｉが有効である。
【０２５５】本例では、フェンス３１３ｐの側面のＮ型
ソース／ドレイン領域３１７ｎの下部、およびフェンス
３１３ｎの側面のＰ型ソース／ドレイン領域３１７ｐの
下部それぞれに、ゲート電極３１６とオフセットとなる
オフセット領域が存在することになる。これはソース／
ドレイン領域３１７ｎ、３１７ｐを、表面からのイオン
注入法と熱拡散により形成しているからである。このオ
フセット領域の存在と、パンチスルー防止のためのイオ
ン注入層（パンチスルー・ストッパー層３１２）とによ
り、ソース／ドレイン領域３１７ｎ、３１７ｐの下部領
域におけるパンチスルーが防止できる構造となってい
る。
ソース／ドレイン領域３１７ｎの下部、およびフェンス
３１３ｎの側面のＰ型ソース／ドレイン領域３１７ｐの
下部それぞれに、ゲート電極３１６とオフセットとなる
オフセット領域が存在することになる。これはソース／
ドレイン領域３１７ｎ、３１７ｐを、表面からのイオン
注入法と熱拡散により形成しているからである。このオ
フセット領域の存在と、パンチスルー防止のためのイオ
ン注入層（パンチスルー・ストッパー層３１２）とによ
り、ソース／ドレイン領域３１７ｎ、３１７ｐの下部領
域におけるパンチスルーが防止できる構造となってい
る。
【０２５６】さらに本例では、フェンス３１３ｎ、３１
３ｐそれぞれの側面が、側壁絶縁膜３２５によって覆わ
れているので、ソース／ドレイン領域３１７ｎ、３１７
ｐを形成するためのイオン注入時、フェンス３１３ｎ、
３１３ｐそれぞれの上面へのイオン注入がメインとな
り、側面への不純物のイオン注入は防止できる構造とな
っている。
３ｐそれぞれの側面が、側壁絶縁膜３２５によって覆わ
れているので、ソース／ドレイン領域３１７ｎ、３１７
ｐを形成するためのイオン注入時、フェンス３１３ｎ、
３１３ｐそれぞれの上面へのイオン注入がメインとな
り、側面への不純物のイオン注入は防止できる構造とな
っている。
【０２５７】次に、図４８Ａ〜図４８Ｄに示すように、
ＣＶＤ法を用いて、図５４に示した構造上に、ＳｉＯ2
を、例えば５００ｎｍ程度堆積し、層間絶縁膜３２６を
形成する。この後、層間絶縁膜３２６を、例えば７００
℃程度のラジカル酸化雰囲気で、例えば３０分程度デン
シファイする。この熱工程は、ソース／ドレイン領域３
１７ｎ、３１７ｐのイオン注入層の活性化を兼ねて行っ
ても良い。これらソース／ドレイン領域３１７ｎ、３１
７ｐの深さ（Ｗｎ、Ｗｐ）を制御したい時は、デンシフ
ァイの温度を低温化する、あるいは例えば８５０℃程度
でｍｓｅｃ（ミリ秒）程度のＲＴＡ処理を行っても良
い。さらにはこれらを併用してソース／ドレイン領域３
１７ｎ、３１７ｐのイオン注入層の活性化を行なっても
良い。この後、ＣＭＰ法を用いて、層間絶縁膜３２６を
平坦化し、素子表面を平坦化する。次に、レジスト膜
（図示せず）とＲＩＥ法を用いて、コンタクトホール３
２７を形成し、そのコンタクトホール３２７にＷ（タン
グステン）膜やＡｌ（アルミ）膜、ＴｉＮ（窒化チタ
ン）膜／Ｔｉ（チタン）膜やそれらの積層膜を埋め込
み、コンタクトプラグ３２８を形成する。さらにＡｌ配
線層３２９を形成する。さらに全面にパッシベーション
膜（図示せず）を堆積することで、この発明の第１８実
施形態に係る相補型ＭＯＳＦＥＴの基本構造が完成す
る。
ＣＶＤ法を用いて、図５４に示した構造上に、ＳｉＯ2
を、例えば５００ｎｍ程度堆積し、層間絶縁膜３２６を
形成する。この後、層間絶縁膜３２６を、例えば７００
℃程度のラジカル酸化雰囲気で、例えば３０分程度デン
シファイする。この熱工程は、ソース／ドレイン領域３
１７ｎ、３１７ｐのイオン注入層の活性化を兼ねて行っ
ても良い。これらソース／ドレイン領域３１７ｎ、３１
７ｐの深さ（Ｗｎ、Ｗｐ）を制御したい時は、デンシフ
ァイの温度を低温化する、あるいは例えば８５０℃程度
でｍｓｅｃ（ミリ秒）程度のＲＴＡ処理を行っても良
い。さらにはこれらを併用してソース／ドレイン領域３
１７ｎ、３１７ｐのイオン注入層の活性化を行なっても
良い。この後、ＣＭＰ法を用いて、層間絶縁膜３２６を
平坦化し、素子表面を平坦化する。次に、レジスト膜
（図示せず）とＲＩＥ法を用いて、コンタクトホール３
２７を形成し、そのコンタクトホール３２７にＷ（タン
グステン）膜やＡｌ（アルミ）膜、ＴｉＮ（窒化チタ
ン）膜／Ｔｉ（チタン）膜やそれらの積層膜を埋め込
み、コンタクトプラグ３２８を形成する。さらにＡｌ配
線層３２９を形成する。さらに全面にパッシベーション
膜（図示せず）を堆積することで、この発明の第１８実
施形態に係る相補型ＭＯＳＦＥＴの基本構造が完成す
る。
【０２５８】このように、この発明は、相補型ＭＯＳＦ
ＥＴにも適用できる。これにより、ＣＭＯＳインバータ
回路や、配線を変更することによって各種ＣＭＯＳ回路
を構成できる。
ＥＴにも適用できる。これにより、ＣＭＯＳインバータ
回路や、配線を変更することによって各種ＣＭＯＳ回路
を構成できる。
【０２５９】また、特に図４８Ａ〜図４８Ｄに示すよう
に、平面的な設計面積はＮＭＯＳＦＥＴとＰＭＯＳＦＥ
Ｔで同じであるのに、Ｎ型ソース／ドレイン領域３１７
ｎの深さ（Ｗｎ）と、Ｐ型ソース／ドレイン領域３１７
ｐの深さ（Ｗｐ）が異なる。これは、平面的な設計面積
が同じでも、Ｎチャネルの、Ｐチャネルのチャネル幅が
異なるＭＯＳＦＥＴを実現できていることを示してい
る。
に、平面的な設計面積はＮＭＯＳＦＥＴとＰＭＯＳＦＥ
Ｔで同じであるのに、Ｎ型ソース／ドレイン領域３１７
ｎの深さ（Ｗｎ）と、Ｐ型ソース／ドレイン領域３１７
ｐの深さ（Ｗｐ）が異なる。これは、平面的な設計面積
が同じでも、Ｎチャネルの、Ｐチャネルのチャネル幅が
異なるＭＯＳＦＥＴを実現できていることを示してい
る。
【０２６０】従来ＣＭＯＳ回路を設計する場合に、ＮＭ
ＯＳＦＥＴに比べてＰＭＯＳＦＥＴの平面的な設計面積
をほぼ２倍に設計していた。電子のモビリティと正孔の
モビリティとの差に起因した駆動能力のバラツキを抑制
するためである。
ＯＳＦＥＴに比べてＰＭＯＳＦＥＴの平面的な設計面積
をほぼ２倍に設計していた。電子のモビリティと正孔の
モビリティとの差に起因した駆動能力のバラツキを抑制
するためである。
【０２６１】しかし、この発明に係るフェンスを持つＣ
ＭＯＳを使えば、ＷｎとＷｐの差を用いてチャネル幅を
変えることができるので、ＮＭＯＳＦＥＴの平面面積と
ＰＭＯＳＦＥＴの平面面積との差を縮小することができ
る。これは本第１８実施形態の大きな特長である。
ＭＯＳを使えば、ＷｎとＷｐの差を用いてチャネル幅を
変えることができるので、ＮＭＯＳＦＥＴの平面面積と
ＰＭＯＳＦＥＴの平面面積との差を縮小することができ
る。これは本第１８実施形態の大きな特長である。
【０２６２】本第１８実施形態においても、 （１）フェンス３１３ｐ、３１３ｎの幅（Ｗｇ）を、例
えば０．２０μｍより狭くすることにより、これらフェ
ンス３１３ｐ、３１３ｎの両側面に形成したゲート電極
３１６によって、Ｐ型ＬＯＣＡＬチャネル領域３１５
ｐ、およびＮ型ＬＯＣＡＬチャネル領域３１５ｎ共に、
完全に空乏化することができる。これらチャネル領域３
１５ｐ、３１５ｎを完全に空乏化できることで、これら
チャネル領域３１５ｐ、３１５ｎの不純物濃度をそれぞ
れ、平面型のチャネルの場合に比べて低濃度化すること
ができる。このため、これらチャネル領域３１５ｐ、３
１５ｎにおけるキャリアのモビリティの低下を抑制でき
る。また、不純物濃度の揺らぎの影響を受け難い。ま
た、ゲート絶縁膜３１８の膜厚バラツキに対しても、強
い構造を実現できる。
えば０．２０μｍより狭くすることにより、これらフェ
ンス３１３ｐ、３１３ｎの両側面に形成したゲート電極
３１６によって、Ｐ型ＬＯＣＡＬチャネル領域３１５
ｐ、およびＮ型ＬＯＣＡＬチャネル領域３１５ｎ共に、
完全に空乏化することができる。これらチャネル領域３
１５ｐ、３１５ｎを完全に空乏化できることで、これら
チャネル領域３１５ｐ、３１５ｎの不純物濃度をそれぞ
れ、平面型のチャネルの場合に比べて低濃度化すること
ができる。このため、これらチャネル領域３１５ｐ、３
１５ｎにおけるキャリアのモビリティの低下を抑制でき
る。また、不純物濃度の揺らぎの影響を受け難い。ま
た、ゲート絶縁膜３１８の膜厚バラツキに対しても、強
い構造を実現できる。
【０２６３】（２）フェンス３１３ｐ、３１３ｎのチャ
ネル領域３１５ｐ、３１５ｎとウェル３１１ｐ、３１１
ｎ（もしくはＳｉ基板３１０）との間に、高濃度不純物
層（パンチスルー・ストッパー層）３１２を設けること
により、ＭＯＳＦＥＴのパンチスルーを防止することが
できる。
ネル領域３１５ｐ、３１５ｎとウェル３１１ｐ、３１１
ｎ（もしくはＳｉ基板３１０）との間に、高濃度不純物
層（パンチスルー・ストッパー層）３１２を設けること
により、ＭＯＳＦＥＴのパンチスルーを防止することが
できる。
【０２６４】（３）フェンス３１３ｐ、３１３ｎの下部
領域において、ソース／ドレイン領域３１７ｐ、３１７
ｎの一部が、ゲート電極３１６よりも自己整合的に外側
になった、従来と極めて異なった形状に形成する。この
ようなゲート電極３１６と、ソース／ドレイン領域３１
７ｐ、３１７ｎの一部とが互いにオフセットするオフセ
ット構造を設けることによって、フェンス３１３ｐ、３
１３ｎの下部領域におけるパンチスルーを効果的に防止
できる。
領域において、ソース／ドレイン領域３１７ｐ、３１７
ｎの一部が、ゲート電極３１６よりも自己整合的に外側
になった、従来と極めて異なった形状に形成する。この
ようなゲート電極３１６と、ソース／ドレイン領域３１
７ｐ、３１７ｎの一部とが互いにオフセットするオフセ
ット構造を設けることによって、フェンス３１３ｐ、３
１３ｎの下部領域におけるパンチスルーを効果的に防止
できる。
【０２６５】（４）フェンス３１３ｐ、３１３ｎのソー
ス／ドレイン領域３１７ｐ、３１７ｎにコンタクトを形
成する場合に、凸状薄膜Ｓｉ層３１３ｐ、３１３ｎの上
面のみならず、それらの側面の一部を使用してコンタク
トを形成できる。なぜならソース／ドレイン領域３１７
ｐ、３１７ｎとなっているフェンス３１３ｐ、３１３ｎ
は、従来の同じゲート長を持つＭＯＳＦＥＴのソース／
ドレイン領域の深さに比べて何倍も深いからである。こ
のようなソース／ドレインヘのコンタクト構造により微
細なＭＯＳＦＥＴでのコンタクト抵抗を低減できる。
ス／ドレイン領域３１７ｐ、３１７ｎにコンタクトを形
成する場合に、凸状薄膜Ｓｉ層３１３ｐ、３１３ｎの上
面のみならず、それらの側面の一部を使用してコンタク
トを形成できる。なぜならソース／ドレイン領域３１７
ｐ、３１７ｎとなっているフェンス３１３ｐ、３１３ｎ
は、従来の同じゲート長を持つＭＯＳＦＥＴのソース／
ドレイン領域の深さに比べて何倍も深いからである。こ
のようなソース／ドレインヘのコンタクト構造により微
細なＭＯＳＦＥＴでのコンタクト抵抗を低減できる。
【０２６６】（５）フェンス３１３ｐ、３１３ｎを持つ
トランジスタ構造において、ソース／ドレイン領域３１
７ｐ、３１７ｎを、シングル・ソース／ドレイン構造ば
かりでなく、いわゆるＬＤＤ的な高濃度ソース／ドレイ
ン領域３１７ｐｂ、３１７ｎｂと、低濃度ソース／ドレ
イン領域３１７ｐａ、３１７ｎａとを持つ構造にしても
良い。このようにするとソース／ドレイン領域３１７
ｐ、３１７ｎ近傍の電界を緩和でき、ＭＯＳＦＥＴの信
頼性を向上できる。
トランジスタ構造において、ソース／ドレイン領域３１
７ｐ、３１７ｎを、シングル・ソース／ドレイン構造ば
かりでなく、いわゆるＬＤＤ的な高濃度ソース／ドレイ
ン領域３１７ｐｂ、３１７ｎｂと、低濃度ソース／ドレ
イン領域３１７ｐａ、３１７ｎａとを持つ構造にしても
良い。このようにするとソース／ドレイン領域３１７
ｐ、３１７ｎ近傍の電界を緩和でき、ＭＯＳＦＥＴの信
頼性を向上できる。
【０２６７】（６）フェンス３１３ｐに形成されたＮＭ
ＯＳＦＥＴと、凸状薄膜Ｓｉ層３１３ｎに形成されたＰ
ＭＯＳＦＥＴとを用いてＣＭＯＳ回路を形成する場合、
Ｐ型ソース／ドレイン領域３１７ｐの深さ（Ｗｐ）と、
Ｎ型ソース／ドレイン領域３１７ｎの深さ（Ｗｎ）とを
異ならせる。ＷｐとＷｎとを異ならせることで、電子の
モビリティと正孔のモビリティとの違いに起因した、Ｐ
ＭＯＳＦＥＴとＮＭＯＳＦＥＴとの平面的な設計寸法の
差を縮めることができる。
ＯＳＦＥＴと、凸状薄膜Ｓｉ層３１３ｎに形成されたＰ
ＭＯＳＦＥＴとを用いてＣＭＯＳ回路を形成する場合、
Ｐ型ソース／ドレイン領域３１７ｐの深さ（Ｗｐ）と、
Ｎ型ソース／ドレイン領域３１７ｎの深さ（Ｗｎ）とを
異ならせる。ＷｐとＷｎとを異ならせることで、電子の
モビリティと正孔のモビリティとの違いに起因した、Ｐ
ＭＯＳＦＥＴとＮＭＯＳＦＥＴとの平面的な設計寸法の
差を縮めることができる。
【０２６８】具体的には、Ｐ型ソース／ドレイン領域３
１７ｐの深さ（Ｗｐ）を、Ｎ型ソース／ドレイン領域３
１７ｎの深さ（Ｗｎ）よりも深くする。これにより、平
面的な設計寸法は互いに同じであっても、ＰＭＯＳＦＥ
Ｔのチャネル幅を、ＮＭＯＳＦＥＴのチャネル幅より広
くできる。これにより、ＣＭＯＳ回路を設計したとき、
ＰＭＯＳＦＥＴの面積を縮小でき、全体の回路面積を縮
小できる。
１７ｐの深さ（Ｗｐ）を、Ｎ型ソース／ドレイン領域３
１７ｎの深さ（Ｗｎ）よりも深くする。これにより、平
面的な設計寸法は互いに同じであっても、ＰＭＯＳＦＥ
Ｔのチャネル幅を、ＮＭＯＳＦＥＴのチャネル幅より広
くできる。これにより、ＣＭＯＳ回路を設計したとき、
ＰＭＯＳＦＥＴの面積を縮小でき、全体の回路面積を縮
小できる。
【０２６９】（７）フェンス３１３ｐ、３１３ｎに形成
されたＭＯＳＦＥＴを用いて、Ｐ型ソース／ドレイン領
域３１７ｐの深さを互いに変える、また、Ｎ型ソース／
ドレイン領域３１７ｎの深さを互いに変える。これによ
り、平面的な設計寸法が同じでも、チャネル幅が異なる
ＭＯＳＦＥＴを実現できる。このようにすることによ
り、回路を設計したときにＭＯＳＦＥＴの面積を縮小で
き、全体の回路面積を縮小できる。
されたＭＯＳＦＥＴを用いて、Ｐ型ソース／ドレイン領
域３１７ｐの深さを互いに変える、また、Ｎ型ソース／
ドレイン領域３１７ｎの深さを互いに変える。これによ
り、平面的な設計寸法が同じでも、チャネル幅が異なる
ＭＯＳＦＥＴを実現できる。このようにすることによ
り、回路を設計したときにＭＯＳＦＥＴの面積を縮小で
き、全体の回路面積を縮小できる。
【０２７０】（第１９実施形態）図５５Ａはこの発明の
第１９実施形態に係る相補型ＭＯＳＦＥＴを示す平面
図、図５５Ｂは図５５Ａ中の５５Ｂ−５５Ｂ線に沿う断
面図、図５５Ｃは図５５Ａ中の５５Ｃ−５５Ｃ線に沿う
断面図である。
第１９実施形態に係る相補型ＭＯＳＦＥＴを示す平面
図、図５５Ｂは図５５Ａ中の５５Ｂ−５５Ｂ線に沿う断
面図、図５５Ｃは図５５Ａ中の５５Ｃ−５５Ｃ線に沿う
断面図である。
【０２７１】第１８実施形態では、ＮＭＯＳＦＥＴのＮ
型ソース／ドレイン領域３１７ｎの深さＷｎと、ＰＭＯ
ＳＦＥＴのＰ型ソース／ドレイン領域３１７ｐの深さＷ
ｐとを互いに異ならせる場合を示した。
型ソース／ドレイン領域３１７ｎの深さＷｎと、ＰＭＯ
ＳＦＥＴのＰ型ソース／ドレイン領域３１７ｐの深さＷ
ｐとを互いに異ならせる場合を示した。
【０２７２】本第１９実施形態は、複数のＮＭＯＳＦＥ
ＴそれぞれのＮ型ソース／ドレイン領域３１７ｎ-1、３
１７ｎ-2、…３１７ｎ-ｎの深さＷｎ１、Ｗｎ２、…Ｗ
ｎｎと、複数のＰＭＯＳＦＥＴそれぞれのＰ型ソース／
ドレイン領域３１７ｐ-1、３１７ｐ-2、…３１７ｐ-ｎ
の深さＷｐ１、Ｗｐ２、…Ｗｐｎとを互いに異ならせる
場合である。
ＴそれぞれのＮ型ソース／ドレイン領域３１７ｎ-1、３
１７ｎ-2、…３１７ｎ-ｎの深さＷｎ１、Ｗｎ２、…Ｗ
ｎｎと、複数のＰＭＯＳＦＥＴそれぞれのＰ型ソース／
ドレイン領域３１７ｐ-1、３１７ｐ-2、…３１７ｐ-ｎ
の深さＷｐ１、Ｗｐ２、…Ｗｐｎとを互いに異ならせる
場合である。
【０２７３】図５５Ａ〜図５５Ｃでは、それぞれ２つの
異なるソース／ドレイン領域深さ（チャネル幅に相当す
る）の場合を示しているが、ｎ個の複数の深さを持つ場
合に適用できることは明らかである。
異なるソース／ドレイン領域深さ（チャネル幅に相当す
る）の場合を示しているが、ｎ個の複数の深さを持つ場
合に適用できることは明らかである。
【０２７４】このように複数のＮチャネル、Ｐチャネル
のチャネル幅を実現することにより、異なるチャネル幅
を持つＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴを設計する自由
度が増加する。すなわち、複数のチャネル幅をフェンス
３１３ｎ、または３１３ｐの数で実現するのか、本第１
９実施形態のように、複数のチャネル幅で実現するのか
を、設計的、または製造的な点から選択できるようにな
る。このことは、本実施形態の大きな特長である。
のチャネル幅を実現することにより、異なるチャネル幅
を持つＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴを設計する自由
度が増加する。すなわち、複数のチャネル幅をフェンス
３１３ｎ、または３１３ｐの数で実現するのか、本第１
９実施形態のように、複数のチャネル幅で実現するのか
を、設計的、または製造的な点から選択できるようにな
る。このことは、本実施形態の大きな特長である。
【０２７５】（第２０実施形態）図５６は、この発明の
第２０実施形態に係るトレンチ型キャパシタ構造を持つ
ＤＲＡＭメモリセルを示す断面図である。なお、図５６
中、点線で囲まれた領域は、１ビットのＤＲＡＭメモリ
セルに対応する。
第２０実施形態に係るトレンチ型キャパシタ構造を持つ
ＤＲＡＭメモリセルを示す断面図である。なお、図５６
中、点線で囲まれた領域は、１ビットのＤＲＡＭメモリ
セルに対応する。
【０２７６】本第２０実施形態は、例えば第１実施形態
で説明したＭＯＳＦＥＴを、ＤＲＡＭメモリセルの、ト
レンチ型キャパシタとビット線とを互いに接続するトラ
ンスファトランジスタに用いた例である。
で説明したＭＯＳＦＥＴを、ＤＲＡＭメモリセルの、ト
レンチ型キャパシタとビット線とを互いに接続するトラ
ンスファトランジスタに用いた例である。
【０２７７】図５６に示すように、トレンチの上部側面
でキャパシタの蓄積電極とソース／ドレイン領域が電気
的に接続されている。従来の平面型ＭＯＳＦＥＴの構造
では、この側壁コンタクト領域が縦型に深いソース／ド
レインとなり、平面型ＭＯＳＦＥＴのソース／ドレイン
薄膜化を阻害していた。
でキャパシタの蓄積電極とソース／ドレイン領域が電気
的に接続されている。従来の平面型ＭＯＳＦＥＴの構造
では、この側壁コンタクト領域が縦型に深いソース／ド
レインとなり、平面型ＭＯＳＦＥＴのソース／ドレイン
薄膜化を阻害していた。
【０２７８】本第２０実施形態のように、本発明に係る
ＭＯＳＦＥＴを用いると、側壁コンタクトからの拡散層
がＭＯＳＦＥＴのソース／ドレイン領域へ影響を与えて
ソース／ドレインの深さが深くなっても、その影響を凸
状Ｓｉの側壁に形成したゲート電極で十分に抑制でき
る。すなわち、側壁コンタクトからの拡散層の伸びによ
るショートチャネル効果を抑制できる構造となってい
る。この時、通過ワード線を実現するため、通常の側壁
を含む第一のゲート電極はポリＳｉ層により形成し、第
一のゲート電極と通過ワード線は別の第二のゲート電極
で接続する構造が望ましい。さらに第一のゲート電極間
は絶縁膜で埋め込み形成するようにする方が望ましい。
このようにすることで、フェンスを用いたＭＯＳＦＥＴ
構造をＤＲＡＭのトランジスタに適用することができ
る。
ＭＯＳＦＥＴを用いると、側壁コンタクトからの拡散層
がＭＯＳＦＥＴのソース／ドレイン領域へ影響を与えて
ソース／ドレインの深さが深くなっても、その影響を凸
状Ｓｉの側壁に形成したゲート電極で十分に抑制でき
る。すなわち、側壁コンタクトからの拡散層の伸びによ
るショートチャネル効果を抑制できる構造となってい
る。この時、通過ワード線を実現するため、通常の側壁
を含む第一のゲート電極はポリＳｉ層により形成し、第
一のゲート電極と通過ワード線は別の第二のゲート電極
で接続する構造が望ましい。さらに第一のゲート電極間
は絶縁膜で埋め込み形成するようにする方が望ましい。
このようにすることで、フェンスを用いたＭＯＳＦＥＴ
構造をＤＲＡＭのトランジスタに適用することができ
る。
【０２７９】（第２１実施形態）図５７は、この発明の
第２１実施形態に係るスタック型キャパシタ構造を持つ
ＤＲＡＭメモリセルを示す断面図である。なお、図５７
中、点線で囲まれた領域は、１ビットのＤＲＡＭメモリ
セルに対応する。
第２１実施形態に係るスタック型キャパシタ構造を持つ
ＤＲＡＭメモリセルを示す断面図である。なお、図５７
中、点線で囲まれた領域は、１ビットのＤＲＡＭメモリ
セルに対応する。
【０２８０】本第２１実施形態は、例えば第１実施形態
で説明したＭＯＳＦＥＴを、ＤＲＡＭメモリセルの、ス
タック型キャパシタとビット線とを互いに接続するトラ
ンスファトランジスタに用いた例である。
で説明したＭＯＳＦＥＴを、ＤＲＡＭメモリセルの、ス
タック型キャパシタとビット線とを互いに接続するトラ
ンスファトランジスタに用いた例である。
【０２８１】図５７に示すように、本例では、ビット線
コンタクトと蓄積電極コンタクトがポリＳｉを用いてゲ
ート電極の上部に持ち上げられて形成されているのが特
徴である。従来の平面型ＭＯＳＦＥＴの構造では、微細
なコンタクト領域で十分にコンタクト抵抗を低下させる
ことが困難であった。本実施例の凸状Ｓｉ構造ＭＯＳＦ
ＥＴを用いると、コンタクトが平面部のみならず側面部
も利用して形成できるためコンタクト抵抗が低減でき
る。また、Ｔａ２Ｏ５膜やＢＳＴ膜、ＳＴＯ膜などの高
誘電体絶縁膜を用いたスタックキャパシタの場合、ＭＯ
ＳＦＥＴを形成した後にキャパシタ形成を行なうが、そ
の時の高温工程（７５０度程度の結晶化アニールなど）
でＭＯＳＦＥＴのソース／ドレイン領域深さが伸びてし
まい、ショートチャネル効果が起きてしまう問題があっ
た。
コンタクトと蓄積電極コンタクトがポリＳｉを用いてゲ
ート電極の上部に持ち上げられて形成されているのが特
徴である。従来の平面型ＭＯＳＦＥＴの構造では、微細
なコンタクト領域で十分にコンタクト抵抗を低下させる
ことが困難であった。本実施例の凸状Ｓｉ構造ＭＯＳＦ
ＥＴを用いると、コンタクトが平面部のみならず側面部
も利用して形成できるためコンタクト抵抗が低減でき
る。また、Ｔａ２Ｏ５膜やＢＳＴ膜、ＳＴＯ膜などの高
誘電体絶縁膜を用いたスタックキャパシタの場合、ＭＯ
ＳＦＥＴを形成した後にキャパシタ形成を行なうが、そ
の時の高温工程（７５０度程度の結晶化アニールなど）
でＭＯＳＦＥＴのソース／ドレイン領域深さが伸びてし
まい、ショートチャネル効果が起きてしまう問題があっ
た。
【０２８２】本第２１実施形態のＭＯＳＦＥＴ構造では
ショートチャネル効果を十分に抑制できる。すなわち、
キャパシタ形成工程でのソース／ドレイン領域の伸びに
よるショートチャネル効果を抑制できる構造となってい
る。この時、通過ワード線を実現するため、通常の側壁
を含む第一のゲート電極はポリＳｉ層により形成し、第
一のゲート電極と通過ワード線は別の第二のゲート電極
で接続する構造が望ましい。さらに第一のゲート電極間
は絶縁膜で埋め込み形成するようにする方が望ましい。
ここではビット線の上にキャパシタを形成する例を述べ
たが、キャパシタの上にビット線を構成しても良いし、
配線の上にキャパシタを形成しても良い。このようにす
ることで、フェンスを用いたＭＯＳＦＥＴ構造をスタッ
ク型キャパシタＤＲＡＭのトランジスタに適用すること
ができる。
ショートチャネル効果を十分に抑制できる。すなわち、
キャパシタ形成工程でのソース／ドレイン領域の伸びに
よるショートチャネル効果を抑制できる構造となってい
る。この時、通過ワード線を実現するため、通常の側壁
を含む第一のゲート電極はポリＳｉ層により形成し、第
一のゲート電極と通過ワード線は別の第二のゲート電極
で接続する構造が望ましい。さらに第一のゲート電極間
は絶縁膜で埋め込み形成するようにする方が望ましい。
ここではビット線の上にキャパシタを形成する例を述べ
たが、キャパシタの上にビット線を構成しても良いし、
配線の上にキャパシタを形成しても良い。このようにす
ることで、フェンスを用いたＭＯＳＦＥＴ構造をスタッ
ク型キャパシタＤＲＡＭのトランジスタに適用すること
ができる。
【０２８３】（第２２実施形態）本第２２実施形態は、
フェンスを持つＭＯＳＦＥＴ素子を複数個（本例では２
個の場合を示す）配列する場合のゲート電極の構造に関
する。
フェンスを持つＭＯＳＦＥＴ素子を複数個（本例では２
個の場合を示す）配列する場合のゲート電極の構造に関
する。
【０２８４】図５８はこの発明の第２２実施形態に係る
ＭＯＳＦＥＴを示す斜視図、図５９Ａはその平面図、図
５９Ｂは図５９Ａ中５９Ｂ−５９Ｂ線に沿う断面図、図
５９Ｃは図５９Ａ中の５９Ｃ−５９Ｃ線に沿う断面図、
図５９Ｄは図５９Ａ中の５９Ｄ−５９Ｄ線に沿う断面図
である。なお、図５８、図５９Ａ〜図５９Ｄでは、例え
ば第１実施形態の図２Ａに示したコンタクト、配線、お
よび側壁絶縁膜をそれぞれ省略している。
ＭＯＳＦＥＴを示す斜視図、図５９Ａはその平面図、図
５９Ｂは図５９Ａ中５９Ｂ−５９Ｂ線に沿う断面図、図
５９Ｃは図５９Ａ中の５９Ｃ−５９Ｃ線に沿う断面図、
図５９Ｄは図５９Ａ中の５９Ｄ−５９Ｄ線に沿う断面図
である。なお、図５８、図５９Ａ〜図５９Ｄでは、例え
ば第１実施形態の図２Ａに示したコンタクト、配線、お
よび側壁絶縁膜をそれぞれ省略している。
【０２８５】図５８、図５９Ａ〜図５９Ｄに示すよう
に、複数のフェンス１３を高密度に配置、例えばフェン
ス１３どうしが、互いに最小デザインルールで配置す
る。
に、複数のフェンス１３を高密度に配置、例えばフェン
ス１３どうしが、互いに最小デザインルールで配置す
る。
【０２８６】この場合、第１ゲート電極１６ａである多
結晶Ｓｉ層が、フェンス１３どうしの間に完全に埋め込
まれ、第２ゲート電極１６ｂであるメタル膜（例えばＷ
膜、Ａｌ膜、ＴｉＮ膜）やシリサイド膜（例えばＴｉＳ
ｉ２膜、ＷＳｉ２膜、ＣｏＳｉ２膜など）が、平坦とな
った第１ゲート電極１６ａの表面上に形成される構造と
なる。
結晶Ｓｉ層が、フェンス１３どうしの間に完全に埋め込
まれ、第２ゲート電極１６ｂであるメタル膜（例えばＷ
膜、Ａｌ膜、ＴｉＮ膜）やシリサイド膜（例えばＴｉＳ
ｉ２膜、ＷＳｉ２膜、ＣｏＳｉ２膜など）が、平坦とな
った第１ゲート電極１６ａの表面上に形成される構造と
なる。
【０２８７】このように第２ゲート電極１６ｂを、平坦
となった第１ゲート電極１６ａの表面上に形成すること
で、例えば第２ゲート電極１６ｂの材料であるメタル膜
やシリサイド膜の形成が容易になる、あるいはゲート電
極の加工が容易になる等の利点を得ることができる。
となった第１ゲート電極１６ａの表面上に形成すること
で、例えば第２ゲート電極１６ｂの材料であるメタル膜
やシリサイド膜の形成が容易になる、あるいはゲート電
極の加工が容易になる等の利点を得ることができる。
【０２８８】さらに第２ゲート電極１６ｂの表面も平坦
にできるので、ゲート電極の加工後は、従来の平面型Ｍ
ＯＳＦＥＴと同じような製造工程を使用できる、という
利点を得ることができる。
にできるので、ゲート電極の加工後は、従来の平面型Ｍ
ＯＳＦＥＴと同じような製造工程を使用できる、という
利点を得ることができる。
【０２８９】（第２３実施形態）本第２３実施形態は、
第２２実施形態と同様、フェンスを持つＭＯＳＦＥＴ素
子を複数個（本例では２個の場合を示す）配列する場合
のゲート電極の構造に関する。
第２２実施形態と同様、フェンスを持つＭＯＳＦＥＴ素
子を複数個（本例では２個の場合を示す）配列する場合
のゲート電極の構造に関する。
【０２９０】図６０はこの発明の第２３実施形態に係る
ＭＯＳＦＥＴを示す斜視図、図６１はその断面図であ
る。なお、図６０の断面は、図５９Ｂに示す断面に相当
する。また、図６０、図６１では、例えば第１実施形態
の図２Ａに示したコンタクト、配線、および側壁絶縁膜
をそれぞれ省略している。
ＭＯＳＦＥＴを示す斜視図、図６１はその断面図であ
る。なお、図６０の断面は、図５９Ｂに示す断面に相当
する。また、図６０、図６１では、例えば第１実施形態
の図２Ａに示したコンタクト、配線、および側壁絶縁膜
をそれぞれ省略している。
【０２９１】図６０に示すように、第１ゲート電極１６
ａである多結晶Ｓｉ層を、例えば２０ｎｍ程度まで薄く
する。そして、第２ゲート電極１６ｂであるメタル膜や
シリサイド膜を、第１ゲート電極１６ａ間に埋め込むこ
とも可能である。
ａである多結晶Ｓｉ層を、例えば２０ｎｍ程度まで薄く
する。そして、第２ゲート電極１６ｂであるメタル膜や
シリサイド膜を、第１ゲート電極１６ａ間に埋め込むこ
とも可能である。
【０２９２】このような第２３実施形態では、例えば第
２ゲート電極１６ｂの表面を平坦にでき、ゲート電極の
加工後は、従来の平面型ＭＯＳＦＥＴと同じような製造
工程を使用できる、という利点を得ることができる。
２ゲート電極１６ｂの表面を平坦にでき、ゲート電極の
加工後は、従来の平面型ＭＯＳＦＥＴと同じような製造
工程を使用できる、という利点を得ることができる。
【０２９３】（第２４実施形態）図６２はこの発明に係
るＭＯＳＦＥＴのコンタクト部を示す斜視図、図６３Ａ
はこの発明に係るＭＯＳＦＥＴのコンタクト部を示す平
面図、図６３Ｂは図６３Ａに示す矢印Ｂの方向から見た
側面図、図６３Ｃは図６３Ａに示す矢印Ｃの方向から見
た側面図である。なお、図６２、図６３Ａ〜図６３Ｃで
は、例えば第１実施形態の図２Ａに示したコンタクト、
配線、および側壁絶縁膜をそれぞれ省略している。
るＭＯＳＦＥＴのコンタクト部を示す斜視図、図６３Ａ
はこの発明に係るＭＯＳＦＥＴのコンタクト部を示す平
面図、図６３Ｂは図６３Ａに示す矢印Ｂの方向から見た
側面図、図６３Ｃは図６３Ａに示す矢印Ｃの方向から見
た側面図である。なお、図６２、図６３Ａ〜図６３Ｃで
は、例えば第１実施形態の図２Ａに示したコンタクト、
配線、および側壁絶縁膜をそれぞれ省略している。
【０２９４】図６２、図６３Ａ〜図６３Ｃに示すよう
に、この発明に係るＭＯＳＦＥＴでは、ソース／ドレイ
ン領域１７の、例えばコンタクトプラグ２８が接続され
る部分（以下電気的コンタクト部）５０が、基本的にフ
ェンス１３の上面（ＴＯＰ）、その互いに相対する２つ
の側面（ＳＩＤＥ Ｉ、ＳＩＤＥ II）の一部にそれぞ
れ跨っている。
に、この発明に係るＭＯＳＦＥＴでは、ソース／ドレイ
ン領域１７の、例えばコンタクトプラグ２８が接続され
る部分（以下電気的コンタクト部）５０が、基本的にフ
ェンス１３の上面（ＴＯＰ）、その互いに相対する２つ
の側面（ＳＩＤＥ Ｉ、ＳＩＤＥ II）の一部にそれぞ
れ跨っている。
【０２９５】この構造は、電気的コンタクト部５０を、
フェンス１３の側面に沿い、その下方に向かって広げる
ことが可能な構造である。このため、ソース／ドレイン
領域１７の幅、具体的にはフェンス１３の幅を広げなく
ても、電気的コンタクト部５０の面積を大きくでき、例
えばコンタクトプラグ２８とソース／ドレイン領域１７
とのコンタクト抵抗の増加を抑制できる、という利点を
得ることができる。
フェンス１３の側面に沿い、その下方に向かって広げる
ことが可能な構造である。このため、ソース／ドレイン
領域１７の幅、具体的にはフェンス１３の幅を広げなく
ても、電気的コンタクト部５０の面積を大きくでき、例
えばコンタクトプラグ２８とソース／ドレイン領域１７
とのコンタクト抵抗の増加を抑制できる、という利点を
得ることができる。
【０２９６】本第２４実施形態は、上記利点を損なうこ
となく、ＭＯＳＦＥＴの平面面積を、さらに縮小可能な
構造を提供しようとするものである。
となく、ＭＯＳＦＥＴの平面面積を、さらに縮小可能な
構造を提供しようとするものである。
【０２９７】図６４はこの発明の第２４実施形態に係る
ＭＯＳＦＥＴを示す斜視図、図６５Ａはその平面図、図
６５Ｂは図６５Ａに示す矢印Ｂの方向から見た側面図、
図６５Ｃは図６５Ａに示す矢印Ｃの方向から見た側面図
である。
ＭＯＳＦＥＴを示す斜視図、図６５Ａはその平面図、図
６５Ｂは図６５Ａに示す矢印Ｂの方向から見た側面図、
図６５Ｃは図６５Ａに示す矢印Ｃの方向から見た側面図
である。
【０２９８】図６４、図６５Ａ〜図６５Ｃに示すよう
に、本第２４実施形態に係るＭＯＳＦＥＴでは、電気的
コンタクト部５０が、フェンス１３の上面（ＴＯＰ）、
その互いに相対する２つの側面（ＳＩＤＥ Ｉ、ＳＩＤ
Ｅ II）の一部に加え、これら２つの側面（ＳＩＤＥ
Ｉ、ＳＩＤＥ II）それぞれに接した他の２つの側面
（ＳＩＤＥ III、ＳＩＤＥ IV）の一部にも跨ってい
る。
に、本第２４実施形態に係るＭＯＳＦＥＴでは、電気的
コンタクト部５０が、フェンス１３の上面（ＴＯＰ）、
その互いに相対する２つの側面（ＳＩＤＥ Ｉ、ＳＩＤ
Ｅ II）の一部に加え、これら２つの側面（ＳＩＤＥ
Ｉ、ＳＩＤＥ II）それぞれに接した他の２つの側面
（ＳＩＤＥ III、ＳＩＤＥ IV）の一部にも跨ってい
る。
【０２９９】この構造もまた、電気的コンタクト部５０
を、フェンス１３の側面に沿い、その下方に向かって広
げることが可能な構造である。さらに本第２４実施形態
では、電気的コンタクト部５０を、他の２つの側面（Ｓ
ＩＤＥ III、ＳＩＤＥ IV）の一部にも跨せること
で、電気的コンタクト部５０の面積低下を抑制しつつ、
フェンス１３の長さ、例えばチャネル長方向に沿った長
さを短縮することができる。
を、フェンス１３の側面に沿い、その下方に向かって広
げることが可能な構造である。さらに本第２４実施形態
では、電気的コンタクト部５０を、他の２つの側面（Ｓ
ＩＤＥ III、ＳＩＤＥ IV）の一部にも跨せること
で、電気的コンタクト部５０の面積低下を抑制しつつ、
フェンス１３の長さ、例えばチャネル長方向に沿った長
さを短縮することができる。
【０３００】よって、図６２、図６３Ａ〜図６３Ｃを参
照して説明した利点を損なうことなく、ＭＯＳＦＥＴの
平面面積を、さらに縮小することが可能である。
照して説明した利点を損なうことなく、ＭＯＳＦＥＴの
平面面積を、さらに縮小することが可能である。
【０３０１】（第２５実施形態）本第２５実施形態は、
ゲート電界集中を緩和できる構造に関する。
ゲート電界集中を緩和できる構造に関する。
【０３０２】図６６は、この発明の第２５実施形態に係
るＭＯＳＦＥＴを示す断面図である。なお、図６６に示
す断面は、第１実施形態の図２Ｂに示す断面に相当す
る。
るＭＯＳＦＥＴを示す断面図である。なお、図６６に示
す断面は、第１実施形態の図２Ｂに示す断面に相当す
る。
【０３０３】例えば第２実施形態では、フェンス１３の
上面に形成されたゲート絶縁膜１８ｂを、フェンス１３
の側面に形成されたゲート絶縁膜１８ａよりも厚くす
る。これにより、チャネル領域１５の上部コーナーにお
けるゲート電界集中を緩和でき、ゲート電界集中に起因
した、しきい値電圧の変動や、基板バイアス特性の変動
を抑制できることを説明した。
上面に形成されたゲート絶縁膜１８ｂを、フェンス１３
の側面に形成されたゲート絶縁膜１８ａよりも厚くす
る。これにより、チャネル領域１５の上部コーナーにお
けるゲート電界集中を緩和でき、ゲート電界集中に起因
した、しきい値電圧の変動や、基板バイアス特性の変動
を抑制できることを説明した。
【０３０４】本第２５実施形態に係るＭＯＳＦＥＴで
は、図６６に示すように、第２実施形態とは反対に、フ
ェンス１３の上面に形成されたゲート絶縁膜１８ｂを、
フェンス１３の側面に形成されたゲート絶縁膜１８ａよ
りも薄くする。
は、図６６に示すように、第２実施形態とは反対に、フ
ェンス１３の上面に形成されたゲート絶縁膜１８ｂを、
フェンス１３の側面に形成されたゲート絶縁膜１８ａよ
りも薄くする。
【０３０５】このような構造は、例えば第１実施形態
の、図７Ａ、図７Ｂを参照して説明した工程において、
フェンス１３の側面を、その上面に形成された絶縁膜よ
りも厚くなるように酸化することで得ることができる。
の、図７Ａ、図７Ｂを参照して説明した工程において、
フェンス１３の側面を、その上面に形成された絶縁膜よ
りも厚くなるように酸化することで得ることができる。
【０３０６】この構造では、図６６中、破線円内に示す
上部コーナーがラウンド形状となることにより、上部コ
ーナーにおけるゲート電界集中を緩和でき、第２実施形
態と同様に、ゲート電界集中に起因した、しきい値電圧
の変動や、基板バイアス特性の変動を抑制することが可
能となる。
上部コーナーがラウンド形状となることにより、上部コ
ーナーにおけるゲート電界集中を緩和でき、第２実施形
態と同様に、ゲート電界集中に起因した、しきい値電圧
の変動や、基板バイアス特性の変動を抑制することが可
能となる。
【０３０７】（第２６実施形態）本第２６実施形態は、
第２５実施形態と同様、ゲート電界集中を緩和できる構
造に関する。
第２５実施形態と同様、ゲート電界集中を緩和できる構
造に関する。
【０３０８】図６７は、この発明の第２６実施形態に係
るＭＯＳＦＥＴを示す断面図である。なお、図６７に示
す断面は、第１実施形態の図２Ｂに示す断面に相当す
る。
るＭＯＳＦＥＴを示す断面図である。なお、図６７に示
す断面は、第１実施形態の図２Ｂに示す断面に相当す
る。
【０３０９】図６７に示すように、本第２６実施形態
が、第２５実施形態と異なるところは、フェンス１３の
側面に形成されたゲート絶縁膜１８ａを、絶縁物の堆積
により形成したことである。
が、第２５実施形態と異なるところは、フェンス１３の
側面に形成されたゲート絶縁膜１８ａを、絶縁物の堆積
により形成したことである。
【０３１０】このような構造は、例えば第１実施形態
の、図６Ａ、図６Ｂを参照して説明した工程の後、全面
に絶縁膜、好ましくは高誘電体膜を堆積形成し、この
後、ＲＩＥ法を用いて、高誘電体膜をエッチングし、フ
ェンス１３の側面に残すことで得ることができる。
の、図６Ａ、図６Ｂを参照して説明した工程の後、全面
に絶縁膜、好ましくは高誘電体膜を堆積形成し、この
後、ＲＩＥ法を用いて、高誘電体膜をエッチングし、フ
ェンス１３の側面に残すことで得ることができる。
【０３１１】本構造においても、図６７中、破線円内に
示す上部コーナーをラウンド形状にできることにより、
上部コーナーにおけるゲート電界集中を緩和でき、第２
実施形態と同様に、ゲート電界集中に起因した、しきい
値電圧の変動や、基板バイアス特性の変動を抑制するこ
とが可能となる。
示す上部コーナーをラウンド形状にできることにより、
上部コーナーにおけるゲート電界集中を緩和でき、第２
実施形態と同様に、ゲート電界集中に起因した、しきい
値電圧の変動や、基板バイアス特性の変動を抑制するこ
とが可能となる。
【０３１２】（第２７実施形態）図６８Ａはこの発明の
第２７実施形態に係るＭＯＳＦＥＴを示す斜視図、図６
８Ｂはその側面図である。
第２７実施形態に係るＭＯＳＦＥＴを示す斜視図、図６
８Ｂはその側面図である。
【０３１３】図６８Ａ、図６８Ｂに示すように、第２７
実施形態に係るＭＯＳＦＥＴのゲート電極１６は、側壁
ゲート部１６ａと上面ゲート部１６ｂとを有して構成さ
れる。側壁ゲート部１６ａは、フェンス１３の側面上に
形成されたゲート絶縁膜１８ａ上に形成される。また、
上面ゲート部１６ｂは、フェンス１３の上面上に形成さ
れたゲート絶縁膜１８ｂ（図６８Ａ、図６９Ｂでは省略
されている）上に形成される。そして、側壁ゲート部１
６ａのゲート長Ｌ１は、上面ゲート部１６ｂのゲート長
Ｌ２よりも短い。
実施形態に係るＭＯＳＦＥＴのゲート電極１６は、側壁
ゲート部１６ａと上面ゲート部１６ｂとを有して構成さ
れる。側壁ゲート部１６ａは、フェンス１３の側面上に
形成されたゲート絶縁膜１８ａ上に形成される。また、
上面ゲート部１６ｂは、フェンス１３の上面上に形成さ
れたゲート絶縁膜１８ｂ（図６８Ａ、図６９Ｂでは省略
されている）上に形成される。そして、側壁ゲート部１
６ａのゲート長Ｌ１は、上面ゲート部１６ｂのゲート長
Ｌ２よりも短い。
【０３１４】次に、第２７実施形態に係るＭＯＳＦＥＴ
の製造方法の一例を、図６９から図７８を用いて説明す
る。なお、図６９Ａ〜図７８Ａはそれぞれ平面図、図６
９Ｂ〜図７８Ｂはそれぞれ図６９Ａ〜図７８Ａ中のＢ−
Ｂ線に沿う断面図、図６９Ｃ〜図７８Ｃはそれぞれ図６
９Ａ〜図７８Ａ中のＣ−Ｃ線に沿う断面図である。
の製造方法の一例を、図６９から図７８を用いて説明す
る。なお、図６９Ａ〜図７８Ａはそれぞれ平面図、図６
９Ｂ〜図７８Ｂはそれぞれ図６９Ａ〜図７８Ａ中のＢ−
Ｂ線に沿う断面図、図６９Ｃ〜図７８Ｃはそれぞれ図６
９Ａ〜図７８Ａ中のＣ−Ｃ線に沿う断面図である。
【０３１５】まず、図６９Ａ〜図６９Ｃに示すように、
例えば第１実施形態で説明した製法と同様な製法によ
り、Ｐ型Ｓｉ基板１０の表面上に、５ｎｍ程度の膜厚を
持つＳｉＯ2層２０、１００ｎｍ程度の膜厚を持つマス
ク層（ＳｉＮ）２１、及び１００ｎｍ程度の膜厚を持つ
マスク層（ＳｉＯ2）２２を順次形成する。この後、Ｐ
型Ｓｉ基板１０を、例えば約１５０ｎｍエッチングし、
溝を形成するとともに、約１００ｎｍ程度の幅を持つフ
ェンス１３を形成する。
例えば第１実施形態で説明した製法と同様な製法によ
り、Ｐ型Ｓｉ基板１０の表面上に、５ｎｍ程度の膜厚を
持つＳｉＯ2層２０、１００ｎｍ程度の膜厚を持つマス
ク層（ＳｉＮ）２１、及び１００ｎｍ程度の膜厚を持つ
マスク層（ＳｉＯ2）２２を順次形成する。この後、Ｐ
型Ｓｉ基板１０を、例えば約１５０ｎｍエッチングし、
溝を形成するとともに、約１００ｎｍ程度の幅を持つフ
ェンス１３を形成する。
【０３１６】次に、図７０Ａ〜図７０Ｃに示すように、
例えば第１実施形態で説明した製法と同様な製法によ
り、Ｓｉ基板１０に形成された溝内を、絶縁物（ＳｉＯ
2）２３で充填する。これにより、シャロートレンチ素
子分離が、Ｓｉ基板１０内に形成される。本例では、フ
ェンス１３上に、マスク層（ＳｉＮ）２１を残す。
例えば第１実施形態で説明した製法と同様な製法によ
り、Ｓｉ基板１０に形成された溝内を、絶縁物（ＳｉＯ
2）２３で充填する。これにより、シャロートレンチ素
子分離が、Ｓｉ基板１０内に形成される。本例では、フ
ェンス１３上に、マスク層（ＳｉＮ）２１を残す。
【０３１７】次に、図７１Ａ〜図７１Ｃに示すように、
図７０Ａ〜図７０Ｃに示す構造上に、ホトレジストを塗
布し、ホトレジスト膜５０を形成する。次いで、リソグ
ラフィ法を用いて、ホトレジスト膜５０に、側壁ゲート
部形成パターンに対応した窓５１を形成する。本例で
は、窓５１から、絶縁物（ＳｉＯ2）２３の側壁ゲート
部形成領域に対応した部分と、及びマスク層（ＳｉＮ）
２１とがそれぞれ露呈する。
図７０Ａ〜図７０Ｃに示す構造上に、ホトレジストを塗
布し、ホトレジスト膜５０を形成する。次いで、リソグ
ラフィ法を用いて、ホトレジスト膜５０に、側壁ゲート
部形成パターンに対応した窓５１を形成する。本例で
は、窓５１から、絶縁物（ＳｉＯ2）２３の側壁ゲート
部形成領域に対応した部分と、及びマスク層（ＳｉＮ）
２１とがそれぞれ露呈する。
【０３１８】次に、図７２Ａ〜図７２Ｃに示すように、
ホトレジスト膜５０及びマスク層（ＳｉＮ）２１をそれ
ぞれマスクに用いて、絶縁物（ＳｉＯ2）２３を、例え
ばフェンス１３とＳｉＯ2層２０との界面から約１００
ｎｍエッチングする。これにより、絶縁物（ＳｉＯ2）
２３には、例えば約１００ｎｍの深さと、約１００ｎｍ
程度の幅を持つ側壁ゲート部埋め込み用の溝５２が形成
される。
ホトレジスト膜５０及びマスク層（ＳｉＮ）２１をそれ
ぞれマスクに用いて、絶縁物（ＳｉＯ2）２３を、例え
ばフェンス１３とＳｉＯ2層２０との界面から約１００
ｎｍエッチングする。これにより、絶縁物（ＳｉＯ2）
２３には、例えば約１００ｎｍの深さと、約１００ｎｍ
程度の幅を持つ側壁ゲート部埋め込み用の溝５２が形成
される。
【０３１９】次に、図７３Ａ〜図７３Ｃに示すように、
ホトレジスト膜５０を除去する。次いで、溝５２から露
出したフェンス１３の側面上に、例えばＳｉＯ2からな
るゲート絶縁膜１８ａを形成する。
ホトレジスト膜５０を除去する。次いで、溝５２から露
出したフェンス１３の側面上に、例えばＳｉＯ2からな
るゲート絶縁膜１８ａを形成する。
【０３２０】次に、図７４Ａ〜図７４Ｃに示すように、
図７３Ａ〜図７３Ｃに示す構造上に、例えばＮ型不純物
がドープされたドープト多結晶Ｓｉ膜５３を形成する。
これにより、溝５２はドープト多結晶Ｓｉ膜５３により
埋め込まれ、ゲート電極１６のうち、側壁ゲート部１６
ｂが形成される。次いで、ドープト多結晶Ｓｉ膜５３上
に、メタル膜５４を形成する。メタル膜５４の一例とし
ては、Ｗ膜を挙げることができる。
図７３Ａ〜図７３Ｃに示す構造上に、例えばＮ型不純物
がドープされたドープト多結晶Ｓｉ膜５３を形成する。
これにより、溝５２はドープト多結晶Ｓｉ膜５３により
埋め込まれ、ゲート電極１６のうち、側壁ゲート部１６
ｂが形成される。次いで、ドープト多結晶Ｓｉ膜５３上
に、メタル膜５４を形成する。メタル膜５４の一例とし
ては、Ｗ膜を挙げることができる。
【０３２１】次に、図７５Ａ〜図７５Ｃに示すように、
レジスト膜（図示せず）をマスクに用いて、メタル膜５
４、ドープト多結晶Ｓｉ膜５３、マスク層（ＳｉＮ）２
１及びＳｉＯ2層２０をエッチングする。これにより、
ゲート電極１６のうち、上面ゲート部１６ｂが形成され
るとともに、フェンス１３の上面が露出される。フェン
ス１３の上面は、ＭＯＳＦＥＴのアクティブエリアの平
面パターンに相当する。本例では、上面ゲート部１６ｂ
のゲート長Ｌ２は、側壁ゲート部１６ａのゲート長Ｌ１
よりも長く設定される。その数値の一例は、ゲート長Ｌ
１が約１４０ｎｍ、ゲート長Ｌ２が約１００ｎｍであ
る。
レジスト膜（図示せず）をマスクに用いて、メタル膜５
４、ドープト多結晶Ｓｉ膜５３、マスク層（ＳｉＮ）２
１及びＳｉＯ2層２０をエッチングする。これにより、
ゲート電極１６のうち、上面ゲート部１６ｂが形成され
るとともに、フェンス１３の上面が露出される。フェン
ス１３の上面は、ＭＯＳＦＥＴのアクティブエリアの平
面パターンに相当する。本例では、上面ゲート部１６ｂ
のゲート長Ｌ２は、側壁ゲート部１６ａのゲート長Ｌ１
よりも長く設定される。その数値の一例は、ゲート長Ｌ
１が約１４０ｎｍ、ゲート長Ｌ２が約１００ｎｍであ
る。
【０３２２】次に、図７６Ａ〜図７６Ｃに示すように、
上面ゲート部１６ｂ及び絶縁物２３をマスクに用いて、
Ｎ型不純物イオン、例えばリンイオンを、フェンス１３
内にイオン注入する。これにより、Ｎ-型拡散層１７ａ
をフェンス１３内に形成する。なお、このＮ-型拡散層
１７ａは、例えばエクステンション層として機能するも
のであり、必要に応じて形成されるものである。従っ
て、省略することも可能である。
上面ゲート部１６ｂ及び絶縁物２３をマスクに用いて、
Ｎ型不純物イオン、例えばリンイオンを、フェンス１３
内にイオン注入する。これにより、Ｎ-型拡散層１７ａ
をフェンス１３内に形成する。なお、このＮ-型拡散層
１７ａは、例えばエクステンション層として機能するも
のであり、必要に応じて形成されるものである。従っ
て、省略することも可能である。
【０３２３】次に、図７７Ａ〜図７７Ｃに示すように、
図７６Ａ〜図７６Ｃに示す構造上に、ＣＶＤ法を用い
て、絶縁物、例えばＳｉＯ2やＳｉＮを堆積する。次い
で、堆積された絶縁物をＲＩＥし、この絶縁物を、ゲー
ト電極１６の側壁上に残す。これにより、側壁絶縁膜２
５が形成される。また、本例では、図７５Ａ〜図７５Ｃ
に示したように、マスク層（ＳｉＮ）２１をフェンス１
３の上面上から除去していることにより、絶縁物２３と
フェンス１３の上面との間にステップが生じている。こ
のため、絶縁物２３の側壁上にも、上記絶縁物が残る。
これにより、絶縁物２３の側壁上にも、側壁絶縁膜２５
が形成される。
図７６Ａ〜図７６Ｃに示す構造上に、ＣＶＤ法を用い
て、絶縁物、例えばＳｉＯ2やＳｉＮを堆積する。次い
で、堆積された絶縁物をＲＩＥし、この絶縁物を、ゲー
ト電極１６の側壁上に残す。これにより、側壁絶縁膜２
５が形成される。また、本例では、図７５Ａ〜図７５Ｃ
に示したように、マスク層（ＳｉＮ）２１をフェンス１
３の上面上から除去していることにより、絶縁物２３と
フェンス１３の上面との間にステップが生じている。こ
のため、絶縁物２３の側壁上にも、上記絶縁物が残る。
これにより、絶縁物２３の側壁上にも、側壁絶縁膜２５
が形成される。
【０３２４】次に、図７８Ａ〜図７８Ｃに示すように、
上面ゲート部１６ｂ、絶縁物２３、及び側壁絶縁膜２５
をマスクに用いて、Ｎ型不純物イオン、例えば砒素イオ
ンを、フェンス１３内にイオン注入する。これにより、
Ｎ+型拡散層１７をフェンス１３内に形成する。Ｎ+型拡
散層１７は、ＮＭＯＳのソース／ドレイン領域として機
能する。次いで、上面ゲート部１６ｂ、Ｎ+型拡散層１
７、絶縁物２３及び側壁絶縁膜２５上に層間絶縁膜２６
を形成する。次いで、層間絶縁膜２５内に、Ｎ+型拡散
層１７や、上部ゲート部１６ｂに達するコンタクトホー
ル２７を形成する。次いで、タングステン膜等の導電物
を、コンタクトホール２７内に充填し、コンタクトプラ
グ２８を形成する。次いで、層間絶縁膜２６上に、コン
タクトプラグ２８に電気的に接触する配線層２９を形成
する。
上面ゲート部１６ｂ、絶縁物２３、及び側壁絶縁膜２５
をマスクに用いて、Ｎ型不純物イオン、例えば砒素イオ
ンを、フェンス１３内にイオン注入する。これにより、
Ｎ+型拡散層１７をフェンス１３内に形成する。Ｎ+型拡
散層１７は、ＮＭＯＳのソース／ドレイン領域として機
能する。次いで、上面ゲート部１６ｂ、Ｎ+型拡散層１
７、絶縁物２３及び側壁絶縁膜２５上に層間絶縁膜２６
を形成する。次いで、層間絶縁膜２５内に、Ｎ+型拡散
層１７や、上部ゲート部１６ｂに達するコンタクトホー
ル２７を形成する。次いで、タングステン膜等の導電物
を、コンタクトホール２７内に充填し、コンタクトプラ
グ２８を形成する。次いで、層間絶縁膜２６上に、コン
タクトプラグ２８に電気的に接触する配線層２９を形成
する。
【０３２５】このようにして、第２７実施形態に係るＭ
ＯＳＦＥＴを形成することができる。
ＯＳＦＥＴを形成することができる。
【０３２６】このような第２７実施形態に係るＭＯＳＦ
ＥＴによれば、上述した実施形態から得られる効果に加
えて、例えば下記のような効果をさらに得ることができ
る。
ＥＴによれば、上述した実施形態から得られる効果に加
えて、例えば下記のような効果をさらに得ることができ
る。
【０３２７】（１） 側壁ゲート部１６ａのゲート長Ｌ
１を、上面ゲート部１６ｂのゲート長Ｌ２よりも短くす
る。これにより、ＭＯＳＦＥＴの実効的なゲート長は、
上面ゲート部１６ｂのゲート長Ｌ１より短くなる。この
ため、第２７実施形態に係るＭＯＳＦＥＴと同じ平面パ
ターンを持つプレーナ型ＭＯＳＦＥＴに比べて、その性
能が高まる。例えば実効的なゲート長が短くなること
で、ＭＯＳＦＥＴの応答速度が向上する。もちろん、側
壁ゲート部１６ｂを有していることで、同じ平面パター
ンを持つプレーナ型ＭＯＳＦＥＴに比べて、チャネル幅
も増えるので、例えば電流駆動能力も大きくなる。
１を、上面ゲート部１６ｂのゲート長Ｌ２よりも短くす
る。これにより、ＭＯＳＦＥＴの実効的なゲート長は、
上面ゲート部１６ｂのゲート長Ｌ１より短くなる。この
ため、第２７実施形態に係るＭＯＳＦＥＴと同じ平面パ
ターンを持つプレーナ型ＭＯＳＦＥＴに比べて、その性
能が高まる。例えば実効的なゲート長が短くなること
で、ＭＯＳＦＥＴの応答速度が向上する。もちろん、側
壁ゲート部１６ｂを有していることで、同じ平面パター
ンを持つプレーナ型ＭＯＳＦＥＴに比べて、チャネル幅
も増えるので、例えば電流駆動能力も大きくなる。
【０３２８】（２） 上面ゲート部１６ｂのチャネル長
Ｌ１が長い、即ちゲート配線としては、その断面積を大
きくすることができる。ゲート配線の断面積が大きくな
れば、ゲート配線の抵抗値は小さくなる。ゲート配線の
抵抗値が小さくなれば、ゲート配線における信号遅延の
事情も緩和され、集積回路としての性能も高まる。
Ｌ１が長い、即ちゲート配線としては、その断面積を大
きくすることができる。ゲート配線の断面積が大きくな
れば、ゲート配線の抵抗値は小さくなる。ゲート配線の
抵抗値が小さくなれば、ゲート配線における信号遅延の
事情も緩和され、集積回路としての性能も高まる。
【０３２９】（３） また、その製造方法によれば、絶
縁物２３に、側壁ゲート部埋め込み用の溝５２を形成
し、この溝５２に、側壁ゲート部１６ａとなる導電物を
充填する。このような製造方法は、ゲート電極１６とな
る導電物を、フェンス１３を跨いでパターニングする場
合に比べて、製造しやすい。
縁物２３に、側壁ゲート部埋め込み用の溝５２を形成
し、この溝５２に、側壁ゲート部１６ａとなる導電物を
充填する。このような製造方法は、ゲート電極１６とな
る導電物を、フェンス１３を跨いでパターニングする場
合に比べて、製造しやすい。
【０３３０】（４） さらに溝５２に、側壁ゲート部１
６ａとなる導電物を充填する工程は、現在のシャロート
レンチ技術等を応用することができる。そして、溝５２
に、側壁ゲート部１６ａとなる導電物を充填した後は、
通常のプレーナ型ＭＯＳＦＥＴの製造技術を用いて形成
することができる。これらの観点から、第２７実施形態
で紹介した製造方法は、現在の製造技術を用いて、この
発明に係るＭＯＳＦＥＴを形成でき、実用性が高い。
６ａとなる導電物を充填する工程は、現在のシャロート
レンチ技術等を応用することができる。そして、溝５２
に、側壁ゲート部１６ａとなる導電物を充填した後は、
通常のプレーナ型ＭＯＳＦＥＴの製造技術を用いて形成
することができる。これらの観点から、第２７実施形態
で紹介した製造方法は、現在の製造技術を用いて、この
発明に係るＭＯＳＦＥＴを形成でき、実用性が高い。
【０３３１】なお、このような製造方法は、第２７実施
形態に係るＭＯＳＦＥＴを製造する場合に限って使われ
るものではなく、第１〜第２７実施形態に係るＭＯＳＦ
ＥＴを製造する場合にも使うことができる。
形態に係るＭＯＳＦＥＴを製造する場合に限って使われ
るものではなく、第１〜第２７実施形態に係るＭＯＳＦ
ＥＴを製造する場合にも使うことができる。
【０３３２】以上、第１〜第２７実施形態により説明し
たこの発明によれば、 （１）フェンス中に形成されたソース／ドレイン領域
と、フェンスの下部領域に形成された素子分離絶縁膜と
の間を離す。
たこの発明によれば、 （１）フェンス中に形成されたソース／ドレイン領域
と、フェンスの下部領域に形成された素子分離絶縁膜と
の間を離す。
【０３３３】この構成によれば、ＭＯＳＦＥＴのチャネ
ル幅を、ソース／ドレイン領域の深さにより制御でき、
平面面積の増加を抑制しつつ、様々なチャネル幅を持つ
ＭＯＳＦＥＴを１チップ中に集積できる。
ル幅を、ソース／ドレイン領域の深さにより制御でき、
平面面積の増加を抑制しつつ、様々なチャネル幅を持つ
ＭＯＳＦＥＴを１チップ中に集積できる。
【０３３４】（２）フェンスの幅（Ｗｇ）を、例えば
０．２０μｍより狭くする。
０．２０μｍより狭くする。
【０３３５】この構成によれば、フェンスの側面に形成
されたゲート電極によってチャネル領域が完全に空乏化
する。チャネル領域が完全に空乏化することによって、
チャネル領域の不純物濃度を、平面型ＭＯＳＦＥＴのチ
ャネル領域の不純物濃度に比べ、低濃度化することが可
能となる。そして、チャネル領域の不純物濃度を低濃度
化することで、チャネル領域におけるキャリア・モビリ
ティの低下を抑制できる、不純物濃度の揺らぎの影響を
受け難い、およびゲート絶縁膜の膜厚バラツキに対して
強い構造を実現できる。
されたゲート電極によってチャネル領域が完全に空乏化
する。チャネル領域が完全に空乏化することによって、
チャネル領域の不純物濃度を、平面型ＭＯＳＦＥＴのチ
ャネル領域の不純物濃度に比べ、低濃度化することが可
能となる。そして、チャネル領域の不純物濃度を低濃度
化することで、チャネル領域におけるキャリア・モビリ
ティの低下を抑制できる、不純物濃度の揺らぎの影響を
受け難い、およびゲート絶縁膜の膜厚バラツキに対して
強い構造を実現できる。
【０３３６】（３）フェンスの上面とゲート電極との間
のゲート絶縁膜の少なくとも一部の膜厚を、フェンスの
側面とゲート電極との間のゲート絶縁膜の膜厚よりも厚
くする、あるいは薄くする。
のゲート絶縁膜の少なくとも一部の膜厚を、フェンスの
側面とゲート電極との間のゲート絶縁膜の膜厚よりも厚
くする、あるいは薄くする。
【０３３７】この構成によれば、フェンスの上部コーナ
ーにおけるゲート電界集中を緩和でき、しきい値電圧の
制御が容易となる。
ーにおけるゲート電界集中を緩和でき、しきい値電圧の
制御が容易となる。
【０３３８】（４）フェンスのチャネル領域と、ウェル
または基板との間に、高濃度不純物層を設ける。
または基板との間に、高濃度不純物層を設ける。
【０３３９】この構成によれば、ＭＯＳＦＥＴのパンチ
スルーを防止できる。
スルーを防止できる。
【０３４０】（５）フェンスの側面において、ソースと
ドレインと間の距離を、上部領域において短く、下部に
なるに従って広くする。
ドレインと間の距離を、上部領域において短く、下部に
なるに従って広くする。
【０３４１】この構成によれば、ＭＯＳＦＥＴのパンチ
スルーを防止できる。
スルーを防止できる。
【０３４２】（６）フェンスの側面において、ソース／
ドレイン領域と、ゲート電極とを互いにオフセットさせ
る。
ドレイン領域と、ゲート電極とを互いにオフセットさせ
る。
【０３４３】この構成によれば、ＭＯＳＦＥＴのパンチ
スルーを防止できる。
スルーを防止できる。
【０３４４】（７）フェンスを複数設け、これらの側面
にゲート電極を共通に形成する。
にゲート電極を共通に形成する。
【０３４５】この構成によれば、少ない平面面積で、よ
り大きなチャネル幅を実現できる。
り大きなチャネル幅を実現できる。
【０３４６】（８）フェンスの他、ゲートコンタクト用
凸状薄膜Ｓｉ層を設ける。
凸状薄膜Ｓｉ層を設ける。
【０３４７】この構成によれば、コンタクトホールの深
さを、ソース／ドレイン領域およびゲート電極それぞれ
でほぼ揃えることができ、製造歩留まりを向上できる。
さを、ソース／ドレイン領域およびゲート電極それぞれ
でほぼ揃えることができ、製造歩留まりを向上できる。
【０３４８】（９）フェンスのソース／ドレイン領域に
コンタクトを形成する場合、フェンスの上面だけでな
く、少なくとも側面の一部にも形成する。
コンタクトを形成する場合、フェンスの上面だけでな
く、少なくとも側面の一部にも形成する。
【０３４９】この構成によれば、平面面積の増加を損な
うことなく、コンタクト抵抗を低減できる。
うことなく、コンタクト抵抗を低減できる。
【０３５０】（１０）フェンスの側面の傾き（テーパー
角度）を、ほぼ垂直ではなく、例えば８５度程度の順テ
ーパーにする。
角度）を、ほぼ垂直ではなく、例えば８５度程度の順テ
ーパーにする。
【０３５１】この構成によれば、凸状薄膜Ｓｉ層の側面
でのゲート電極の加工を容易にできる。
でのゲート電極の加工を容易にできる。
【０３５２】（１１）フェンスの側面に沿って形成され
るゲート電極を、例えば多結晶Ｓｉ膜で形成し、このゲ
ート電極に、例えばメタル膜やシリサイド膜からなる第
２ゲート電極を接続する。
るゲート電極を、例えば多結晶Ｓｉ膜で形成し、このゲ
ート電極に、例えばメタル膜やシリサイド膜からなる第
２ゲート電極を接続する。
【０３５３】この構成によれば、ゲート電極の抵抗を低
減できるととともに、隣接するゲート電極の高さを低く
できる。よって、ゲート電極特性の調節が可能となると
ともに、ゲート電極間の寄生容量を低減できる。
減できるととともに、隣接するゲート電極の高さを低く
できる。よって、ゲート電極特性の調節が可能となると
ともに、ゲート電極間の寄生容量を低減できる。
【０３５４】（１２）フェンスの少なくとも側面上に形
成されるゲート絶縁膜を、例えばＴａ2Ｏ5膜などの高誘
電体絶縁膜で形成する。
成されるゲート絶縁膜を、例えばＴａ2Ｏ5膜などの高誘
電体絶縁膜で形成する。
【０３５５】この構成によれば、ゲート電極とチャネル
領域との間の容量を増加でき、ＭＯＳＦＥＴのカットオ
フ特性を、より効果的に向上できる。
領域との間の容量を増加でき、ＭＯＳＦＥＴのカットオ
フ特性を、より効果的に向上できる。
【０３５６】（１３）フェンスの少なくともチャネル領
域の上部コーナーの角度を、ほぼ垂直から４５度程度に
する、あるいは半径３０ｎｍ程度の半円で近似できるラ
ウンド形状とする。
域の上部コーナーの角度を、ほぼ垂直から４５度程度に
する、あるいは半径３０ｎｍ程度の半円で近似できるラ
ウンド形状とする。
【０３５７】この構成によれば、フェンスの上部コーナ
ーにおけるゲート電界集中を緩和でき、しきい値電圧の
制御が容易となる。
ーにおけるゲート電界集中を緩和でき、しきい値電圧の
制御が容易となる。
【０３５８】（１４）フェンスに形成されたソース／ド
レイン領域を、シングル・ソース／ドレイン構造ではな
く、ＬＤＤ的な高濃度ソース／ドレイン領域と低濃度の
ソース／ドレイン領域とを含む構造とする。
レイン領域を、シングル・ソース／ドレイン構造ではな
く、ＬＤＤ的な高濃度ソース／ドレイン領域と低濃度の
ソース／ドレイン領域とを含む構造とする。
【０３５９】この構成によれば、ソース／ドレイン領域
近傍の電界を緩和でき、トランジスタの信頼性を向上で
きる。
近傍の電界を緩和でき、トランジスタの信頼性を向上で
きる。
【０３６０】（１５）フェンスを複数設け、これらの側
面にゲート電極を共通に形成するとともに、複数のフェ
ンスの少なくともソース／ドレイン領域を含む領域の一
部を互いに結合させる。
面にゲート電極を共通に形成するとともに、複数のフェ
ンスの少なくともソース／ドレイン領域を含む領域の一
部を互いに結合させる。
【０３６１】この構成によれば、少ない平面面積で、よ
り大きなチャネル幅を実現できるとともに、ソース／ド
レイン領域に対するコンタクトの数を削減できる。
り大きなチャネル幅を実現できるとともに、ソース／ド
レイン領域に対するコンタクトの数を削減できる。
【０３６２】（１６）フェンスに形成されたソース／ド
レイン領域の底部と、フェンス下に形成された絶縁膜と
の間に、ソース／ドレイン領域と異なる導電型型の不純
物層を設ける。
レイン領域の底部と、フェンス下に形成された絶縁膜と
の間に、ソース／ドレイン領域と異なる導電型型の不純
物層を設ける。
【０３６３】この構成によれば、例えばＳＯＩ基板上に
フェンスを形成したとき、ＳＯＩ層の厚みのバラツキ
を、ソース／ドレイン領域の深さのバラツキに吸収でき
る。
フェンスを形成したとき、ＳＯＩ層の厚みのバラツキ
を、ソース／ドレイン領域の深さのバラツキに吸収でき
る。
【０３６４】（１７）フェンスを、ガラス基板上に形成
されたアモルファスＳｉを用いて形成した場合において
も、上記（１）〜（１６）の構成を採用することによ
り、上述した効果を得ることができる。
されたアモルファスＳｉを用いて形成した場合において
も、上記（１）〜（１６）の構成を採用することによ
り、上述した効果を得ることができる。
【０３６５】（１８）フェンスは、溝を形成し、この溝
の中にエピタキシャル成長させたエピタキシャルＳｉ層
で形成する。
の中にエピタキシャル成長させたエピタキシャルＳｉ層
で形成する。
【０３６６】この構成によれば、フェンスの周辺に形成
される素子分離絶縁膜を安定して形成でき、半導体集積
回路装置の製造歩留りを向上できる。
される素子分離絶縁膜を安定して形成でき、半導体集積
回路装置の製造歩留りを向上できる。
【０３６７】（１９）フェンスに形成されたＮＭＯＳＦ
ＥＴ、他のフェンスに形成されたＰＭＯＳＦＥＴによっ
てＣＭＯＳ回路を形成する場合、Ｐ型ソース／ドレイン
領域の深さと、Ｎ型ソース／ドレイン領域の深さとを互
いに異ならせる。具体的にはＰ型ソース／ドレイン領域
の深さを、Ｎ型ソース／ドレイン領域の深さより深くす
る。
ＥＴ、他のフェンスに形成されたＰＭＯＳＦＥＴによっ
てＣＭＯＳ回路を形成する場合、Ｐ型ソース／ドレイン
領域の深さと、Ｎ型ソース／ドレイン領域の深さとを互
いに異ならせる。具体的にはＰ型ソース／ドレイン領域
の深さを、Ｎ型ソース／ドレイン領域の深さより深くす
る。
【０３６８】この構成によれば、電子のモビリティと正
孔のモビリティとの差に起因した、ＮＭＯＳＦＥＴ、Ｐ
ＭＯＳＦＥＴの平面的な設計寸法の差を縮めることがで
きる。特にＣＭＯＳ回路を設計したとき、ＰＭＯＳＦＥ
Ｔの面積を縮小でき、全体の回路面積を縮小できる。
孔のモビリティとの差に起因した、ＮＭＯＳＦＥＴ、Ｐ
ＭＯＳＦＥＴの平面的な設計寸法の差を縮めることがで
きる。特にＣＭＯＳ回路を設計したとき、ＰＭＯＳＦＥ
Ｔの面積を縮小でき、全体の回路面積を縮小できる。
【０３６９】（２０）フェンスに形成されたＮＭＯＳＦ
ＥＴ（またはＰＭＯＳＦＥＴ）、他のフェンスに形成さ
れたＮＭＯＳＦＥＴ（またはＰＭＯＳＦＥＴ）によって
ＭＯＳ回路を形成する場合、これらＮＭＯＳＦＥＴ（ま
たはＰＭＯＳＦＥＴ）のソース／ドレイン領域の深さを
互いに異ならせる。
ＥＴ（またはＰＭＯＳＦＥＴ）、他のフェンスに形成さ
れたＮＭＯＳＦＥＴ（またはＰＭＯＳＦＥＴ）によって
ＭＯＳ回路を形成する場合、これらＮＭＯＳＦＥＴ（ま
たはＰＭＯＳＦＥＴ）のソース／ドレイン領域の深さを
互いに異ならせる。
【０３７０】この構成によれば、平面的な設計寸法が同
じでも、互いにチャネル幅が異なったＮＭＯＳＦＥＴ
（またはＰＭＯＳＦＥＴ）を実現でき、回路を設計した
とき、チャネル幅が広いＮＭＯＳＦＥＴ（またはＰＭＯ
ＳＦＥＴ）の面積を縮小でき、全体の回路面積を縮小で
きる。
じでも、互いにチャネル幅が異なったＮＭＯＳＦＥＴ
（またはＰＭＯＳＦＥＴ）を実現でき、回路を設計した
とき、チャネル幅が広いＮＭＯＳＦＥＴ（またはＰＭＯ
ＳＦＥＴ）の面積を縮小でき、全体の回路面積を縮小で
きる。
【０３７１】以上、この発明を第１〜第２７実施形態に
より説明したが、この発明は、これら実施形態それぞれ
に限定されるものではなく、その実施にあたっては、発
明の要旨を逸脱しない範囲で種々に変形することが可能
である。
より説明したが、この発明は、これら実施形態それぞれ
に限定されるものではなく、その実施にあたっては、発
明の要旨を逸脱しない範囲で種々に変形することが可能
である。
【０３７２】例えばこの発明に係るＭＯＳＦＥＴと、平
面型ＭＯＳＦＥＴとを同じＳｉウェーハ基板上に共存さ
せることも可能である。この場合、この発明に係るＭＯ
ＳＦＥＴの特長、平面型ＭＯＳＦＥＴの特長をそれぞれ
生かせば良い。
面型ＭＯＳＦＥＴとを同じＳｉウェーハ基板上に共存さ
せることも可能である。この場合、この発明に係るＭＯ
ＳＦＥＴの特長、平面型ＭＯＳＦＥＴの特長をそれぞれ
生かせば良い。
【０３７３】また、実施形態では主に単体のＭＯＳＦＥ
Ｔ素子について説明したが、このＭＯＳＦＥＴを用い
て、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、各種ロジ
ック回路、ＣＰＵなどに応用することができる。本素子
構造がショートチャネル効果を抑制でき、Ｐチャネル、
ＮチャネルＭＯＳＦＥＴの微細化に有効であること、チ
ャネルの完全空乏化により素子のカットオフ特性が向上
すること、ダブルゲート構造によりＭＯＳＦＥＴの電流
駆動能力が向上すること、Ｎチャネル、Ｐチャネルのチ
ャネル幅を平面設計面積を増大させること無くソース／
ドレイン領域の深さの調整で実現できること、複数の凸
状Ｓｉに分割することで、大電流のＭＯＳＦＥＴ素子を
小さな面積で実現できること、などの特長を生かして、
ＬＳＩ回路全般に従来の平面型ＭＯＳＦＥＴ素子を置き
換える新しいＭＯＳＦＥＴ素子構造として応用できる。
Ｔ素子について説明したが、このＭＯＳＦＥＴを用い
て、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、各種ロジ
ック回路、ＣＰＵなどに応用することができる。本素子
構造がショートチャネル効果を抑制でき、Ｐチャネル、
ＮチャネルＭＯＳＦＥＴの微細化に有効であること、チ
ャネルの完全空乏化により素子のカットオフ特性が向上
すること、ダブルゲート構造によりＭＯＳＦＥＴの電流
駆動能力が向上すること、Ｎチャネル、Ｐチャネルのチ
ャネル幅を平面設計面積を増大させること無くソース／
ドレイン領域の深さの調整で実現できること、複数の凸
状Ｓｉに分割することで、大電流のＭＯＳＦＥＴ素子を
小さな面積で実現できること、などの特長を生かして、
ＬＳＩ回路全般に従来の平面型ＭＯＳＦＥＴ素子を置き
換える新しいＭＯＳＦＥＴ素子構造として応用できる。
【０３７４】また、上記各実施形態は、単独、または適
宜組み合わせて実施することも勿論可能である。
宜組み合わせて実施することも勿論可能である。
【０３７５】さらに、上記各実施形態には種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
【０３７６】
【発明の効果】以上説明したように、この発明によれ
ば、高性能化を図ることが可能な構造を持つ、少なくと
も凸状半導体層の側面の一部をチャネル領域として使う
半導体装置と、その製造方法を提供できる。
ば、高性能化を図ることが可能な構造を持つ、少なくと
も凸状半導体層の側面の一部をチャネル領域として使う
半導体装置と、その製造方法を提供できる。
【図１】図１はこの発明の第１実施形態に係るＭＯＳＦ
ＥＴを示す斜視図。
ＥＴを示す斜視図。
【図２】図２Ａはこの発明の第１実施形態に係るＭＯＳ
ＦＥＴを示す平面図、図２Ｂは図２Ａ中の２Ｂ−２Ｂ線
に沿う断面図、図２Ｃは図２Ａ中の２Ｃ−２Ｃ線に沿う
断面図、図２Ｄは図２Ａ中の２Ｄ−２Ｄ線に沿う断面
図。
ＦＥＴを示す平面図、図２Ｂは図２Ａ中の２Ｂ−２Ｂ線
に沿う断面図、図２Ｃは図２Ａ中の２Ｃ−２Ｃ線に沿う
断面図、図２Ｄは図２Ａ中の２Ｄ−２Ｄ線に沿う断面
図。
【図３】図３Ａ、図３Ｂはそれぞれこの発明の第１実施
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
【図４】図４Ａ、図４Ｂはそれぞれこの発明の第１実施
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
【図５】図５Ａ、図５Ｂはそれぞれこの発明の第１実施
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
【図６】図６Ａ、図６Ｂはそれぞれこの発明の第１実施
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
【図７】図７Ａ、図７Ｂはそれぞれこの発明の第１実施
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
【図８】図８Ａ、図８Ｂはそれぞれこの発明の第１実施
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
【図９】図９Ａ、図９Ｂはそれぞれこの発明の第１実施
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
形態に係るＭＯＳＦＥＴの主要な製造工程を示す工程断
面図。
【図１０】図１０Ａ、図１０Ｂはそれぞれこの発明の第
１実施形態に係るＭＯＳＦＥＴの主要な製造工程を示す
工程断面図。
１実施形態に係るＭＯＳＦＥＴの主要な製造工程を示す
工程断面図。
【図１１】図１１Ａ、図１１Ｂはそれぞれこの発明の第
１実施形態に係るＭＯＳＦＥＴの主要な製造工程を示す
工程断面図。
１実施形態に係るＭＯＳＦＥＴの主要な製造工程を示す
工程断面図。
【図１２】図１２はこの発明の第２実施形態に係るＭＯ
ＳＦＥＴを示す斜視図。
ＳＦＥＴを示す斜視図。
【図１３】図１３Ａ、図１３Ｂはそれぞれこの発明の第
２実施形態に係るＭＯＳＦＥＴを示す断面図。
２実施形態に係るＭＯＳＦＥＴを示す断面図。
【図１４】図１４Ａ、図１４Ｂはそれぞれこの発明の第
３実施形態に係るＭＯＳＦＥＴを示す断面図。
３実施形態に係るＭＯＳＦＥＴを示す断面図。
【図１５】図１５Ａ、図１５Ｂはそれぞれこの発明の第
４実施形態に係るＭＯＳＦＥＴを示す断面図。
４実施形態に係るＭＯＳＦＥＴを示す断面図。
【図１６】図１６Ａはこの発明の第５実施形態に係るＭ
ＯＳＦＥＴを示す平面図、図１６Ｂは図１６Ａ中の１６
Ｂ−１６Ｂ線に沿う断面図、図１６Ｃは図１６Ａ中の１
６Ｃ−１６Ｃ線に沿う断面図。
ＯＳＦＥＴを示す平面図、図１６Ｂは図１６Ａ中の１６
Ｂ−１６Ｂ線に沿う断面図、図１６Ｃは図１６Ａ中の１
６Ｃ−１６Ｃ線に沿う断面図。
【図１７】図１７Ａはこの発明の第６実施形態に係るＭ
ＯＳＦＥＴを示す平面図、図１７Ｂは図１７Ａ中の１７
Ｂ−１７Ｂ線に沿う断面図、図１７Ｃは図１７Ａ中の１
７Ｃ−１７Ｃ線に沿う断面図。
ＯＳＦＥＴを示す平面図、図１７Ｂは図１７Ａ中の１７
Ｂ−１７Ｂ線に沿う断面図、図１７Ｃは図１７Ａ中の１
７Ｃ−１７Ｃ線に沿う断面図。
【図１８】図１８Ａ、図１８Ｂはそれぞれこの発明の第
６実施形態の他例に係るＭＯＳＦＥＴを示す断面図。
６実施形態の他例に係るＭＯＳＦＥＴを示す断面図。
【図１９】図１９Ａ、図１９Ｂはそれぞれ、この発明の
第７実施形態に係るＭＯＳＦＥＴを示す断面図。
第７実施形態に係るＭＯＳＦＥＴを示す断面図。
【図２０】図２０はこの発明の第８実施形態に係るＭＯ
ＳＦＥＴを示す斜視図。
ＳＦＥＴを示す斜視図。
【図２１】図２１Ａはこの発明の第８実施形態に係るＭ
ＯＳＦＥＴを示す平面図、図２１Ｂは図２１Ａ中の２１
Ｂ−２１Ｂ線に沿う断面図、図２１Ｃは図２１Ａ中の２
１Ｃ−２１Ｃ線に沿う断面図。
ＯＳＦＥＴを示す平面図、図２１Ｂは図２１Ａ中の２１
Ｂ−２１Ｂ線に沿う断面図、図２１Ｃは図２１Ａ中の２
１Ｃ−２１Ｃ線に沿う断面図。
【図２２】図２２はこの発明の第９実施形態に係るＭＯ
ＳＦＥＴを示す斜視図。
ＳＦＥＴを示す斜視図。
【図２３】図２３Ａはこの発明の第９実施形態に係るＭ
ＯＳＦＥＴを示す平面図、図２３Ｂは図２３Ａ中の２３
Ｂ−２３Ｂ線に沿う断面図、図２３Ｃは図２３Ａ中の２
３Ｃ−２３Ｃ線に沿う断面図。
ＯＳＦＥＴを示す平面図、図２３Ｂは図２３Ａ中の２３
Ｂ−２３Ｂ線に沿う断面図、図２３Ｃは図２３Ａ中の２
３Ｃ−２３Ｃ線に沿う断面図。
【図２４】図２４はこの発明に係るＭＯＳＦＥＴのゲー
ト絶縁膜の変形を示す断面図。
ト絶縁膜の変形を示す断面図。
【図２５】図２５はこの発明に係るＭＯＳＦＥＴのゲー
ト絶縁膜の変形を示す断面図。
ト絶縁膜の変形を示す断面図。
【図２６】図２６はこの発明の第１０実施形態に係るＭ
ＯＳＦＥＴを示す断面図。
ＯＳＦＥＴを示す断面図。
【図２７】図２７はこの発明の第１１実施形態に係るＭ
ＯＳＦＥＴを示す断面図。
ＯＳＦＥＴを示す断面図。
【図２８】図２８はこの発明の第１２実施形態に係るＭ
ＯＳＦＥＴを示す断面図。
ＯＳＦＥＴを示す断面図。
【図２９】図２９はこの発明に係るＭＯＳＦＥＴのソー
ス／ドレイン領域の変形を示す断面図。
ス／ドレイン領域の変形を示す断面図。
【図３０】図３０はこの発明の第１３実施形態の第１例
に係るＭＯＳＦＥＴを示す平面図。
に係るＭＯＳＦＥＴを示す平面図。
【図３１】図３１はこの発明の第１３実施形態の第２例
に係るＭＯＳＦＥＴを示す平面図。
に係るＭＯＳＦＥＴを示す平面図。
【図３２】図３２はこの発明の第１３実施形態の第３例
に係るＭＯＳＦＥＴを示す平面図。
に係るＭＯＳＦＥＴを示す平面図。
【図３３】図３３はこの発明の第１４実施形態に係るＭ
ＯＳＦＥＴを示す斜視図。
ＯＳＦＥＴを示す斜視図。
【図３４】図３４Ａはこの発明の第１４実施形態に係る
ＭＯＳＦＥＴを示す平面図、図３４Ｂは図３４Ａ中の３
４Ｂ−３４Ｂ線に沿う断面図、図３４Ｃは図３４Ａ中の
３４Ｃ−３４Ｃ線に沿う断面図。
ＭＯＳＦＥＴを示す平面図、図３４Ｂは図３４Ａ中の３
４Ｂ−３４Ｂ線に沿う断面図、図３４Ｃは図３４Ａ中の
３４Ｃ−３４Ｃ線に沿う断面図。
【図３５】図３５はこの発明の第１５実施形態に係るＭ
ＯＳＦＥＴを示す斜視図。
ＯＳＦＥＴを示す斜視図。
【図３６】図３６Ａはこの発明の第１５実施形態に係る
ＭＯＳＦＥＴを示す平面図、図３６Ｂは図３６Ａ中の３
６Ｂ−３６Ｂ線に沿う断面図、図３６Ｃは図３６Ａ中の
３６Ｃ−３６Ｃ線に沿う断面図。
ＭＯＳＦＥＴを示す平面図、図３６Ｂは図３６Ａ中の３
６Ｂ−３６Ｂ線に沿う断面図、図３６Ｃは図３６Ａ中の
３６Ｃ−３６Ｃ線に沿う断面図。
【図３７】図３７Ａ、図３７Ｂはそれぞれこの発明の第
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図３８】図３８Ａ、図３７Ｂはそれぞれこの発明の第
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図３９】図３９Ａ、図３９Ｂはそれぞれこの発明の第
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４０】図４０Ａ、図４０Ｂはそれぞれこの発明の第
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４１】図４１Ａ、図４１Ｂはそれぞれこの発明の第
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４２】図４２Ａ、図４２Ｂはそれぞれこの発明の第
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１６の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４３】図４３Ａ、図４３Ｂはそれぞれこの発明の第
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４４】図４４Ａ、図４４Ｂはそれぞれこの発明の第
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４５】図４５Ａ、図４５Ｂはそれぞれこの発明の第
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４６】図４６Ａ、図４６Ｂはそれぞれこの発明の第
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４７】図４７Ａ、図４７Ｂはそれぞれこの発明の第
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
１７の実施形態に係るＭＯＳＦＥＴの製造方法を示す工
程断面図。
【図４８】図４８Ａはこの発明の第１８実施形態に係る
相補型ＭＯＳＦＥＴを示す平面図、図４８Ｂは図４８Ａ
中の４８Ｂ−４８Ｂ線に沿う断面図、図４８Ｃは図４８
Ａ中の４８Ｃ−４８Ｃ線に沿う断面図、図４８Ｄは図４
８Ａ中の４８Ｄ−４８Ｄ線に沿う断面図。
相補型ＭＯＳＦＥＴを示す平面図、図４８Ｂは図４８Ａ
中の４８Ｂ−４８Ｂ線に沿う断面図、図４８Ｃは図４８
Ａ中の４８Ｃ−４８Ｃ線に沿う断面図、図４８Ｄは図４
８Ａ中の４８Ｄ−４８Ｄ線に沿う断面図。
【図４９】図４９はこの発明の第１８実施形態に係るＭ
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
【図５０】図５０はこの発明の第１８実施形態に係るＭ
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
【図５１】図５１はこの発明の第１８実施形態に係るＭ
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
【図５２】図５２はこの発明の第１８実施形態に係るＭ
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
【図５３】図５３はこの発明の第１８実施形態に係るＭ
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
【図５４】図５４はこの発明の第１８実施形態に係るＭ
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
ＯＳＦＥＴの主要な製造工程を示す工程断面図。
【図５５】図５５Ａはこの発明の第１９実施形態に係る
相補型ＭＯＳＦＥＴを示す平面図、図５５Ｂは図５５Ａ
中の５５Ｂ−５５Ｂ線に沿う断面図、図５５Ｃは図５５
Ａ中の５５Ｃ−５５Ｃ線に沿う断面図。
相補型ＭＯＳＦＥＴを示す平面図、図５５Ｂは図５５Ａ
中の５５Ｂ−５５Ｂ線に沿う断面図、図５５Ｃは図５５
Ａ中の５５Ｃ−５５Ｃ線に沿う断面図。
【図５６】図５６はこの発明の第２０実施形態に係るト
レンチ型キャパシタ構造を持つＤＲＡＭメモリセルを示
す断面図。
レンチ型キャパシタ構造を持つＤＲＡＭメモリセルを示
す断面図。
【図５７】図５７はこの発明の第２１実施形態に係るス
タック型キャパシタ構造を持つＤＲＡＭメモリセルを示
す断面図。
タック型キャパシタ構造を持つＤＲＡＭメモリセルを示
す断面図。
【図５８】図５８はこの発明の第２２実施形態に係るＭ
ＯＳＦＥＴを示す斜視図。
ＯＳＦＥＴを示す斜視図。
【図５９】図５９Ａはこの発明の第２２実施形態に係る
ＭＯＳＦＥＴを示す平面図、図５９Ｂは図５９Ａ中５９
Ｂ−５９Ｂ線に沿う断面図、図５９Ｃは図５９Ａ中の５
９Ｃ−５９Ｃ線に沿う断面図、図５９Ｄは図５９Ａ中の
５９Ｄ−５９Ｄ線に沿う断面図。
ＭＯＳＦＥＴを示す平面図、図５９Ｂは図５９Ａ中５９
Ｂ−５９Ｂ線に沿う断面図、図５９Ｃは図５９Ａ中の５
９Ｃ−５９Ｃ線に沿う断面図、図５９Ｄは図５９Ａ中の
５９Ｄ−５９Ｄ線に沿う断面図。
【図６０】図６０はこの発明の第２３実施形態に係るＭ
ＯＳＦＥＴを示す斜視図。
ＯＳＦＥＴを示す斜視図。
【図６１】図６１はこの発明の第２３実施形態に係るＭ
ＯＳＦＥＴを示す断面図。
ＯＳＦＥＴを示す断面図。
【図６２】図６２はこの発明に係るＭＯＳＦＥＴのコン
タクト部を示す斜視図。
タクト部を示す斜視図。
【図６３】図６３Ａはこの発明に係るＭＯＳＦＥＴのコ
ンタクト部を示す平面図、図６３Ｂは図６３Ａに示す矢
印Ｂの方向から見た側面図、図６３Ｃは図６３Ａに示す
矢印Ｃの方向から見た側面図。
ンタクト部を示す平面図、図６３Ｂは図６３Ａに示す矢
印Ｂの方向から見た側面図、図６３Ｃは図６３Ａに示す
矢印Ｃの方向から見た側面図。
【図６４】図６４はこの発明の第２４実施形態に係るＭ
ＯＳＦＥＴを示す斜視図。
ＯＳＦＥＴを示す斜視図。
【図６５】図６５Ａはこの発明の第２４実施形態に係る
ＭＯＳＦＥＴの平面図、図６５Ｂは図６５Ａに示す矢印
Ｂの方向から見た側面図、図６５Ｃは図６５Ａに示す矢
印Ｃの方向から見た側面図。
ＭＯＳＦＥＴの平面図、図６５Ｂは図６５Ａに示す矢印
Ｂの方向から見た側面図、図６５Ｃは図６５Ａに示す矢
印Ｃの方向から見た側面図。
【図６６】図６６はこの発明の第２５実施形態に係るＭ
ＯＳＦＥＴを示す断面図。
ＯＳＦＥＴを示す断面図。
【図６７】図６７はこの発明の第２６実施形態に係るＭ
ＯＳＦＥＴを示す断面図。
ＯＳＦＥＴを示す断面図。
【図６８】図６８Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴを示す斜視図、図６８Ｂはその側面図。
ＭＯＳＦＥＴを示す斜視図、図６８Ｂはその側面図。
【図６９】図６９Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図６９Ｂ
は図６９Ａ中のＢ−Ｂ線に沿う断面図、図６９Ｃは図６
９Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図６９Ｂ
は図６９Ａ中のＢ−Ｂ線に沿う断面図、図６９Ｃは図６
９Ａ中のＣ−Ｃ線に沿う断面図。
【図７０】図７０Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７０Ｂ
は図７０Ａ中のＢ−Ｂ線に沿う断面図、図６９Ｃは図７
０Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７０Ｂ
は図７０Ａ中のＢ−Ｂ線に沿う断面図、図６９Ｃは図７
０Ａ中のＣ−Ｃ線に沿う断面図。
【図７１】図７１Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７１Ｂ
は図７１Ａ中のＢ−Ｂ線に沿う断面図、図７１Ｃは図７
１Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７１Ｂ
は図７１Ａ中のＢ−Ｂ線に沿う断面図、図７１Ｃは図７
１Ａ中のＣ−Ｃ線に沿う断面図。
【図７２】図７２Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７２Ｂ
は図７２Ａ中のＢ−Ｂ線に沿う断面図、図７２Ｃは図７
２Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７２Ｂ
は図７２Ａ中のＢ−Ｂ線に沿う断面図、図７２Ｃは図７
２Ａ中のＣ−Ｃ線に沿う断面図。
【図７３】図７３Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７３Ｂ
は図７３Ａ中のＢ−Ｂ線に沿う断面図、図７３Ｃは図７
３Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７３Ｂ
は図７３Ａ中のＢ−Ｂ線に沿う断面図、図７３Ｃは図７
３Ａ中のＣ−Ｃ線に沿う断面図。
【図７４】図７４Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７４Ｂ
は図７４Ａ中のＢ−Ｂ線に沿う断面図、図７４Ｃは図７
４Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７４Ｂ
は図７４Ａ中のＢ−Ｂ線に沿う断面図、図７４Ｃは図７
４Ａ中のＣ−Ｃ線に沿う断面図。
【図７５】図７５Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７５Ｂ
は図７５Ａ中のＢ−Ｂ線に沿う断面図、図７５Ｃは図７
５Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７５Ｂ
は図７５Ａ中のＢ−Ｂ線に沿う断面図、図７５Ｃは図７
５Ａ中のＣ−Ｃ線に沿う断面図。
【図７６】図７６Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７６Ｂ
は図７６Ａ中のＢ−Ｂ線に沿う断面図、図７６Ｃは図７
６Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７６Ｂ
は図７６Ａ中のＢ−Ｂ線に沿う断面図、図７６Ｃは図７
６Ａ中のＣ−Ｃ線に沿う断面図。
【図７７】図７７Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７７Ｂ
は図７７Ａ中のＢ−Ｂ線に沿う断面図、図７７Ｃは図７
７Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７７Ｂ
は図７７Ａ中のＢ−Ｂ線に沿う断面図、図７７Ｃは図７
７Ａ中のＣ−Ｃ線に沿う断面図。
【図７８】図７８Ａはこの発明の第２７実施形態に係る
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７８Ｂ
は図７８Ａ中のＢ−Ｂ線に沿う断面図、図７８Ｃは図７
８Ａ中のＣ−Ｃ線に沿う断面図。
ＭＯＳＦＥＴの主要な製造工程を示す平面図、図７８Ｂ
は図７８Ａ中のＢ−Ｂ線に沿う断面図、図７８Ｃは図７
８Ａ中のＣ−Ｃ線に沿う断面図。
【図７９】図７９は従来のＭＯＳＦＥＴを示す斜視図。
【図８０】図８０は従来のＭＯＳＦＥＴを示す斜視図。
【図８１】図８１は従来のＭＯＳＦＥＴを示す斜視図。
１０…Ｐ型Ｓｉ基板、 １１…Ｐ型ウェル、 １２…高濃度不純物層（パンチスルー・ストッパー
層）、 １３…凸状薄膜Ｓｉ層（フェンス）、 １４…素子分離絶縁膜、 １５…チャネル不純物層（チャネル領域）、 １６…ゲート電極、 １６ａ…第１ゲート電極、 １６ｂ…第２ゲート電極、 １７…ソース／ドレイン領域、 １７ａ…低濃度ソース／ドレイン領域、 １７ｂ…高濃度ソース／ドレイン領域、 １８…ゲート絶縁膜、 １８’…ゲート絶縁膜（ｈｉｇｈ-Κ膜）、 １８ａ…ゲート絶縁膜（側面）、 １８ｂ…ゲート絶縁膜（ＴＯＰ絶縁膜）、 ２０…ＳｉＯ2層、 ２１…マスク層（ＳｉＮ）、 ２２…マスク層（ＳｉＯ2）、 ２３…ＴＥＯＳ-ＳｉＯ2層、 ２４…ゲートキャップ絶縁膜、 ２５…側壁絶縁膜、 ２６…層間絶縁膜、 ２７…コンタクトホール、 ２８…コンタクトプラグ、 ３０…ゲートコンタクト用凸状薄膜Ｓｉ層、 ４０…ＳＯＩ基板、 ４１…絶縁膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）、 ４２…Ｓｉ層、 ４３…ガラス基板、 ４４…アモルファスＳｉ層、 １０１…エピタキシャルＳｉ層、 １１０…Ｐ型Ｓｉ基板、 １１１…Ｐ型ウェル、 １１２…高濃度不純物層（パンチスルー・ストッパー
層）、 １１３…凸状薄膜Ｓｉ層、 １１４…ＳｉＯ2膜（素子分離絶縁膜）、 １２１…マスク層（ＳｉＮ）、 １２２…マスク層（ＳｉＯ2）、 １２３…溝パターン、 １２４…ゲートキャップ絶縁膜、 ３０１…エピタキシャルＳｉ層、 ３１０…Ｐ型Ｓｉ基板、 ３１１ｐ…Ｐ型ウェル、 ３１１ｎ…Ｎ型ウェル、 ３１２ｐ…Ｐ型高濃度不純物層（パンチスルー・ストッ
パー層）、 ３１２ｎ…Ｎ型高濃度不純物層（パンチスルー・ストッ
パー層）、 ３１３ｐ…凸状薄膜Ｓｉ層（フェンス）、 ３１３ｎ…凸状薄膜Ｓｉ層（フェンス）、 ３１４ｐ…Ｐ型ＬＯＣＡＬチャネル領域、 ３１５ｎ…Ｎ型ＬＯＣＡＬチャネル領域、 ３１６…ゲート電極、 ３１７ｐ…Ｐ型ソース／ドレイン領域、 ３１７ｎ…Ｎ型ソース／ドレイン領域、 ３１７ｐａ…低濃度Ｐ型ソース／ドレイン領域、 ３１７ｎａ…低濃度Ｎ型ソース／ドレイン領域、 ３１７ｐｂ…高濃度Ｐ型ソース／ドレイン領域、 ３１７ｎｂ…高濃度Ｎ型ソース／ドレイン領域、 ３１８…ゲート絶縁膜、 ３２０…ＳｉＯ2層、 ３２１…マスク層（ＳｉＮ）、 ３２２…マスク層（ＳｉＯ2）、 ３２３…ＴＥＯＳ-ＳｉＯ2層、 ３２４…ゲートキャップ絶縁膜、 ３２５…側壁絶縁膜、 ３２６…層間絶縁膜、 ３２７…コンタクトホール、 ３２８…コンタクトプラグ。
層）、 １３…凸状薄膜Ｓｉ層（フェンス）、 １４…素子分離絶縁膜、 １５…チャネル不純物層（チャネル領域）、 １６…ゲート電極、 １６ａ…第１ゲート電極、 １６ｂ…第２ゲート電極、 １７…ソース／ドレイン領域、 １７ａ…低濃度ソース／ドレイン領域、 １７ｂ…高濃度ソース／ドレイン領域、 １８…ゲート絶縁膜、 １８’…ゲート絶縁膜（ｈｉｇｈ-Κ膜）、 １８ａ…ゲート絶縁膜（側面）、 １８ｂ…ゲート絶縁膜（ＴＯＰ絶縁膜）、 ２０…ＳｉＯ2層、 ２１…マスク層（ＳｉＮ）、 ２２…マスク層（ＳｉＯ2）、 ２３…ＴＥＯＳ-ＳｉＯ2層、 ２４…ゲートキャップ絶縁膜、 ２５…側壁絶縁膜、 ２６…層間絶縁膜、 ２７…コンタクトホール、 ２８…コンタクトプラグ、 ３０…ゲートコンタクト用凸状薄膜Ｓｉ層、 ４０…ＳＯＩ基板、 ４１…絶縁膜（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）、 ４２…Ｓｉ層、 ４３…ガラス基板、 ４４…アモルファスＳｉ層、 １０１…エピタキシャルＳｉ層、 １１０…Ｐ型Ｓｉ基板、 １１１…Ｐ型ウェル、 １１２…高濃度不純物層（パンチスルー・ストッパー
層）、 １１３…凸状薄膜Ｓｉ層、 １１４…ＳｉＯ2膜（素子分離絶縁膜）、 １２１…マスク層（ＳｉＮ）、 １２２…マスク層（ＳｉＯ2）、 １２３…溝パターン、 １２４…ゲートキャップ絶縁膜、 ３０１…エピタキシャルＳｉ層、 ３１０…Ｐ型Ｓｉ基板、 ３１１ｐ…Ｐ型ウェル、 ３１１ｎ…Ｎ型ウェル、 ３１２ｐ…Ｐ型高濃度不純物層（パンチスルー・ストッ
パー層）、 ３１２ｎ…Ｎ型高濃度不純物層（パンチスルー・ストッ
パー層）、 ３１３ｐ…凸状薄膜Ｓｉ層（フェンス）、 ３１３ｎ…凸状薄膜Ｓｉ層（フェンス）、 ３１４ｐ…Ｐ型ＬＯＣＡＬチャネル領域、 ３１５ｎ…Ｎ型ＬＯＣＡＬチャネル領域、 ３１６…ゲート電極、 ３１７ｐ…Ｐ型ソース／ドレイン領域、 ３１７ｎ…Ｎ型ソース／ドレイン領域、 ３１７ｐａ…低濃度Ｐ型ソース／ドレイン領域、 ３１７ｎａ…低濃度Ｎ型ソース／ドレイン領域、 ３１７ｐｂ…高濃度Ｐ型ソース／ドレイン領域、 ３１７ｎｂ…高濃度Ｎ型ソース／ドレイン領域、 ３１８…ゲート絶縁膜、 ３２０…ＳｉＯ2層、 ３２１…マスク層（ＳｉＮ）、 ３２２…マスク層（ＳｉＯ2）、 ３２３…ＴＥＯＳ-ＳｉＯ2層、 ３２４…ゲートキャップ絶縁膜、 ３２５…側壁絶縁膜、 ３２６…層間絶縁膜、 ３２７…コンタクトホール、 ３２８…コンタクトプラグ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 27/10 ６２５Ａ ６２１Ｃ ６７１Ｚ ６５１ 27/08 ３２１Ｅ 27/10 ６７１Ｃ Ｆターム(参考） 5F048 AA08 AC03 BA02 BB04 BB06 BB07 BB11 BB12 BB13 BC01 BC07 BD01 BD04 BD06 BD09 BE03 BF02 BF06 BF07 BG01 BG13 DA25 DA27 5F083 AD03 AD17 AD24 JA06 JA13 JA14 NA01 5F110 AA04 AA07 AA08 AA15 BB04 BB06 BB07 BB08 CC02 DD02 DD05 DD13 DD24 EE22 EE29 GG02 GG12 GG15 GG22 GG23 5F140 AA06 AA11 AA18 AB03 AB09 AC09 AC26 AC32 AC33 AC36 BA01 BA20 BB05 BB13 BB15 BC06 BC12 BC15 BD01 BD05 BD09 BD11 BD12 BD18 BE07 BE08 BF01 BF04 BF05 BF07 BF10 BF11 BF15 BF17 BF18 BF20 BF21 BF27 BF42 BF43 BF44 BF47 BF58 BG08 BG12 BG14 BG22 BG27 BG31 BG38 BG46 BG52 BG53 BH02 BH05 BH09 BH10 BH14 BH15 BH18 BH39 BH49 BJ01 BJ05 BJ07 BJ08 BJ10 BJ11 BJ17 BJ20 BJ25 BJ27 BJ28 BK02 BK10 BK13 BK21 BK26 CA03 CB04 CB08 CC03 CC12 CC19 CE07 CE20 CF00
Claims (43)
- 【請求項１】 基板上に設けられた凸状半導体層と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、 前記ソース領域と前記ドレイン領域との間の距離が、前
記凸状半導体層の互いに相対する２つの側面において変
化していることを特徴とする半導体装置。 - 【請求項２】 基板上に設けられた凸状半導体層と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、 前記ゲート電極の側面上、及び前記凸状半導体層の側面
上に設けられた側壁絶縁膜とを具備することを特徴とす
る半導体装置。 - 【請求項３】 基板上に設けられた凸状半導体層と、 前記凸状半導体層の下部領域の周囲に形成された素子分
離絶縁膜と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間の前記チャネル領域に電界効果を
与えるゲート電極と、を具備し、 前記素子分離絶縁膜の上面の位置は、前記凸状半導体層
の上面よりも低く、 前記ソース領域およびドレイン領域の最深部の位置は、
前記素子分離膜の上面の位置と同じかそれよりも低いこ
とを特徴とする半導体装置。 - 【請求項４】 前記ソース領域およびドレイン領域は、
前記側壁ゲート部に対してオーバーラップしていること
を特徴とする請求項３に記載の半導体装置。 - 【請求項５】 基板上に設けられ、この基板と電気的に
接続された第１凸状半導体層と、 前記基板上に設けられ、この基板と電気的に接続された
前記第１凸状半導体層と同じ幅を持つ第２凸状半導体層
と、 前記第１凸状半導体層内に設けられた第１ソース領域お
よび第１ドレイン領域と、 前記第２凸状半導体層内に設けられた第２ソース領域お
よび第２ドレイン領域と、 前記第１凸状半導体層の第１側面、及びこの第１側面に
相対した前記第２凸状半導体層の第２側面それぞれの上
に、これら第１、第２凸状半導体層と絶縁された状態で
設けられた側壁ゲート部を有し、少なくとも前記第１側
面および前記第２側面を介して前記第１ソース領域と前
記第１ドレイン領域との間の第１チャネル領域および前
記第２ソース領域と前記第２ドレイン領域との間の第２
チャネル領域に電界効果を与えるゲート電極とを具備す
ることを特徴とする半導体装置。 - 【請求項６】 基板上に設けられ、この基板と電気的に
接続された第１凸状半導体層と、 前記基板上に設けられ、この基板と電気的に接続された
第２凸状半導体層と、 前記第１凸状半導体層内に設けられた第１ソース領域お
よび第１ドレイン領域と、 前記第２凸状半導体層内に設けられた第２ソース領域お
よび第２ドレイン領域と、 前記第１凸状半導体層の側面上に、この第１凸状半導体
層と絶縁された状態で設けられた第１側壁ゲート部を有
し、少なくとも前記第１凸状半導体層の側面を介して前
記第１ソース領域および前記第１ドレイン領域間の第１
チャネル領域に電界効果を与える第１ゲート電極と、 前記第２凸状半導体層の側面上に、この第２凸状半導体
層と絶縁された状態で設けられた第２側壁ゲート部を有
し、少なくとも前記第２凸状半導体層の側面を介して前
記第２ソース領域および前記第２ドレイン領域間の第２
チャネル領域に電界効果を与える第２ゲート電極と、 前記第１ソース領域と前記第２ソース領域とを互いに接
続する第１配線と、 前記第１ドレイン領域と前記第２ドレイン領域とを互い
に接続する第２配線と、 前記第１ゲート電極と前記第２ゲート電極とを互いに接
続する第３配線とを具備することを特徴とする半導体装
置。 - 【請求項７】 基板上に設けられた第１凸状半導体層
と、 前記基板上に設けられた第２凸状半導体層と、 前記第１凸状半導体層内に設けられたソース領域および
ドレイン領域と、 前記第１凸状半導体層の側面上に、この第１凸状半導体
層と絶縁された状態で設けられた側壁ゲート部、および
前記第２凸状半導体層の上面上に、この第２凸状半導体
層と絶縁された状態で設けられたゲートコンタクト部を
それぞれ有し、少なくとも前記凸状半導体層の側面を介
して前記ソース領域と前記ドレイン領域との間のチャネ
ル領域に電界効果を与えるゲート電極とを具備すること
を特徴とする半導体装置。 - 【請求項８】 基板上に設けられた凸状半導体層と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、を具備し、 前記側壁ゲート部を構成する導電物は、前記上面ゲート
部を構成する導電物と異なることを特徴とする半導体装
置。 - 【請求項９】 基板上に設けられた凸状半導体層と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、 前記凸状半導体層の上面上方で、前記ゲート電極に電気
的にコンタクトされる配線とを具備することを特徴とす
る半導体装置。 - 【請求項１０】 基板上に設けられた第１凸状半導体層
と、 前記基板上に設けられた第２凸状半導体層と、 前記第１凸状半導体層内に設けられた第１ソース領域お
よび第１ドレイン領域と、 前記第２凸状半導体層内に設けられた第２ソース領域お
よび第２ドレイン領域と、 前記第１凸状半導体層の第１側面、及びこの第１側面に
相対した前記第２凸状半導体層の第２側面それぞれの上
に、これら第１、第２凸状半導体層と絶縁された状態で
設けられた側壁ゲート部を有し、少なくとも前記第１側
面および前記第２側面を介して前記第１ソース領域と前
記第１ドレイン領域との間の第１チャネル領域および前
記第２ソース領域と前記第２ドレイン領域との間の第２
チャネル領域に電界効果を与えるゲート電極と、 前記第１、第２ソース領域どうし、及び前記第１、第２
ドレイン領域どうしの少なくともいずれかを互いに接続
する、少なくとも１つの第３凸状半導体層とを具備する
ことを特徴とする半導体装置。 - 【請求項１１】 基板上に設けられた第１凸状半導体層
と、 前記基板上に設けられた第２凸状半導体層と、 前記第１凸状半導体層内に設けられた第１導電型の第１
ソース領域および第１ドレイン領域と、 前記第２凸状半導体層内に設けられた第２導電型の第２
ソース領域および第２ドレイン領域と、 前記第１凸状半導体層の側面上に、この第１凸状半導体
層と絶縁された状態で設けられた第１側壁ゲート部を有
し、少なくとも前記第１凸状半導体層の側面を介して前
記第１ソース領域および前記第１ドレイン領域間の第１
チャネル領域に電界効果を与える第１ゲート電極と、 前記第２凸状半導体層の側面上に、この第２凸状半導体
層と絶縁された状態で設けられた第２側壁ゲート部を有
し、少なくとも前記第２凸状半導体層の側面を介して前
記第２ソース領域および前記第２ドレイン領域間の第２
チャネル領域に電界効果を与える第２ゲート電極と、を
具備し、 前記第２ソース領域および第２ドレイン領域の深さは、
前記第１ソース領域および第１ドレイン領域の深さより
も深いことを特徴とする半導体装置。 - 【請求項１２】 基板上に設けられた第１凸状半導体層
と、 前記基板上に設けられた第２凸状半導体層と、 前記第１凸状半導体層内に設けられた第１ソース領域お
よび第１ドレイン領域と、 前記第２凸状半導体層内に互いに離間して設けられ、前
記第１ソース領域および前記第１ドレイン領域と同じ導
電型を持つ第２ソース領域および第２ドレイン領域と、 前記第１凸状半導体層の側面上に、この第１凸状半導体
層と絶縁された状態で設けられた第１側壁ゲート部を有
し、少なくとも前記第１凸状半導体層の側面を介して前
記第１ソース領域および前記第１ドレイン領域間の第１
チャネル領域に電界効果を与える第１ゲート電極と、 前記第２凸状半導体層の側面上に、この第２凸状半導体
層と絶縁された状態で設けられた第２側壁ゲート部を有
し、少なくとも前記第２凸状半導体層の側面を介して前
記第２ソース領域および前記第２ドレイン領域間の第２
チャネル領域に電界効果を与える第２ゲート電極と、を
具備し、 前記第２ソース領域および第２ドレイン領域の深さは、
前記第１ソース領域および第１ドレイン領域の深さより
も深いことを特徴とする半導体装置。 - 【請求項１３】 基板上に設けられた凸状半導体層と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、 前記ゲート電極は少なくとも第１層、第２層を含んで構
成され、前記ゲート電極は半導体メモリ装置のワード線
を構成することを特徴とする半導体装置。 - 【請求項１４】 基板上に設けられた凸状半導体層と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、 前記ゲート電極は少なくとも第１層、第２層を含んで構
成され、前記第１層の上面は平坦であり、前記第２層
は、前記第１層の平坦な上面上に設けられることを特徴
とする半導体装置。 - 【請求項１５】 基板上に設けられた凸状半導体層と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部を有し、少なくと
も前記凸状半導体層の側面を介して前記ソース領域と前
記ドレイン領域との間のチャネル領域に電界効果を与え
るゲート電極と、を具備し、 前記ゲート電極は少なくとも第１層、第２層を含んで構
成され、前記第１層の上面はステップを有し、前記第２
層は、前記第１層のステップを有した上面上に設けら
れ、前記第２層の上面は平坦であることを特徴とする半
導体装置。 - 【請求項１６】 基板上に設けられ、第１側面、この第
１側面に対向した第２側面、第１、第２側面間に位置す
る第３側面、この第３側面に対向した第４側面、および
上面を有する凸状半導体層と、 前記凸状半導体層内に設けられ、それぞれ電気的コンタ
クト部を含むソース領域およびドレイン領域と、 前記凸状半導体層の少なくとも第１側面上に、この凸状
半導体層と絶縁された状態で設けられた側壁ゲート部を
有し、少なくとも前記凸状半導体層の第１側面を介して
前記ソース領域と前記ドレイン領域との間のチャネル領
域に電界効果を与えるゲート電極前記ソース領域および
前記ドレイン領域間のチャネル領域に電界効果を与える
ゲート電極と、を具備し、 前記電気的コンタクト部は各々、前記凸状半導体層の第
１側面の一部、第２側面の一部、および上面と、第３、
第４の側面の一部いずれか一方とに跨ることを特徴とす
る半導体装置。 - 【請求項１７】 基板上に形成された凸状半導体層と、 前記凸状半導体層内に設けられたソース領域およびドレ
イン領域と、 前記凸状半導体層の側面上に、この凸状半導体層と絶縁
された状態で設けられた側壁ゲート部、および前記凸状
半導体層の上面上に、この凸状半導体層と絶縁された状
態で設けられた上面ゲート部を有し、少なくとも前記凸
状半導体層の側面を介して前記ソース領域と前記ドレイ
ン領域との間のチャネル領域に電界効果を与えるゲート
電極と、を具備し、 前記側壁ゲート部のゲート長は、前記上面ゲート部のゲ
ート長よりも短いことを特徴とする半導体装置。 - 【請求項１８】 半導体基板をエッチングし、この半導
体基板に凸状半導体層を形成する工程と、 少なくとも前記凸状半導体層の側面上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に、少なくとも前記凸状半導体層の
側面に沿った部分を持つゲート電極を形成する工程と、 前記ゲート電極の側面上、及び前記凸状半導体層の側面
上に側壁絶縁膜を形成する工程と、 少なくとも前記ゲート電極および前記側壁絶縁膜をマス
クに用いて前記凸状半導体層内に不純物を導入し、前記
凸状半導体層内にソース領域およびドレイン領域を形成
する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１９】 半導体基板上に、開孔を有する絶縁膜
を形成する工程と、 前記開孔から露出した半導体基板上に、凸状半導体層を
形成する工程と、 少なくとも前記凸状半導体層の側面上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に、少なくとも前記凸状半導体層の
側面に沿った部分を持つゲート電極を形成する工程と、 少なくとも前記ゲート電極をマスクに用いて前記凸状半
導体層内に不純物を導入し、前記凸状半導体層内にソー
ス領域およびドレイン領域を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２０】 前記凸状半導体層は、エピタキシャル
成長法によって形成されることを特徴とする請求項１９
に記載の半導体装置の製造方法。 - 【請求項２１】 基板上に、凸状半導体層を形成する工
程と、 前記凸状半導体層の周囲を絶縁物で埋め込む工程と、 前記絶縁物に、側壁ゲート部を形成するための溝を形成
する工程と、 少なくとも前記溝から露呈した前記凸状半導体層の側面
上にゲート絶縁膜を形成する工程と、 前記溝内に形成された側壁ゲート部を有するゲート電極
を形成する工程と、 少なくとも前記ゲート電極をマスクに用いて前記凸状半
導体層内に不純物を導入し、前記凸状半導体層内にソー
ス領域およびドレイン領域を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項２２】 前記側壁ゲート部は、前記ソース領域
およびドレイン領域の一部に対してオフセットしている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項２３】 前記基板と前記ソース領域との間、前
記基板と前記ドレイン領域との間、及び前記基板と前記
チャネル領域との間それぞれに跨って設けられた、前記
チャネル領域よりも不純物濃度が高い半導体層を、さら
に具備することを特徴とする請求項１に記載の半導体装
置。 - 【請求項２４】 前記凸状半導体層の側面上に設けられ
た第１ゲート絶縁膜、および前記凸状半導体層の上面上
に設けられた第２ゲート絶縁膜を具備し、 前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも
厚いことを特徴とする請求項１に記載の半導体装置。 - 【請求項２５】 前記凸状半導体層は、前記基板からこ
の凸状半導体層の上面に向かって順テーパーであること
を特徴とする請求項１に記載の半導体装置。 - 【請求項２６】 前記凸状半導体層の下部領域は、前記
基板からこの凸状半導体層の上面に向かって順テーパー
であることを特徴とする請求項１に記載の半導体装置。 - 【請求項２７】 前記凸状半導体層の底部コーナーの形
状は、ラウンド形状であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項２８】 前記凸状半導体層の上部コーナーの形
状は、ラウンド形状であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項２９】 前記凸状半導体層の上部コーナーの角
度は、９０度を超えることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３０】 前記基板と前記凸状半導体層との間に
設けられた絶縁物を、さらに具備し、 前記ソース領域の底部と前記絶縁物の間、及び前記ドレ
イン領域の底部と前記絶縁物との間それぞれに、前記チ
ャネル領域と同じ導電型の半導体領域があることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３１】 前記凸状半導体層は、アモルファスシ
リコンであることを特徴とする請求項３０に記載の半導
体装置。 - 【請求項３２】 前記ソース領域およびドレイン領域は
それぞれ、電気的コンタクト部を含み、 前記電気的コンタクト部は各々、前記凸状半導体層の側
面の一部、この側面に対向した他の側面の一部、および
前記凸状半導体層の上面に跨ることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３３】 前記凸状半導体層の側面上に設けられ
た第１ゲート絶縁膜と、および前記凸状半導体層の上面
上に設けられた第２ゲート絶縁膜を具備し、 前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも
薄いことを特徴とする請求項１に記載の半導体装置。 - 【請求項３４】 前記凸状半導体層の側面上に設けられ
た第１ゲート絶縁膜と、前記凸状半導体層の上面上に設
けられた第２ゲート絶縁膜とを具備し、 前記第１ゲート絶縁膜の上部コーナーの形状は、ラウン
ド形状であることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３５】 前記ソース領域と前記ドレイン領域と
の間の距離は、前記凸状半導体層の上部から下部に向か
って長くなることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３６】 前記ソース領域の不純物濃度、及び前
記ドレイン領域の不純物濃度は、前記凸状半導体層の上
部から下部に向かって低くなることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３７】 前記側壁ゲート部は、前記凸状半導体
層の互いに相対する２つの側面に沿って、前記ソース領
域および前記ドレイン領域下まで形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３８】 前記凸状半導体層の幅は、０．２μｍ
より小さいことを特徴とする請求項１記載の半導体装
置。 - 【請求項３９】 前記凸状半導体層の幅は、前記ソース
領域の深さおよび前記ドレイン領域の深さより小さいこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４０】 前記ソース領域および前記ドレイン領
域の少なくとも一つは、濃い不純物濃度を持つ高濃度拡
散層と、前記高濃度拡散層よりも薄い不純物濃度を持つ
低濃度拡散層との２種類の拡散層を少なくとも含むこと
を特徴とする請求項１記載の半導体装置。 - 【請求項４１】 前記凸状半導体層は、前記基板に電気
的に接続されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項４２】 前記基板は、導電性であることを特徴
とする請求項１記載の半導体装置。 - 【請求項４３】 前記側壁ゲート部と前記凸状半導体層
の互いに相対する２つの側面それぞれとの間に設けられ
たゲート絶縁膜を、さらに具備し、 前記ゲート絶縁膜は、Ｔａ、Ｓｒ、Ａｌ、Ｓｉ、Ｚｒ、
Ｈｆ、ＬａおよびＴｉの少なくともいずれか１つを含む
酸化物からなることを特徴とする請求項１記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224740A JP2002118255A (ja) | 2000-07-31 | 2001-07-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000232165 | 2000-07-31 | ||
| JP2000-232165 | 2000-07-31 | ||
| JP2001224740A JP2002118255A (ja) | 2000-07-31 | 2001-07-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002118255A true JP2002118255A (ja) | 2002-04-19 |
| JP2002118255A5 JP2002118255A5 (ja) | 2006-06-01 |
Family
ID=26597091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001224740A Abandoned JP2002118255A (ja) | 2000-07-31 | 2001-07-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002118255A (ja) |
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