WO2004090992A1 - 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置 - Google Patents

高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置 Download PDF

Info

Publication number
WO2004090992A1
WO2004090992A1 PCT/JP2004/005145 JP2004005145W WO2004090992A1 WO 2004090992 A1 WO2004090992 A1 WO 2004090992A1 JP 2004005145 W JP2004005145 W JP 2004005145W WO 2004090992 A1 WO2004090992 A1 WO 2004090992A1
Authority
WO
WIPO (PCT)
Prior art keywords
box
film
silicon
region
semiconductor device
Prior art date
Application number
PCT/JP2004/005145
Other languages
English (en)
French (fr)
Inventor
Hitoshi Wakabayashi
Shigeharu Yamagami
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2005505331A priority Critical patent/JP4632046B2/ja
Publication of WO2004090992A1 publication Critical patent/WO2004090992A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure

Definitions

  • the present invention relates to a vertical MIS (metal-insulating-film-silicon) FET semiconductor device having a high mobility silicon channel and a method of manufacturing the same.
  • a double-gate electrode structure has been proposed as a method of suppressing the short-channel effect, which becomes conspicuous when the gate length is reduced, which is one of the important factors.
  • C. Fiegna, et al. "A New Scaling Methodology for the 0.1-0.025 Thigh M0SFET,” IEEE VLSI symposium on Technology, 1992, pp. 33.
  • This technology suppresses the short channel effect by increasing the capacitive coupling between the body and the gate electrode compared to the capacitive coupling of the drain region.
  • Gate—firstFinFET using a box-shaped silicon film in the body region has been proposed. This is shown in David M. Fried, et al., "A sub 40-dish body thickness n-type FinFET", Device Research Conference, 2001, pp. 24.
  • FIG. 9 is a schematic diagram illustrating a conventional FinFET structure. This structure has the advantage of having a flat layout compatible with the conventional MISFET. The current flowing through the channel flows in a direction parallel to the silicon substrate surface.
  • high mobility silicon channel technology has been proposed as a method for improving mobility, which is another important factor of scaling.
  • it has been proposed to improve the performance of a planar M0SFET using a strained silicon film formed on a lattice-relaxed silicon-germanium film as a channel.
  • This is shown in J. Welser, et al., “Awake OS and PM0S Transformed Fabricated in Strained Silicon / Relaxed Silicon-Germanium Structure”, IEEE International Electron Device Meeting, 1992, pp. 1000.
  • This is because, by applying biaxial tensile stress to the silicon film that becomes the channel region, the electrons occupy the double degenerate barrel with a small effective mass.
  • the effective mobility is increased by increasing.
  • it is about a planar MI SFET structure.
  • Japanese Patent Application Laid-Open No. 2002-94060 discloses a planar MISFET.
  • a vertical MISFET structure a vertical MISFET semiconductor device using a strained silicon film as a channel has been described in, for example, JP-A-2002-57329.
  • the drive current flowing through the channel flows in the direction perpendicular to the substrate surface.
  • An object of the present invention is to realize a high-mobility vertical MISFET structure in a FinFET structure capable of realizing a double gate while maintaining planar layout compatibility with a conventional MISFET.
  • a FinFET structure is used.
  • the performance of the MIS FET is improved by using a high mobility silicon channel.
  • a semiconductor device provided with a vertical MIS field-effect transistor that uses at least a side surface of a box-shaped semiconductor region protruding from the semiconductor substrate plane as a channel region, the box-shaped semiconductor region and a buried portion existing thereunder are provided.
  • a semiconductor device wherein a tensile stress is applied to the box-shaped semiconductor region by at least one of a difference in thermal expansion coefficient between the box-shaped semiconductor region and the interlayer insulating film, and a difference in thermal expansion coefficient between the box-shaped semiconductor region and the interlayer insulating film.
  • the box-shaped semiconductor region is provided in contact with an upper portion of the buried insulating film, and a tensile stress is applied to the box-shaped semiconductor region due to a difference in thermal expansion coefficient from the buried insulating film.
  • the box-shaped semiconductor region is formed in a box shape. It has a lattice-relaxed silicon-germanium film and a strained silicon film formed on its surface and used as a channel region.
  • a semiconductor device characterized in that:
  • a gate insulating film is provided in contact with the two side surfaces of the box-shaped semiconductor region, and the upper gate electrode is opposed to the two side surfaces of the box-shaped semiconductor region via the gate insulating film.
  • a gate insulating film is provided in contact with two side surfaces of the box-shaped semiconductor region and an upper surface parallel to the substrate, and an upper gate electrode faces three surfaces of the box-shaped semiconductor region via the gate insulating film.
  • the box-shaped semiconductor region is provided continuously on the semiconductor substrate, and a part thereof is formed in a box shape through the buried insulating film.
  • FIG. 1 shows a vertical MISFET half having a high mobility silicon channel according to the present invention. It is a plane conceptual diagram of an example of a conductor device.
  • FIG. 2 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
  • FIG. 3 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
  • FIG. 4 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
  • FIG. 5 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
  • FIG. 6 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
  • FIG. 7 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
  • FIG. 8 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to the present invention.
  • FIG. 9 is a conceptual plan view of an example of a vertical MISFET semiconductor device having a high mobility silicon channel according to a conventional method.
  • Insulating layer embedded insulating film
  • Insulating layer embedded insulating film
  • the planar interface with the conventional MISFET is improved.
  • the use of strained, high-mobility silicon channels while suppressing layout short-channel effects while maintaining layout compatibility allows the MISF ET to achieve higher performance.
  • the vertical type MISFET is a so-called Fin type MISFET.
  • a so-called silicon substrate (SOI) substrate comprising a silicon substrate 1, a buried insulating film 2, and a silicon film 3 is used.
  • the thickness of the buried insulating film is about 10 Onm, and the thickness of the silicon film 3 is about 100 nm or less.
  • This SOI substrate structure is formed by, for example, a SIMOX method or a bonding method.
  • a silicon film is formed by ordinary thermal oxidation and etching with a hydrogen fluoride aqueous solution. 3 is thinned to about 50 nm. Further, as a hard mask 31 for later box-shaped silicon film etching, a SiO 2 film having a thickness of about 1 Onm or more is deposited by a normal Chemica 1 Vapor Deposition (CVD) method. Furthermore, the silicon film 3 is removed into a box shape (Fin type) by removing the silicon film in the area that becomes the element isolation and the area that does not become the channel by the usual exposure technique and the usual anisotropic dry etching technique. Form silicon film 3. Here, the region to be dry-etched is element isolation.
  • the “box type” is a shape in which at least the channel portion when the MISFET is formed has a substantially rectangular parallelepiped shape (the same applies to the following embodiments).
  • the width of this box is preferably not more than the gate electrode length (Lg) in order to operate as a fully depleted SOI_MISFET.
  • a cross-sectional view at this point is shown in FIG. 1 (a).
  • anneal in hydrogen is used to flatten the box-shaped silicon film.
  • heat treatment is performed at 900 ° C. in hydrogen.
  • a gate insulating film 4 is formed on the box-shaped silicon film.
  • it is formed to a thickness of about 1.0 nm by a thermal oxidation method at 950 ° C. using a mixed gas of oxygen nitride gas (NO) and oxygen.
  • a polycrystalline silicon film is deposited as a gate electrode 5 to a thickness of about 75 nm by a normal CVD method of about 62 Ot :.
  • CMP Chemi-Cal-MechaniCalPoIshing
  • a gate electrode is formed by a usual exposure technique and etching technique. The cross section at this point is shown in Fig. 1 (b).
  • an impurity in a halo region is introduced by oblique ion implantation.
  • impurities in the source / drain extension (SDE) region are introduced by oblique ion implantation.
  • SDE source / drain extension
  • arsenic ions are implanted into nMOS FETs and boron ions are implanted into pMOS FETs at an angle of about 45 degrees from the normal direction of the wafer and at an angle of 0 degrees from the longitudinal direction of the gate electrode.
  • a silicon oxide film is formed to a thickness of 10 nm by a normal CVD method.
  • a silicon nitride film is deposited to a thickness of 40 nm by a conventional CVD method.
  • gate electrode side walls are formed by performing ordinary anisotropic dry etching. Further, ordinary anisotropic dry etching is performed in order to remove the hard mask at the contact opening planned portion on the source / drain regions.
  • impurities are introduced into the source / drain regions by ion implantation.
  • arsenic ions are implanted into nMOS FET and boron ions are implanted into pMOSFET from the normal direction of the wafer.
  • a heat treatment for activating the impurities is performed. For example, at a temperature rise of 300 ° C./sec and a temperature decrease of 100 ° C. for Z seconds, a spike annealing of 150 ° C. and 0 sec is performed.
  • an elevated silicon film having a thickness of about 30 nm is formed by selective silicon growth for forming an elevated source / drain region and an elevated silicide film.
  • the film is grown at 600 ° C. by a UHV-CVD apparatus using Si 2 H 6 gas.
  • a silicide film is formed only on the gate electrode and the source / drain regions by a normal process.
  • a nickel film with a thickness of about 10 nm is formed by a normal sputtering method, heat treatment is performed at 550 ° C. for 30 seconds, and then excess nickel film is removed by a normal etching method. I do.
  • an interlayer film 8 is formed using a normal CVD method or the like.
  • the interlayer film a film having a smaller thermal expansion coefficient than silicon is used, and a characteristic is that tensile strain is applied to the silicon substrate by cooling after the subsequent heat treatment. At this time, the tensile strain is also characterized by a biaxial stress perpendicular to the plane perpendicular to the thickness direction of the box.
  • a box-shaped silicon film can apply a larger strain than a normal silicon substrate.
  • interlayer film examples include a silicon oxide film, a silicon nitride film, a nitrogen-doped silicon oxide film, a fluorine-doped silicon oxide film, a carbon-doped silicon oxide film, and an alumina film.
  • the short gate effect can be suppressed by the double gate structure, so that the operating gate length can be shortened and the substrate concentration can be reduced, so that the operating region becomes a low electric field region.
  • Improve mobility be able to.
  • an interlayer film having a smaller thermal expansion coefficient than silicon tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon film. As a result, a channel is formed in the strained silicon film, so that the mobility is improved as compared with a channel formed in the silicon substrate.
  • the present embodiment differs from the first embodiment in that the box-shaped silicon film (Fin) is formed such that the ⁇ 100 ⁇ plane is formed on the side surface.
  • the box-shaped silicon film (Fin) is formed such that the ⁇ 100 ⁇ plane is formed on the side surface.
  • an SOI substrate composed of the same silicon substrate 1, buried insulating film 2, and silicon film 3 as in the first embodiment is prepared, but the ⁇ 100 ⁇ plane is formed so that the plane orientation can be understood.
  • the silicon film 3 is processed into a box shape (Fin type).
  • the longitudinal direction of the box shape is set to a direction equivalent to ⁇ 110>, and ⁇ Etching is performed so that 1 10 ⁇ is exposed. Therefore, with the box-shaped structure of the present invention, it is possible to realize a vertical MISFET using the ⁇ 110 ⁇ plane as a channel, which improves the mobility of pMISFET.
  • a cross-sectional view at this point is shown in FIG.
  • a gate insulating film 4 and a gate electrode 5 are formed.
  • a cross-sectional view at this point is shown in Fig. 2 (b).
  • the short channel effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region.
  • Mobility can be improved.
  • the mobility is improved as compared with the channel formed in the ⁇ 100 ⁇ plane silicon substrate.
  • a so-called “Straine dS i 1 on on Insulator (SSO I)” comprising a silicon substrate 1, a buried insulating film 2, and a strained silicon film 33.
  • SSO I Silicon dS i 1 on on Insulator
  • the thickness of the buried insulating film is about 100 nm
  • the thickness of the strained silicon film 33 is about 100 nm or less.
  • This SSOI substrate structure is formed by, for example, a SIMOX method or a bonding method. In this SSOI structure, tensile strain can be applied to the silicon film due to the difference in thermal expansion from the buried insulating film.
  • Examples of the buried insulating film include a silicon oxide film, a silicon nitride film, a nitrogen-doped silicon oxide film, a fluorine-doped silicon oxide film, a carbon-doped silicon oxide film, and an alumina film.
  • the SSOI substrate is processed in exactly the same manner as in the first embodiment, and is formed up to the structure shown in FIG.
  • the MISFET shown in FIG. 3 (c) is further formed through the cross-sectional view of FIG. 3 (b).
  • the growth temperature when forming the raised silicon film to 30 nm is 600 ° C., which is lower, so that the stress relaxation of the box-shaped strained silicon film can be suppressed.
  • the short gate effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region is in a low electric field region. Therefore, the mobility can be further improved.
  • Tensile strain can be applied in the direction perpendicular to the thickness direction of the box-shaped strained silicon film. As a result, a channel is formed in the strained silicon film, so that the mobility is improved as compared with a channel formed in the silicon substrate.
  • a so-called silicon on germanium (SGOI) substrate composed of a silicon substrate 1, a buried insulating film 2, and a silicon-germanium film 32 is used.
  • the thickness of the buried insulating film is about 100 nm
  • the thickness of the silicon-germanium film 32 is about 100 nm or less.
  • the germanium concentration of the silicon-germanium film is about 5% or more.
  • This SGOI substrate structure is formed by, for example, a SIMOX method or a bonding method. First, ordinary thermal oxidation and etching with an aqueous solution of ammonia and hydrogen peroxide are used.
  • the silicon 'germanium film 32 is thinned to about 50 nm. Further, as a hard mask 31 for box-shaped silicon 'germanium film etching, a SiO 2 film having a thickness of about 10 ⁇ m or more is deposited by a normal chemical vapor deposition (CVD) method. In addition, the silicon ⁇ germanium film '' is removed from the region that will become the element isolation and the region that does not become the channel by the usual exposure technology and the usual anisotropic dry etching technology, and the silicon ⁇ germanium film is formed into a box shape. Silicon-germanium film 32 Here, the region to be dry-etched is element isolation. The width of the box must be less than the gate electrode length (Lg) in order to operate as a fully depleted SOI-MI SFET.
  • Figure 4 (a) shows a cross-sectional view at this point.
  • anneal in hydrogen is used to flatten the box-shaped silicon-germanium film.
  • heat treatment at 900 ° C in hydrogen.
  • a strained silicon film 33 is formed to a thickness of about 10 nm by selective silicon growth.
  • a UHV-CVD apparatus is used to grow the Si 2 H 6 gas at 60. By lowering the growth temperature, germanium diffusion from the box-shaped silicon / germanium film to the strained silicon film can be suppressed.
  • tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon-germanium film.
  • a gate insulating film 4 is formed on the strained silicon film. For example, it is formed to a thickness of about 1.0 nm by a thermal oxidation method at 950 ° C. using a mixed gas of oxygen nitride gas (NO) and oxygen.
  • a polycrystalline silicon film 5 is deposited to a thickness of about 75 nm by a normal CVD method at about 620 ° C.
  • CMP Chemi-Cal—MechaniCalPolishing
  • CMP Chemi-Cal—MechaniCalPolishing
  • a gate electrode is formed by ordinary exposure and etching techniques. A cross-sectional view at this point is shown in FIG. 4 (b).
  • an impurity in the halo region is introduced by oblique ion implantation.
  • source / drain by oblique ion implantation Introduce impurities in the extension (SDE) region.
  • arsenic ions are implanted into nMOSFETs and boron ions are implanted into pMOS FETs at an angle of about 45 degrees from the normal direction of the wafer and at an angle of 0 degrees from the longitudinal direction of the gate electrode.
  • a silicon oxide film is deposited to a thickness of 1 O nm by a normal CVD method, and then a silicon nitride film is deposited to a thickness of 4 Onm by a normal CVD method.
  • a gate electrode side wall is formed by performing ordinary anisotropic dry etching.
  • normal anisotropic dry etching is performed to remove the hard mask at the portion where the contact opening is to be formed on the source drain region.
  • impurities are introduced into the source / drain regions by ion implantation.
  • arsenic ions are implanted into nMOS FETs, and boron ions are implanted into pMOS FETs from the normal direction of the wafer.
  • a heat treatment for activating the impurities is performed.
  • spike annealing at 1050 ° C for 0 sec is performed at a temperature rise of 300 ° C for Z seconds and a temperature decrease of 100 ° C / sec.
  • an elevated silicon film with a thickness of about 30 nm is formed by selective silicon growth.
  • UHV-CVD equipment is used to grow at 600 ° C using Si 2 H 6 gas.
  • germanium diffusion from the box-shaped silicon / germanium film to the strained silicon film can be suppressed, and further, stress relaxation of the strained silicon film can be suppressed.
  • a silicide film is formed only on the gate electrode and the source / drain regions by a normal process.
  • a nickel film with a thickness of about 10 nm is formed by a normal sputtering method, and heat treatment is performed at 550 ° C. for 30 seconds. Then, excess nickel film is removed by a normal etching method 1 and etching. I do.
  • an interlayer insulating film is deposited by a normal film forming method, and wiring is further formed to complete the MISFET. A cross-sectional view at this point is shown in Fig. 4 (c).
  • the short channel effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region.
  • Mobility can be improved. Since the silicon film is formed on the silicon-germanium film with lattice relaxation, tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon 'germanium film. This creates a channel in the strained silicon film Therefore, the mobility is improved as compared with the channel formed in the silicon substrate.
  • a substrate mainly composed of a silicon substrate 1, an inclined silicon-germanium film 21, and a lattice-relaxed silicon'germanium film 22 is mainly used.
  • the thickness of the inclined silicon / germanium film 21 is 1 / im
  • the thickness of the lattice-relaxed silicon / germanium film is 2 / zm.
  • the germanium concentration of the lattice-relaxed silicon-germanium film is about 5% or more.
  • a silicon oxide film is formed thicker than a box-shaped silicon-germanium film by a normal CVD method, and the silicon oxide film is thinned by a normal CMP process and anisotropic etching technology.
  • an insulating layer 23 to expose the Fin portion of the box-shaped silicon / germanium film. Since this insulating layer is below the Fin portion functioning as an element, in the present application, this insulating layer is also called a buried insulating film.
  • the semiconductor region penetrates the buried insulating film. It is a form that protrudes to form a box shape (Fin shape).
  • anneal in hydrogen is used to flatten the box-shaped silicon-germanium film.
  • a 900 heat treatment in hydrogen is used to flatten the box-shaped silicon-germanium film.
  • a strained silicon film 33 is formed with a thickness of about 1 Onm by selective silicon growth.
  • UHV-CVD equipment is used to grow at 600 ° C using Si 2 H 6 gas. By lowering the growth temperature, it is possible to suppress germanium diffusion from the box-shaped silicon / germanium film to the strained silicon film.
  • the silicon film is formed on the silicon-germanium film, the tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon-germanium film.
  • a gate insulating film 4 is formed on the strained silicon film. For example, it is formed to a thickness of about 1. Onm by a thermal oxidation method at 950 ° C. using a mixed gas of oxygen nitride gas (NO) and oxygen. A cross-sectional view at this point is shown in FIG. 5 (b).
  • the short channel effect can be suppressed by the double gate structure, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region.
  • Mobility can be improved. Since a silicon film is formed on a lattice-relaxed silicon-germanium film, tensile strain can be applied in all directions perpendicular to the thickness direction of the box-shaped silicon-germanium film. As a result, a channel is formed in the strained silicon film, so that the mobility is improved as compared with a channel formed in the silicon substrate.
  • the first mode is a double gate type in which the side surface of the box-shaped silicon film is used as a channel region.
  • the upper surface of the box-shaped silicon film functions as a channel.
  • a so-called Si1icononInsulator (S ⁇ I) substrate composed of a silicon substrate 1, a buried insulating film 2, and a silicon film 3 is used.
  • the thickness of the buried insulating film is about 100 nm
  • the thickness of the silicon film 3 is about 100 nm or less.
  • the SOI substrate structure is formed by, for example, a SIMOX method or a bonding method.
  • the silicon film 3 is thinned to about 5 Onm by ordinary thermal oxidation and etching with a hydrogen fluoride aqueous solution.
  • the silicon film in the element isolation region and the non-channel region is removed by a normal exposure technique and a normal anisotropic dry etching technique, and the silicon film is formed in a box shape. I do.
  • the region to be dry-etched is element isolation.
  • the width of the box is less than the gate electrode length (Lg) because it operates as a fully depleted SO I-Ml SFET. It is necessary to In this embodiment, as shown in FIG. 6A, even when a hard mask is used as an etching mask, it is removed and the upper surface of the box-shaped silicon film 3 is exposed.
  • the box-shaped silicon film is flattened, and then the gate insulating film 4 is formed on the box-shaped silicon film 33, and further, the gate electrode 5 is formed.
  • a cross-sectional view at this point is shown in Fig. 6 (b).
  • the impurity when introducing impurities in the halo region, the impurity is implanted at an angle of about 30 degrees from the normal direction of the wafer and at an angle of 90 degrees from the longitudinal direction of the gate electrode.
  • the MI SFET is similar to the first embodiment except that it is tilted by about 30 degrees from the normal direction of the wafer and implanted at an angle of 90 degrees from the longitudinal direction of the gate electrode. Is completed. A cross-sectional view at this point is shown in FIG. 6 (c).
  • the short channel effect can be suppressed by the structure in which the gate is formed on the three surfaces of the box-shaped silicon, so that the operating gate length can be reduced and the substrate concentration can be reduced.
  • the operation region becomes a low electric field region, and the mobility can be further improved.
  • an interlayer film having a smaller coefficient of thermal expansion than silicon tensile stress can be generated on all three surfaces where a channel is generated.
  • a structure in which gates are formed on three surfaces can apply a larger strain than a normal silicon substrate. Thereby, the mobility is improved as compared with the channel formed in the silicon substrate.
  • the silicon substrate 1 is ion-implanted into the silicon substrate 1 by the usual ion implantation method.
  • the silicon film in the region that becomes the element isolation and the region that does not become the channel is removed by the normal exposure technology and the normal anisotropic dry etching technology, and the silicon film is formed into a box-shaped portion (Fin portion) 74.
  • the region to be dry-etched is element isolation.
  • the width of the box shape needs to be less than or equal to the gate electrode length (L g) in order to operate as a fully depleted SOI-MISFET.
  • a device isolation film normal plasma CVD
  • An insulating film, for example, a SiO 2 film is formed by the method.
  • the insulating film is thinned by dry etching to form the insulating layer 75, and the Fin portion of the box-shaped silicon is exposed. Since this insulating layer is below the fin portion functioning as an element, in the present application, this insulating layer is also called a buried insulating film. In this embodiment, the semiconductor region protrudes through the buried insulating film. This is a form that forms a box shape (Fin shape).
  • annealing in hydrogen is performed, a gate insulating film 4 is formed, a gate electrode is formed.
  • Implants the impurities in the halo region For example, a BF 2 ion in nMOS FET, the pMOSFET arsenic ions as ha 1 o, tilted about 30 degrees from the normal direction of ⁇ E c, injecting Ri by longitudinally from the 90-degree angle of the gate electrode.
  • impurities in the source / drain extension (SDE) region are introduced by oblique ion implantation.
  • SDE source / drain extension
  • arsenic ions are implanted into nMOS FETs
  • boron ions are implanted into MOS FETs at an angle of about 90 degrees from the normal direction of the wafer and 90 degrees from the longitudinal direction of the gate electrode.
  • a silicon oxide film is deposited to a thickness of 1 nm by a normal CVD method, and then a silicon nitride film is deposited to a thickness of 40 nm by a normal CVD method.
  • a gate electrode side wall is formed by performing ordinary anisotropic dry etching.
  • impurities are introduced into the source / drain regions by ion implantation.
  • arsenic ions are implanted into nMOS FETs, and boron ions are implanted into pMOS FETs from the normal direction of FIG.
  • a heat treatment for activating the impurities is performed.
  • spike annealing at 1050 ° C and 0 sec is performed at a temperature rise of 300 degrees / second and a temperature decrease of 100 degrees / second.
  • an elevated silicon film with a thickness of about 30 nm is formed by selective silicon growth.
  • UHV-CVD equipment is used to grow at 600 ° C using Si 2 H 6 gas.
  • a silicide film is formed only on the gate electrode and the source / drain regions by a normal process.
  • a nickel film having a thickness of about 10 nm is formed by a normal sputtering method, and heat treatment is performed at 550 ° C. for 30 seconds. Excess nickel film is removed by etching.
  • an interlayer film 8 is formed using a normal CVD method or the like.
  • the interlayer film a film having a smaller coefficient of thermal expansion than silicon is used, and tensile stress is applied to the silicon substrate by cooling after the subsequent heat treatment.
  • the tensile strain is also characterized by a biaxial stress orthogonal to the plane perpendicular to the thickness direction of the box. Further, the tensile strain is also characterized by a biaxial stress orthogonal to the plane perpendicular to the thickness direction of the silicon film 3.
  • tensile stress can be generated on all surfaces where channels are generated due to tensile strain from the interlayer film.
  • a box-shaped silicon film can apply a larger strain than a normal silicon substrate.
  • a gate contact 77a, a source contact 77b, a drain contact 77c, and a body contact 77d are respectively formed, and wiring is further formed to complete the MISFET.
  • a cross-sectional view at this point is shown in FIG.
  • the body contact structure by using the body contact structure, a threshold variation is generated in the SOI_MOSFET, and the circuit operation becomes unstable, and the substrate floating effect can be suppressed.
  • the structure in which the gates are formed on three sides can reduce the short-channel effect, thereby reducing the operating gate length and reducing the substrate concentration, so that the operating region becomes a low electric field region and the mobility is further improved. can do.
  • an interlayer film having a smaller coefficient of thermal expansion than silicon a tensile stress can be generated on all three surfaces where a channel is generated.
  • a structure in which gates are formed on three surfaces can apply a larger strain than a normal silicon substrate. Thereby, the mobility is improved as compared with the channel formed in the silicon substrate.
  • This embodiment has a structure in which a common contact 77e is formed for the source region and the body contact region in the seventh embodiment.
  • the SOI-MO SFET is formed by using a body contact structure in which the source region and the body contact region are connected. This causes fluctuations in the threshold voltage, making the circuit operation unstable and suppressing the substrate floating effect. Further, as compared with a normal body contact structure, although the symmetry between the source region and the drain region is lost, the feature is that the layout area is reduced. In addition, the short-channel effect can be suppressed by the structure in which the gates are formed on three sides, so that the operating gate length can be reduced and the substrate concentration can be reduced, so that the operating region becomes a low electric field region and the mobility is further reduced. Can be improved.
  • silicon can generate tensile stress on all three sides where a channel is generated.
  • an interlayer film having the same thickness is used, a structure in which a gate is formed on three surfaces can apply a larger strain than a normal silicon substrate. Thereby, the mobility is improved as compared with the channel formed in the silicon substrate.
  • the channel is formed in the strained silicon film, so that the mobility is improved as compared with the channel formed in the silicon substrate.
  • the double gate structure can suppress the short channel effect, thereby reducing the operating gate length and reducing the substrate concentration, so that the operating region becomes a low electric field region and the mobility is further reduced. Can be improved.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　半導体基板上の絶縁層より突出した箱形半導体領域の少なくとも側面をチャネル領域として用いる縦型ＭＩＳ型電界効果トランジスタのチャネル領域に、熱膨張係数差による引張り歪みの導入、または格子緩和シリコン・ゲルマニウムの表面にシリコン膜を形成することで、引っ張り応力を印加し、チャネル領域の移動度を向上させる。

Description

高移動度シリコンチャネルを有する縦型 M I S F ET半導体装置 技術分野
本発明は、 高移動度シリコンチャネルを有する縦型 MI S (金属一絶縁膜ーシ リコン） F E T半導体装置及びその製造方法に関するものである。
背景技術
MI SFETの高性能化はスケーリングにより実現されている。 その重要な因 子の一つであるゲート長の微細化を行った場合に顕著になる短チャネル効果の抑 制方法として、 ダブルゲート電極構造が提案されている。 これは、 C.Fiegna，et al.,"A New Scaling Methodology for the 0.1 - 0.025 腿 M0SFET,"IEEE VLSI symposium on Technology, 1992, pp. 33.に示されている通り、 ボディ部とソー ス · ドレイン領域の容量結合に比べて、 ボディ部とゲート電極の容量結合を増加 させることにより、 短チヤネル効果を抑制する技術である。 ダブルゲート構造と して、 ボディ領域に箱形シリコン膜を用いた G a t e— f i r s t F i nFE Tが提案されている。 これは、 David M. Fried, et al.， "A sub 40-皿 body thickness n - type FinFET"、 Device Research Conference, 2001, pp. 24.に示さ れている。
図 9は、 従来の F i nFET構造を説明する模式図である。 この構造は、 従来 の M I S FETとの平面レイァゥ卜の互換性が有ることが利点である。 また、 チ ャネルを流れる電流は、 シリコン基板表面と平行の方向に流れる。
一方、 スケ一リング重要な別の因子の一つである移動度を向上する方法として 、 高移動度シリコンチヤネル技術が提案されている。 例えば、 格子緩和したシリ コン ·ゲルマニウム膜上に形成した歪みシリコン膜をチャネルとして用いた平面 M0SFETの高性能化が提案されている。これは、 J. Welser, et al.， "醒 OS and PM0S Transisitor Fabricated in Strained Silicon/Relaxed Silicon-Germanium Structure", IEEE International Electron Device Meeting, 1992, pp. 1000.に 示されている。 これは、 チャネル領域となるシリコン膜に 2軸性引っ張り応力を 印加することにより、 電子が有効質量が小さい 2重縮退バレ一の電子の占有確率 を増大することで実効移動度が大きくなるためである。 しかし、 平面 MI SFE T構造に関するものである。
さらに、 シリコン基板上に形成したシリコン酸化膜上に格子緩和したシリコン •ゲルマニウム膜を形成する技術が発表されている。 これは、 T. Tezuka et al, "Novel ful ly - depleted SiGe - on - insulator pMOSFETs with high-mobility SiGe surface channels", IEEE International Electron Device Meeting, 2001, pp. 946.に示されている。し力、し、 これも平面 M I S FET構造に関するものであり、 また、 上層に歪みシリコン膜を形成する技術を含むものではない。
他にも、 高移動度シリコンチャネル技術として、 層間膜とシリコン基板の熱膨 張係数差により、 シリコン膜に引っ張り応力を印加する方法が発表されている。 これは、 K. Ota et al, "Novel Locally Strained Channel Technique for High Performance 55腿 CMOS", IEEE International Electron Device Meeting, 2002: pp. 27.に示されている。しかし、 これも平面 MI S FET構造に関するものであ る。
他にも-. 貼り合わせ技術により、 シリコン基板上のシリコン酸化膜上に、 歪み シリコン膜を形成する技術が提案されている。 これは、 T. A. Langdo, et al., "Preparation of Novel SiGe - Free Strained Si on Insulator Substrates", IEEE International SOI Conference, 2002, pp. 211.に示されている。しかし、 これも平面 M I S FET構造に関するものである。
これまでに、 格子緩和シリコン ·ゲルマニウム膜上に選択成長によりシリコン 膜を形成した構造として、 例えば特開 2002-94060に平面 M I S FET が掲載されている。 これまでに、 縦型 M I SFET構造として、 例えば特開 20 02— 57329に、 歪みシリコン膜をチャネルとして用いた縦型 M I SFET 半導体装置が掲載されている。 この構造では、 チャネルを流れる駆動電流は基板 表面の垂直方向に流れる。
しかしこれらの構造では、 従来の MI SFETとの平面レイアウト互換性が低 く、 システム LS Iに対応した高密度な集積化が困難である。 また、 平面 MI S FETでは、 ボディ部とドレイン領域の容量カップリングによる D r a i n i ndu c e d b a r r i e r 1 owe r i n gにより短チャネル効果が顕著 となり、 微細な MI SFETを形成することが困難となっている。 また、 従来の F i nFETでは、 高移動度化を実現することは困難であった。 発明の開示
本発明の目的は、 従来の MI SFETとの平面レイアウト互換性を保ったまま ダブルゲートを実現できる F i n F ET構造において、 高移動度縦型 M I S FE T構造を実現することにある。
ダブルゲ一ト構造を従来の MI SFETとの平面レイアウト互換性を保つたま ま形成するため、 F i nFET構造を用いる。 さらに高移動度シリコンチャネル を用いることにより M I S FETの高性能化を行う。
本発明の各態様は次の通りである。
1. 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチヤネ ル領域として用いる縦型 M I S型電界効果トランジス夕を備えた半導体装置にお いて、 前記箱形半導体領域とその下部に存在する埋め込み絶縁膜との熱膨張係数 差、 および前記箱形半導体領域と層間絶縁膜との熱膨張係数差の少なくとも一方 により、 前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする 半導体装置。
2. 前記箱形半導体領域が箱形シリコン膜であって、 チャネルとして用いる 側面が {110} 面であることを特徴とする上記 1記載の半導体装置。
3. 前記箱形半導体領域と層間絶縁膜との熱膨張係数差により、 前記箱型シ リコン膜に引っ張り応力が印加されていることを特徴とする上記 1または 2記載 の半導体装置。
4. 前記箱形半導体領域は前記埋め込み絶縁膜の上部に接して設けられてお り、 前記埋め込み絶縁膜との熱膨張係数差により、 前記箱形半導体領域に引っ張 り応力が印加されていることを特徴とする上記 1または 2記載の半導体装置。
5. 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチヤネ ル領域として用いる縦型 M I S型電界効果トランジスタを備えた半導体装置にお いて、 前記箱形半導体領域は、 箱型に形成された格子緩和シリコン ·ゲルマニウ ム膜とその表面に形成され、 チャネル領域として用いられる歪みシリコン膜を有 することを特徴とする半導体装置。
6 . 前記シリコン 'ゲルマニウム膜は、 前記埋め込み絶縁膜の上に接触して 設けられていることを特徴とする上記 5記載の半導体装置。
7 . 前記シリコン ·ゲルマニウム膜は、 前記半導体基板上に連続して設けら れ、 その一部が、 埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴 とする上記 5記載の半導体装置。
8 . 前記歪みシリコン膜が選択成長法により形成された上記 5〜 7のいずれ かに記載の半導体装置。
9 . ゲート絶縁膜が、 箱形半導体領域の 2側面に接して設けられ、 上層のゲ 一ト電極がこのゲート絶縁膜を介して前記箱形半導体領域の 2側面と対向し、 こ の箱形半導体領域の 2側面にチャネルが形成されることを特徴とする上記 1〜 8 のいずれかに記載の半導体装置。
1 0 . ゲート絶縁膜が、 箱形半導体領域の 2側面と前記基板と平行な上面に 接して設けられ、 上層のゲート電極がこのゲート絶縁膜を介して前記箱形半導体 領域の 3面と対向し、 この箱形半導体領域の 3面にチャネルが形成されることを 特徴とする上記 1〜 8のいずれかに記載の半導体装置。
1 1 . 前記箱形半導体領域は、 前記半導体基板上に連続して設けられ、 その 一部が、 前記埋め込み絶縁膜を突き抜けて箱型に形成されているものであって、 前記絶縁層下部の半導体部の電位を制御するボディコン夕ク 1、領域を有すること を特徴とする上記 1〜4、 および 7〜1 0のいずれかに記載の半導体装置。
1 2 . ソース領域とボディコンタクト領域を同一のコンタクトで接続するこ とを特徴とする上記 1 1記載の半導体装置。
1 3 . ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特 徴とする上記 1〜 1 2のいずれかに記載の半導体装置。 図面の簡単な説明
図 1は、 本発明による高移動度シリコンチャネルを有する縦型 M I S F E T半 導体装置の一例の平面概念図である。
図 2は、 本発明による高移動度シリコンチャネルを有する縦型 M I SFET半 導体装置の一例の平面概念図である。
図 3は、 本発明による高移動度シリコンチャネルを有する縦型 MI SFET半 導体装置の一例の平面概念図である。
図 4は、 本発明による高移動度シリコンチャネルを有する縦型 MI SFET半 導体装置の一例の平面概念図である。
図 5は、 本発明による高移動度シリコンチャネルを有する縦型 M I SFET半 導体装置の一例の平面概念図である。
図 6は、 本発明による高移動度シリコンチャネルを有する縦型 M I SFET半 導体装置の一例の平面概念図である。
図 7は、 本発明による高移動度シリコンチャネルを有する縦型 M I SFET半 導体装置の一例の平面概念図である。
図 8は、 本発明による高移動度シリコンチャネルを有する縦型 M I SFET半 導体装置の一例の平面概念図である。
図 9は、 従来法による高移動度シリコンチャネルを有する縦型 M I SFET半 導体装置の一例の平面概念図である。
符号の説明：
1 シリコン基板
2 埋め込み絶縁膜 （Box)
21 傾斜シリコン ·ゲルマニウム膜
22 格子緩和シリコン ·ゲルマニウム膜
23 絶縁層 （埋め込み絶縁膜）
3 箱形シリコン (シリコン膜）
31 ハードマスク
32 シリコンゲルマニウム F i n
33 歪みシリコン膜
ゲート絶縁膜
5 ゲート電極 6 ソース ' ドレイン領域
7 コンタク卜
8 層間絶縁膜
72 ゥエル
73 ボディコンタクト埋め込み部
74 箱形 （F i n部）
75 絶縁層 （埋め込み絶縁膜）
77 a ゲートコンタクト
77 b ソースコンタクト
77 c ドレインコンタク卜
77 d ボディコンタクト
77 e 共通のコンタクト 発明を実施するための最良の形態
本発明では、 F i n FET構造の F i nの側面をチャネルとするダブルゲー卜 構造および F i nの上面もチャネルとして使用するトリプルゲート構造の F i n FET構造を用いることにより、 従来の M I SFETとの平面レイアウト互換性 を保つたまま短チヤネル効果抑制を実現しながら、 歪みを 入した高移動度シリ コンチャネルを用いることにより、 M I S F ETの高性能化を実現できる。 尚、 本出願で、 縦型 M I S FETとはいわゆる F i n形 M I S FETのことである。 以下、 本発明の具体的形態について説明する。
<第 1の形態 >
第 1の形態について図 1を参照して詳細に説明する。 図 1に示すように、 本発 明の実施の形態では、 シリコン基板 1、 埋め込み絶縁膜 2、 シリコン膜 3からな る、 いわゆる S i 1 i c o n on I n s u l a t o r (SO I) 基板を使 用する。 ここで、 埋め込み絶縁膜の膜厚は 10 Onm程度、 シリコン膜 3の膜厚 は 100 nm程度以下の厚さである。 この SO I基板構造は例えば、 S IMOX 法や貼り合わせ法等により形成されている。
まず、 通常の熱酸化及び弗化水素水溶液によるエッチングにより、 シリコン膜 3を 50 nm程度に薄膜ィ匕する。 さらに後の箱形シリコン膜エッチングのハード マスク 31として、 通常の C h em i c a 1 Vap o r De po s i t i o n (CVD) 法により、 1 Onm厚程度以上の S i 02膜を堆積する。 さらに、 通常の露光技術と通常の異方性ドライエツチング技術により、 素子分離となる領 域とチャネルにならない領域のシリコン膜を除去し、 シリコン膜 3を箱形 (F i n形） に加工し箱型シリコン膜 3形成する。 ここで、 ドライエッチングされる領 域が素子分離となる。 ここで 「箱型」 は、 少なくとも MI SFETが形成された ときのチャネルとなる部分が概ね直方体状になるような形状である （以下の形態 においても同じ。 ） 。 この箱形の幅は、 完全空乏化型 SO I _M I S FETとし て動作させるためには、 ゲート電極長 （Lg) 程度以下とすることが好ましい。 この時点での断面図を図 1 (a) に示す。
次に、 箱形シリコン膜の平坦化を行うため、 水素中ァニールを用いる。 例えば 、 水素中で 900°Cの熱処理を行う。 次に、 箱形シリコン膜上にゲート絶縁膜 4 を形成する。 例えば、 窒化酸素ガス (NO) と酸素の混合ガスを用いて 950°C の熱酸化法により 1. 0 nm程度の厚さで形成する。 次にゲート電極 5として、 多結晶シリコン膜を通常の 62 Ot:程度の CVD法により、 75 nm程度の厚さ で堆積する。 さらに、 通常の Ch emi c a l -Me c h an i c a l Po l i s h i n g (CMP) を行い、 多結晶シリコン膜表面の平坦化を行う。 次に 通常の露光技術とエッチング技術によりゲー卜電極を形成する。 この時点での断 面図を図 1 (b) に示す。
次に、 斜めイオン注入により、 ハロー （h a l o) 領域の不純物を導入する。 例えば、 nMOSFETには BF2イオンを、 pMOS FETには h a 1 oとして 砒素イオンを、 ゥェ八の法線方向より 45度程度傾け、 ゲート電極の長手方向か ら 30度の角度より注入する。
次に、 斜めイオン注入により、 ソース · ドレインェクステンション (SDE) 領域の不純物を導入する。 例えば、 nMOS FETには砒素イオンを、 pMOS FETにはボロンイオンを、 ウェハの法線方向より 45度程度傾け、 ゲート電極 の長手方向から 0度の角度より注入する。
次に、 通常の CVD法により酸化シリコン膜を 10 nmの厚さで、 その後に通 常の C VD法により窒化シリコン膜を 4 0 nmの厚さで堆積する。 さらに通常の 異方性ドライエッチングを行うことにより、 ゲ一ト電極側壁を形成する。 さらに ソース · ドレイン領域上のコンタクト開口予定部のハ一ドマスクを除去するため 、 通常の異方性ドライエッチングを行う。
次にソース · ドレイン領域への不純物導入をイオン注入法により行う。 例えば 、 n MO S F E Tには砒素イオンを、 p MO S F E Tにはボロンイオンを、 ゥェ ハの法線方向より注入する。
その後、 不純物活性化の熱処理を行う。 例えば、 昇温 3 0 0度/秒、 降温 1 0 0度 Z秒において、 1 0 5 0 °C、 0 s e cのスパイクァニールを行う。 次に、 せ り上げソース · ドレイン領域およびせり上げシリサイド膜形成のために、 シリコ ン選択成長により、 せり上げシリコン膜を 3 0 n m程度の厚さで形成する。 例え ば、 UHV—C V D装置により、 S i 2H 6ガスを用い、 6 0 0 °Cで成長する。 そ の後、 通常の工程により、 ゲート電極とソース · ドレイン領域上のみにシリサイ ド膜の形成を行う。 例えば、 通常のスパッ夕法で 1 0 n m程度の膜厚のニッケル 膜を形成し、 5 5 0 °C、 3 0 s e cの熱処理を行い、 その後、 通常のゥエツトェ ツチングにより、 余剰のニッケル膜を除去する。
次に通常の C V D法等を用いて、 層間膜 8を形成する。 ここでこの層間膜は、 シリコンに比べて熱膨張係数の小さい膜を用い、 後の熱処理後の冷却により、 シ リコン基板に引っ張り歪みが印加されることが特徴である。 この時、 引っ張り歪 みは箱形厚さ方向に垂直な面に直交する 2軸応力であることも特徴である。 また 、 同じ膜厚の層間膜を用いた場合、 通常のシリコン基板よりも箱形シリコン膜の 方が大きな歪みを印加できる。 ここで使用できる層間膜としては、 酸化シリコン 膜、 窒化シリコン膜、 窒素ド一プ酸化シリコン膜、 フッ素ド一プ酸化シリコン膜 、 炭素ドープ酸化シリコン膜、 アルミナ膜等を挙げることができる。
さらに配線を形成して M I S F E Tが完成する。 この時点での断面図を図 1 ( c ) に示す。
このように形成された M I S F E Tでは、 ダブルゲート構造により、 短チヤネ ル効果が抑制できるため、 動作ゲート長を小さくすることができるとともに基板 濃度を低減できるため、 動作領域が低電界領域になり、 さらに移動度を向上する ことができる。 シリコンよりも熱膨張係数が小さい層間膜を用いること より、 箱形シリコン膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事がで きる。 これにより、 歪みシリコン膜中にチャネルが形成されるため、 シリコン基 板に形成されるチャネルに比べて移動度が向上する。
<第 2の形態 >
次に、 第 2の形態について図 2を参照して詳細に説明する。 本形態において第 1の形態と異なる点は、 箱型シリコン膜 （F i n) の側面に { 100} 面がでる ように形成した点である。 図 2に示すように、 第 1の形態と同様のシリコン基板 1、 埋め込み絶縁膜 2、 シリコン膜 3からなる SO I基板を用意するが、 面方位 がわかるように、 {100} 面でく 110>方向にノッチがある通常のシリコン 基板を使用する。
第 1の形態と同様にシリコン膜 3を箱形 （F i n形） に加工するが、 このとき 箱形の長手方向が <110>と等価な方向でになるようにし、 箱形の側面に {1 10 } が露出するようにエッチング加工する。 このため本発明の箱形構造では、 p M I S F E Tの移動度が向上する {110} 面をチャネルとする縦型 M I S F ETを実現できる。 この時点での断面図を図 2 (a) に示す。
その後第 1の形態と同様に、 ゲート絶縁膜 4、 ゲート電極 5を形成する。 この 時点での断面図を図 2 (b) に示す。
引き続き、 第 1の形態と同様の工程を経て MI SFETを完成する。 この時点 での断面図を図 2 (c) に示す。
このように形成した M I S FETでは、 ダブルゲート構造により、 短チャネル 効果が抑制できるため、 動作ゲート長を小さくすることができるとともに基板濃 度を低減できるため、 動作領域が低電界領域になり、 さらに移動度を向上するこ とができる。 加えて、 { 110} 面を用いることにより、 {100} 面シリコン 基板に形成されるチャネルに比べて移動度が向上する。
<第 3の形態 >
次に、 第 3の形態について図 3を参照して詳細に説明する。 図 3に示すように 、 シリコン基板 1、 埋め込み絶縁膜 2、 歪みシリコン膜 33からなる、 いわゆる S t r a i ne d-S i 1 i c on on I n s u l a t o r (SSO I) 基板を使用する。 ここで、 埋め込み絶縁膜の膜厚は 100 nm程度、 歪みシリコ ン膜 33の膜厚は 100 nm程度以下の厚さである。 この S SO I基板構造は例 えば、 S IMOX法や貼り合わせ法等により形成されている。 この SSO I構造 では、 埋め込み絶縁膜との熱膨張差によってシリコン膜に引張り歪みを加えるこ とができるものである。 埋め込み絶縁膜としては、 例えば酸化シリコン膜、 窒化 シリコン膜、 窒素ド一プ酸化シリコン膜、 フッ素ドープ酸化シリコン膜、 炭素ド ープ酸化シリコン膜、 アルミナ膜等を挙げることができる。
まず、 第 1の形態と全く同じようにして SSO I基板を加工し、 断面図で図 3 (a) に示す構造まで形成する。
その後も第 1の形態と同様にして、 断面図で図 3 (b) を経て、 さらに図 3 ( c) に示す M I S FETを形成する。 ここで、 せり上げシリコン膜を 30 nmに 成膜するときの成長温度が 600°Cで、 低くなつているので、 箱形歪みシリコン 膜の応力緩和を抑制することができる。
このように形成した MI S FETでは、 ダブルゲート構造により、 短チャネル 効果が抑制できるため、 動作ゲ一卜長を小さくすることができるとともに基板濃 度を低減できるため、 動作領域が低電界領域になり、 さらに移動度を向上するこ とができる。 箱形歪みシリコン膜の厚さ方向に垂直な方向に引っ張り歪みを加え る事ができる。 これにより、 歪みシリコン膜中にチャネルが形成されるため、 シ リコン基板に形成されるチャネルに比べて移動度が向上する。
<第 4の形態 >
次に、 第 4の形態について図 4を参照して詳細に説明する。 この形態では、 シ リコン基板 1、 埋め込み絶縁膜 2、 シリコン ·ゲルマニウム膜 32からなる、 い わゆる S i l i c on Ge rman i um on I n s u l a t o r (S GO I) 基板を使用する。 ここで、 埋め込み絶縁膜の膜厚は 100 nm程度、 シ リコン ·ゲルマニウム膜 32の膜厚は 100 nm程度以下の厚さである。 また、 シリコン ·ゲルマニウム膜のゲルマニウム濃度は、 5%程度以上である。 この S GO I基板構造は例えば、 S IMOX法や貼り合わせ法等により形成されている まず、 通常の熱酸化及びアンモニア過酸化水素水溶液によるエッチングにより 、 シリコン 'ゲルマニウム膜 32を 50 nm程度に薄膜化する。 さらに後の箱形 シリコン 'ゲルマニウム膜エッチングのハードマスク 31として、 通常の Ch e m i c a l Vap o r De p o s i t i on (CVD) 法により、 10 η m厚程度以上の S i 02膜を堆積する。 さらに、 通常の露光技術と通常の異方性ド ライエッチング技術により、 素子分離となる領域とチャネルにならない領域のシ リコン 'ゲルマニウム膜を除去し、 シリコン 'ゲルマニウム膜を箱形に形成して 箱形シリコン ·ゲルマニウム膜 32する。 ここで、 ドライエッチングされる領域 が素子分離となる。 また、 箱形の幅は、 完全空乏化型 SO I—MI SFETとし て動作させるため、 ゲート電極長 （Lg) 程度以下とする必要がある。 この時点 での断面図を図 4 (a) に示す。
次に、 箱形シリコン ·ゲルマニウム膜の平坦化を行うため、 水素中ァニールを 用いる。 例えば、 水素中で 900°Cの熱処理を行う。 次に、 シリコン選択成長に より、 歪みシリコン膜 33を 10 nm程度の厚さで形成する。 例えば、 UHV— CVD装置により、 S i 2H6ガスを用い、 60 で成長する。 成長温度を低く することにより、 箱形シリコン ·ゲルマニウム膜から歪みシリコン膜へのゲルマ 二ゥム拡散を抑制する事ができる。 この時、 格子緩和したシリコン 'ゲルマニウ ム膜 32にシリコン膜を形成するため、 箱形シリコン ·ゲルマニウム膜の厚さ方 向に垂直なすべての方向に引っ張り歪みを加える事ができる。
その後、 歪みシリコン膜上にゲート絶縁膜 4を形成する。 例えば、 窒化酸素ガ ス (NO) と酸素の混合ガスを用いて 950°Cの熱酸化法により 1. 0 nm程度 の厚さで形成する。 次にゲート電極として、 多結晶シリコン膜 5を通常の 620 °C程度の CVD法により、 75 nm程度の厚さで堆積する。 さらに、 通常の Ch emi c a l— Me c h an i c a l Po l i s h i n g (CMP) を行レ 、 多結晶シリコン莫表面の平坦ィヒを行う。 次に通常の露光技術とエッチング技術 によりゲート電極を形成する。 この時点での断面図を図 4 (b) に示す。
次に、 斜めイオン注入により、 ハロ一 （h a l o) 領域の不純物を導入する。 例えば、 nM〇S FETには BF2イオンを、 p MO S F E Tには h a 1 oとして 砒素イオンを、 ウェハの法線方向より 45度程度傾け、 ゲート電極の長手方向か ら 30度の角度より注入する。 次に、 斜めイオン注入により、 ソース · ドレイン エクステンション （SDE) 領域の不純物を導入する。 例えば、 nMOSFET には砒素イオンを、 pMOS FETにはボロンイオンを、 ウェハの法線方向より 45度程度傾け、 ゲート電極の長手方向から 0度の角度より注入する。 次に、 通 常の CVD法により酸化シリコン膜を 1 O nmの厚さで、 その後に通常の CVD 法により窒化シリコン膜を 4 Onmの厚さで堆積する。 さらに通常の異方性ドラ ィエッチングを行うことにより、 ゲ一ト電極側壁を形成する。 さらにソース ' ド レイン領域上のコンタクト開口予定部のハードマスクを除去するため、 通常の異 方性ドライエッチングを行う。
次にソース · ドレイン領域への不純物導入をイオン注入法により行う。 例えば 、 nMOS FETには砒素イオンを、 p MO S F E Tにはボロンイオンを、 ゥェ ハの法線方向より注入する。 その後、 不純物活性化の熱処理を行う。 例えば、 昇 温 300度 Z秒、 降温 100度/秒において、 1050°C、 0 s e cのスパイク ァニールを行う。 次に、 シリコン選択成長により、 せり上げシリコン膜を 30 n m程度の厚さで形成する。 例えば、 UHV— CVD装置により、 S i 2H6ガスを 用い、 600°Cで成長する。 ここで、 成長温度を低くすることにより、 箱形シリ コン ·ゲルマニウム膜から歪みシリコン膜へのゲルマニウム拡散を抑制する事が でさ、 さらに歪みシリコン膜の応力緩和を抑制することができる。
その後、 通常の工程により、 ゲート電極とソース · ドレイン領域上のみにシリ サイド膜の形成を行う。 例えば、 通常のスパッ夕法で 10 nm程度の膜厚のニッ ケル膜を形成し、 550°C、 30 s e cの熱処理を行い、 その後、 通常のゥエツ 1、エッチングにより、 余剰の二ッケル膜を除去する。 次に通常の成膜方法により 層間絶縁膜を堆積し、 さらに配線を形成して MI SFETが完成する。 この時点 での断面図を図 4 (c) に示す。
このように形成した M I S FETでは、 ダブルゲート構造により、 短チャネル 効果が抑制できるため、 動作ゲート長を小さくすることができるとともに基板濃 度を低減できるため、 動作領域が低電界領域になり、 さらに移動度を向上するこ とができる。 格子緩和したシリコン ·ゲルマニウム膜にシリコン膜を形成するた め、 箱形シリコン 'ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り 歪みを加える事ができる。 これにより、 歪みシリコン膜中にチャネルが形成され るため、 シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第 5の形態 >
次に、 第 5の形態について図 5を参照して詳細に説明する。 図 5に示すように この形態では、 シリコン基板 1、 傾斜シリコン ·ゲルマニウム膜 21、 格子緩和 シリコン 'ゲルマニウム膜 22からなる基板を主体としている。 ここで、 傾斜シ リコン ·ゲルマニウム膜 21の膜厚は 1 /im、 格子緩和シリコン ·ゲルマニウム 膜は 2 /zmの厚さである。 また、 格子緩和シリコン ·ゲルマニウム膜のゲルマ二 ゥム濃度は、 5%程度以上である。
まず、 後の箱形シリコン 'ゲルマニウム膜エッチングのハードマスク 31とし て、 通常の C h emi c a l Vapo r De p o s i t i on (C VD) 法により、 10 nm厚程度以上の S i 02膜を堆積する。 さらに、 通常の露光技術 と通常の異方性ドライエツチング技術により、 素子分離となる領域とチャネルに ならない領域のシリコン ·ゲルマニウム膜をエッチングし、 溝を形成する。 この 工程により、 シリコン ·ゲルマニウム膜を箱形に形成する。 また、 箱形の幅は、 完全空乏化型 SO I -M I S FETとして動作させるため、 ゲート電極長 (L g ) 程度以下とする必要がある。 この時点での断面図を図 5 (a) に示す。
次に、 素子分離膜として通常の CVD法により、 酸化シリコン膜を箱形シリコ ン ·ゲルマニウム膜厚さより厚く形成し、 さらに、 通常の CMPプロセスと異方 性エッチング技術により、 酸化シリコン膜を薄膜化して絶縁層 23とし、 箱形シ リコン ·ゲルマニウム膜の F i n部分を露出させる。 尚、 この絶緣層は、 素子と して機能する F i n部分の下部にあることから、 本出願では、 この絶縁層も埋め 込み絶縁膜といい、 この形態は、 半導体領域が埋め込み絶縁膜を突き抜けて突出 して箱形 (F i n形) を形成している形態である。
次に、 箱形シリコン ·ゲルマニウム膜の平坦化を行うため、 水素中ァニールを 用いる。 例えば、 水素中で 900 の熱処理を行う。
次に、 選択シリコン成長により、 歪みシリコン膜 33を 1 Onm程度の厚さで 形成する。 例えば、 UHV— CVD装置により、 S i 2H6ガスを用い、 600°C で成長する。 成長温度を低くすることにより、 箱形シリコン ·ゲルマニウム膜か ら歪みシリコン膜へのゲルマニウム拡散を抑制する事ができる。 この時、 格子緩 和したシリコン 'ゲルマニウム膜にシリコン膜を形成するため、 箱形シリコン · ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り歪みを加える事がで きる。 その後、 歪みシリコン膜上にゲート絶縁膜 4を形成する。 例えば、 窒化酸 素ガス （NO) と酸素の混合ガスを用いて 950°Cの熱酸化法により 1. Onm 程度の厚さで形成する。 この時点での断面図を図 5 (b) に示す。
その後は、 第 4の形態と全く同様にして、 図 5 (c) に示す MI SFETを完成 した。
このように形成した MI SFETでは、 ダブルゲート構造により、 短チャネル 効果が抑制できるため、 動作ゲート長を小さくすることができるとともに基板濃 度を低減できるため、 動作領域が低電界領域になり、 さらに移動度を向上するこ とができる。 格子緩和したシリコン 'ゲルマニウム膜にシリコン膜を形成するた め、 箱形シリコン ·ゲルマニウム膜の厚さ方向に垂直なすべての方向に引っ張り 歪みを加える事ができる。 これにより、 歪みシリコン膜中にチャネルが形成され るため、 シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第 6の形態 >
次に、 第 6の形態について図 6を参照して詳細に説明する。 第 1の形態は箱形 シリコン膜の側面をチャネル領域とするダブルゲート形であったが、 この形態で は、 箱形シリコン膜の上面もチャネルと機能させる構造である。
図 6に示すようにこの実施の形態では、 シリコン基板 1、 埋め込み絶縁膜 2、 シリコン膜 3からなる、 いわゆる S i 1 i c o n on I n s u l a t o r (S〇 I) 基板を使用する。 ここで、 埋め込み絶縁膜の膜厚は 100 nm程度、 シリコン膜 3の膜厚は 100 nm程度以下の厚さである。 この SO I基板構造は 例えば、 S I M O X法や貼り合わせ法等により形成されている。
まず、 通常の熱酸化及び弗化水素水溶液によるエッチングにより、 シリコン膜 3を 5 Onm程度に薄膜化する。 さらに、 通常の露光技術と通常の異方性ドライ エッチング技術により、 素子分離となる領域とチャネルにならない領域のシリコ ン膜を除去し、 シリコン膜を箱形に形成して箱形シリコン膜 3とする。 ここで、 ドライエッチングされる領域が素子分離となる。 また、 箱形の幅は、 完全空乏化 型 SO I—Ml SFETとして動作させるため、 ゲート電極長 （Lg) 程度以下 とする必要がある。 この形態では、 図 6 (a) に示すように、 ハードマスクをェ ツチングマスクとして使用した場合でも、 それを除去し、 箱形シリコン膜 3の上 面を露出させる。
次に、 第 1の形態と同様に、 箱形シリコン膜の平坦化を行い次に、 箱形シリコ ン膜 33上にゲート絶縁膜 4を形成し、 さらにゲート電極 5を形成する。 この時 点での断面図を図 6 (b) に示す。
その後は、 第 1の形態において、 ハロー （h a l o) 領域の不純物を導入する 際に、 ウェハの法線方向より 30度程度傾け、 ゲート電極の長手方向から 90度 の角度より注入し、 ソース ' ドレインエクステンション （SDE) 領域の不純物 を導入する際にウェハの法線方向より 30度程度傾け、 ゲート電極の長手方向か ら 90度の角度より注入する以外は第 1の形態と同様にして、 MI SFETを完 成する。 この時点での断面図を図 6 (c) に示す。
このように形成した M I S FETでは、 箱形シリコンの三面にゲ一トを形成す る構造により、 短チャネル効果が抑制できるため、 動作ゲート長を小さくするこ とができるとともに基板濃度を低減できるため、 動作領域が低電界領域になり、 さらに移動度を向上することができる。 シリコンよりも熱膨張係数が小さい層間 膜を用いることにより、 チャネルが発生する三面すべてで引っ張り応力を発生さ せることができる。 また、 同じ膜厚の層間膜を用いた場合、 通常のシリコン基板 よりも三面にゲートを形成する構造の方が大きな歪みを印加できる。 これにより 、 シリコン基板に形成されるチャネルに比べて移動度が向上する。
<第 7の形態 >
次に、 第 7の形態について図 7を参照して詳細に説明する。
まず、 通常のイオン注入法により、 シリコン基板 1中に、 ゥエル 72及びポデ ィコンタクト埋め込み部 73のイオン注入を行う。 さらに、 通常の露光技術と通 常の異方性ドライエッチング技術により、 素子分離となる領域とチャネルになら ない領域のシリコン膜を除去し、 シリコン膜を箱形部 （F i n部） 74を形成す る。 ここで、 ドライエッチングされる領域が素子分離となる。 また、 箱形の幅は 、 完全空乏化型 SO I— M I S FETとして動作させるため、 ゲ一ト電極長 （L g) 程度以下とする必要がある。 次に素子分離膜として、 通常のプラズマ CVD 法により、 絶縁膜、 例えば S i 02膜を形成する。 次に、 CMPにより絶縁膜を平 坦化した後、 ドライエッチング技術により薄膜化して絶縁層 75とすると共に、 箱形シリコンの F i n部分を露出させる。 尚、 この絶縁層は、 素子として機能す る F i n部分の下部にあることから、 本出願では、 この絶縁層も埋め込み絶縁膜 といい、 この形態は、 半導体領域が埋め込み絶縁膜を突き抜けて突出して箱形 （ F i n形） を形成している形態である。
次に、 第 1の形態と同様に箱形シリコン膜側壁の平坦ィ匕を行うため、 水素中ァ ニールを行い、 ゲート絶縁膜 4を形成し、 ゲート電極を形成し、 次に、 斜めィォ ン注入により、 ハロー （h a l o) 領域の不純物を導入する。 例えば、 nMOS FETには BF2イオンを、 pMOSFETには h a 1 oとして砒素イオンを、 ゥ ェハの法線方向より 30度程度傾け、 ゲート電極の長手方向から 90度の角度よ り注入する。
次に、 斜めイオン注入により、 ソース · ドレインェクステンション (SDE) 領域の不純物を導入する。 例えば、 nMOS FETには砒素イオンを、 MOS FETにはボロンイオンを、 ウェハの法線方向より 30度程度傾け、 ゲート電極 の長手方向から 90度の角度より注入する。 次に、 通常の CVD法により酸化シ リコン膜を 1 Onmの厚さで、 その後に通常の CVD法により窒化シリコン膜を 40 nmの厚さで堆積する。 さらに通常の異方性ドライエッチングを行うことに より、 ゲート電極側壁を形成する。
次にソース · ドレイン領域への不純物導入をイオン注入法により行う。 例えば 、 nMOS FETには砒素イオンを、 p MO S F E Tにはボロンイオンを、 ゥェ 八の法線方向より注入する。 その後、 不純物活性化の熱処理を行う。 例えば、 昇 温 300度/秒、 降温 100度/秒において、 1050°C、 0 s e cのスパイク ァニールを行う。 次に、 シリコン選択成長により、 せり上げシリコン膜を 30 n m程度の厚さで形成する。 例えば、 UHV— CVD装置により、 S i 2H6ガスを 用い、 600°Cで成長する。
その後、 通常の工程により、 ゲート電極とソース · ドレイン領域上のみにシリ サイド膜の形成を行う。 例えば、 通常のスパッ夕法で 10 nm程度の膜厚のニッ ケル膜を形成し、 550°C、 30 s e cの熱処理を行い、 その後、 通常のゥエツ トエッチングにより、 余剰のニッケル膜を除去する。 次に通常の C VD法等を用 いて、 層間膜 8を形成する。 ここでこの層間膜は、 シリコンに比べて熱膨張係数 の小さい膜を用い、 後の熱処理後の冷却により、 シリコン基板に引っ張り歪みが 印加されることが特徴である。 層間膜として使用できるものは第 1の形態で述べ た。 この時、 引っ張り歪みは、 箱形厚さ方向に垂直な面において、 直交する 2軸 応力であることも特徴である。 さらに、 引っ張り歪みは、 シリコン膜 3の厚さ方 向に垂直な面においても、 直交する 2軸応力であることも特徴である。 このよう に、 層間膜からの引っ張り歪みにより、 チャネルが発生する≡面すべてで引っ張 り応力を発生させることができる。 また、 同じ膜厚の層間膜を用いた場合、 通常 のシリコン基板よりも箱形シリコン膜の方が大きな歪みを印加できる。
その後、 ゲートコンタクト 7 7 a、 ソースコンタクト 7 7 b、 ドレインコン夕 ク卜 7 7 c、 ボディコンタクト 7 7 dをそれぞれ形成し、 さらに配線を形成して M I S F E Tが完成する。 この時点での断面図を図 7に示す。
このように形成した M I S F E Tでは、 ボディコンタクト構造を用いることに より、 S O I _MO S F E Tにおいてしきい値変動を発生させ、 回路動作が不安 定となる、 基板浮遊効果の抑制が可能となる。 三面にゲートを形成する構造によ り、 短チャネル効果が抑制できるため、 動作ゲート長を小さくすることができる とともに基板濃度を低減できるため、 動作領域が低電界領域になり、 さらに移動 度を向上することができる。 シリコンよりも熱膨張係数が小さい層間膜を用いる ことにより、 チャネルが発生する三面すべてで引っ張り応力を発生させることが できる。 また、 同じ膜厚の層間膜を用いた場合、 通常のシリコン基板よりも三面 にゲートを形成する構造の方が大きな歪みを印加できる。 これにより、 シリコン 基板に形成されるチャネルに比べて移動度が向上する。
<第 8の形態 >
次に、 第 8の形態について図 8を参照して詳細に説明する。 この形態では、 第 7の形態において、 ソース領域とボディコンタクト領域に対して共通のコンタク ト 7 7 eを形成した構造である。
このように形成した M I S F E Tでは、 ソース領域とボディコンタクト領域を 接続したボディコンタクト構造を用いることにより、 S O I—MO S F E Tにお いてしきい値変動を発生させ、 回路動作が不安定となる、 基板浮遊効果の抑制が 可能となる。 また、 通常のボディコンタクト構造に比べて、 ソース領域とドレイ ン領域の対称性はなくなるものの、 レイァゥト面積が小さくなることが特徴であ る。 また、 三面にゲートを形成する構造により、 短チャネル効果が抑制できるた め、 動作ゲート長を小さくすることができるとともに基板濃度を低減できるため 、 動作領域が低電界領域になり、 さらに移動度を向上することができる。 シリコ ンょりも熱膨張係数が小さい層間膜を用いることにより、 チャネルが発生する三 面すべてで引っ張り応力を発生させることができる。 また、 同じ膜厚の層間膜を 用いた場合、 通常のシリコン基板よりも三面にゲートを形成する構造の方が大き な歪みを印加できる。 これにより、 シリコン基板に形成されるチャネルに比べて 移動度が向上する。 産業上の利用可能性
本発明によれば、 歪みシリコン膜中にチヤネルが形成されるため、 シリコン基 板に形成されるチャネルに比べて移動度が向上する。 また、 ダブルゲート構造に より、 短チヤネル効果が抑制できるため、 動作ゲ一ト長を小さくすることができ るとともに基板濃度を低減できるため、 動作領域が低電界領域になり、 さらに移 動度を向上することができる。

Claims

請求の範囲
1 . 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチヤネ ル領域として用いる縦型 M I S型電界効果トランジスタを備えた半導体装置にお いて、
前記箱形半導体領域とその下部に存在する埋め込み絶縁膜との熱膨張係数差、 および前記箱形半導体領域と層間絶縁膜との熱膨張係数差の少なくとも一方によ り、 前記箱形半導体領域に引っ張り応力が印加されていることを特徴とする半導 体装置。
2 . 前記箱形半導体領域が箱形シリコン膜であって、 チャネルとして用いる 側面が { 1 1 0 } 面であることを特徴とする請求項 1記載の半導体装置。
3 . 前記箱形半導体領域と層間絶縁膜との熱膨張係数差により、 前記箱型シ リコン膜に引っ張り応力が印加されていることを特徴とする請求項 1または 2記 載の半導体装置。
4. 前記箱形半導体領域は前記埋め込み絶縁膜の上部に接して設けられてお り、 前記埋め込み絶縁膜との熱膨張係数差により、 前記箱形半導体領域に引っ張 り応力が印加されていることを特徴とする請求項 1または 2記載の半導体装置。
5 . 半導体基板平面より突出した箱形半導体領域の少なくとも側面をチヤネ ル領域として用いる縦型 M I S型電界効果トランジスタを備えた半導体装置にお いて、
前記箱形半導体領域は、 箱型に形成された格子緩和シリコン ·ゲルマニウム膜 とその表面に形成され、 チャネル領域として用いられる歪みシリコン膜を有する ことを特徴とする半導体装置。
6 . 前記シリコン ·ゲルマニウム膜は、 前記埋め込み絶縁膜の上に接触して 設けられていることを特徴とする請求項 5記載の半導体装置。
7 . 前記シリコン ·ゲルマニウム膜は、 前記半導体基板上に連続して設けら れ、 その一部が、 埋め込み絶縁膜を突き抜けて箱型に形成されていることを特徴 とする請求項 5記載の半導体装置。
8 . 前記歪みシリコン膜が選択成長法により形成された請求項 5〜 7のいず れかに記載の半導体装置。
9 . ゲート絶縁膜が、 箱形半導体領域の 2側面に接して設けられ、 上層のゲ 一ト電極がこのゲート絶縁膜を介して前記箱形半導体領域の 2側面と対向し、 こ の箱形半導体領域の 2側面にチャネルが形成されることを特徴とする請求項 1〜 8のいずれかに記載の半導体装置。
1 0 . ゲート絶縁膜が、 箱形半導体領域の 2側面と前記基板と平行な上面に 接して設けられ、 上層のゲート電極がこのゲ一ト絶縁膜を介して前記箱形半導体 領域の 3面と対向し、 この箱形半導体領域の 3面にチャネルが形成されることを 特徴とする請求項 1〜 8のいずれかに記載の半導体装置。
1 1 . 前記箱形半導体領域は、 前記半導体基板上に連続して設けられ、 その 一部が、 前記埋め込み絶縁膜を突き抜けて箱型に形成されているものであって、 前記絶縁層下部の半導体部の電位を制御するボディコンタクト領域を有すること を特徴とする請求項 1〜4、 および？〜 1 0のいずれかに記載の半導体装置。
1 2 . ソース領域とボディコンタクト領域を同一のコンタク卜で接続するこ とを特徴とする請求項 1 1記載の半導体装置。
1 3 . ゲート長手方向に直交する箱形の厚さがゲート長以下であることを特 徴とする請求項 1〜 1 2のいずれかに記載の半導体装置。
PCT/JP2004/005145 2003-04-09 2004-04-09 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置 WO2004090992A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005505331A JP4632046B2 (ja) 2003-04-09 2004-04-09 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003-105109 2003-04-09
JP2003105109 2003-04-09

Publications (1)

Publication Number Publication Date
WO2004090992A1 true WO2004090992A1 (ja) 2004-10-21

Family

ID=33156870

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/005145 WO2004090992A1 (ja) 2003-04-09 2004-04-09 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置

Country Status (2)

Country Link
JP (1) JP4632046B2 (ja)
WO (1) WO2004090992A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310772A (ja) * 2005-03-28 2006-11-09 Toshiba Corp Ｆｉｎ型チャネルトランジスタおよびその製造方法
JP2007067086A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置
JP2007129235A (ja) * 2005-11-03 2007-05-24 Internatl Business Mach Corp <Ibm> 半導体構造およびｆｉｎＦＥＴデバイスの製作方法（ＦＩＮＦＥＴの性能向上のためのゲート電極の応力制御）
JP2007158329A (ja) * 2005-11-30 2007-06-21 Internatl Business Mach Corp <Ibm> 多層に応力が加えられたゲート電極を有するｆｉｎＦＥＴ構造体
JP2010098206A (ja) * 2008-10-20 2010-04-30 Takehide Shirato 半導体装置及びその製造方法
US8102004B2 (en) 2007-10-22 2012-01-24 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
JP2015153978A (ja) * 2014-02-18 2015-08-24 キヤノン株式会社 貫通配線の作製方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03288471A (ja) * 1990-04-04 1991-12-18 Fujitsu Ltd 半導体装置およびその製造方法
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JPH09321307A (ja) * 1996-05-29 1997-12-12 Toshiba Corp 半導体装置
JPH10209453A (ja) * 1997-01-17 1998-08-07 Toshiba Corp 半導体装置およびその製造方法
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
JP2002198538A (ja) * 2000-10-18 2002-07-12 Internatl Business Mach Corp <Ibm> 半導体側壁フィンを製造する方法
JP2002280562A (ja) * 2001-03-19 2002-09-27 Seiko Epson Corp Ｓｏｉ構造のｍｏｓ電界効果トランジスタおよびその製造方法ならびに電子機器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
JP3605086B2 (ja) * 2002-03-29 2004-12-22 株式会社東芝 電界効果トランジスタ
US8222680B2 (en) * 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03288471A (ja) * 1990-04-04 1991-12-18 Fujitsu Ltd 半導体装置およびその製造方法
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JPH09321307A (ja) * 1996-05-29 1997-12-12 Toshiba Corp 半導体装置
JPH10209453A (ja) * 1997-01-17 1998-08-07 Toshiba Corp 半導体装置およびその製造方法
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
JP2002198538A (ja) * 2000-10-18 2002-07-12 Internatl Business Mach Corp <Ibm> 半導体側壁フィンを製造する方法
JP2002280562A (ja) * 2001-03-19 2002-09-27 Seiko Epson Corp Ｓｏｉ構造のｍｏｓ電界効果トランジスタおよびその製造方法ならびに電子機器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
OTA K. ET AL: "Novel locally strained channel technique for high performance 55nm CMOS", INTERNATIONAL ELECTRON DEVICES MEETING 2002, vol. 12, 2002, pages 27 - 30, XP010625982 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310772A (ja) * 2005-03-28 2006-11-09 Toshiba Corp Ｆｉｎ型チャネルトランジスタおよびその製造方法
JP2007067086A (ja) * 2005-08-30 2007-03-15 Toshiba Corp 半導体装置
JP4703324B2 (ja) * 2005-08-30 2011-06-15 株式会社東芝 半導体装置
US8045379B2 (en) 2005-08-30 2011-10-25 Kabushiki Kaisha Toshiba Semiconductor device that is advantageous in operational environment at high temperatures
JP2007129235A (ja) * 2005-11-03 2007-05-24 Internatl Business Mach Corp <Ibm> 半導体構造およびｆｉｎＦＥＴデバイスの製作方法（ＦＩＮＦＥＴの性能向上のためのゲート電極の応力制御）
JP2007158329A (ja) * 2005-11-30 2007-06-21 Internatl Business Mach Corp <Ibm> 多層に応力が加えられたゲート電極を有するｆｉｎＦＥＴ構造体
US8102004B2 (en) 2007-10-22 2012-01-24 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2010098206A (ja) * 2008-10-20 2010-04-30 Takehide Shirato 半導体装置及びその製造方法
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
TWI487107B (zh) * 2009-07-31 2015-06-01 Taiwan Semiconductor Mfg Co Ltd 用於半導體電晶體之垂直鰭狀結構及其製造方法
JP2015153978A (ja) * 2014-02-18 2015-08-24 キヤノン株式会社 貫通配線の作製方法

Also Published As

Publication number Publication date
JP4632046B2 (ja) 2011-02-16
JPWO2004090992A1 (ja) 2006-07-06

Similar Documents

Publication Publication Date Title
JP4301506B2 (ja) 低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス
US7052964B2 (en) Strained channel transistor and methods of manufacture
US8536650B2 (en) Strained ultra-thin SOI transistor formed by replacement gate
JP5367264B2 (ja) 高移動度プレーナおよび複数ゲートのｍｏｓｆｅｔのためのハイブリッド基板、基板構造およびその基板を形成する方法
KR100598371B1 (ko) 전자칩 및 디바이스 제조 방법
US8158474B2 (en) Semiconductor device with localized stressor
JP4947902B2 (ja) 高密度二重平面デバイス
US7569442B2 (en) High speed lateral heterojunction MISFETS realized by 2-dimensional bandgap engineering and methods thereof
US10734504B2 (en) Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
TWI409949B (zh) 具有具拉伸應變且沿著具增加之電荷載子移動率之晶向定向之通道的電晶體
EP1178532A2 (en) NMOS and PMOS with strained channel layer
US20070254412A1 (en) High performance 3d fet structures, and methods for forming the same using preferential crystallographic etching
US20160163603A1 (en) Pfet gate stack materials having improved threshold voltage, mobility and nbti performance
US8222100B2 (en) CMOS circuit with low-k spacer and stress liner
WO2005122272A1 (ja) 歪みシリコンチャネル層を有するｍｉｓ型電界効果トランジスタ
KR20110082028A (ko) 채널 영역에 대해 감소된 오프셋을 갖는 매립된 ｓｉ/ｇｅ 물질을 구비한 트랜지스터
US7923346B2 (en) Field effect transistor structure with an insulating layer at the junction
US20070158743A1 (en) Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
TWI671806B (zh) 電晶體裝置及其成型方法
US20080261355A1 (en) Method of making a semiconductor device with a stressor
WO2004090992A1 (ja) 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置
US20100006907A1 (en) Semiconductor device and method of manufacturing the same
US20040227186A1 (en) Semiconductor device
WO2013155760A1 (zh) 半导体结构及其制造方法
JP2004214457A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2005505331

Country of ref document: JP

122 Ep: pct application non-entry in european phase