JP4301506B2 - 低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス - Google Patents
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Description
1)ドレインはp+型単結晶シリコン162であり、その濃度レベルが1×1019原子/cm3よりも高い。
2)本体はn型シリコン163であり、そのドーピング・レベルは、所望の閾値電圧が得られるように調節される。
3)層162上のp型SiGeC層210を使用して、ドレイン162から本体163へのホウ素拡散を低減させる。層210のp型濃度レベルは、1×1019原子/cm3よりも高い。
4)ソースは、p+型の圧縮歪みGe、GeC、またはSiGeC 164と緩和シリコンまたはポリシリコンまたはポリSiGe 410であり、どちらもそのp型濃度レベルが1×1019原子/cm3よりも高い。
5)チャネル165は圧縮歪みSiGeCまたはシリコンであり、矢印104で示される電流が流れる方向に沿ってヘテロ障壁がない。
6)ソース164と本体163との界面570に歪みSiGeC/Siヘテロ接合を形成するが、好ましくはソース/本体の金属学的なp/n接合に整合している。
7)ゲートは、本体163の表面を経てソース164からドレイン162までチャネル165全体に重ねられた導電層167であり、それらの間には絶縁体166が設けられる。
8)ドレイン、ソース、およびゲート電極169、170、および171は、ドレイン162、複合体ソース164および410、およびゲート167にそれぞれ結合している。
9)層161は、バルク状のシリコン、またはSOI基板、またはSiGeオン・インシュレータでよい。
第1の単結晶基板61上にシリコン・エピタキシャル層または領域62を形成し、そのシリコン・エピタキシャル層または領域62を、1×1019原子/cm3よりも高い濃度レベルでn型にドープするステップと、
n型シリコン層または領域62上に、Si1−i−jGeiCjエピタキシャル層または領域300を形成するステップと、
Si1−i−jGeiCj層または領域300上にシリコン・エピタキシャル層または領域63を形成し、そのシリコン・エピタキシャル層または領域63をp型にドープするステップと、
p型シリコン層または領域63上に歪みSi1−yCyエピタキシャル層または領域64を形成し、その歪みSi1−yCy層または領域64を、1×1019原子/cm3よりも高い濃度レベルでn型にドープするステップと、
n型歪みSi1−yCy層または領域64上にシリコン層または領域450を形成し、そのシリコン層または領域450を、1×1019原子/cm3よりも高い濃度レベルでn型にドープするステップと、
シリコン層または領域62から、第2の層の歪みSi1−xCx層または領域300表面、第3のp型シリコン層または領域63表面、第4の歪みSi1−yCy層または領域64表面を経て、シリコン層または領域450に延びた少なくとも1つの側壁を含む、垂直カラム構造3001を形成するステップと、
垂直構造3001の少なくとも1つの側壁の領域表面にシリコン層または領域65を形成するステップと、
シリコン層または領域65の表面に誘電体層または領域66を形成するステップと、
誘電体層または領域66の表面に導電層または領域67を形成するステップと、
その附近の領域をマスキングしエッチングして、単結晶基板61を露出させるステップと、
第1の単結晶基板161上に、1×1019原子/cm3よりも高い濃度レベルのp型シリコン162層または領域を形成するステップと、
層または領域162上に、炭素ドープ・エピタキシャル層または領域210を形成し、この層または領域210を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
層または領域210上にシリコン・エピタキシャル層または領域163を形成し、この層または領域163をn型にドープするステップと、
層または領域163上に圧縮歪みSi1−w−qGewCqエピタキシャル層または領域164を形成し、この圧縮歪みSi1−w−qGewCq層または領域164を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
Si1−w−qGewCq層または領域164上にシリコン・エピタキシャル層または領域410を形成し、このシリコン層または領域410を、1×1019cm−3よりも高い濃度レベルでp型にドープするステップと、
第1のシリコン層または領域162、第2の層である炭素ドープ層または領域210、第3の層であるシリコン層または領域163、第4のSi1−w−qGewCq層または領域164、および第5のシリコン層または領域410を含む、垂直カラム構造5000を形成するステップと、
上記垂直カラム構造5000の外周表面に歪みSi1−sGes層または領域165を形成するステップと、
上記層または領域165の外周表面に誘電体層または領域166を形成するステップと、
上記誘電体層または領域166の外周表面に導電層または領域167を形成するステップと
を含む。
垂直カラム構造4001の全体の表面および上方にブランケット誘電体68層を形成するステップと、
前記n型シリコン層62に接触するように上記ブランケット誘電体層68を貫通させて導電層または領域69を形成するステップと、
上記垂直カラム構造4001の上面で前記シリコン層または領域450に接触するように上記ブランケット誘電体層68を貫通させて導電層または領域70を形成するステップと、
垂直カラム構造4001の外周表面の導電層または領域67に接触するように上記ブランケット誘電体層68を貫通させて導電層または領域71を形成するステップと、
垂直カラム構造6000の全体の表面および上方にブランケット誘電体層168を形成するステップと、
p型シリコン層または領域162に接触するように上記ブランケット誘電体層168を貫通させて導電層または領域169を形成するステップと、
上記垂直構造5000の上面でp型シリコン層または領域410に接触するように上記ブランケット誘電体層168を貫通させて導電層または領域170を形成するステップと、
垂直カラム構造5000の外周表面の導電層または領域167に接触するように上記ブランケット誘電体層168を貫通させて導電層または領域171を形成するステップと、
デバイス分離としての機能を果たすように、2つの垂直なカラム構造4001と6000との間の層61上に誘電体領域148を形成するステップと
を含んでよい。
第1の単結晶基板61上に緩和Si1−iGeiエピタキシャル層または領域62を形成し、このSi1−iGeiエピタキシャル層または領域62を、1×1019原子/cm3よりも高い濃度レベルでn型にドープするステップと、
n型Si1−iGei層または領域62上に炭素ドープSiGeエピタキシャル層または領域300を形成し、このシリコン・エピタキシャル層または領域300を、1×1019原子/cm3よりも高い濃度レベルでn型にドープするステップと、
炭素ドープSiGe層300上に緩和Si1−iGeiエピタキシャル層または領域63を形成し、このシリコン・エピタキシャル層63をp型にドープするステップと、
p型Si1−iGei層63上に引張り歪みシリコン・エピタキシャル層または領域64を形成し、この歪みシリコン層64を、1×1019原子/cm3よりも高い濃度レベルでn型にドープするステップと、
n型歪みシリコン層64上に緩和Si1−iGei層または領域450を形成し、このSi1−iGei層450を、1×1019原子/cm3よりも高い濃度レベルでn型にドープするステップと、
緩和Si1−iGei層62から、第2の層である炭素ドープSiGe層300表面、第3のp型緩和Si1−iGei層63表面、第4の歪みシリコン層64表面を経て、SiGe層450に延びる、少なくとも1つの側壁を含んだ垂直カラム構造3001を形成するステップと、
垂直構造3001の少なくとも1つの側壁の領域表面に、歪みシリコン層または領域65を形成するステップと、
シリコン層または領域65表面に誘電体層または領域66を形成するステップと、
誘電体層または領域66表面に導電層または領域67を形成するステップと、
近くの領域をマスキングしてエッチングし、単結晶基板161を露出させるステップと、
第1の単結晶基板161上に、1×1019原子/cm3よりも高い濃度レベルのp型シリコン層または領域162を形成するステップと、
層または領域162上に炭素ドープエピタキシャル層または領域210を形成し、この層210を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
層210上にシリコン・エピタキシャル層または領域163を形成し、この層163をn型にドープするステップと、
層163上に圧縮歪みSi1−w−qGewCqエピタキシャル層または領域164を形成し、このSi1−w−qGewCq層164を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
Si1−w−qGewCq層164上にシリコン・エピタキシャル層または領域410を形成し、このシリコン層410を、1×1019cm−3よりも高い濃度レベルでp型にドープするステップと、
第1のシリコン層162、第2の層である炭素ドープ層210、第3の層であるシリコン層163、第4のSi1−w−qGewCq層164、および第5のシリコン層410を含む、垂直カラム構造5000を形成するステップと、
上記垂直カラム構造5000の外周表面に歪みSi1−sGes層または領域165を形成するステップと、
上記層165の外周表面に誘電体層または領域166を形成するステップと、
上記誘電体層166の外周表面に導電層または領域167を形成するステップとを含む。
垂直カラム構造4001全体の表面および上方にブランケット誘電体68層を形成するステップと、
前記n型シリコン層または領域62に接触するように上記ブランケット誘電体層68を貫通させて導電層または領域69を形成するステップと、
上記垂直カラム構造4001の上面で前記シリコン層450に接触するように上記ブランケット誘電体層68を貫通させて導電層または領域70を形成するステップと、
垂直カラム構造4001の外周表面にある導電層または領域67に接触するように上記ブランケット誘電体層68を貫通させて導電層または領域71を形成するステップと、
垂直カラム構造6000の全体の表面および上方にブランケット誘電体層168を形成するステップと、
p型シリコン層または領域162に接触するように上記ブランケット誘電体層168を貫通させて導電層または領域169を形成するステップと、
上記垂直カラム構造2001の上面でp型シリコン410に接触するように上記ブランケット誘電体層168を貫通させて導電層または領域170を形成するステップと、
垂直カラム構造5000の外周表面にある導電層167に接触するように上記ブランケット誘電体層168を貫通させて導電層または領域171を形成するステップと、
デバイス分離としての機能を果たすよう、2つの垂直カラム構造4001と6000との間の層61上に誘電体領域148を形成するステップと
を含んでよい。
in−situドーピングを行いまたは行わずに、ドレイン、本体、およびソース用のいくつかの層を積み重ねたものをエピタキシャル成長させること、
パターニング/エッチングを行って、メサ5000、またはペデスタル、またはピロー、またはカラム、またはフィン構造を形成すること、
メサ、ペデスタル、ピロー、カラム、またはフィン構造の側壁表面に、チャネル層165、必要ならキャップ層をエピタキシャル成長させること、
酸化物、酸窒化物、その他の高誘電率誘電体、またはこれらの組合せでよい絶縁体層を成長させまたは堆積させること、
メサ、またはペデスタル、またはピロー、またはカラム、またはフィン構造の側壁表面に、ポリシリコン、ポリSiGe、または金属でよいゲート電極層を成長させまたは堆積させること、
ゲート電極をパターニング/エッチングし、最終の垂直構造6000を形成すること、
ソース、ドレイン、本体、あるいはポリSiまたはポリSiGeゲート電極がin−situドープされていない場合はイオン注入し、アニーリングを行うこと、
ゲートをパターニングしエッチングすること、
フィールド酸化膜を堆積すること、
コンタクトを開口すること、
ソース/ドレインのシリサイド化を行うこと、および
メタライゼーションおよび金属焼結を行うことを含む。
162 ドレイン
163 本体
164 ソース
165 チャネル
166 絶縁体
167 ゲート
Claims (63)
- 第1の基板上に、1×1019原子/cm3よりも高い濃度レベルの第1のp型単結晶シリコン領域を提供するステップと、
前記第1のp型単結晶シリコン領域上に、第2の炭素ドープ・エピタキシャル領域を形成し、前記第2の炭素ドープ・エピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第2の炭素ドープ・エピタキシャル領域上に第3のシリコン領域を形成し、前記第3のシリコン領域をn型にドープするステップと、
前記第3のシリコン領域上に第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域を形成し、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域上に第5のシリコン含有領域を形成し、前記第5のシリコン含有領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第1のp型単結晶シリコン領域から、前記第2の炭素ドープ・エピタキシャル領域、前記第3のシリコン領域、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域、および前記第5のシリコン含有領域に延びる、少なくとも1つの側壁を含んだ垂直構造を形成するステップと、
前記第2の炭素ドープ・エピタキシャル領域から、前記第3のシリコン領域表面を経て前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域に延びる、前記垂直構造の前記少なくとも1つの側壁の領域表面に、第6の圧縮歪みSi1-sGes領域を形成するステップと
を含む、電界効果トランジスタの垂直チャネルの作製方法。 - 前記第6の圧縮歪みSi1-sGes領域の表面にゲート誘電体領域を形成するステップと、
前記ゲート誘電体領域の表面に導電性領域を形成するステップと
をさらに含む、請求項1に記載の作製方法。 - 前記垂直構造全体の表面および上方にブランケット誘電体層を形成するステップと、
前記第1のp型単結晶シリコン領域に接触するように前記ブランケット誘電体層を貫通させて第1の導電性バイアを形成するステップと、
前記垂直構造の上面で前記第5のシリコン含有領域に接触するように前記ブランケット誘電体層を貫通させて第2の導電性バイアを形成するステップと、
前記導電性領域に接触するように前記ブランケット誘電体層を貫通させて第3の導電性バイアを形成するステップと
をさらに含む、請求項2に記載の作製方法。 - 前記第1のp型単結晶シリコン領域を提供するステップが、イオン注入およびその後のアニーリング、またはin situドーピングからなる群から選択されたプロセスによって、p型にドープするステップである、請求項1に記載の作製方法。
- 前記第5のシリコン含有領域が、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域の上面に対して緩和している、請求項1に記載の作製方法。
- 前記第5のシリコン含有領域が単結晶シリコンまたはポリシリコンまたはポリSiGeでよい、請求項1に記載の作製方法。
- 前記側壁が(110)平面内にあり、前記第1の基板の主面に垂直である、請求項1に記載の作製方法。
- 前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Hf、Al、Zr、La、Y、Taの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項2に記載の作製方法。
- 前記導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリSiGeからなる群から選択される、請求項2に記載の作製方法。
- 前記第2の炭素ドープ・エピタキシャル領域を、1×1019〜1×1021原子/cm3の範囲でp型にドープする、請求項1に記載の作製方法。
- 前記第5のシリコン含有領域を、1×1019〜1×1021原子/cm3の範囲内でp型にドープする、請求項1に記載の作製方法。
- 第1の基板上に、1×1019原子/cm3よりも高い濃度レベルの第1のp型単結晶シリコン領域を提供するステップと、
前記第1のp型単結晶シリコン領域上に、第2の炭素ドープ・エピタキシャル領域を形成し、前記第2の炭素ドープ・エピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第2の炭素ドープ・エピタキシャル領域上に第3のシリコン領域を形成し、前記第3のシリコン領域をn型にドープするステップと、
前記第3のシリコン領域上に第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域を形成し、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域上に第5のシリコン含有領域を形成し、前記第5のシリコン含有領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第1のp型単結晶シリコン領域から、前記第2の炭素ドープ・エピタキシャル領域、前記第3のシリコン領域、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域、および前記第5のシリコン含有領域に延びる、少なくとも1つの側壁を含んだ垂直構造を形成するステップと、
前記第2の炭素ドープ・エピタキシャル領域から、前記第3のシリコン領域表面を経て前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域に延びる、前記垂直構造の前記少なくとも1つの側壁の領域表面に、第6の圧縮歪みSi1-sGes領域を形成するステップと、
前記第6の圧縮歪みSi1-sGes領域表面に第7のシリコン領域を形成するステップと
を含む、電界効果トランジスタの垂直チャネルの作製方法。 - 前記第7のシリコン領域表面にゲート誘電体領域を形成するステップと、
前記ゲート誘電体領域の表面に導電性領域を形成するステップと
をさらに含む、請求項12に記載の作製方法。 - 前記垂直構造全体の表面および上方にブランケット誘電体層を形成するステップと、
前記第1のp型単結晶シリコン領域に接触するように前記ブランケット誘電体層を貫通させて第1の導電性バイアを形成するステップと、
前記垂直構造の上面で前記第5のシリコン含有領域に接触するように前記ブランケット誘電体層を貫通させて第2の導電性バイアを形成するステップと、
前記導電性領域に接触するように前記ブランケット誘電体層を貫通させて第3の導電性バイアを形成するステップと
をさらに含む、請求項13に記載の作製方法。 - 前記第1のp型単結晶シリコン領域を提供するステップが、イオン注入およびその後のアニーリング、およびin situドーピングからなる群から選択されたプロセスによって、p型にドープするステップである、請求項12に記載の作製方法。
- 前記第5のシリコン含有領域が、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域の上面に対して緩和している、請求項12に記載の作製方法。
- 前記第5のシリコン含有領域が、単結晶シリコンまたはポリシリコンまたはポリSiGeでよい、請求項12に記載の作製方法。
- 前記側壁が(110)平面内にあり、前記第1の基板の主面に垂直である、請求項12に記載の作製方法。
- 前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Hf、Al、Zr、La、Y、Taの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項13に記載の作製方法。
- 前記導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリSiGeからなる群から選択される、請求項13に記載の作製方法。
- 前記第2の炭素ドープ・エピタキシャル領域を、1×1019〜1×1021原子/cm3の範囲でp型にドープする、請求項12に記載の作製方法。
- 前記第5のシリコン含有領域を、1×1019〜1×1021原子/cm3の範囲内でp型にドープする、請求項12に記載の作製方法。
- 第1の基板上に、1×1019原子/cm3よりも高い濃度レベルの第1のp型単結晶シリコン領域を提供するステップと、
前記第1のp型単結晶シリコン領域上に、第2の圧縮歪みSi1-x-yGexCyエピタキシャル領域を形成し、前記第2の圧縮歪みSi1-x-yGexCyエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第2の圧縮歪みSi1-x-yGexCyエピタキシャル領域上に第3のシリコン・エピタキシャル領域を形成し、前記第3のシリコン・エピタキシャル領域をn型にドープするステップと、
前記第3のシリコン・エピタキシャル領域上に第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域を形成し、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域上に第5のシリコン含有領域を形成し、前記第5のシリコン含有領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第1のp型単結晶シリコン領域から、前記第2の圧縮歪みSi1-x-yGexCyエピタキシャル領域、前記第3のシリコン・エピタキシャル領域、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域、および前記第5のシリコン含有領域に延びる、少なくとも1つの側壁を含んだ垂直構造を形成するステップと、
前記第2の圧縮歪みSi1-x-yGexCyエピタキシャル領域から、前記第3のシリコン・エピタキシャル領域表面を経て前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域に延びる、前記垂直構造の前記少なくとも1つの側壁の領域表面に、第6の圧縮歪みSi1-sGes領域を形成するステップと
を含む、電界効果トランジスタの垂直チャネルの作製方法。 - 前記第6の圧縮歪みSi1-sGes領域の表面にゲート誘電体領域を形成するステップと、
前記ゲート誘電体領域の表面に導電性領域を形成するステップと
をさらに含む、請求項23に記載の作製方法。 - 前記垂直構造全体の表面および上方にブランケット誘電体層を形成するステップと、
前記第1のp型単結晶シリコン領域に接触するように前記ブランケット誘電体層を貫通させて第1の導電性バイアを形成するステップと、
前記垂直構造の上面で前記第5のシリコン含有領域に接触するように前記ブランケット誘電体層を貫通させて第2の導電性バイアを形成するステップと、
前記導電性領域に接触するように前記ブランケット誘電体層を貫通させて第3の導電性バイアを形成するステップと
をさらに含む、請求項24に記載の作製方法。 - 前記第3のシリコン・エピタキシャル領域をn型にドープするステップが、前記第3のシリコン・エピタキシャル領域を、イオン注入およびその後のアニーリング、およびin situドーピングからなる群から選択されたプロセスによって、n型にドープするステップである、請求項23に記載の作製方法。
- 前記第5のシリコン含有領域が、前記第4の圧縮歪みSi1-w-qGewCqエピタキシャル領域の上面に対して緩和している、請求項23に記載の作製方法。
- 前記第5のシリコン含有領域が、単結晶シリコンまたはポリシリコンまたはポリSiGeでよい、請求項23に記載の作製方法。
- 前記側壁が(110)平面内にあり、前記第1の基板の主面に垂直である、請求項23に記載の作製方法。
- 前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Hf、Al、Zr、La、Y、Taの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項24に記載の作製方法。
- 前記導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリSiGeからなる群から選択される、請求項24に記載の作製方法。
- 前記第2の圧縮歪みSi1-x-yGexCyエピタキシャル領域を、1×1019〜1×1021原子/cm3の範囲内でp型にドープする、請求項23に記載の作製方法。
- 前記第5のシリコン含有領域を、1×1019〜1×1021原子/cm3の範囲内でp型にドープする、請求項23に記載の作製方法。
- 第1の単結晶基板上に第1のシリコン・エピタキシャル領域を形成し、前記第1のシリコン・エピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでn型にドープして、第1のn型シリコン・エピタキシャル領域を提供するステップと、
前記第1のn型シリコン・エピタキシャル領域上に、第2のSi1-i-jGeiCjエピタキシャル領域を形成するステップと、
前記第2のSi1-i-jGeiCjエピタキシャル領域上に第3のシリコン・エピタキシャル領域を形成し、前記第3のシリコン・エピタキシャル領域をp型にドープして、第3のp型シリコン・エピタキシャル領域を提供するステップと、
前記第3のp型シリコン・エピタキシャル領域上に第4の歪みSi1-yCyエピタキシャル領域を形成し、前記第4の歪みSi1-yCyエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでn型にドープして、第4のn型歪みSi1-yCyエピタキシャル領域を提供するステップと、
前記第4のn型歪みSi1-yCyエピタキシャル領域上に第5のシリコン含有領域を形成し、前記第5のシリコン含有領域を、1×1019原子/cm3よりも高い濃度レベルでn型にドープするステップと、
前記第1のn型シリコン・エピタキシャル領域から、前記第2のSi1-i-jGeiCjエピタキシャル領域表面、前記第3のp型シリコン・エピタキシャル領域表面、前記第4のn型歪みSi1-yCyエピタキシャル領域表面を経て、前記第5のシリコン含有領域に延びた少なくとも1つの側壁を含む、第1の垂直構造を形成するステップと、
前記第1の垂直構造の前記少なくとも1つの側壁の領域表面に第6のシリコン領域を形成するステップと、
前記第6のシリコン領域の表面に第1のゲート誘電体領域を形成するステップと、
前記第1のゲート誘電体領域の表面に第1のゲート導電性領域を形成するステップと、
近くの領域をマスキングしエッチングして、前記第1の単結晶基板を露出させるステップと、
前記第1の単結晶基板上に、1×1019原子/cm3よりも高い濃度レベルの第7のp型シリコン領域を形成するステップと、
前記第7のp型シリコン領域上に第8の炭素ドープ・エピタキシャル領域を形成し、前記第8の炭素ドープ・エピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第8の炭素ドープ・エピタキシャル領域上に第9のシリコン・エピタキシャル領域を形成し、前記第9のシリコン・エピタキシャル領域をn型にドープするステップと、
前記第9のシリコン・エピタキシャル領域上に第10の圧縮歪みSi1-w-qGewCqエピタキシャル領域を形成し、前記第10の圧縮歪みSi1-w-qGewCqエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第10の圧縮歪みSi1-w-qGewCqエピタキシャル領域上に第11のシリコン・エピタキシャル領域を形成し、前記第11のシリコン・エピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープするステップと、
前記第7のp型シリコン領域、前記第8の炭素ドープ・エピタキシャル領域、前記第9のシリコン・エピタキシャル領域、前記第10の圧縮歪みSi1-w-qGewCqエピタキシャル領域、および前記第11のシリコン・エピタキシャル領域を含む、第2の垂直構造を形成するステップと、
前記第2の垂直構造の外周表面に第12の歪みSi1-sGes領域を形成するステップと、
前記第12の歪みSi1-sGes領域の外周表面に第2のゲート誘電体領域を形成するステップと、
前記第2のゲート誘電体領域の外周表面に第2のゲート導電性領域を形成するステップと
を含む、垂直電界効果CMOSトランジスタで形成されたインバータの作製方法。 - 前記第1の垂直構造全体の表面および上方に第1のブランケット誘電体層を形成するステップと、
前記第1のn型シリコン・エピタキシャル領域に接触するように前記第1のブランケット誘電体層を貫通させて第1の導電性領域を形成するステップと、
前記第1の垂直構造の上面で前記第5のシリコン含有領域に接触するように前記第1のブランケット誘電体層を貫通させて第2の導電性領域を形成するステップと、
前記第1の垂直構造の外周表面の導電性領域に接触するように前記第1のブランケット誘電体層を貫通させて第3の導電性領域を形成するステップと、
前記第2の垂直構造全体の表面および上方に第2のブランケット誘電体層を形成するステップと、
前記第7のp型シリコン領域に接触するように前記第2のブランケット誘電体層を貫通させて第4の導電性領域を形成するステップと、
前記第2の垂直構造の上面で前記第11のシリコン・エピタキシャル領域に接触するように前記第2のブランケット誘電体層を貫通させて第5の導電性領域を形成するステップと、
前記第2の垂直構造の外周表面の前記第2のゲート導電性領域に接触するように前記第2のブランケット誘電体層を貫通させて第6の導電性領域を形成するステップと、
デバイス分離としての機能を果たすように、前記第1の垂直構造と前記第2の垂直構造との間の前記第1の単結晶基板上に第3の誘電体領域を形成するステップと
をさらに含む、請求項34に記載の作製方法。 - 導電性材料を介して、前記第4の導電性領域を前記第1の導電性領域に結合し、前記第6の導電性領域を前記第3の導電性領域に結合する、請求項35に記載の作製方法。
- 前記第1の垂直構造の前記側壁が(100)平面内にあり、前記第1の単結晶基板の主面に垂直である、請求項34に記載の作製方法。
- 前記第2の垂直構造の前記側壁が(110)平面内にあり、前記第1の単結晶基板の主面に垂直である、請求項34に記載の作製方法。
- 第1の単結晶基板上に第1の緩和Si1-iGeiエピタキシャル領域を形成し、前記第1の緩和Si1-iGeiエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでn型にドープして、第1のn型緩和Si1-iGeiエピタキシャル領域を提供するステップと、
前記第1のn型緩和Si1-iGeiエピタキシャル領域上に、第2の炭素ドープSiGeエピタキシャル領域を形成し、前記第2の炭素ドープSiGeエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでn型にドープして、第2のn型炭素ドープSiGeエピタキシャル領域を提供するステップと、
前記第2のn型炭素ドープSiGeエピタキシャル領域上に第3の緩和Si1-iGeiエピタキシャル領域を形成し、前記第3の緩和Si1-iGeiエピタキシャル領域をp型にドープして、第3のp型緩和Si1-iGeiエピタキシャル領域を提供するステップと、
前記第3のp型緩和Si1-iGeiエピタキシャル領域上に第4の引張り歪みシリコン・エピタキシャル領域を形成し、前記第4の引張り歪みシリコン・エピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでn型にドープして、第4のn型引張り歪みシリコン・エピタキシャル領域を提供するステップと、
前記第4のn型引張り歪みシリコン・エピタキシャル領域上に第5の緩和Si1-iGei領域を形成し、前記第5の緩和Si1-iGei領域を、1×1019原子/cm3よりも高い濃度レベルでn型にドープして、第5のn型緩和Si1-iGei領域を提供するステップと、
前記第1のn型緩和Si1-iGeiエピタキシャル領域から、前記第2のn型炭素ドープSiGeエピタキシャル領域表面、前記第3のp型緩和Si1-iGeiエピタキシャル領域表面、前記第4のn型引張り歪みシリコン・エピタキシャル領域表面を経て、前記第5のn型緩和Si1-iGei領域に延びた少なくとも1つの側壁を含む、第1の垂直構造を形成するステップと、
前記第1の垂直構造の前記少なくとも1つの側壁の領域表面に第6の歪みシリコン領域を形成するステップと、
前記第6の歪みシリコン領域の表面に第1のゲート誘電体領域を形成するステップと、
前記第1のゲート誘電体領域の表面に第1のゲート導電性領域を形成するステップと、
近くの領域をマスキングしエッチングして、前記第1の単結晶基板を露出させるステップと、
前記第1の単結晶基板上に、1×1019原子/cm3よりも高い濃度レベルの第7のp型シリコン領域を形成するステップと、
前記第7のp型シリコン領域上に第8の炭素ドープ・エピタキシャル領域を形成し、前記第8の炭素ドープ・エピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープして、第8のp型炭素ドープ・エピタキシャル領域を提供するステップと、
前記第8のp型炭素ドープ・エピタキシャル領域上に第9のシリコン・エピタキシャル領域を形成し、前記第9のシリコン・エピタキシャル領域をn型にドープして、第9のn型シリコン・エピタキシャル領域を提供するステップと、
前記第9のn型シリコン・エピタキシャル領域上に第10の圧縮歪みSi1-w-qGewCqエピタキシャル領域を形成し、前記第10の圧縮歪みSi1-w-qGewCqエピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープして、第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域を提供するステップと、
前記第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域上に第11のシリコン・エピタキシャル領域を形成し、前記第11のシリコン・エピタキシャル領域を、1×1019原子/cm3よりも高い濃度レベルでp型にドープして、第11のp型シリコン・エピタキシャル領域を提供するステップと、
前記第7のp型シリコン領域、前記第8のp型炭素ドープ・エピタキシャル領域、前記第9のn型シリコン・エピタキシャル領域、前記第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域、および前記第11のp型シリコン・エピタキシャル領域を含む、第2の垂直構造を形成するステップと、
前記第2の垂直構造の外周表面に第12の歪みSi1-sGes領域を形成するステップと、
前記第12の歪みSi1-sGes領域の外周表面に第2のゲート誘電体領域を形成するステップと、
前記第2のゲート誘電体領域の外周表面に第2のゲート導電性領域を形成するステップと
を含む、垂直電界効果CMOSトランジスタで形成されたインバータの作製方法。 - 前記第1の垂直構造全体の表面および上方に第1のブランケット誘電体層を形成するステップと、
前記第1のn型緩和Si1-iGeiエピタキシャル領域に接触するように前記第1のブランケット誘電体層を貫通させて第1の導電性領域を形成するステップと、
前記第1の垂直構造の上面で前記第5のn型緩和Si1-iGei領域に接触するように前記第1のブランケット誘電体層を貫通させて第2の導電性領域を形成するステップと、
前記第1の垂直構造の外周表面の導電性領域に接触するように前記第1のブランケット誘電体層を貫通させて第3の導電性領域を形成するステップと、
前記第2の垂直構造全体の表面および上方に第2のブランケット誘電体層を形成するステップと、
前記第7のp型シリコン領域に接触するように前記第2のブランケット誘電体層を貫通させて第4の導電性領域を形成するステップと、
前記第2の垂直構造の上面で前記第11のp型シリコン・エピタキシャル領域に接触するように前記第2のブランケット誘電体層を貫通させて第5の導電性領域を形成するステップと、
前記第2の垂直構造の外周表面の前記第2のゲート導電性領域に接触するように前記第2のブランケット誘電体層を貫通させて第6の導電性領域を形成するステップと、
デバイス分離としての機能を果たすように、前記第1の垂直構造と前記第2の垂直構造との間の前記第1の単結晶基板上に第3の誘電体領域を形成するステップと
をさらに含む、請求項39に記載の作製方法。 - 導電性材料を介して、前記第4の導電性領域を前記第1の導電性領域に結合し、前記第6の導電性領域を前記第3の導電性領域に結合する、請求項40に記載の作製方法。
- 前記第1の垂直構造の前記側壁が(100)平面内にあり、前記第1の単結晶基板の主面に垂直である、請求項39に記載の作製方法。
- 前記第2の垂直構造の前記側壁が(110)平面内にあり、前記第1の単結晶基板の主面に垂直である、請求項39に記載の作製方法。
- 基板と、
前記基板上の、p型濃度レベルが1×1019原子/cm3よりも高い第1のp型単結晶シリコン領域と、
p型濃度レベルが1×1019原子/cm3よりも高い前記第1のp型単結晶シリコン領域上の第2のp型炭素ドープ・エピタキシャル領域と、
n型にドープされた、前記第2のp型炭素ドープ・エピタキシャル領域上の第3のn型シリコン・エピタキシャル領域と、
前記第3のn型シリコン・エピタキシャル領域上の、p型濃度レベルが1×1019原子/cm3よりも高い第4のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域と、
p型濃度レベルが1×1019原子/cm3よりも高い、前記第4のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域上の第5のp型シリコン含有領域と、
前記第1のp型単結晶シリコン領域から、前記第2のp型炭素ドープ・エピタキシャル領域、前記第3のn型シリコン・エピタキシャル領域、前記第4のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域を経て前記第5のp型シリコン含有領域に延びる、少なくとも1つの側壁を含んだ垂直構造と、
前記第2のp型炭素ドープ・エピタキシャル領域から、前記第3のn型シリコン・エピタキシャル領域表面を経て前記第4のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域に延びる、前記垂直構造の前記少なくとも1つの側壁の領域表面にある、第6の圧縮歪みSi1-sGes領域と、
前記第6の圧縮歪みSi1-sGes領域表面のゲート誘電体領域と、
前記ゲート誘電体領域表面のゲート導電性領域と
を含む、電界効果トランジスタ。 - 前記垂直構造の表面及び上方にあるブランケット誘電体層と、
前記第1のp型単結晶シリコン領域に接触するように前記ブランケット誘電体層を貫通させた第1の導電性バイアと、
前記垂直構造の上面で前記第5のp型シリコン含有領域に接触するように前記ブランケット誘電体層を貫通させた第2の導電性バイアと、
前記ゲート導電性領域に接触するように前記ブランケット誘電体層を貫通させた第3の導電性バイアと
をさらに含む、請求項44に記載の電界効果トランジスタ。 - 前記第5のp型シリコン含有領域が、前記第4のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域の上面に対して緩和されている、請求項44に記載の電界効果トランジスタ。
- 前記第5のp型シリコン含有領域が、単結晶シリコン、ポリシリコン、およびポリSiGeからなる群から選択される、請求項44に記載の電界効果トランジスタ。
- 前記垂直構造の前記側壁が(110)平面内にあり、前記基板の主面に垂直である、請求項44に記載の電界効果トランジスタ。
- 前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Hf、Al、Zr、La、Y、Taの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項44に記載の電界効果トランジスタ。
- 前記ゲート導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリSiGeからなる群から選択される、請求項44に記載の電界効果トランジスタ。
- 前記第2のp型炭素ドープ・エピタキシャル領域が、1×1019〜1×1021原子/cm3の範囲でp型にドープされている、請求項44に記載の電界効果トランジスタ。
- 前記第5のp型シリコン含有領域が、1×1019〜1×1021原子/cm3の範囲でp型にドープされている、請求項44に記載の電界効果トランジスタ。
- 前記第6の圧縮歪みSi1-sGes領域の表面および前記ゲート誘電体領域の下に第7のシリコン領域をさらに含む、請求項44に記載の電界効果トランジスタ。
- n型濃度レベルが1×1019原子/cm3よりも高い、第1の単結晶基板上の第1のn型シリコン・エピタキシャル領域と、
前記第1のn型シリコン・エピタキシャル領域上の第2のSi1-i-jGeiCjエピタキシャル領域と、
p型にドープされた、前記第2のSi1-i-jGeiCjエピタキシャル領域上の第3のp型シリコン・エピタキシャル領域と、
n型濃度レベルが1×1019原子/cm3よりも高い、前記第3のp型シリコン・エピタキシャル領域上の第4のn型歪みSi1-yCyエピタキシャル領域と、
n型濃度レベルが1×1019原子/cm3よりも高い、前記第4のn型歪みSi1-yCyエピタキシャル領域上の、単結晶シリコン、ポリシリコン、およびポリSiGeからなる群から選択された第5のn型シリコン含有領域と、
前記第1のn型シリコン・エピタキシャル領域から、前記第2のSi1-i-jGeiCjエピタキシャル領域表面、前記第3のp型シリコン・エピタキシャル領域表面、前記第4のn型歪みSi1-yCyエピタキシャル領域表面を経て、前記第5のn型シリコン含有領域に延びる、少なくとも1つの側壁を含んだ第1の垂直構造と、
前記第1の垂直構造の前記少なくとも1つの側壁の領域表面にある第6のシリコン領域と、
前記第6のシリコン領域表面の第1のゲート誘電体領域と、
前記第1のゲート誘電体領域表面の第1のゲート導電性領域と、
p型濃度レベルが1×1019原子/cm3よりも高い、前記第1の単結晶基板上の第7のp型シリコン・エピタキシャル領域と、
p型の濃度レベルが1×1019原子/cm3よりも高い、前記第7のp型シリコン・エピタキシャル領域上の第8のp型炭素ドープ・エピタキシャル領域と、
n型にドープされた、前記第8のp型炭素ドープ・エピタキシャル領域上の第9のn型シリコン・エピタキシャル領域と、
p型濃度レベルが1×1019原子/cm3よりも高い、前記第9のn型シリコン・エピタキシャル領域上の第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域と、
p型濃度レベルが1×1019原子/cm3よりも高い、前記第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域上の、単結晶シリコン、ポリシリコン、およびポリSiGeからなる群から選択された第11のp型シリコン含有領域と、
前記第7のp型シリコン・エピタキシャル領域から、前記第8のp型炭素ドープ・エピタキシャル領域、前記第9のn型シリコン・エピタキシャル領域、前記第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域を経て前記第11のp型シリコン含有領域に延びる、少なくとも1つの側壁を含んだ第2の垂直構造と、
前記第2の垂直構造の前記少なくとも1つの側壁の領域表面にある第12の歪みSi1-sGes領域と、
前記第12の歪みSi1-sGes領域表面の第2のゲート誘電体領域と、
前記第2のゲート誘電体領域表面の第2のゲート導電性領域と
を含む、インバータ。 - 前記第1の垂直構造の表面および上方にある第1のブランケット誘電体層と、
前記第1のn型シリコン・エピタキシャル領域に接触するように前記第1のブランケット誘電体層を貫通させた第1の導電性バイアと、
前記第1の垂直構造の上面で前記第5のn型シリコン含有領域に接触するように前記第1のブランケット誘電体層を貫通させた第2の導電性バイアと、
前記第1のゲート導電性領域に接触するように前記第1のブランケット誘電体層を貫通させた第3の導電性バイアと、
前記第2の垂直構造の表面および上方にある第2のブランケット誘電体層と、
前記第7のp型シリコン・エピタキシャル領域に接触するように前記第2のブランケット誘電体層を貫通させた第4の導電性バイアと、
前記第2の垂直構造の上面で前記第11のp型シリコン含有領域に接触するように前記第2のブランケット誘電体層を貫通させた第5の導電性バイアと、
前記第2のゲート導電性領域に接触するように前記第2のブランケット誘電体層を貫通させた第6の導電性バイアと、
デバイス分離を行うため、前記第1の垂直構造と前記第2の垂直構造との間の前記第1の単結晶基板上にある第3の誘電体領域と
をさらに含む、請求項54に記載のインバータ。 - 導電性材料を用いて、前記第4の導電性バイアが前記第1の導電性バイアに結合され、前記第6の導電性バイアが前記第3の導電性バイアに結合されている、請求項55に記載のインバータ。
- 前記第1の垂直構造の前記側壁が(100)平面内にあり、前記第1の単結晶基板の主面に垂直である、請求項54に記載のインバータ。
- 前記第2の垂直構造の前記側壁が(110)平面内にあり、前記第1の単結晶基板の主面に垂直である、請求項54に記載のインバータ。
- 第1の単結晶基板上にある、1×1019原子/cm3よりも高い濃度レベルでn型にドープされた第1のn型緩和Si1-iGeiエピタキシャル領域と、
前記第1のn型緩和Si1-iGeiエピタキシャル領域上にある、1×1019原子/cm3よりも高い濃度レベルでn型にドープされた第2のn型炭素ドープSiGeエピタキシャル領域と、
前記第2のn型炭素ドープSiGeエピタキシャル領域上の、p型にドープされた第3のp型緩和Si1-iGeiエピタキシャル領域と、
前記第3のp型緩和Si1-iGeiエピタキシャル領域上の、1×1019原子/cm3よりも高い濃度レベルでn型にドープされた第4のn型引張り歪みシリコン・エピタキシャル領域と、
前記第4のn型引張り歪みシリコン・エピタキシャル領域上の、緩和Si1-iGei、ポリシリコン、およびポリSiGeからなる群から選択された第5のシリコン含有領域であって、前記第5のシリコン含有領域が、1×1019原子/cm3よりも高い濃度レベルでn型にドープされている第5のn型シリコン含有領域と、
前記第1のn型緩和Si1-iGeiエピタキシャル領域から、前記第2のn型引張り歪みシリコン・エピタキシャル領域表面、前記第3のp型緩和Si1-iGeiエピタキシャル領域表面、前記第4のn型引張り歪みシリコン・エピタキシャル領域表面を経て、前記第5のn型シリコン含有領域に延びる、少なくとも1つの側壁を含んだ第1の垂直構造と、
前記第1の垂直構造の前記少なくとも1つの側壁の領域表面にある第6の歪みシリコン領域と、
前記第6の歪みシリコン領域表面の第1のゲート誘電体領域と、
前記第1のゲート誘電体領域表面の第1のゲート導電性領域と、
p型濃度レベルが1×1019原子/cm3よりも高い、前記第1の単結晶基板上の第7のp型シリコン・エピタキシャル領域と、
p型の濃度レベルが1×1019原子/cm3よりも高い、前記第7のp型シリコン・エピタキシャル領域上の第8のp型炭素ドープ・エピタキシャル領域と、
n型にドープされた、前記第8のp型炭素ドープ・エピタキシャル領域上の第9のn型シリコン・エピタキシャル領域と、
p型濃度レベルが1×1019原子/cm3よりも高い、前記第9のn型シリコン・エピタキシャル領域上の第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域と、
p型濃度レベルが1×1019原子/cm3よりも高い、前記第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域上の、単結晶シリコン、ポリシリコン、およびポリSiGeからなる群から選択された第11のp型シリコン・エピタキシャル領域と、
前記第7のp型シリコン・エピタキシャル領域から、前記第8のp型炭素ドープ・エピタキシャル領域、前記第9のn型シリコン・エピタキシャル領域、前記第10のp型圧縮歪みSi1-w-qGewCqエピタキシャル領域を経て前記第11のp型シリコン・エピタキシャル領域に延びる、少なくとも1つの側壁を含んだ第2の垂直構造と、
前記第2の垂直構造の前記少なくとも1つの側壁の領域表面にある第12の歪みSi1-sGes領域と、
前記第12の歪みSi1-sGes領域表面の第2のゲート誘電体領域と、
前記第2のゲート誘電体領域表面の第2のゲート導電性領域と
を含む、インバータ。 - 前記第1の垂直構造の表面および上方にある第1のブランケット誘電体層と、
前記第1のn型緩和Si1-iGeiエピタキシャル層の上面にある領域で前記第6の歪みシリコン領域に接触するように前記第1のブランケット誘電体層を貫通させた第1の導電性バイアと、
前記第1の垂直構造の上面で前記第5のn型シリコン含有領域に接触するように前記第1のブランケット誘電体層を貫通させた第2の導電性バイアと、
前記第1のゲート導電性領域に接触するように前記第1のブランケット誘電体層を貫通させた第3の導電性バイアと、
前記第2の垂直構造の表面および上方にある第2のブランケット誘電体層と、
前記第7のp型シリコン・エピタキシャル領域に接触するように前記第2のブランケット誘電体層を貫通させた第4の導電性バイアと、
前記第1の垂直構造の上面で前記第11のp型シリコン・エピタキシャル領域表面にある領域の前記第12の歪みSi1-sGes領域に接触するように前記第2のブランケット誘電体層を貫通させた第5の導電性バイアと、
前記第2のゲート導電性領域に接触するように前記第2のブランケット誘電体層を貫通させた第6の導電性バイアと、
デバイス分離を行うため、前記第1の垂直構造と前記第2の垂直構造との間の前記第1の単結晶基板上にある第3の誘電体領域と
をさらに含む、請求項59に記載のインバータ。 - 導電性材料を介して、前記第4の導電性バイアが前記第1の導電性バイアに結合され、前記第6の導電性バイアが前記第3の導電性バイアに結合されている、請求項60に記載のインバータ。
- 前記第1の垂直構造の前記側壁が(100)平面内にあり、前記第1の単結晶基板の主面に垂直である、請求項59に記載のインバータ。
- 前記第2の垂直構造の前記側壁が(110)平面内にあり、前記第1の単結晶基板の主面に垂直である、請求項59に記載のインバータ。
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