JP4301506B2 - 低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス - Google Patents

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Description

本発明は、半導体トランジスタに関し、より詳細には、電流が流れる方向にヘテロ障壁が存在しない導電性チャネルと、トランジスタのソース／ドレインと本体（バルク）との間のヘテロ接合とからなる、絶縁ゲート半導体電界効果トランジスタ（ＭＩＳＦＥＴ）に関する。
本願はさらに、参照により本明細書に組み込まれかつ本明細書の譲受人に譲受された、垂直ＮチャネルＭＩＳＦＥＴを対象とする「低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス（Ultra Scalable High Speed Heterojunction Vertical N-channel MISFETsand Methods Thereof）」という名称の、本願と共に出願されかつ本願の発明者であるキュー・オウヤン（Q.Ouyang）およびジャック・オー・チュ（JackO. Chu）による米国特許出願（代理人整理番号ＹＯＲ９２００３０１４０ＵＳ１）を相互参照するものである。
本願はさらに、参照により本明細書に組み込まれかつ本明細書の譲受人に譲受された、水平ヘテロ接合ＭＩＳＦＥＴを対象とする「二次元バンドギャップ工学によって実現された高速水平ヘテロ接合ＭＩＳＦＥＴおよびその方法（High Speed Lateral Heterojunction MISFETS Realized by 2-dimensionalBandgap Engineering and Methods Thereof）」という名称の、本願と共に出願されかつ本願の発明者であるキュー・オウヤン（Q.Ouyang）およびジャック・オー・チュ（JackO. Chu）による米国特許出願（代理人整理番号ＹＯＲ９２００３０１４１ＵＳ１）を相互参照するものである。
シリコンＭＯＳＦＥＴのスケーリングは、半導体産業において主要な課題となっている。デバイスの寸法がナノメートル・レベルに縮小するにつれ、従来の技法では、ある特定の望ましくない物理的作用を低減させることができなくなり始めている。例えば、短チャネル効果（ＳＣＥ）を低減させるにはアンチ・パンチスルー（ＡＰＴ）やハロゲン注入を用いている。しかし、温度によって拡散が大きくなるので急峻なドーピング・プロフィルを実現することが困難であり、またこのような高濃度でドープされたチャネルまたはポケット注入領域により、接合容量および帯間トンネリングが増大する。エス・トンプソン他（S. Thompson, et al.）による「ＭＯＳスケーリング：２１世紀に向けたトランジスタの課題（MOS scaling:transistor challenges for the 21st century）」、インテル・テクノロジー・ジャーナル（IntelTechnology Journal）、Ｑ３、１９９８年では、所与の技術に関し、チャネル工学によって回路ゲート遅延を約１０％しか低減させることができず、ゲート酸化物およびソース／ドレイン（Ｓ／Ｄ）の接合深さのスケーリングがもたらされた世代の後の世代では、チャネル長のスケーリングを行うことができないことが示されている。
バンドギャップ工学によれば、デバイス設計において重要な自由度を得ることができる。分子線エピタキシャル法（ＭＢＥ）、様々なタイプの化学気相成長法（ＣＶＤ）、またはイオン注入、あるいはこれらの組合せによって、高品質引張り歪みＳｉ／ＳｉＧｅおよび圧縮歪みＳｉＧｅ／Ｓｉヘテロ構造を成長させることにより、成熟したシリコン技術にバンドギャップ工学の概念を組み入れることが可能になる。
バンドギャップ工学は、様々なタイプのヘテロ接合電界効果トランジスタ（ＨＦＥＴ）を実現するのに利用されている。最も広く研究されているのは変調ドープ型電界効果トランジスタ（ＭＯＤＦＥＴ）であり、量子井戸を使用して、低濃度にドープされた半導体にキャリアを閉じ込めている（ケー・イスマイル（K. Ismail）、「Ｓｉ／ＳｉＧｅ高速電界効果トランジスタ（Si/SiGe High-Speed Field-EffectTransistors）」、ＩＥＤＭ、テクノロジー・ダイジェスト（Technology Digest）、第５０９〜５１２頁、１９９５年参照）。より高いキャリア移動度は、存在する場合にはヘテロ材料系に応じて、不純物散乱の低減、埋込みチャネルでの表面粗さ散乱の低減、および歪みによって引き起こされた移動度の増大により、実現することができる。同様の概念から派生して、様々なタイプのヘテロ構造ＣＭＯＳデバイスも提案され研究されている（エム・エー・アームストロング他（M.A. Armstrong, et al.）「Ｓｉ／ＳｉＧｅヘテロ結合相補型金属酸化膜半導体トランジスタの設計（Design of Si/SiGeHeterojunction Complementary Metal-Oxide Semiconductor Transistors）」、ＩＥＤＭ、テクノロジー・ダイジェスト（TechnologyDigest）第７６１〜７６４号、１９９５年；エス・イマイ他（S. Imai et al.）「Ｓｉ−ＳｉＧｅ半導体デバイスおよびその製作方法（Si-SiGeSemiconductor Device and Method of Fabricating the Same）」米国特許第５，８４７，４１９号；およびエム・クボ他（M.Kubo, et al.）「ケイ素−ゲルマニウム−炭素化合物半導体層を用いてＨＣＭＯＳデバイスを形成する方法（Method of Forming HCMOSDevices with a Silicon-Germanium-Carbon compound Semiconductor Layer）」米国特許第６，１９０，９７５号、２００１年２月２０日、参照）。これらデバイスの利点とは、キャリア移動度が高いことであり、したがって駆動電流が高く高速である。しかしこれらプレーナ・デバイスには、依然として２つの顕著な問題があり、すなわちデバイスのスケーリングと短チャネル効果の制御である。
プレーナＦＥＴデバイスでは、チャネル長はリソグラフィによって制限される。この問題は、デバイスを垂直方向に製作する場合に解決することができ、チャネル長は、エピタキシャル技法によってのみ決定される。ソース／ドレインでのホウ素およびリンの拡散は、ワイ・ミン他（Y. Ming, et al.）の「ＳｉＧｅＣソース−ドレインを有する２５ｎｍ ｐ−チャネル垂直ＭＯＳＦＥＴ（25-nmp-Channel vertical MOSFET's with SiGeC source-drains）」、IEEE Electron DeviceLetters、第２０巻、Ｎｏ．６、１９９９年、およびエイチ・リュッカー他（H. Rucker, et al.）「Ｃ−ドープ型ＳｉおよびＳｉＧｅでのドーパント拡散：物理的モデルおよび実験的検証（Dopantdiffusion in C-doped Si and SiGe: physical model and experimental verification）」、IEDM、テクニカル・ダイジェスト（TechnicalDigest）、第３４５〜８頁、１９９９年に示されるように、ソース／ドレインに薄いＳｉＧｅＣ層を導入して超スケーラブルな垂直トランジスタを実現することにより、低減することができる。
短チャネル効果に関しては、超急峻なレトログレード型チャネル・プロフィルおよび超薄型ソース／ドレイン接合を除き、シリコン・オン・インシュレータ（ＳＯＩ）を使用して短チャネル効果を制御してきた。しかしＳＯＩでは短チャネル効果が完全に除去されず、したがってＳＯＩに関する固有の問題とは、フローティング・ボディ効果である。短チャネル効果を低減させる別の方法とは、ソース／本体接合部に埋込み型エネルギー障壁を持たせることであり、障壁の高さが印加バイアスに左右されない障壁を持たせることである。この場合、ヘテロ接合によって得られるバンド・オフセットが非常に適している。ヘテロ接合ＭＯＳＦＥＴ（ＨＪＭＯＳＦＥＴ）は、エス・ヘアランド他（S. Hareland, et al.）の「ディープ・サブマイクロメートルＭＯＳＦＥＴにおけるパンチスルー電流を低下させてＭＯＳＦＥＴのスケーリングを拡張するための新しい構造的アプローチ（Newstructural approach for reducing punchthrough current in deep submicrometerMOSFETs and extending MOSFET scaling）」、IEEE Electronics Letters、第２９巻、Ｎｏ．２１、第１８９４〜１８９６頁、１９９３年１０月、およびエックス・ディー・チェン他（X.D. Chen, et al.）の「ソース／ドレインとチャネルとの間にヘテロ接合を有する垂直Ｐ−ＭＯＳＦＥＴ（Vertical P-MOSFETS withheterojunction between source/drain and channel）」、Device Research Conference、デンバー、２０００年６月により提案され研究されている。
ｐ−チャネル／ｎ−チャネル相補型垂直ＭＩＳＦＥＴデバイスと、そのようなデバイスをダイナミックＲＡＭ（ＤＲＡＭ）に特定して利用することが、米国特許第５，９２０，０８８号、第６，２０７，９７７号、第５，９６３，８００号、および第５，９１４，５０４号に記載されている。ヘテロ接合は、垂直デバイスのソース／チャネル接合で利用される。非常に短いチャネルを実現することができかつ短チャネル効果を低減させることができるが、そのようなデバイス構造には依然として大きな欠点がある。オフ状態（すなわちゲートではバイアスが０でありドレインではバイアスが高い）では、ドレイン誘発型障壁低下（ＤＩＢＬ）、バルク・パンチスルー、したがってオフ状態漏洩電流を低下させるのに、ヘテロ障壁が有用である。しかしオン状態（すなわちゲートおよびドレインでのバイアスが高い）では、埋込み型ヘテロ障壁が駆動電流に有害になる。その理由は、ソース／チャネル接合でのヘテロ障壁によって、ソースからチャネルへのキャリアの熱放出が著しく阻止されるからである。キャリア注入のための唯一の方法とは、チャネル内輸送のボトルネックとなる、障壁を横断する量子力学的トンネリングである。これらの参考文献で述べた、チャネル内の障壁を横断した後のいわゆる弾道伝導は、表面粗さ散乱が強いために生じない。したがって、そのようなデバイスの駆動電流は著しく低下する。さらに、そのようなデバイスのソースの一部（チャネル附近）はドープされていないので、ソースの直列抵抗が高いことから駆動電流はさらに低下することになる。詳細な研究は、キュー・オウヤン他（Q. Ouyang, et al.）による「新規なｐＭＯＳＦＥＴにおける２次元バンドギャップ工学（Two-DimensionalBandgap Engineering in Novel pMOSFETs）」、SISPAD、シアトル、２０００年９月で、またエックス・ディー・チェン他（X.D. Chen, et al.）による「ソース／ドレインとチャネルとの間にヘテロ接合を有する垂直Ｐ−ＭＯＳＦＥＴ（Vertical P-MOSFETSwith heterojunction between source/drain and channel）」、Device ResearchConference、デンバー、２０００年６月で行われている。
最近、水平高移動度埋込み型ｐ−チャネルヘテロ接合トランジスタ（ＨＭＨＪＴ）が、キュー・オウヤン他（Q. Ouyang, et al.）の米国特許第６３１９７９９Ｂ１号に記載されている。詳細なシミュレーション研究は、キュー・オウヤン他（Q.Ouyang, et al.）による「短チャネル効果を低減させ駆動駆動電流を高めた新規なＳｉ／ＳｉＧｅヘテロ接合ｐＭＯＳＦＥＴ（A Novel Si/SiGeHeterojunction pMOSFET with Reduced Short-Channel Effects and Enhanced DriveCurrent）」、IEEE Transactions on Electron Devices、４７（１０）、２０００年で行われている。さらに、デバイスは、キュー・オウヤン他（Q.Ouyang, et al.）によって製作された「駆動電流を高め短チャネル効果およびフローティング・ボディ効果を低減させた新規な垂直ｐＭＯＳＦＥＴの製作（Fabricationof a Novel Vertical pMOSFET with Enhanced Drive Current and ReducedShort-Channel Effects and Floating Body Effects）」、VLSIシンポジウム、京都、２００１年６月の垂直構造を使用して実現された。この場合、高性能ｐＭＯＳＦＥＴを実現させるため、圧縮歪みＳｉＧｅ／Ｓｉを使用している。しかし、そのようなデバイスのチャネル長のスケーリングは、ソース／ドレインからチャネルへのホウ素の拡散によって、依然として制約を受けている。さらに、埋込み型チャネルの相互コンダクタンスは、その埋込み型チャネルでの移動度が高いにも関わらず、ゲート容量の低下が原因となって、表面チャネルの場合よりも低下する可能性がある。本発明はこれらの問題に対処し、ｐＭＯＳＦＥＴの新しい構造を提供するものである。最終的には本発明は、垂直高性能相補型ＭＩＳＦＥＴを開示する。
米国特許第５，２８５，０８８号は、「高電子移動度トランジスタ」について述べている。このデバイスは、活性領域上に部分的に突出した「オーバーハング形状」が形成されるように、ポリＳｉＧｅ層とポリＳｉ層からなるソース／ドレイン電極用の１対の半導体層を有している。この場合、ソース／ドレインとゲートは自己整合する。しかしこれはプレーナ・デバイスであり、依然として短チャネル効果の影響を受けている。
米国特許出願（代理人整理番号ＹＯＲ９２００３０１４０ＵＳ１） 米国特許出願（代理人整理番号ＹＯＲ９２００３０１４１ＵＳ１） 米国特許第５，８４７，４１９号 米国特許第６，１９０，９７５号 米国特許第５，９２０，０８８号 米国特許第６，２０７，９７７号 米国特許第５，９６３，８００号 米国特許第５，９１４，５０４号 米国特許第６３１９７９９Ｂ１号 米国特許第５，２８５，０８８号 エス・トンプソン他（S. Thompson, et al.）、「ＭＯＳスケーリング：２１世紀に向けたトランジスタの課題（MOSscaling: transistor challenges for the 21st century）」、インテル・テクノロジー・ジャーナル（IntelTechnology Journal）、Ｑ３、１９９８年 ケー・イスマイル（K. Ismail）、「Ｓｉ／ＳｉＧｅ高速電界効果トランジスタ（Si/SiGeHigh-Speed Field-Effect Transistors）」、ＩＥＤＭ、テクノロジー・ダイジェスト（Technology Digest）、第５０９〜５１２頁、１９９５年 エム・エー・アームストロング他（M. A. Armstrong, etal.）、「Ｓｉ／ＳｉＧｅヘテロ結合相補型金属酸化膜半導体トランジスタの設計（Design of Si/SiGe HeterojunctionComplementary Metal-Oxide Semiconductor Transistors）」、ＩＥＤＭ、テクノロジー・ダイジェスト（TechnologyDigest）第７６１〜７６４号、１９９５年 ワイ・ミン他（Y. Ming, et al.）、「ＳｉＧｅＣソース−ドレインを有する２５ｎｍ ｐ−チャネル垂直ＭＯＳＦＥＴ（25-nmp-Channel vertical MOSFET's with SiGeC source-drains）」、IEEE Electron DeviceLetters、第２０巻、Ｎｏ．６、１９９９年 エイチ・リュッカー他（H. Rucker, et al.）、「Ｃ−ドープ型ＳｉおよびＳｉＧｅでのドーパント拡散：物理的モデルおよび実験的検証（Dopantdiffusion in C-doped Si and SiGe: physical model and experimental verification）」、IEDM、テクニカル・ダイジェスト（TechnicalDigest）、第３４５〜８頁、１９９９年 エス・ヘアランド他（S. Hareland, et al.）、「ディープ・サブマイクロメートルＭＯＳＦＥＴにおけるパンチスルー電流を低下させてＭＯＳＦＥＴのスケーリングを拡張するための新しい構造的アプローチ（Newstructural approach for reducing punchthrough current in deep submicrometerMOSFETs and extending MOSFET scaling）」、IEEE Electronics Letters、第２９巻、Ｎｏ．２１、第１８９４〜１８９６頁、１９９３年１０月 エックス・ディー・チェン他（X. D. Chen, et al.）、「ソース／ドレインとチャネルとの間にヘテロ接合を有する垂直Ｐ−ＭＯＳＦＥＴ（VerticalP-MOSFETS with heterojunction between source/drain and channel）」、DeviceResearch Conference、デンバー、２０００年６月 キュー・オウヤン他（Q. Ouyang, et al.）、「新規なｐＭＯＳＦＥＴにおける２次元バンドギャップ工学（Two-DimensionalBandgap Engineering in Novel pMOSFETs）」、SISPAD、シアトル、２０００年９月 キュー・オウヤン他（Q. Ouyang, et al.）、「短チャネル効果を低減させ駆動駆動電流を高めた新規なＳｉ／ＳｉＧｅヘテロ接合ｐＭＯＳＦＥＴ（ANovel Si/SiGe Heterojunction pMOSFET with Reduced Short-Channel Effects andEnhanced Drive Current）」、IEEE Transactions on Electron Devices、４７（１０）、２０００年 キュー・オウヤン他（Q. Ouyang, et al.）、「駆動電流を高め短チャネル効果およびフローティング・ボディ効果を低減させた新規な垂直ｐＭＯＳＦＥＴの製作（Fabricationof a Novel Vertical pMOSFET with Enhanced Drive Current and ReducedShort-Channel Effects and Floating Body Effects）」、VLSIシンポジウム、京都、２００１年６月
本発明の目的は、極めて優れた性能およびスケーラビリティを有するデバイス構造を提供することである。２次元バンドギャップ工学を使用することにより、従来のＳｉ技術における矛盾点を回避することができ、駆動電流と漏洩電流とを独立に最適化する。その結果、非常に高い駆動電流と優れたターンオフ特性を同時に実現することができる。そのようなデバイスで短チャネル効果を抑制することにより、ＭＯＳＦＥＴ技術の連続的かつより積極的なスケーリングも可能になる。
本発明は、様々な実施形態により、これらの利点を有する垂直ｐ−チャネルおよび垂直相補型ＭＩＳＦＥＴ構造について述べる。本発明の別の態様は、そのようなデバイスのプロセス・インテグレーションである。本発明で述べるデバイスは、トランジスタのソースと本体との間に少なくともヘテロ接合を有するが、チャネル内では電流が流れる方向に沿ってヘテロ障壁が存在しないものである。ドレイン誘発型障壁低下は、ソース接合でのヘテロ障壁に起因して実質的に低減され、そのため、閾値下の振れおよびオフ状態での漏洩が小さくなる。一方、駆動電流は、チャネル内にヘテロ障壁がないことから量子力学的トンネリングによって制限されない。したがってこれらのデバイスによれば、非常に高いオン／オフ比を実現することができる。このようなデバイスは、ＤＲＡＭやラップトップ・コンピュータ、無線通信などの、高速で低漏洩、低電力の適用分野において極めて優れたものである。
シリコン・ベースやＩＩＩ−Ｖ材料系など、デバイスの概念を実現するには適正なバンド・オフセットを有する任意のヘテロ材料系を使用することができる。シリコン技術が最も成熟していることから、シリコン・ベースの材料が最も経済的に見合うものであり魅力的である。ｐＭＩＳＦＥＴの場合、シリコン上に設けられた圧縮歪みＳｉＧｅまたはＳｉＧｅＣは、正孔に適切なバンド・オフセットを有する。相補型ＭＩＳＦＥＴを実現させるには、電子に適切なバンド・オフセットを有するという理由で、２つの選択、すなわちｎＭＩＳＦＥＴに使用可能な２つのタイプのＳｉベース・ヘテロ構造がある。１つは、緩和ＳｉＧｅバッファ層上に圧縮歪みＳｉまたはＳｉＧｅを設けたものであり、もう１つは、Ｓｉ上に引張り歪みＳｉ１−ｘ−ｙＧｅｘＣｙを設けたものである。これらヘテロ構造のそれぞれの設計では、チャネルは表面チャネルでよく、または埋込み型量子井戸チャネルでよい。
キャリア移動度は、結晶の歪みだけではなく結晶方向にも依存する。最近の研究によれば、ゲート酸化物が２ｎｍ未満でありゲート長が１５０ｎｍ未満のデバイスでは、（１１０）基板上で＜１１０＞方向に沿って正孔移動度が著しく高まり、一方、（１００）基板上では＜１００＞方向に沿って電子移動度が最高であり続けることが示されている。従来の平面シリコン技法を使用して（１００）平面にｎＭＯＳＦＥＴを集積し（１１０）平面にｐＭＯＳＦＥＴを集積することは実用的ではないが、垂直デバイスまたはＦｉｎＦＥＴの場合はそのようにすることが比較的容易である。したがって、ヘテロ構造を利用することによるチャネルの歪みを引き起こすことなく、またはデバイス製作プロセスによって局所的な応力をどの場所にも引き起こすことなく、同一のウェハー上に、高正孔移動度チャネルと高電子移動度チャネルを同時に実現することができる。
本発明では、垂直ｐ−チャネル・トランジスタに関する２つの実施形態を例示する。次いで垂直ＣＭＯＳに関する２つの実施形態について記述する。製作方法についても記述する。
本発明のこれらおよびその他の特徴、目的、および利点は、本発明に関する以下の詳細な記述を添付図面と併せて読むことにより、明らかにされよう。
炭素、シリコン、およびゲルマニウムの格子面間隔は、それぞれ３．５６７Å、５．４３１Å、および５．６４６Åである。２軸引張り歪みは、緩和Ｓｉ上の擬似格子整合ＳｉＣに、あるいは緩和ＳｉＧｅまたはＧｅ基板上の擬似格子整合Ｓｉに存在するが、これは、擬似格子整合材料の場合、成長面（表面）内で格子面間隔が大きくなると成長方向（表面に垂直）での格子面間隔が小さくなることを意味する。一方、圧縮歪みは、緩和Ｓｉ上の擬似格子整合ＳｉＧｅに、または緩和ＳｉＧｅ上の擬似格子整合Ｇｅに存在するが、これは、擬似格子整合材料の場合、成長面（表面）内で格子面間隔が小さくなると成長方向（表面に垂直）での格子面間隔が大きくなることを意味する。緩和Ｓｉ上の圧縮歪みＳｉＧｅに少量の炭素（＜１％）を添加することによって、ＳｉＧｅの歪みを補償し軽減することができる。歪みは、歪み材料のバンド構造を変化させる。したがって歪みは、エネルギー・バンド・オフセット、有効質量、および状態密度に影響を及ぼす可能性がある。図面を参照すると、図１は、緩和シリコン上の圧縮歪みＳｉＧｅまたはＳｉＧｅ（Ｃ）の伝導帯および価電子帯を、それぞれ曲線２および３で示している。正孔は、正孔移動度の高い圧縮歪みＳｉＧｅ（Ｃ）内に閉じ込められ、したがってこの材料系はｐＭＯＳＦＥＴに適している。
図２は、緩和Ｓｉバッファ層上の引張り歪みＳｉ１−ｙＣｙの伝導帯および価電子帯を、それぞれ曲線４および５で示している。この場合、電子は、電子移動度の高い引張り歪みＳｉ１−ｙＣｙに閉じ込められ、したがってこの材料系はｎＭＯＳＦＥＴに適している。さらに図３は、シリコン・ゲルマニウム上の引張り歪みシリコンの伝導帯および価電子帯を、曲線６および７でそれぞれ示す。電子は、電子移動度が潜在的に高い引張り歪みシリコン内に閉じ込められ、したがってこの材料系はｎＭＯＳＦＥＴに適していると考えられる。これら３種の材料系では、チャネルは表面チャネルでよく、または埋込み型量子井戸チャネルでよい。図１〜３において、縦座標はエネルギーを表し、横座標は深さを表す。
図４は、垂直デバイス１６０構造の平面図を示す（一律の縮尺で示していない）。図５は、第１の実施形態である圧縮歪みＳｉＧｅＣ垂直ｐＭＯＳＦＥＴ １６０の断面図であり、ソース層またはソース領域１６４や、本体層または本体領域１６３、ドレイン層またはドレイン領域１６２と、その側壁に設けられたチャネル層またはチャネル領域１６５や、絶縁体層または絶縁体領域１６６、ゲート電極層またはゲート電極領域１６７などの、いくつかの層または領域を含んでいる。垂直カラムまたはメサ６０００は、垂直デバイス１６０を形成する。ＳｉＧｅ層またはＳｉＧｅ領域１６４の歪みは大きく、その臨界膜厚はやや小さい。層の歪みが大きくなるほど、歪んだ層が緩和し始める臨界膜厚は薄くなる。臨界膜厚は、当技術分野では、層または領域に欠陥が生じてその歪みが軽減され、それによって層または領域がその本来の格子面間隔へと緩和する厚さと理解される。格子面間隔は、層の組成によって決定される。例えばＧｅ格子は、シリコンの格子面間隔の１．０４倍である。ＳｉＧｅ層のＧｅ組成が５０％の場合、その格子面間隔はシリコンの格子面間隔の１．０２倍であることが予測される。この実施形態では、緩和シリコン層またはその領域、ポリシリコン層またはその領域、あるいはポリＳｉＧｅ層またはその領域４１０を、歪みＳｉＧｅ層１６４の上面に形成し、それによって、シリサイド化に十分な厚さの複合体ソースも形成される。層４１０は、望みに応じて厚くすることができるが、層または領域１６４の厚さは、臨界膜厚よりも薄いかまたは臨界膜厚程度である。
デバイスには、以下の構造的特徴がある。
１）ドレインはｐ＋型単結晶シリコン１６２であり、その濃度レベルが１×１０１９原子／ｃｍ３よりも高い。
２）本体はｎ型シリコン１６３であり、そのドーピング・レベルは、所望の閾値電圧が得られるように調節される。
３）層１６２上のｐ型ＳｉＧｅＣ層２１０を使用して、ドレイン１６２から本体１６３へのホウ素拡散を低減させる。層２１０のｐ型濃度レベルは、１×１０１９原子／ｃｍ３よりも高い。
４）ソースは、ｐ＋型の圧縮歪みＧｅ、ＧｅＣ、またはＳｉＧｅＣ １６４と緩和シリコンまたはポリシリコンまたはポリＳｉＧｅ ４１０であり、どちらもそのｐ型濃度レベルが１×１０１９原子／ｃｍ３よりも高い。
５）チャネル１６５は圧縮歪みＳｉＧｅＣまたはシリコンであり、矢印１０４で示される電流が流れる方向に沿ってヘテロ障壁がない。
６）ソース１６４と本体１６３との界面５７０に歪みＳｉＧｅＣ／Ｓｉヘテロ接合を形成するが、好ましくはソース／本体の金属学的なｐ／ｎ接合に整合している。
７）ゲートは、本体１６３の表面を経てソース１６４からドレイン１６２までチャネル１６５全体に重ねられた導電層１６７であり、それらの間には絶縁体１６６が設けられる。
８）ドレイン、ソース、およびゲート電極１６９、１７０、および１７１は、ドレイン１６２、複合体ソース１６４および４１０、およびゲート１６７にそれぞれ結合している。
９）層１６１は、バルク状のシリコン、またはＳＯＩ基板、またはＳｉＧｅオン・インシュレータでよい。
ゲート誘電体層または領域１６６は、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せでよい。
導電性領域１６７は、金属、金属ケイ化物、ドープ型ポリシリコン、またはドープ型ポリＳｉＧｅでよい。
層２１０は、１×１０１９〜１×１０２１原子／ｃｍ３の範囲でｐ型にドープされる。
層または領域４１０は、１×１０１９〜１×１０２１原子／ｃｍ３の範囲でｐ型にドープされる。
垂直構造またはカラム５０００は、結晶面（１１０）に側壁を有しかつ基板平面または基板の主面に垂直でよい。
低ノイズの適用例では埋込み型チャネルが好ましい。図６に、垂直埋込み型チャネルｐＭＯＳＦＥＴを示す。ゲート酸化の前に、シリコン・キャップ層または領域１７５を形成する。この場合、表面粗さ散乱がないので、歪みＳｉＧｅ量子井戸チャネル１６５はその高い正孔移動度を維持することが可能になる。シリコン・キャップ層または領域１７５を除き、図６は図５と同様である。
上述の実施形態は、ソースと本体の間、すなわち界面５７０にのみヘテロ結合を有する非対称デバイスであることに留意されたい。トランスミッション・ゲート回路などのある特定の回路の適用例では、デバイスが対称であることが好ましい。
図７に示す本発明の第４の実施形態は、表面チャネルｐＭＯＳＦＥＴ ９０１である。これは第１の実施形態と同様の構造を持つが、表面チャネルと、薄い圧縮歪みＳｉＧｅＣ層９００およびシリコン層または領域１６２を含む複合体ドレインとを有する。この構造で、ＳｉＧｅＣ層または領域１６４と９００は、歪みの量が同じでよくまたは同じにすることができる。領域９００は、濃度レベルが１×１０１９原子／ｃｍ３よりも高いｐ型でよく、または炭素ドープ領域９００は、１×１０１９〜１×１０２１原子／ｃｍ３の範囲でｐ型にドープしたものでもよい。したがって、ソースとドレインの接合部でのヘテロ障壁は同じ高さを有し、そのためデバイスは対称デバイスに近くなる。
図８および８Ｂは、（１００）シリコン基板上の垂直ｎＭＯＳＦＥＴおよび垂直ｐＭＯＳＦＥＴのメサ構造または垂直構造の向きを示す平面図である。図８のｎおよびｐチャネルは、（１１０）族の平面内にある。（１１０）平面内の正孔移動度が（１００）平面の場合より高いとしても、電子移動度は（１００）平面に比べて劣っている。しかし、ｎＭＯＳＦＥＴのメサ構造または垂直構造をウェハーの切欠き線から４５度回転させると、メサ構造または垂直構造の４つの側壁の表面にあるｎチャネルは、図９に示すように（００１）、（０１０）、（００１）、および（０１０）平面内にある。一方、図９では、ｐＭＯＳＦＥＴのメサ構造または垂直構造の側壁がウェハーの切欠き線に整合しており、このメサ構造または垂直構造の側壁表面にあるｐチャネルは、（０１１）、（０１１）、（０１１）、および（０１１）平面内にある。その結果、図９に示す垂直ＣＭＯＳのレイアウトによって、高い正孔移動度と高い電子移動度を同時に実現することができる。図９に示される方位調整は、置換ゲートを持ちまたは持たないＳｉ垂直ＭＯＳＦＥＴや本明細書に記載するヘテロ接合ＭＯＳＦＥＴなどの、任意の垂直ＭＯＳＦＥＴに使用できることに留意されたい。
図１０は、垂直ｎＭＯＳＦＥＴ ７４および垂直ｐＭＯＳＦＥＴ ２６０を含む垂直ＣＭＯＳインバータ２６２の実施形態を示す。メサの向きは図９に示すが、ｐチャネル・メサ５０００の側壁は平面（１１０）内にあり、ｎチャネル・メサ３００１の側壁は平面（１００）内にある。デバイスの分離は、絶縁体領域またはブランケット誘電体層１６８、１４８、および６８によって行う。ｎＭＯＳＦＥＴ ７４は、引張り歪みＳｉＧｅＣソース６４と、ドレイン内の炭素ドープ層３００を有し、ドレイン６２にリンがドープされた場合にそのリンの拡散が減少するようになされている。ｐＭＯＳＦＥＴは、圧縮歪みＳｉＧｅＣソース１６４と、ドレイン内の炭素ドープ層２１０を有し、ドレイン１６２にホウ素がドープされた場合にホウ素の拡散が減少するようになされている。どちらのデバイスも、シリコン表面チャネル６５、１６５を有する。ゲート絶縁層または領域６６、１６６は、酸化物、酸窒化物、その他の高誘電率誘電体、またはこれらの組合せにすることができる。ゲート電極６７、１６７は、ミッドギャップの仕事関数を有する同じ種類の金属、または適切な仕事関数を有する異なる２種の金属にすることができ、すなわちｎＭＯＳＦＥＴにはｎ型ポリシリコンまたはポリＳｉＧｅを使用し、ｐＭＯＳＦＥＴにはｐ型のポリシリコンまたはポリＳｉＧｅを使用することができる。垂直カラム６０００は、ｐＭＯＳＦＥＴ ２６０を形成する。垂直カラム４００１はｎＭＯＳＦＥＴ ７４を形成する。
図１０に示す垂直電界効果ＣＭＯＳトランジスタで作製されたインバータの作製方法は、以下に述べる通りであり、すなわち
第１の単結晶基板６１上にシリコン・エピタキシャル層または領域６２を形成し、そのシリコン・エピタキシャル層または領域６２を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープするステップと、
ｎ型シリコン層または領域６２上に、Ｓｉ１−ｉ−ｊＧｅｉＣｊエピタキシャル層または領域３００を形成するステップと、
Ｓｉ１−ｉ−ｊＧｅｉＣｊ層または領域３００上にシリコン・エピタキシャル層または領域６３を形成し、そのシリコン・エピタキシャル層または領域６３をｐ型にドープするステップと、
ｐ型シリコン層または領域６３上に歪みＳｉ１−ｙＣｙエピタキシャル層または領域６４を形成し、その歪みＳｉ１−ｙＣｙ層または領域６４を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープするステップと、
ｎ型歪みＳｉ１−ｙＣｙ層または領域６４上にシリコン層または領域４５０を形成し、そのシリコン層または領域４５０を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープするステップと、
シリコン層または領域６２から、第２の層の歪みＳｉ１−ｘＣｘ層または領域３００表面、第３のｐ型シリコン層または領域６３表面、第４の歪みＳｉ１−ｙＣｙ層または領域６４表面を経て、シリコン層または領域４５０に延びた少なくとも１つの側壁を含む、垂直カラム構造３００１を形成するステップと、
垂直構造３００１の少なくとも１つの側壁の領域表面にシリコン層または領域６５を形成するステップと、
シリコン層または領域６５の表面に誘電体層または領域６６を形成するステップと、
誘電体層または領域６６の表面に導電層または領域６７を形成するステップと、
その附近の領域をマスキングしエッチングして、単結晶基板６１を露出させるステップと、
第１の単結晶基板１６１上に、１×１０１９原子／ｃｍ３よりも高い濃度レベルのｐ型シリコン１６２層または領域を形成するステップと、
層または領域１６２上に、炭素ドープ・エピタキシャル層または領域２１０を形成し、この層または領域２１０を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｐ型にドープするステップと、
層または領域２１０上にシリコン・エピタキシャル層または領域１６３を形成し、この層または領域１６３をｎ型にドープするステップと、
層または領域１６３上に圧縮歪みＳｉ１−ｗ−ｑＧｅｗＣｑエピタキシャル層または領域１６４を形成し、この圧縮歪みＳｉ１−ｗ−ｑＧｅｗＣｑ層または領域１６４を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｐ型にドープするステップと、
Ｓｉ１−ｗ−ｑＧｅｗＣｑ層または領域１６４上にシリコン・エピタキシャル層または領域４１０を形成し、このシリコン層または領域４１０を、１×１０１９ｃｍ−３よりも高い濃度レベルでｐ型にドープするステップと、
第１のシリコン層または領域１６２、第２の層である炭素ドープ層または領域２１０、第３の層であるシリコン層または領域１６３、第４のＳｉ１−ｗ−ｑＧｅｗＣｑ層または領域１６４、および第５のシリコン層または領域４１０を含む、垂直カラム構造５０００を形成するステップと、
上記垂直カラム構造５０００の外周表面に歪みＳｉ１−ｓＧｅｓ層または領域１６５を形成するステップと、
上記層または領域１６５の外周表面に誘電体層または領域１６６を形成するステップと、
上記誘電体層または領域１６６の外周表面に導電層または領域１６７を形成するステップと
を含む。
上記方法はさらに、
垂直カラム構造４００１の全体の表面および上方にブランケット誘電体６８層を形成するステップと、
前記ｎ型シリコン層６２に接触するように上記ブランケット誘電体層６８を貫通させて導電層または領域６９を形成するステップと、
上記垂直カラム構造４００１の上面で前記シリコン層または領域４５０に接触するように上記ブランケット誘電体層６８を貫通させて導電層または領域７０を形成するステップと、
垂直カラム構造４００１の外周表面の導電層または領域６７に接触するように上記ブランケット誘電体層６８を貫通させて導電層または領域７１を形成するステップと、
垂直カラム構造６０００の全体の表面および上方にブランケット誘電体層１６８を形成するステップと、
ｐ型シリコン層または領域１６２に接触するように上記ブランケット誘電体層１６８を貫通させて導電層または領域１６９を形成するステップと、
上記垂直構造５０００の上面でｐ型シリコン層または領域４１０に接触するように上記ブランケット誘電体層１６８を貫通させて導電層または領域１７０を形成するステップと、
垂直カラム構造５０００の外周表面の導電層または領域１６７に接触するように上記ブランケット誘電体層１６８を貫通させて導電層または領域１７１を形成するステップと、
デバイス分離としての機能を果たすように、２つの垂直なカラム構造４００１と６０００との間の層６１上に誘電体領域１４８を形成するステップと
を含んでよい。
垂直カラム３００１の側壁は、平面（１００）内にありかつ基板平面に垂直であることが好ましい。
垂直カラム５０００の側壁は、平面（１１０）内にありかつ基板平面に垂直であることが好ましい。
図１１は、第２の実施形態である垂直ＣＭＯＳ ３６２を示すが、ｎＭＯＳＦＥＴ ３７４を除き図１０と同様である。ｎＭＯＳＦＥＴ ３７４は、緩和ＳｉＧｅ本体６３の表面に構築された引張り歪みシリコン・チャネル６５を有する。本体６３は、事実上の基板６２に対して緩和されている。引張り歪みシリコンをチャネルとして有することの利点は、電子移動度が高くなることである。メサ３００１の向きを図９に示すが、ｐチャネルは平面（１１０）内にありｎチャネルは平面（１００）内にあって、正孔および電子の移動度が高くなる。
垂直電界効果ＣＭＯＳトランジスタで作製されたインバータの作製方法は以下の通りであり、すなわち
第１の単結晶基板６１上に緩和Ｓｉ１−ｉＧｅｉエピタキシャル層または領域６２を形成し、このＳｉ１−ｉＧｅｉエピタキシャル層または領域６２を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープするステップと、
ｎ型Ｓｉ１−ｉＧｅｉ層または領域６２上に炭素ドープＳｉＧｅエピタキシャル層または領域３００を形成し、このシリコン・エピタキシャル層または領域３００を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープするステップと、
炭素ドープＳｉＧｅ層３００上に緩和Ｓｉ１−ｉＧｅｉエピタキシャル層または領域６３を形成し、このシリコン・エピタキシャル層６３をｐ型にドープするステップと、
ｐ型Ｓｉ１−ｉＧｅｉ層６３上に引張り歪みシリコン・エピタキシャル層または領域６４を形成し、この歪みシリコン層６４を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープするステップと、
ｎ型歪みシリコン層６４上に緩和Ｓｉ１−ｉＧｅｉ層または領域４５０を形成し、このＳｉ１−ｉＧｅｉ層４５０を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｎ型にドープするステップと、
緩和Ｓｉ１−ｉＧｅｉ層６２から、第２の層である炭素ドープＳｉＧｅ層３００表面、第３のｐ型緩和Ｓｉ１−ｉＧｅｉ層６３表面、第４の歪みシリコン層６４表面を経て、ＳｉＧｅ層４５０に延びる、少なくとも１つの側壁を含んだ垂直カラム構造３００１を形成するステップと、
垂直構造３００１の少なくとも１つの側壁の領域表面に、歪みシリコン層または領域６５を形成するステップと、
シリコン層または領域６５表面に誘電体層または領域６６を形成するステップと、
誘電体層または領域６６表面に導電層または領域６７を形成するステップと、
近くの領域をマスキングしてエッチングし、単結晶基板１６１を露出させるステップと、
第１の単結晶基板１６１上に、１×１０１９原子／ｃｍ３よりも高い濃度レベルのｐ型シリコン層または領域１６２を形成するステップと、
層または領域１６２上に炭素ドープエピタキシャル層または領域２１０を形成し、この層２１０を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｐ型にドープするステップと、
層２１０上にシリコン・エピタキシャル層または領域１６３を形成し、この層１６３をｎ型にドープするステップと、
層１６３上に圧縮歪みＳｉ１−ｗ−ｑＧｅｗＣｑエピタキシャル層または領域１６４を形成し、このＳｉ１−ｗ−ｑＧｅｗＣｑ層１６４を、１×１０１９原子／ｃｍ３よりも高い濃度レベルでｐ型にドープするステップと、
Ｓｉ１−ｗ−ｑＧｅｗＣｑ層１６４上にシリコン・エピタキシャル層または領域４１０を形成し、このシリコン層４１０を、１×１０１９ｃｍ−３よりも高い濃度レベルでｐ型にドープするステップと、
第１のシリコン層１６２、第２の層である炭素ドープ層２１０、第３の層であるシリコン層１６３、第４のＳｉ１−ｗ−ｑＧｅｗＣｑ層１６４、および第５のシリコン層４１０を含む、垂直カラム構造５０００を形成するステップと、
上記垂直カラム構造５０００の外周表面に歪みＳｉ１−ｓＧｅｓ層または領域１６５を形成するステップと、
上記層１６５の外周表面に誘電体層または領域１６６を形成するステップと、
上記誘電体層１６６の外周表面に導電層または領域１６７を形成するステップとを含む。
上記方法はさらに、
垂直カラム構造４００１全体の表面および上方にブランケット誘電体６８層を形成するステップと、
前記ｎ型シリコン層または領域６２に接触するように上記ブランケット誘電体層６８を貫通させて導電層または領域６９を形成するステップと、
上記垂直カラム構造４００１の上面で前記シリコン層４５０に接触するように上記ブランケット誘電体層６８を貫通させて導電層または領域７０を形成するステップと、
垂直カラム構造４００１の外周表面にある導電層または領域６７に接触するように上記ブランケット誘電体層６８を貫通させて導電層または領域７１を形成するステップと、
垂直カラム構造６０００の全体の表面および上方にブランケット誘電体層１６８を形成するステップと、
ｐ型シリコン層または領域１６２に接触するように上記ブランケット誘電体層１６８を貫通させて導電層または領域１６９を形成するステップと、
上記垂直カラム構造２００１の上面でｐ型シリコン４１０に接触するように上記ブランケット誘電体層１６８を貫通させて導電層または領域１７０を形成するステップと、
垂直カラム構造５０００の外周表面にある導電層１６７に接触するように上記ブランケット誘電体層１６８を貫通させて導電層または領域１７１を形成するステップと、
デバイス分離としての機能を果たすよう、２つの垂直カラム構造４００１と６０００との間の層６１上に誘電体領域１４８を形成するステップと
を含んでよい。
垂直カラム３００１の側壁は、平面（１００）内にありかつ基板平面に垂直であることが好ましい。
垂直カラム５０００の側壁は、平面（１１０）内にありかつ基板平面に垂直であることが好ましい。
好ましい実施形態によれば、本発明はさらに、垂直高移動度ヘテロ接合ｐＭＩＳＦＥＴのプロセス・インテグレーションのスキームを含み、すなわち
ｉｎ−ｓｉｔｕドーピングを行いまたは行わずに、ドレイン、本体、およびソース用のいくつかの層を積み重ねたものをエピタキシャル成長させること、
パターニング／エッチングを行って、メサ５０００、またはペデスタル、またはピロー、またはカラム、またはフィン構造を形成すること、
メサ、ペデスタル、ピロー、カラム、またはフィン構造の側壁表面に、チャネル層１６５、必要ならキャップ層をエピタキシャル成長させること、
酸化物、酸窒化物、その他の高誘電率誘電体、またはこれらの組合せでよい絶縁体層を成長させまたは堆積させること、
メサ、またはペデスタル、またはピロー、またはカラム、またはフィン構造の側壁表面に、ポリシリコン、ポリＳｉＧｅ、または金属でよいゲート電極層を成長させまたは堆積させること、
ゲート電極をパターニング／エッチングし、最終の垂直構造６０００を形成すること、
ソース、ドレイン、本体、あるいはポリＳｉまたはポリＳｉＧｅゲート電極がｉｎ−ｓｉｔｕドープされていない場合はイオン注入し、アニーリングを行うこと、
ゲートをパターニングしエッチングすること、
フィールド酸化膜を堆積すること、
コンタクトを開口すること、
ソース／ドレインのシリサイド化を行うこと、および
メタライゼーションおよび金属焼結を行うことを含む。
図面において、同様の要素または構成部品は、同様のかつ対応する参照符号により示すことに留意されたい。
高移動度チャネルと、好ましくはソースまたはドレインあるいはその両方の接合部に一致したヘテロ接合とを含んだ半導体デバイスについて、記述し例示してきたが、上述の特許請求の範囲のみによって限定される本発明の広い範囲から逸脱することなく修正例および変形例が可能であることが、当業者に明らかにされよう。
立方晶Ｓｉ上の圧縮歪みＳｉＧｅまたはＳｉＧｅ（Ｃ）のエネルギー・バンド図である。 立方晶Ｓｉ上の引張り歪みＳｉＣのエネルギー・バンド図である。 緩和ＳｉＧｅバッファ上の引張り歪みＳｉのエネルギー・バンド図である。 垂直チャネルＭＯＳＦＥＴの平面図である。 炭素を含有する拡散障壁層と、緩和シリコン層および歪みＳｉＧｅＣ層からなる複合体ソース領域とを備えた、垂直圧縮歪みＳｉＧｅ／ＳｉまたはＳｉＧｅＣ／Ｓｉ表面チャネルｐＭＯＳＦＥＴの断面図である。 炭素を含有する拡散障壁層と、緩和シリコン層および歪みＳｉＧｅＣ層からなる複合体ソース領域とを備えた、垂直圧縮歪みＳｉＧｅ／ＳｉまたはＳｉＧｅＣ／Ｓｉ埋込み型チャネルｐＭＯＳＦＥＴの断面図である。 ソースとドレインの両方の接合部にヘテロ接合を有する、垂直圧縮歪みＳｉＧｅ／ＳｉまたはＳｉＧｅＣ／Ｓｉ表面チャネルｐＭＯＳＦＥＴの断面図である。 （１００）基板上に設けた垂直ＣＭＯＳインバータのメサ構造または垂直構造の向きを示す平面図である。 （１００）基板上に設けた垂直ＣＭＯＳインバータのメサ構造または垂直構造の向きを示す平面図である。 本発明による、ｎＭＯＳＦＥＴの引張り歪みＳｉＣソース／ドレインとｐＭＯＳＦＥＴの圧縮歪みＳｉＧｅＣソース／ドレインを備えた、垂直ＣＭＯＳの断面図である。 本発明による、ｎＭＯＳＦＥＴの引張り歪みＳｉソース／ドレインとｐＭＯＳＦＥＴの圧縮歪みＳｉＧｅＣソース／ドレインを備えた、垂直ＣＭＯＳの断面図である。
符号の説明
１６０ 垂直ｐＭＯＳＦＥＴ
１６２ ドレイン
１６３ 本体
１６４ ソース
１６５ チャネル
１６６ 絶縁体
１６７ ゲート

Claims (63)

  1. 第１の基板上に、１×１０19原子／ｃｍ3よりも高い濃度レベルの第１のｐ型単結晶シリコン領域を提供するステップと、
    前記第１のｐ型単結晶シリコン領域上に、第２の炭素ドープ・エピタキシャル領域を形成し、前記第２の炭素ドープ・エピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第２の炭素ドープ・エピタキシャル領域上に第３のシリコン領域を形成し、前記第３のシリコン領域をｎ型にドープするステップと、
    前記第３のシリコン領域上に第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を形成し、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域上に第５のシリコン含有領域を形成し、前記第５のシリコン含有領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第１のｐ型単結晶シリコン領域から、前記第２の炭素ドープ・エピタキシャル領域、前記第３のシリコン領域、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域、および前記第５のシリコン含有領域に延びる、少なくとも１つの側壁を含んだ垂直構造を形成するステップと、
    前記第２の炭素ドープ・エピタキシャル領域から、前記第３のシリコン領域表面を経て前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域に延びる、前記垂直構造の前記少なくとも１つの側壁の領域表面に、第６の圧縮歪みＳｉ1-sＧｅs領域を形成するステップと
    を含む、電界効果トランジスタの垂直チャネルの作製方法。
  2. 前記第６の圧縮歪みＳｉ1-sＧｅs領域の表面にゲート誘電体領域を形成するステップと、
    前記ゲート誘電体領域の表面に導電性領域を形成するステップと
    をさらに含む、請求項１に記載の作製方法。
  3. 前記垂直構造全体の表面および上方にブランケット誘電体層を形成するステップと、
    前記第１のｐ型単結晶シリコン領域に接触するように前記ブランケット誘電体層を貫通させて第１の導電性バイアを形成するステップと、
    前記垂直構造の上面で前記第５のシリコン含有領域に接触するように前記ブランケット誘電体層を貫通させて第２の導電性バイアを形成するステップと、
    前記導電性領域に接触するように前記ブランケット誘電体層を貫通させて第３の導電性バイアを形成するステップと
    をさらに含む、請求項２に記載の作製方法。
  4. 前記第１のｐ型単結晶シリコン領域を提供するステップが、イオン注入およびその後のアニーリング、またはｉｎ ｓｉｔｕドーピングからなる群から選択されたプロセスによって、ｐ型にドープするステップである、請求項１に記載の作製方法。
  5. 前記第５のシリコン含有領域が、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域の上面に対して緩和している、請求項１に記載の作製方法。
  6. 前記第５のシリコン含有領域が単結晶シリコンまたはポリシリコンまたはポリＳｉＧｅでよい、請求項１に記載の作製方法。
  7. 前記側壁が（１１０）平面内にあり、前記第１の基板の主面に垂直である、請求項１に記載の作製方法。
  8. 前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項２に記載の作製方法。
  9. 前記導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、請求項２に記載の作製方法。
  10. 前記第２の炭素ドープ・エピタキシャル領域を、１×１０19〜１×１０21原子／ｃｍ3の範囲でｐ型にドープする、請求項１に記載の作製方法。
  11. 前記第５のシリコン含有領域を、１×１０19〜１×１０21原子／ｃｍ3の範囲内でｐ型にドープする、請求項１に記載の作製方法。
  12. 第１の基板上に、１×１０19原子／ｃｍ3よりも高い濃度レベルの第１のｐ型単結晶シリコン領域を提供するステップと、
    前記第１のｐ型単結晶シリコン領域上に、第２の炭素ドープ・エピタキシャル領域を形成し、前記第２の炭素ドープ・エピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第２の炭素ドープ・エピタキシャル領域上に第３のシリコン領域を形成し、前記第３のシリコン領域をｎ型にドープするステップと、
    前記第３のシリコン領域上に第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を形成し、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域上に第５のシリコン含有領域を形成し、前記第５のシリコン含有領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第１のｐ型単結晶シリコン領域から、前記第２の炭素ドープ・エピタキシャル領域、前記第３のシリコン領域、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域、および前記第５のシリコン含有領域に延びる、少なくとも１つの側壁を含んだ垂直構造を形成するステップと、
    前記第２の炭素ドープ・エピタキシャル領域から、前記第３のシリコン領域表面を経て前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域に延びる、前記垂直構造の前記少なくとも１つの側壁の領域表面に、第６の圧縮歪みＳｉ1-sＧｅs領域を形成するステップと、
    前記第６の圧縮歪みＳｉ1-sＧｅs領域表面に第７のシリコン領域を形成するステップと
    を含む、電界効果トランジスタの垂直チャネルの作製方法。
  13. 前記第７のシリコン領域表面にゲート誘電体領域を形成するステップと、
    前記ゲート誘電体領域の表面に導電性領域を形成するステップと
    をさらに含む、請求項１２に記載の作製方法。
  14. 前記垂直構造全体の表面および上方にブランケット誘電体層を形成するステップと、
    前記第１のｐ型単結晶シリコン領域に接触するように前記ブランケット誘電体層を貫通させて第１の導電性バイアを形成するステップと、
    前記垂直構造の上面で前記第５のシリコン含有領域に接触するように前記ブランケット誘電体層を貫通させて第２の導電性バイアを形成するステップと、
    前記導電性領域に接触するように前記ブランケット誘電体層を貫通させて第３の導電性バイアを形成するステップと
    をさらに含む、請求項１３に記載の作製方法。
  15. 前記第１のｐ型単結晶シリコン領域を提供するステップが、イオン注入およびその後のアニーリング、およびｉｎ ｓｉｔｕドーピングからなる群から選択されたプロセスによって、ｐ型にドープするステップである、請求項１２に記載の作製方法。
  16. 前記第５のシリコン含有領域が、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域の上面に対して緩和している、請求項１２に記載の作製方法。
  17. 前記第５のシリコン含有領域が、単結晶シリコンまたはポリシリコンまたはポリＳｉＧｅでよい、請求項１２に記載の作製方法。
  18. 前記側壁が（１１０）平面内にあり、前記第１の基板の主面に垂直である、請求項１２に記載の作製方法。
  19. 前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項１３に記載の作製方法。
  20. 前記導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、請求項１３に記載の作製方法。
  21. 前記第２の炭素ドープ・エピタキシャル領域を、１×１０19〜１×１０21原子／ｃｍ3の範囲でｐ型にドープする、請求項１２に記載の作製方法。
  22. 前記第５のシリコン含有領域を、１×１０19〜１×１０21原子／ｃｍ3の範囲内でｐ型にドープする、請求項１２に記載の作製方法。
  23. 第１の基板上に、１×１０19原子／ｃｍ3よりも高い濃度レベルの第１のｐ型単結晶シリコン領域を提供するステップと、
    前記第１のｐ型単結晶シリコン領域上に、第２の圧縮歪みＳｉ1-x-yＧｅxＣyエピタキシャル領域を形成し、前記第２の圧縮歪みＳｉ1-x-yＧｅxＣyエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第２の圧縮歪みＳｉ1-x-yＧｅxＣyエピタキシャル領域上に第３のシリコン・エピタキシャル領域を形成し、前記第３のシリコン・エピタキシャル領域をｎ型にドープするステップと、
    前記第３のシリコン・エピタキシャル領域上に第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を形成し、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域上に第５のシリコン含有領域を形成し、前記第５のシリコン含有領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第１のｐ型単結晶シリコン領域から、前記第２の圧縮歪みＳｉ1-x-yＧｅxＣyエピタキシャル領域、前記第３のシリコン・エピタキシャル領域、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域、および前記第５のシリコン含有領域に延びる、少なくとも１つの側壁を含んだ垂直構造を形成するステップと、
    前記第２の圧縮歪みＳｉ1-x-yＧｅxＣyエピタキシャル領域から、前記第３のシリコン・エピタキシャル領域表面を経て前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域に延びる、前記垂直構造の前記少なくとも１つの側壁の領域表面に、第６の圧縮歪みＳｉ1-sＧｅs領域を形成するステップと
    を含む、電界効果トランジスタの垂直チャネルの作製方法。
  24. 前記第６の圧縮歪みＳｉ1-sＧｅs領域の表面にゲート誘電体領域を形成するステップと、
    前記ゲート誘電体領域の表面に導電性領域を形成するステップと
    をさらに含む、請求項２３に記載の作製方法。
  25. 前記垂直構造全体の表面および上方にブランケット誘電体層を形成するステップと、
    前記第１のｐ型単結晶シリコン領域に接触するように前記ブランケット誘電体層を貫通させて第１の導電性バイアを形成するステップと、
    前記垂直構造の上面で前記第５のシリコン含有領域に接触するように前記ブランケット誘電体層を貫通させて第２の導電性バイアを形成するステップと、
    前記導電性領域に接触するように前記ブランケット誘電体層を貫通させて第３の導電性バイアを形成するステップと
    をさらに含む、請求項２４に記載の作製方法。
  26. 前記第３のシリコン・エピタキシャル領域をｎ型にドープするステップが、前記第３のシリコン・エピタキシャル領域を、イオン注入およびその後のアニーリング、およびｉｎ ｓｉｔｕドーピングからなる群から選択されたプロセスによって、ｎ型にドープするステップである、請求項２３に記載の作製方法。
  27. 前記第５のシリコン含有領域が、前記第４の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域の上面に対して緩和している、請求項２３に記載の作製方法。
  28. 前記第５のシリコン含有領域が、単結晶シリコンまたはポリシリコンまたはポリＳｉＧｅでよい、請求項２３に記載の作製方法。
  29. 前記側壁が（１１０）平面内にあり、前記第１の基板の主面に垂直である、請求項２３に記載の作製方法。
  30. 前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項２４に記載の作製方法。
  31. 前記導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、請求項２４に記載の作製方法。
  32. 前記第２の圧縮歪みＳｉ1-x-yＧｅxＣyエピタキシャル領域を、１×１０19〜１×１０21原子／ｃｍ3の範囲内でｐ型にドープする、請求項２３に記載の作製方法。
  33. 前記第５のシリコン含有領域を、１×１０19〜１×１０21原子／ｃｍ3の範囲内でｐ型にドープする、請求項２３に記載の作製方法。
  34. 第１の単結晶基板上に第１のシリコン・エピタキシャル領域を形成し、前記第１のシリコン・エピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープして、第１のｎ型シリコン・エピタキシャル領域を提供するステップと、
    前記第１のｎ型シリコン・エピタキシャル領域上に、第２のＳｉ1-i-jＧｅiＣjエピタキシャル領域を形成するステップと、
    前記第２のＳｉ1-i-jＧｅiＣjエピタキシャル領域上に第３のシリコン・エピタキシャル領域を形成し、前記第３のシリコン・エピタキシャル領域をｐ型にドープして、第３のｐ型シリコン・エピタキシャル領域を提供するステップと、
    前記第３のｐ型シリコン・エピタキシャル領域上に第４の歪みＳｉ1-yＣyエピタキシャル領域を形成し、前記第４の歪みＳｉ1-yＣyエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープして、第４のｎ型歪みＳｉ1-yＣyエピタキシャル領域を提供するステップと、
    前記第４のｎ型歪みＳｉ1-yＣyエピタキシャル領域上に第５のシリコン含有領域を形成し、前記第５のシリコン含有領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープするステップと、
    前記第１のｎ型シリコン・エピタキシャル領域から、前記第２のＳｉ1-i-jＧｅiＣjエピタキシャル領域表面、前記第３のｐ型シリコン・エピタキシャル領域表面、前記第４のｎ型歪みＳｉ1-yＣyエピタキシャル領域表面を経て、前記第５のシリコン含有領域に延びた少なくとも１つの側壁を含む、第１の垂直構造を形成するステップと、
    前記第１の垂直構造の前記少なくとも１つの側壁の領域表面に第６のシリコン領域を形成するステップと、
    前記第６のシリコン領域の表面に第１のゲート誘電体領域を形成するステップと、
    前記第１のゲート誘電体領域の表面に第１のゲート導電性領域を形成するステップと、
    近くの領域をマスキングしエッチングして、前記第１の単結晶基板を露出させるステップと、
    前記第１の単結晶基板上に、１×１０19原子／ｃｍ3よりも高い濃度レベルの第７のｐ型シリコン領域を形成するステップと、
    前記第７のｐ型シリコン領域上に第８の炭素ドープ・エピタキシャル領域を形成し、前記第８の炭素ドープ・エピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第８の炭素ドープ・エピタキシャル領域上に第９のシリコン・エピタキシャル領域を形成し、前記第９のシリコン・エピタキシャル領域をｎ型にドープするステップと、
    前記第９のシリコン・エピタキシャル領域上に第１０の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を形成し、前記第１０の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第１０の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域上に第１１のシリコン・エピタキシャル領域を形成し、前記第１１のシリコン・エピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープするステップと、
    前記第７のｐ型シリコン領域、前記第８の炭素ドープ・エピタキシャル領域、前記第９のシリコン・エピタキシャル領域、前記第１０の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域、および前記第１１のシリコン・エピタキシャル領域を含む、第２の垂直構造を形成するステップと、
    前記第２の垂直構造の外周表面に第１２の歪みＳｉ1-sＧｅs領域を形成するステップと、
    前記第１２の歪みＳｉ1-sＧｅs領域の外周表面に第２のゲート誘電体領域を形成するステップと、
    前記第２のゲート誘電体領域の外周表面に第２のゲート導電性領域を形成するステップと
    を含む、垂直電界効果ＣＭＯＳトランジスタで形成されたインバータの作製方法。
  35. 前記第１の垂直構造全体の表面および上方に第１のブランケット誘電体層を形成するステップと、
    前記第１のｎ型シリコン・エピタキシャル領域に接触するように前記第１のブランケット誘電体層を貫通させて第１の導電性領域を形成するステップと、
    前記第１の垂直構造の上面で前記第５のシリコン含有領域に接触するように前記第１のブランケット誘電体層を貫通させて第２の導電性領域を形成するステップと、
    前記第１の垂直構造の外周表面の導電性領域に接触するように前記第１のブランケット誘電体層を貫通させて第３の導電性領域を形成するステップと、
    前記第２の垂直構造全体の表面および上方に第２のブランケット誘電体層を形成するステップと、
    前記第７のｐ型シリコン領域に接触するように前記第２のブランケット誘電体層を貫通させて第４の導電性領域を形成するステップと、
    前記第２の垂直構造の上面で前記第１１のシリコン・エピタキシャル領域に接触するように前記第２のブランケット誘電体層を貫通させて第５の導電性領域を形成するステップと、
    前記第２の垂直構造の外周表面の前記第２のゲート導電性領域に接触するように前記第２のブランケット誘電体層を貫通させて第６の導電性領域を形成するステップと、
    デバイス分離としての機能を果たすように、前記第１の垂直構造と前記第２の垂直構造との間の前記第１の単結晶基板上に第３の誘電体領域を形成するステップと
    をさらに含む、請求項３４に記載の作製方法。
  36. 導電性材料を介して、前記第４の導電性領域を前記第１の導電性領域に結合し、前記第６の導電性領域を前記第３の導電性領域に結合する、請求項３５に記載の作製方法。
  37. 前記第１の垂直構造の前記側壁が（１００）平面内にあり、前記第１の単結晶基板の主面に垂直である、請求項３４に記載の作製方法。
  38. 前記第２の垂直構造の前記側壁が（１１０）平面内にあり、前記第１の単結晶基板の主面に垂直である、請求項３４に記載の作製方法。
  39. 第１の単結晶基板上に第１の緩和Ｓｉ1-iＧｅiエピタキシャル領域を形成し、前記第１の緩和Ｓｉ1-iＧｅiエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープして、第１のｎ型緩和Ｓｉ1-iＧｅiエピタキシャル領域を提供するステップと、
    前記第１のｎ型緩和Ｓｉ1-iＧｅiエピタキシャル領域上に、第２の炭素ドープＳｉＧｅエピタキシャル領域を形成し、前記第２の炭素ドープＳｉＧｅエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープして、第２のｎ型炭素ドープＳｉＧｅエピタキシャル領域を提供するステップと、
    前記第２のｎ型炭素ドープＳｉＧｅエピタキシャル領域上に第３の緩和Ｓｉ1-iＧｅiエピタキシャル領域を形成し、前記第３の緩和Ｓｉ1-iＧｅiエピタキシャル領域をｐ型にドープして、第３のｐ型緩和Ｓｉ1-iＧｅiエピタキシャル領域を提供するステップと、
    前記第３のｐ型緩和Ｓｉ1-iＧｅiエピタキシャル領域上に第４の引張り歪みシリコン・エピタキシャル領域を形成し、前記第４の引張り歪みシリコン・エピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープして、第４のｎ型引張り歪みシリコン・エピタキシャル領域を提供するステップと、
    前記第４のｎ型引張り歪みシリコン・エピタキシャル領域上に第５の緩和Ｓｉ1-iＧｅi領域を形成し、前記第５の緩和Ｓｉ1-iＧｅi領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープして、第５のｎ型緩和Ｓｉ1-iＧｅi領域を提供するステップと、
    前記第１のｎ型緩和Ｓｉ1-iＧｅiエピタキシャル領域から、前記第２のｎ型炭素ドープＳｉＧｅエピタキシャル領域表面、前記第３のｐ型緩和Ｓｉ1-iＧｅiエピタキシャル領域表面、前記第４のｎ型引張り歪みシリコン・エピタキシャル領域表面を経て、前記第５のｎ型緩和Ｓｉ1-iＧｅi領域に延びた少なくとも１つの側壁を含む、第１の垂直構造を形成するステップと、
    前記第１の垂直構造の前記少なくとも１つの側壁の領域表面に第６の歪みシリコン領域を形成するステップと、
    前記第６の歪みシリコン領域の表面に第１のゲート誘電体領域を形成するステップと、
    前記第１のゲート誘電体領域の表面に第１のゲート導電性領域を形成するステップと、
    近くの領域をマスキングしエッチングして、前記第１の単結晶基板を露出させるステップと、
    前記第１の単結晶基板上に、１×１０19原子／ｃｍ3よりも高い濃度レベルの第７のｐ型シリコン領域を形成するステップと、
    前記第７のｐ型シリコン領域上に第８の炭素ドープ・エピタキシャル領域を形成し、前記第８の炭素ドープ・エピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープして、第８のｐ型炭素ドープ・エピタキシャル領域を提供するステップと、
    前記第８のｐ型炭素ドープ・エピタキシャル領域上に第９のシリコン・エピタキシャル領域を形成し、前記第９のシリコン・エピタキシャル領域をｎ型にドープして、第９のｎ型シリコン・エピタキシャル領域を提供するステップと、
    前記第９のｎ型シリコン・エピタキシャル領域上に第１０の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を形成し、前記第１０の圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープして、第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を提供するステップと、
    前記第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域上に第１１のシリコン・エピタキシャル領域を形成し、前記第１１のシリコン・エピタキシャル領域を、１×１０19原子／ｃｍ3よりも高い濃度レベルでｐ型にドープして、第１１のｐ型シリコン・エピタキシャル領域を提供するステップと、
    前記第７のｐ型シリコン領域、前記第８のｐ型炭素ドープ・エピタキシャル領域、前記第９のｎ型シリコン・エピタキシャル領域、前記第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域、および前記第１１のｐ型シリコン・エピタキシャル領域を含む、第２の垂直構造を形成するステップと、
    前記第２の垂直構造の外周表面に第１２の歪みＳｉ1-sＧｅs領域を形成するステップと、
    前記第１２の歪みＳｉ1-sＧｅs領域の外周表面に第２のゲート誘電体領域を形成するステップと、
    前記第２のゲート誘電体領域の外周表面に第２のゲート導電性領域を形成するステップと
    を含む、垂直電界効果ＣＭＯＳトランジスタで形成されたインバータの作製方法。
  40. 前記第１の垂直構造全体の表面および上方に第１のブランケット誘電体層を形成するステップと、
    前記第１のｎ型緩和Ｓｉ1-iＧｅiエピタキシャル領域に接触するように前記第１のブランケット誘電体層を貫通させて第１の導電性領域を形成するステップと、
    前記第１の垂直構造の上面で前記第５のｎ型緩和Ｓｉ1-iＧｅi領域に接触するように前記第１のブランケット誘電体層を貫通させて第２の導電性領域を形成するステップと、
    前記第１の垂直構造の外周表面の導電性領域に接触するように前記第１のブランケット誘電体層を貫通させて第３の導電性領域を形成するステップと、
    前記第２の垂直構造全体の表面および上方に第２のブランケット誘電体層を形成するステップと、
    前記第７のｐ型シリコン領域に接触するように前記第２のブランケット誘電体層を貫通させて第４の導電性領域を形成するステップと、
    前記第２の垂直構造の上面で前記第１１のｐ型シリコン・エピタキシャル領域に接触するように前記第２のブランケット誘電体層を貫通させて第５の導電性領域を形成するステップと、
    前記第２の垂直構造の外周表面の前記第２のゲート導電性領域に接触するように前記第２のブランケット誘電体層を貫通させて第６の導電性領域を形成するステップと、
    デバイス分離としての機能を果たすように、前記第１の垂直構造と前記第２の垂直構造との間の前記第１の単結晶基板上に第３の誘電体領域を形成するステップと
    をさらに含む、請求項３９に記載の作製方法。
  41. 導電性材料を介して、前記第４の導電性領域を前記第１の導電性領域に結合し、前記第６の導電性領域を前記第３の導電性領域に結合する、請求項４０に記載の作製方法。
  42. 前記第１の垂直構造の前記側壁が（１００）平面内にあり、前記第１の単結晶基板の主面に垂直である、請求項３９に記載の作製方法。
  43. 前記第２の垂直構造の前記側壁が（１１０）平面内にあり、前記第１の単結晶基板の主面に垂直である、請求項３９に記載の作製方法。
  44. 基板と、
    前記基板上の、ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い第１のｐ型単結晶シリコン領域と、
    ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い前記第１のｐ型単結晶シリコン領域上の第２のｐ型炭素ドープ・エピタキシャル領域と、
    ｎ型にドープされた、前記第２のｐ型炭素ドープ・エピタキシャル領域上の第３のｎ型シリコン・エピタキシャル領域と、
    前記第３のｎ型シリコン・エピタキシャル領域上の、ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い第４のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域と、
    ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第４のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域上の第５のｐ型シリコン含有領域と、
    前記第１のｐ型単結晶シリコン領域から、前記第２のｐ型炭素ドープ・エピタキシャル領域、前記第３のｎ型シリコン・エピタキシャル領域、前記第４のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を経て前記第５のｐ型シリコン含有領域に延びる、少なくとも１つの側壁を含んだ垂直構造と、
    前記第２のｐ型炭素ドープ・エピタキシャル領域から、前記第３のｎ型シリコン・エピタキシャル領域表面を経て前記第４のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域に延びる、前記垂直構造の前記少なくとも１つの側壁の領域表面にある、第６の圧縮歪みＳｉ1-sＧｅs領域と、
    前記第６の圧縮歪みＳｉ1-sＧｅs領域表面のゲート誘電体領域と、
    前記ゲート誘電体領域表面のゲート導電性領域と
    を含む、電界効果トランジスタ。
  45. 前記垂直構造の表面及び上方にあるブランケット誘電体層と、
    前記第１のｐ型単結晶シリコン領域に接触するように前記ブランケット誘電体層を貫通させた第１の導電性バイアと、
    前記垂直構造の上面で前記第５のｐ型シリコン含有領域に接触するように前記ブランケット誘電体層を貫通させた第２の導電性バイアと、
    前記ゲート導電性領域に接触するように前記ブランケット誘電体層を貫通させた第３の導電性バイアと
    をさらに含む、請求項４４に記載の電界効果トランジスタ。
  46. 前記第５のｐ型シリコン含有領域が、前記第４のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域の上面に対して緩和されている、請求項４４に記載の電界効果トランジスタ。
  47. 前記第５のｐ型シリコン含有領域が、単結晶シリコン、ポリシリコン、およびポリＳｉＧｅからなる群から選択される、請求項４４に記載の電界効果トランジスタ。
  48. 前記垂直構造の前記側壁が（１１０）平面内にあり、前記基板の主面に垂直である、請求項４４に記載の電界効果トランジスタ。
  49. 前記ゲート誘電体領域が、シリコンの酸化物、窒化物、酸窒化物と、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物およびシリケートのそれぞれまたは組合せからなる群から選択される、請求項４４に記載の電界効果トランジスタ。
  50. 前記ゲート導電性領域が、金属、金属ケイ化物、ドープ型ポリシリコン、およびドープ型ポリＳｉＧｅからなる群から選択される、請求項４４に記載の電界効果トランジスタ。
  51. 前記第２のｐ型炭素ドープ・エピタキシャル領域が、１×１０19〜１×１０21原子／ｃｍ3の範囲でｐ型にドープされている、請求項４４に記載の電界効果トランジスタ。
  52. 前記第５のｐ型シリコン含有領域が、１×１０19〜１×１０21原子／ｃｍ3の範囲でｐ型にドープされている、請求項４４に記載の電界効果トランジスタ。
  53. 前記第６の圧縮歪みＳｉ1-sＧｅs領域の表面および前記ゲート誘電体領域の下に第７のシリコン領域をさらに含む、請求項４４に記載の電界効果トランジスタ。
  54. ｎ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、第１の単結晶基板上の第１のｎ型シリコン・エピタキシャル領域と、
    前記第１のｎ型シリコン・エピタキシャル領域上の第２のＳｉ1-i-jＧｅiＣjエピタキシャル領域と、
    ｐ型にドープされた、前記第２のＳｉ1-i-jＧｅiＣjエピタキシャル領域上の第３のｐ型シリコン・エピタキシャル領域と、
    ｎ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第３のｐ型シリコン・エピタキシャル領域上の第４のｎ型歪みＳｉ1-yＣyエピタキシャル領域と、
    ｎ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第４のｎ型歪みＳｉ1-yＣyエピタキシャル領域上の、単結晶シリコン、ポリシリコン、およびポリＳｉＧｅからなる群から選択された第５のｎ型シリコン含有領域と、
    前記第１のｎ型シリコン・エピタキシャル領域から、前記第２のＳｉ1-i-jＧｅiＣjエピタキシャル領域表面、前記第３のｐ型シリコン・エピタキシャル領域表面、前記第４のｎ型歪みＳｉ1-yＣyエピタキシャル領域表面を経て、前記第５のｎ型シリコン含有領域に延びる、少なくとも１つの側壁を含んだ第１の垂直構造と、
    前記第１の垂直構造の前記少なくとも１つの側壁の領域表面にある第６のシリコン領域と、
    前記第６のシリコン領域表面の第１のゲート誘電体領域と、
    前記第１のゲート誘電体領域表面の第１のゲート導電性領域と、
    ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第１の単結晶基板上の第７のｐ型シリコン・エピタキシャル領域と、
    ｐ型の濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第７のｐ型シリコン・エピタキシャル領域上の第８のｐ型炭素ドープ・エピタキシャル領域と、
    ｎ型にドープされた、前記第８のｐ型炭素ドープ・エピタキシャル領域上の第９のｎ型シリコン・エピタキシャル領域と、
    ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第９のｎ型シリコン・エピタキシャル領域上の第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域と、
    ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域上の、単結晶シリコン、ポリシリコン、およびポリＳｉＧｅからなる群から選択された第１１のｐ型シリコン含有領域と、
    前記第７のｐ型シリコン・エピタキシャル領域から、前記第８のｐ型炭素ドープ・エピタキシャル領域、前記第９のｎ型シリコン・エピタキシャル領域、前記第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を経て前記第１１のｐ型シリコン含有領域に延びる、少なくとも１つの側壁を含んだ第２の垂直構造と、
    前記第２の垂直構造の前記少なくとも１つの側壁の領域表面にある第１２の歪みＳｉ1-sＧｅs領域と、
    前記第１２の歪みＳｉ1-sＧｅs領域表面の第２のゲート誘電体領域と、
    前記第２のゲート誘電体領域表面の第２のゲート導電性領域と
    を含む、インバータ。
  55. 前記第１の垂直構造の表面および上方にある第１のブランケット誘電体層と、
    前記第１のｎ型シリコン・エピタキシャル領域に接触するように前記第１のブランケット誘電体層を貫通させた第１の導電性バイアと、
    前記第１の垂直構造の上面で前記第５のｎ型シリコン含有領域に接触するように前記第１のブランケット誘電体層を貫通させた第２の導電性バイアと、
    前記第１のゲート導電性領域に接触するように前記第１のブランケット誘電体層を貫通させた第３の導電性バイアと、
    前記第２の垂直構造の表面および上方にある第２のブランケット誘電体層と、
    前記第７のｐ型シリコン・エピタキシャル領域に接触するように前記第２のブランケット誘電体層を貫通させた第４の導電性バイアと、
    前記第２の垂直構造の上面で前記第１１のｐ型シリコン含有領域に接触するように前記第２のブランケット誘電体層を貫通させた第５の導電性バイアと、
    前記第２のゲート導電性領域に接触するように前記第２のブランケット誘電体層を貫通させた第６の導電性バイアと、
    デバイス分離を行うため、前記第１の垂直構造と前記第２の垂直構造との間の前記第１の単結晶基板上にある第３の誘電体領域と
    をさらに含む、請求項５４に記載のインバータ。
  56. 導電性材料を用いて、前記第４の導電性バイアが前記第１の導電性バイアに結合され、前記第６の導電性バイアが前記第３の導電性バイアに結合されている、請求項５５に記載のインバータ。
  57. 前記第１の垂直構造の前記側壁が（１００）平面内にあり、前記第１の単結晶基板の主面に垂直である、請求項５４に記載のインバータ。
  58. 前記第２の垂直構造の前記側壁が（１１０）平面内にあり、前記第１の単結晶基板の主面に垂直である、請求項５４に記載のインバータ。
  59. 第１の単結晶基板上にある、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープされた第１のｎ型緩和Ｓｉ1-iＧｅiエピタキシャル領域と、
    前記第１のｎ型緩和Ｓｉ1-iＧｅiエピタキシャル領域上にある、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープされた第２のｎ型炭素ドープＳｉＧｅエピタキシャル領域と、
    前記第２のｎ型炭素ドープＳｉＧｅエピタキシャル領域上の、ｐ型にドープされた第３のｐ型緩和Ｓｉ1-iＧｅiエピタキシャル領域と、
    前記第３のｐ型緩和Ｓｉ1-iＧｅiエピタキシャル領域上の、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープされた第４のｎ型引張り歪みシリコン・エピタキシャル領域と、
    前記第４のｎ型引張り歪みシリコン・エピタキシャル領域上の、緩和Ｓｉ1-iＧｅi、ポリシリコン、およびポリＳｉＧｅからなる群から選択された第５のシリコン含有領域であって、前記第５のシリコン含有領域が、１×１０19原子／ｃｍ3よりも高い濃度レベルでｎ型にドープされている第５のｎ型シリコン含有領域と、
    前記第１のｎ型緩和Ｓｉ1-iＧｅiエピタキシャル領域から、前記第２のｎ型引張り歪みシリコン・エピタキシャル領域表面、前記第３のｐ型緩和Ｓｉ1-iＧｅiエピタキシャル領域表面、前記第４のｎ型引張り歪みシリコン・エピタキシャル領域表面を経て、前記第５のｎ型シリコン含有領域に延びる、少なくとも１つの側壁を含んだ第１の垂直構造と、
    前記第１の垂直構造の前記少なくとも１つの側壁の領域表面にある第６の歪みシリコン領域と、
    前記第６の歪みシリコン領域表面の第１のゲート誘電体領域と、
    前記第１のゲート誘電体領域表面の第１のゲート導電性領域と、
    ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第１の単結晶基板上の第７のｐ型シリコン・エピタキシャル領域と、
    ｐ型の濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第７のｐ型シリコン・エピタキシャル領域上の第８のｐ型炭素ドープ・エピタキシャル領域と、
    ｎ型にドープされた、前記第８のｐ型炭素ドープ・エピタキシャル領域上の第９のｎ型シリコン・エピタキシャル領域と、
    ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第９のｎ型シリコン・エピタキシャル領域上の第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域と、
    ｐ型濃度レベルが１×１０19原子／ｃｍ3よりも高い、前記第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域上の、単結晶シリコン、ポリシリコン、およびポリＳｉＧｅからなる群から選択された第１１のｐ型シリコン・エピタキシャル領域と、
    前記第７のｐ型シリコン・エピタキシャル領域から、前記第８のｐ型炭素ドープ・エピタキシャル領域、前記第９のｎ型シリコン・エピタキシャル領域、前記第１０のｐ型圧縮歪みＳｉ1-w-qＧｅwＣqエピタキシャル領域を経て前記第１１のｐ型シリコン・エピタキシャル領域に延びる、少なくとも１つの側壁を含んだ第２の垂直構造と、
    前記第２の垂直構造の前記少なくとも１つの側壁の領域表面にある第１２の歪みＳｉ1-sＧｅs領域と、
    前記第１２の歪みＳｉ1-sＧｅs領域表面の第２のゲート誘電体領域と、
    前記第２のゲート誘電体領域表面の第２のゲート導電性領域と
    を含む、インバータ。
  60. 前記第１の垂直構造の表面および上方にある第１のブランケット誘電体層と、
    前記第１のｎ型緩和Ｓｉ1-iＧｅiエピタキシャル層の上面にある領域で前記第６の歪みシリコン領域に接触するように前記第１のブランケット誘電体層を貫通させた第１の導電性バイアと、
    前記第１の垂直構造の上面で前記第５のｎ型シリコン含有領域に接触するように前記第１のブランケット誘電体層を貫通させた第２の導電性バイアと、
    前記第１のゲート導電性領域に接触するように前記第１のブランケット誘電体層を貫通させた第３の導電性バイアと、
    前記第２の垂直構造の表面および上方にある第２のブランケット誘電体層と、
    前記第７のｐ型シリコン・エピタキシャル領域に接触するように前記第２のブランケット誘電体層を貫通させた第４の導電性バイアと、
    前記第１の垂直構造の上面で前記第１１のｐ型シリコン・エピタキシャル領域表面にある領域の前記第１２の歪みＳｉ1-sＧｅs領域に接触するように前記第２のブランケット誘電体層を貫通させた第５の導電性バイアと、
    前記第２のゲート導電性領域に接触するように前記第２のブランケット誘電体層を貫通させた第６の導電性バイアと、
    デバイス分離を行うため、前記第１の垂直構造と前記第２の垂直構造との間の前記第１の単結晶基板上にある第３の誘電体領域と
    をさらに含む、請求項５９に記載のインバータ。
  61. 導電性材料を介して、前記第４の導電性バイアが前記第１の導電性バイアに結合され、前記第６の導電性バイアが前記第３の導電性バイアに結合されている、請求項６０に記載のインバータ。
  62. 前記第１の垂直構造の前記側壁が（１００）平面内にあり、前記第１の単結晶基板の主面に垂直である、請求項５９に記載のインバータ。
  63. 前記第２の垂直構造の前記側壁が（１１０）平面内にあり、前記第１の単結晶基板の主面に垂直である、請求項５９に記載のインバータ。
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