CN104465753A - 垂直式晶体管元件及其制作方法 - Google Patents
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Abstract
本发明公开一种垂直式晶体管元件及其制作方法，该晶体管元件包括基材、第一源极、漏极、第一栅介电层、第一栅极以及第一掺杂区。基材具有至少一个凸出部。第一源极具有第一电性，形成于基材上。漏极具有第一电性，且位于凸出部上方。第一栅极邻接于凸出部的第一侧壁。第一栅介电层位于第一侧壁和第一栅极之间，且邻接第一源极和漏极第一掺杂区具有第二电性，形成于凸出部下方，且邻接第一源极。
Description
技术领域
本发明涉及一种半导体元件及其制作方法，且特别是涉及一种垂直晶体管(vertical transistor)元件及其制作方法。
背景技术
垂直式晶体管元件，包含纵向堆迭于基材上的源极、栅极与漏极结构。其中，栅极位于上下的源极和漏极之间，使通道垂直于基材水平面。由于通道长度取决于栅极材料沉积的厚薄程度，可以大幅降低晶体管的横向单位面积，增加半导体元件的积成度。
然而，随着关键尺寸下降，场效应晶体管栅极层的厚度也跟着减少，容易因短通道效应，造成元件良率偏低的问题。
因此，有需要提供一种先进的垂直式晶体管元件及其制作方法，解决现有技术所面临的问题。
发明内容
为解决上述问题，本发明一方面是在提供一种垂直式晶体管元件，包括基材、第一源极、漏极、第一栅介电层、第一栅极以及第一掺杂区。基材具有至少一个凸出部。第一源极具有第一电性，形成于基材上。漏极具有第一电性，且位于凸出部上方。第一栅极邻接于凸出部的第一侧壁；第一栅介电层位于第一侧壁和第一栅极之间，且邻接第一源极和漏极。第一掺杂区具有第二电性，形成于凸出部下方，且邻接第一源极。
在本发明的一实施例之中，直立式晶体管元件，还包括第二源极、第二栅介电层以及第二栅极。其中第二源极，具有第一电性，形成于基材上，且邻接第一掺杂区。第二栅极邻接于凸出部的第二侧壁。第二栅介电层位于凸第二侧壁与第二栅极之间，且邻接第二源极和漏极。
在本发明的一实施例之中，基材具有第二电性，且第一掺杂区的掺杂浓度，实质大于基材的掺杂浓度，且实质小于第一源极的掺杂浓度。在本发明的一实施例之中，第一掺杂区的掺杂浓度，实质为1×1013cm-3。
在本发明的一实施例之中，第一电性为P型电性，且第二电性为N型电性。在本发明的一实施例之中，第一电性为N型电性，且第二电性为P型电性。
在本发明的一实施例之中，凸出部具有高低差。
在本发明的一实施例之中，直立式晶体管元件，还包括位于凸出部之中，且邻接漏极，且具有第二电性的一第二掺杂区。
在本发明的一实施例之中，第一掺杂区是一种环型布植结构(halo pocketstructure)。
本发明另一方面是在提供一种垂直式晶体管元件的制作方法，其包含下述步骤：首先提供一基材，并且于基材中形成一凸出部以及位于凸出部下方的一第一掺杂区。接着，于凸出部的一第一侧壁上，形成第一栅介电层和第一栅极。再于凸出部上，形成一漏极，邻接该第一栅介电层，并使其具有与第一掺杂区相异的电性。后续，于基材中形成第一源极，邻接凸出部和第一栅介电层，其中第一源极具有与第一掺杂区相异的电性。
在本发明的一实施例之中，形成第一掺杂区以及凸出部的步骤包括，先进行一离子植入制作工艺，在由基材的表面算起的第一深度中，形成第一掺杂区。然后，移除一部分基材，以形成凸出部，并使一部分的第一掺杂区位于凸出部下方。
在本发明的一实施例之中，在移除一部分基材之前，还包括于基材的第二深度，植入与第一掺杂区相同电性的第二掺杂区；其中第二深度，实质小于第一深度。
在本发明的一实施例之中，形成第一掺杂区以及凸出部的步骤包括，先移除一部分的基材，以形成凸出部；再进行一离子植入制作工艺，于基材之中形成第一掺杂区，并使一部分的第一掺杂区位于凸出部下方。在本发明的一实施例之中，第一掺杂区是一种环型布植结构。
在本发明的一实施例之中，形成第一栅介电层和第一栅极的步骤包括：先于基材上，依序形成一介电层和一栅极材料层，以覆盖凸出部。之后再以栅介电层为蚀刻停止层，进行无光罩蚀刻。
在本发明的一实施例之中，形成第一栅介电层和第一栅极的同时，还包含于凸出部的第二侧壁上，形成第二栅介电层和第二栅极。
在本发明的一实施例之中，移除一部分基材的步骤，包含干式蚀刻。
根据上述实施例，本发明的是提供一种垂直式晶体管元件及其制作方法，其中垂直晶体管包含基材、源极、漏极、栅介电层、栅极。其中，基材具有纵向凸出于基材表面的一凸出部，以及位于凸出部下方的掺杂区。源极具有与掺杂区相异的电性，形成于基材表面上，并邻接凸出部和掺杂区。漏极位于凸出部上方，且具有与掺杂区相异。栅介电层覆盖于凸出部的侧壁上，且邻接源极和漏极。栅极覆盖于栅介电层远离凸出部的外侧。
由于掺杂区的空间结构和操作电性与平面晶体管(planar transistor)用来消除的短通道效应环型布植结构类似，具有同等效果，可用以消除垂直式晶体管元件，因关键尺寸缩小所造成的短通道效应。因此通过在基材凸出部下方邻接源极的区域，形成电性与源极相反，且掺杂浓度较基材高的掺杂区，来抑制短通道效应的效果，有效提升元件的制作工艺良率，解决现有技术面临的问题，达到上述发明目的。
附图说明
为让本发明的上述和其他目的、特征和优点能更明显易懂，特举数个实施例，并配合所附附图，来加以描述。其中，相同的元件，将采用相同的元件符号来加以标示。附图简单说明如下：
图1A至1F是根据本发明的一实施例所绘示的制作垂直式晶体管元件的制作工艺结构剖面示意图；
图2A至2C是根据本发明的另一实施例所绘示的制作垂直式晶体管元件的部分制作工艺结构剖面示意图；
图3A至3B是根据本发明的又一实施例所绘示的制作垂直式晶体管元件的部分制作工艺结构剖面示意图。
主要元件符号说明
100：垂直式晶体管元件 101：基材
101a：基材表面 101b：基材的P型阱区
101c：基材蚀刻后所余留的部分的表面
102：离子植入制作工艺 103：掺杂区
105：凸出部 105a：凸出部的侧壁
105b：凸出部的侧壁 106：介电层
107：栅极材料层 108a：栅介电层
108b：栅介电层 109a：栅电极
109b：栅电极 110：漏极
111a：源极 111b：源极
112：轻掺杂区 200：垂直式晶体管元件
202：斜角离子植入制作工艺 203：掺杂区
205：凸出部 300：垂直式晶体管元件
313：掺杂区 314：离子植入制作工艺
H1：掺杂区的深度 H2：掺杂区的深度
S：高低差
具体实施方式
本发明是在提供一种垂直式晶体管元件，可防晶体管元件因关键尺寸下降，易造成短通道效应的问题。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数个垂直式晶体管元件及其制作方法作为较佳实施例，并配合所附附图，作详细说明如下。
请参照图1A至1F，图1A至1F是根据本发明的一实施例所绘示的制作垂直式晶体管元件100的制作工艺结构剖面示意图。其中制作场效应晶体管元件100的方法，包含下述步骤：
首先，提供一基材101。在本发明的一些实施例之中，基材101是一硅基材，但在其他实施例之中，基材101可以是由其他半导体材质所构成。
然后，对基材101进行离子植入制作工艺102，于基材101中形成一掺杂区103。例如，在本实发明的一些实施例之中，离子植入制作工艺是采用P型掺质，例如硼(B+)掺杂离子，植入基材101之中。但在本发明的另一些实施例之中，离子植入制作工艺则是采用N型掺质，例如磷(P)、砷(As)或锑(Sb)等掺杂离子，植入基材101之中。在本实施例之中，是采用P型掺质对基材101的表面101a进行掺杂，用于在基材101的P型阱区101b中，形成一P型掺杂区103(如图1A所绘示)。因此，P型掺杂区103的掺杂浓度，实质大于基材101的P型阱区101b的掺杂浓度。P型掺杂区103的掺杂浓度，较佳为1×1013cm-3。
之后，在基材101表面101a进行一蚀刻制作工艺，移除一部分基材101，用于形成覆盖于一部分的掺杂区103上的一凸出部105(如图1B所绘示)。例如在本实施例之中，凸出部105，是以例如反应离子蚀刻(Reactive Ion Etch,RIE)或其他干式蚀刻制作工艺，来移除一部分的基材101，所形成的方型柱状体结构。其中，凸出部105具有多个侧壁，例如侧壁105a和105b，且凸出部105的顶面为基材101表面101a。也就是说，凸出部105方型柱状体结构的顶面，与基材101蚀刻后所余留的部分的表面101c之间，具有一高低差S。
接着，再于凸出部105的至少一个侧壁(例如105a或105b)上，形成至少一个栅介电层(例如栅介电层108a或108b)和至少一个栅电极(例如栅电极109a或109b)。在本实施例之中，形成栅介电层108a和108及栅电极109a和109b包含下述步骤。首先，依序在基材101上形成介电层106和栅极材料层107，并覆盖凸出部105(如图1C所绘示)。再以介电层106为蚀刻停止层，进行无光罩蚀刻制作工艺，移除一部分的介电层106和栅极材料层107。在本实施例中，仅有邻接于凸出部105侧壁，例如侧壁105a和105b，的一部分的介电层106和栅极材料层107被余留下，形成如图1D所绘示，分别具有栅介电层108a和108b及栅电极109a和109b的对称栅极结构。
再于凸出部105上方，形成一个具有与掺杂区103相异的电性的漏极110，邻接栅介电层108a和108b。其中，漏极110分别通过栅介电层108a和108b与栅电极109a和109b隔离(如图1E所绘示)。在本发明的一些实施例之中，漏极110可以是通过一系列沉积或掺杂制作工艺，形成在凸出部105的顶面(即基材101表面101a)上的图案化沉积层。而本发明的一些实施例之中，漏极110则可以是，通过离子植入制作工艺，在凸出部105顶端(即基材101表面101a下方)形成的一掺杂区。在本实施例之中，漏极110是形成于凸出部105顶端的一N型掺杂区。
后续，以一系列离子植入制作工艺，于基材中101之中形成至少一个电性与掺杂区103相异的源极，例如源极111a或111b，邻接凸出部105和栅介电层108a或108b，并通过栅介电层108a或108b与栅电极109a或109b隔离，完成如图1F所绘示的垂直式晶体管元件100的制备。
在本发明的一些实施例之中，源极111a和111b还分别包含一个轻掺杂区112。在本实施例之中，源极111a和111b的形成方式，包含下述步骤：在于尚未形成栅介电层108a和108b及栅电极109a和109b之前，采用N型掺质对基材101进行离子植入，在基材101中型成轻掺杂区(未绘示)。并在形成栅介电层108a和108b及栅电极109a和109b之后，再以栅介电层108a和108b及栅电极109a和109a为掩模，采用N型掺质对轻掺杂区112进行离子植入，完成源极111a和111b的制备。其中，源极111a和111b的掺杂浓度高于轻掺杂区112的掺杂浓度。源极111a和111b的掺杂浓度，较佳也实质大于P型掺杂区103的掺杂浓度。
由于掺杂区103与源极111a和111b的电性相反，形成于基材101的凸出部105下方，且邻接源极111a和111b的掺杂区103，其空间结构和操作电性与平面晶体管(planar transistor)用来消除的短通道效应环型布植结构类似，因此掺杂区103应具有同等效果，可用以消除垂直式晶体管元件100，因关键尺寸缩小所造成的短通道效应。
请再参照图1F，由于垂直式晶体管元件100包括有纵向凸出于基材101的凸出部105、位于凸出部105上方的共同漏极110、分别对称邻接于凸出部105的源极111a和111b、对称覆盖于凸出部105的侧壁105a和105b上的栅介电层108a和108b以及覆盖于栅介电层108a和108b上的栅极119a和109b，因此可以在凸出部105的侧壁105a和105b上，定义出两个对称的垂直式晶体管单元。但值得注意的是，其他实施例并不以此为限。例如，在本发明的一些实施例之中，垂直式晶体管元件，也可只包含一个位于凸出部105的单边侧壁105a上的不对称垂直式晶体管单元。
另外，在本发明的一些实施例之中，掺杂区可以是一种环型布植结构。请参照图2A至2C，图2A至2C是根据本发明的另一实施例所绘示的制作垂直式晶体管元件200的部分制作工艺结构剖面示意图。其中垂直式晶体管元件200的制作流程大致与图1F所绘示的垂直式晶体管元件100相似。差别在于，制作掺杂区203的流程有所不同。
本实施例之中，掺杂区203的制作包含下述步骤：首先以蚀刻制作工艺，例如反应离子蚀刻或其他干式蚀刻制作工艺，来移除一部分的基材101，以形成一柱状体结构的凸出部205(如图2A所绘示)。之后，再进行一斜角(tiltangle)离子植入制作工艺202，于基材101之中形成环型掺杂区203，并使一部分的掺杂区203位于凸出部205下方(如图2B所绘示)。后续，再进行如图1C至1F所绘示的制成步骤，形成如图2C所绘示的垂直式晶体管元件200。
在本发明的一实施例之中，垂直式晶体管元件还可以包含另一个掺杂区313。请参照图3A至3B，图3A至3B是根据本发明的又一实施例所绘示的制作垂直式晶体管元件300的部分制作工艺结构剖面示意图。其中垂直式晶体管元件300的制作流程大致与图1F所绘示的垂直式晶体管元件100相似。差别在于，垂直式晶体管元件300的制作工艺，还包括一个形成掺杂区313的步骤。
本实施例之中，掺杂区313的制备方式，是在形成掺杂区103之后，尚未移除一部分基材101之前，对基材101的表面101a再进行离子植入制作工艺314，用于在基材101的P型阱区101b中，形成另一个P型掺杂区313(如图3A所绘示)。其中，掺杂区313距离基材101表面101a的深度H2，实质介小于掺杂区103距离基材101表面101a的深度H1。也就是说，掺杂区313与漏极110之间的距离，较掺杂区103与漏极110之间的距离在本发明的一些实施例之中，掺杂区313位于凸出部103之中，且邻接漏极110。后续，再进行如图1B至1F所绘示的制成步骤，形成如图3B所绘示的垂直式晶体管元件300。
根据上述实施例，本发明的是提供一种垂直式晶体管元件及其制作方法，其中垂直晶体管包含基材、源极、漏极、栅介电层、栅极。其中，基材具有纵向凸出于基材表面的一凸出部，以及位于凸出部下方的掺杂区。源极具有与掺杂区相异的电性，形成于基材表面上，并邻接凸出部和掺杂区。漏极位于凸出部上方，且具有与掺杂区相异。栅介电层覆盖于凸出部的侧壁上，且邻接源极和漏极。栅极覆盖于栅介电层远离凸出部的外侧。
由于掺杂区的空间结构和操作电性与平面晶体管用来消除的短通道效应环型布植结构类似，具有同等效果，可用以消除垂直式晶体管元件，因关键尺寸缩小所造成的短通道效应。因此通过在基材凸出部下方邻接源极的区域，形成电性与源极相反，且掺杂浓度较基材高的掺杂区，来抑制短通道效应的效果，有效提升元件的制作工艺良率，解决现有技术面临的问题，达到上述发明目的。
虽然已结合以上较佳实施例公开了本发明，然而其并非用以限定本发明。例如，虽然上述实施例，都是以N型场效应晶体管元件来进行说明，但前述的技术特征也适用于P型场效应晶体管元件。任何该领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰。因此本发明的保护范围应以附上的权利要求所界定的为准。
Claims (17)
1.一种直立式晶体管(vertical transistor)元件，包括：
基材，具有至少一凸出部；
第一源极，具有一第一电性，形成于该基材上；
漏极，具有该第一电性，且位于该凸出部上方；
第一栅极，邻接该凸出部的一第一侧壁；
第一栅介电层，位于该第一侧壁与该第一栅极之间，且邻接该第一源极和该漏极；以及
第一掺杂区，具有一第二电性，形成于该凸出部下方，且邻接该第一源极。
2.如权利要求1所述的直立式晶体管元件，还包括：
第二源极，具有该第一电性，形成于该基材上，且邻接该第一掺杂区；
第二栅极，邻接该凸出部的一第二侧壁；以及
第二栅介电层，位于该第二侧壁与该第二栅极之间，且邻接该第二源极和该漏极。
3.如权利要求1所述的直立式晶体管元件，其中该基材具有该第二电性，且该第一掺杂区具有实质大于该基材，且实质小于该第一源极的一掺杂浓度。
4.如权利要求1所述的直立式晶体管元件，其中该第一掺杂区，具有一实质为1×1013cm-3的一掺杂浓度。
5.如权利要求1所述的直立式晶体管元件，其中该第一电性为P型电性，且该第二电性为N型电性。
6.如权利要求1所述的直立式晶体管元件，其中该第一电性为N型电性，且该第二电性为P型电性。
7.如权利要求1所述的直立式晶体管元件，其中该凸出部具有一高低差。
8.如权利要求1所述的直立式晶体管元件，还包括一第二掺杂区，具有该第二电性，位于该凸出部之中，且邻接该漏极。
9.如权利要求1所述的直立式晶体管元件，其中该第一掺杂区是一环型布植结构(halo pocket structure)。
10.一种直立式晶体管元件的制作方法，包含：
提供一基材；
于该基材中形成一凸出部以及位于该凸出部下方的一第一掺杂区；
于该凸出部的一第一侧壁上，形成一第一栅介电层和一第一栅极；
于该凸出部上，形成一漏极，邻接该第一栅介电层，并使其具有与该第一掺杂区相异的一电性；以及
于该基材中形成一第一源极，邻接该凸出部和该第一栅介电层，其中该第一源极具有与该第一掺杂区相异的一电性。
11.如权利要求10所述的直立式晶体管元件的制作方法，其中形成该第一掺杂区以及该凸出部的步骤，包括：
进行一离子植入制作工艺，在由该基材的一表面算起的一第一深度中，形成该第一掺杂区；以及
移除一部分该基材，以形成该凸出部，并使一部分的该第一掺杂区位于该凸出部下方。
12.如权利要求11所述的直立式晶体管元件的制作方法，其中在移除一部分该基材之前，还包括于该基材的一第二深度，植入与该第一掺杂区相同电性的一第二掺杂区；其中该第二深度，实质小于该第一深度。
13.如权利要求10所述的直立式晶体管元件的制作方法，其中形成该第一掺杂区以及该凸出部的步骤，包括：
移除一部分该基材，以形成该凸出部；以及
进行一离子植入制作工艺，于该基材之中形成该第一掺杂区，并使一部分的该第一掺杂区位于该凸出部下方。
14.如权利要求13所述的直立式晶体管元件的制作方法，其中该第一掺杂区是一环型布植结构。
15.如权利要求10所述的直立式晶体管元件的制作方法，其中形成该第一栅介电层和该第一栅极的步骤包括：
于该基材上，依序形成一介电层和一栅极材料层，以覆盖该凸出部；以及
以该栅介电层为一蚀刻停止层，进行一无光罩蚀刻。
16.如权利要求10所述的直立式晶体管元件的制作方法，其中形成该第一栅介电层和该第一栅极的同时，还包含于该凸出部的一第二侧壁上，形成一第二栅介电层和一第二栅极。
17.如权利要求10所述的直立式晶体管元件的制作方法，其中移除一部分该基材的步骤，包含一干式蚀刻。
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2013
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