CN103715133B - Mos晶体管及其形成方法 - Google Patents
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Abstract
一种MOS晶体管及其形成方法，所述MOS晶体管的形成方法包括：提供半导体衬底，在所述半导体衬底内形成有源区和包围所述有源区的浅沟槽隔离结构；在所述有源区表面形成栅极结构，在所述浅沟槽隔离结构表面形成伪栅结构；在所述栅极结构两侧的有源区内形成源区和漏区；在所述源区表面、漏区表面、伪栅结构的至少部分顶部表面形成互连层，使得所述源区或漏区与伪栅结构电学连接。由于导电插塞不直接形成在所述源区、漏区的表面，使得源区、漏区暴露出的宽度可以较窄，而所述伪栅结构位于浅沟槽隔离结构表面，不占据额外的芯片面积，使得最终形成MOS晶体管所占的芯片面积较小，有利于提高芯片集成度。
Description
技术领域
本发明涉及半导体技术，特别涉及一种占芯片面积较小的MOS晶体管及其形成方法。
背景技术
随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，根据按比例缩小法则，在缩小MOS晶体管的整体尺寸时，也同时缩小了源极、漏极、栅极、导电插塞等结构的尺寸。请参考图1，为现有技术的MOS晶体管的结构示意图，具体包括：半导体衬底10，位于所述半导体衬底10内的有源区11，位于所述半导体衬底10内的包围所述有源区11的浅沟槽隔离结构12，位于所述有源区11表面的栅极结构20，位于所述栅极结构20两侧的有源区11内的源区13和漏区14，位于所述源区13表面的第一金属硅化物30，位于所述漏区14表面的第二金属硅化物40，位于所述第一金属硅化物30表面的第一导电插塞35，位于所述第二金属硅化物40表面的第二导电插塞45。由于所述第一导电插塞35位于源区13上，所述第二导电插塞45位于漏区14上，所述源区13、漏区14的宽度S1至少要大于所述第一导电插塞35、第二导电插塞45的直径。但由于半导体制造工艺的限制，目前工艺形成导电插塞的尺寸较大，使得现有的源区、漏区的宽度也较大，不利于降低MOS晶体管的整体尺寸。
更多关于MOS晶体管及其形成方法，请参考公开号为US2009/0079013A1的美国专利文献。
发明内容
本发明解决的问题是提供一种MOS晶体管及其形成方法，在浅沟槽隔离结构上的伪栅结构和栅极/源极之间形成互连层，形成占芯片面积较小的MOS晶体管。
为解决上述问题，本发明技术方案提供了一种MOS晶体管的形成方法，包括：提供半导体衬底，在所述半导体衬底内形成有源区和包围所述有源区的浅沟槽隔离结构；在所述有源区表面形成栅极结构，在所述浅沟槽隔离结构表面形成伪栅结构；在所述栅极结构两侧的有源区内形成源区和漏区；在所述源区表面、漏区表面、伪栅结构的至少部分顶部表面形成互连层，其中，所述源区表面的互连层和与源区相邻的伪栅结构顶部表面的互连层相连接，形成第一互连层；所述漏区表面的互连层和与漏区相邻的伪栅结构顶部表面的互连层相连接，形成第二互连层。
可选的，所述互连层为金属层、掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层。
可选的，还包括：在所述栅极结构侧壁形成第一侧墙，在所述伪栅结构侧壁形成第二侧墙。
可选的，在形成互连层前，去除所述伪栅结构两侧的第二侧墙。
可选的，在形成互连层前，去除所述伪栅结构靠近源区或漏区一侧的第二侧墙。
可选的，当所述互连层为掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层时，利用外延工艺在所述源区表面、漏区表面、伪栅结构靠近源区或漏区一侧的侧壁表面和至少部分顶部表面形成互连层。
可选的，所述互连层为掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层时，利用外延工艺在所述源区表面、漏区表面、伪栅结构的侧壁表面和顶部表面形成互连层。
可选的，所述伪栅结构完全位于浅沟槽隔离结构表面。
可选的，当所述伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘具有一定的间距时，所述外延工艺形成的互连层的厚度大于伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘两者之间的间距。
可选的，所述位于浅沟槽隔离结构表面的伪栅结构作为互连结构与其他MOS晶体管相连接。
可选的，在所述伪栅结构上形成导电插塞，使得源区和漏区通过互连层、导电插塞与外电路相连接。
可选的，所述伪栅结构部分位于浅沟槽隔离结构表面、部分位于对应的有源区表面。
可选的，所述栅极结构和伪栅结构在同一形成工艺中同步形成。
可选的，所述第一侧墙和第二侧墙在同一形成工艺中同步形成。
本发明技术方案还提供了一种MOS晶体管，包括：半导体衬底，位于所述半导体衬底内的有源区，位于所述半导体衬底内的包围所述有源区的浅沟槽隔离结构；位于所述有源区表面的栅极结构，位于所述浅沟槽隔离结构表面的伪栅结构；位于所述栅极结构两侧的有源区内的源区和漏区；位于所述源区表面和与源区相邻的伪栅结构顶部表面的第一互连层，位于所述漏区表面和与漏区相邻的伪栅结构顶部表面的第二互连层。
可选的，所述互连层为金属层、掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层。
可选的，还包括，位于所述伪栅结构远离源区或漏区一侧的第二侧墙，在所述源区表面、与源区相邻的伪栅结构的顶部表面和伪栅结构靠近源区的侧壁表面形成有第一互连层。
可选的，在所述源区表面、与源区相邻的伪栅结构的顶部和侧壁表面形成有第一互连层。
可选的，所述伪栅结构完全位于浅沟槽隔离结构表面。
可选的，当所述伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘具有一定的间距时，利用外延工艺形成的互连层的厚度大于伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘两者之间的间距。
可选的，所述位于浅沟槽隔离结构表面的伪栅结构作为互连结构与其他MOS晶体管相连接。
可选的，位于所述伪栅结构上的导电插塞，使得源区和漏区通过互连层、导电插塞与外电路相连接。
可选的，所述伪栅结构部分位于浅沟槽隔离结构表面、部分位于对应的有源区表面。
与现有技术相比，本发明具有以下优点：
本发明实施例在浅沟槽隔离结构表面形成伪栅结构，在源区表面、漏区表面、伪栅结构的至少部分顶部表面形成互连层，使得所述源区、漏区与伪栅结构电学连接。由于导电插塞不直接形成在所述源区、漏区的表面，使得源区、漏区暴露出的宽度可以较窄，而所述伪栅结构位于浅沟槽隔离结构表面，不占据额外的芯片面积，使得最终形成MOS晶体管所占的芯片面积较小，有利于提高芯片集成度。
进一步的，当所述伪栅结构完全位于浅沟槽隔离结构表面时，所述位于浅沟槽隔离结构表面的伪栅结构作为互连结构与其他MOS晶体管相连接，相当于增加了一层互连层，有利于提高布线密度和布线选择性。
附图说明
图1是现有技术的MOS晶体管的结构示意图；
图2~图10为本发明实施例的MOS晶体管的形成过程的剖面结构示意图。
具体实施方式
在现有技术中，通常在源区和漏区表面形成导电插塞，利用所述导电插塞将源区和漏区与外电路相连接。但由于当前半导体制造工艺的限制，目前工艺形成导电插塞的尺寸较大，使得现有的源区、漏区的宽度也较大，不利于降低MOS晶体管的整体尺寸。
因此，本发明提出了一种MOS晶体管及其形成方法，在所述靠近源区或漏区的浅沟槽隔离结构表面形成伪栅结构，在所述源区表面和与源区相邻的伪栅结构顶部表面形成第一互连层，在所述漏区表面和与漏区相邻的伪栅结构顶部表面形成第二互连层，后续在所述伪栅结构上形成导电插塞，或者所述伪栅结构作为连接不同MOS晶体管的互连结构。由于现有工艺中浅沟槽隔离结构表面不形成半导体结构，会浪费芯片的面积，本发明实施例在所述浅沟槽隔离结构表面形成伪栅结构，利用第一互连层和第二互连层使源区、漏区与伪栅结构电学连接，并利用伪栅结构将MOS晶体管的源区和漏区与外电路相连接。由于不需要直接在所述源区或漏区表面形成导电插塞，所述源区和漏区的宽度可以变小，有利于降低MOS晶体管所占的芯片面积。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
本发明实施例首先提供了一种MOS晶体管的形成方法，请参考图2至图10，为本发明实施例的MOS晶体管的形成过程的剖面结构示意图。
具体的，请参考图2，提供半导体衬底100，在所述半导体衬底100内形成有源区101和包围所述有源区101的浅沟槽隔离结构102。
所述半导体衬底100包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底其中的一种。在本实施例中，所述半导体衬底100为硅衬底。
在本实施例中，先利用离子注入工艺在有源区101内形成阱区，再对阱区外围的半导体衬底100进行刻蚀，形成包围所述有源区101的浅沟槽，在所述浅沟槽中填充满氧化硅，形成浅沟槽隔离结构102。在其他实施例中，也可以直接利用非本征的半导体衬底作为有源区。由于形成有源区、浅沟槽隔离结构为本领域技术人员的公知技术，在此不作详述。
请参考图3，在所述有源区101表面形成栅极结构110，在所述浅沟槽隔离结构102表面形成伪栅结构120，所述伪栅结构120完全位于所述浅沟槽隔离结构102表面。
形成所述栅极结构110和伪栅结构120的具体工艺包括：在所述半导体衬底100表面形成栅介质材料层（未图示），在所述栅介质材料层表面形成多晶硅材料层（未图示），在所述多晶硅材料层表面形成硬掩膜材料层（未图示），在所述硬掩膜材料层表面形成光刻胶层（未图示），对所述光刻胶层进行曝光显影，形成光刻胶图形，以所述光刻胶图形为掩膜，对所述硬掩膜材料层、多晶硅材料层、栅介质材料层进行刻蚀，形成位于所述有源区101表面的栅极结构110和位于所述浅沟槽隔离结构102表面的伪栅结构120。所述栅极结构110包括第一栅介质层111和位于第一栅介质层111表面的第一栅电极112，所述栅极结构110顶部表面还具有第一硬掩膜层113。所述伪栅结构120包括第二栅介质层121和位于第二栅介质层121表面的第二栅电极122，所述伪栅结构120顶部表面还具有第二硬掩膜层123。
在本实施例中，所述栅极结构110和伪栅结构120采用同一沉积、刻蚀工艺形成，所述栅极结构110和伪栅结构120的材料相同，节省工艺步骤，降低了工艺成本。在其他实施例中，所述栅极结构和伪栅结构也可分开形成。
在其他实施例中，也可以不形成第一硬掩膜层和第二硬掩膜层，利用图形化的光刻胶层对多晶硅材料层、栅介质材料层进行刻蚀，形成栅极结构和伪栅结构。
在本实施例中，所述伪栅结构120完全位于所述浅沟槽隔离结构102表面，且所述伪栅结构120的侧壁与浅沟槽隔离结构102的边缘之间有一定的间距，使得所述伪栅结构120与有源区不直接接触。当后续利用所述浅沟槽隔离结构102表面的伪栅结构120作为互连结构，所述伪栅结构120与有源区不直接接触，避免伪栅结构120的第二栅电极122与有源区101之间可能由于第二栅介质层121发生击穿而造成短路。
在其他实施例中，所述伪栅结构也可以位于所述浅沟槽隔离结构表面，且靠近栅极结构一侧的伪栅结构侧壁与浅沟槽隔离结构的边缘对齐。
在其他实施例中，所述伪栅结构也可以部分位于所述浅沟槽隔离结构表面，部分位于靠近浅沟槽隔离结构的源区或漏区表面。由于目前工艺形成导电插塞的尺寸较大，当后续在所述伪栅结构上形成导电插塞时，所需的伪栅结构的宽度也较大，所需的浅沟槽隔离结构的宽度也较大。为了降低浅沟槽隔离结构的宽度，进而降低MOS晶体管的整体尺寸，将所述伪栅结构横跨在所述浅沟槽隔离结构和相邻的源区或漏区表面，可以使得伪栅结构覆盖的浅沟槽隔离结构的宽度变小，使得所需的浅沟槽隔离结构的整体宽度也较小，从而降低MOS晶体管的整体尺寸。
在本实施例中，所述伪栅结构120只位于平行于栅极结构110的浅沟槽隔离结构102表面。当所述伪栅结构作为互连结构用于将不同的MOS晶体管相连接时，所述伪栅结构还可以形成在垂直于栅极结构的浅沟槽隔离结构表面，且所述伪栅结构与栅极结构不相连。
请参考图4，在所述栅极结构110侧壁形成第一侧墙115，在所述伪栅结构120侧壁形成第二侧墙125，所述第一侧墙115和第二侧墙125之间暴露出部分有源区101。
形成所述第一侧墙115和第二侧墙125的具体工艺为：在所述半导体衬底100、浅沟槽隔离结构102、栅极结构110、伪栅结构120表面形成介质层（未图示），对所述介质层进行回刻蚀，直到暴露出所述半导体衬底100表面、浅沟槽隔离结构102表面、栅极结构110顶部的第一硬掩膜层113表面和伪栅结构120顶部的第二硬掩膜层123表面，在所述栅极结构110侧壁形成第一侧墙115，在所述伪栅结构120侧壁形成第二侧墙125。所述介质层为氧化硅层、氮化硅层、氮氧化硅层其中的一种或多层的堆叠结构。所述介质层的材料与所述第一硬掩膜层、第二硬掩膜层的材料不同，使得刻蚀所述介质层时利用所述第一硬掩膜层、第二硬掩膜层作为刻蚀停止层，避免对栅极结构造成损伤。由于后续只需要将源区、漏区通过互连层与伪栅结构相连接，所述第一侧墙115和第二侧墙125之间暴露出部分有源区101的宽度、或者所述第一侧墙115和最靠近的浅沟槽隔离结构102边缘之间的有源区101的宽度不需要太大，可以远远小于所述导电插塞的直径，即远远小于现有的源区或漏区的宽度，从而有利于降低MOS晶体管的整体尺寸。
请参考图5，在所述栅极结构110两侧暴露出的有源区101内形成源区130和漏区140。
在本实施例中，以所述栅极结构110、伪栅结构120、第一侧墙115、第二侧墙125为掩膜，对所述第一侧墙115、第二侧墙125之间暴露出的有源区101进行P型或N型离子注入，并进行退火处理，形成源区130和漏区140。
在其他实施例中，也可以在形成所述第一侧墙、第二侧墙之前，在所述栅极结构两侧的有源区内进行轻掺杂离子注入，在形成所述第一侧墙、第二侧墙后，再在所述第一侧墙、第二侧墙两侧暴露出的有源区内进行重掺杂离子注入，形成源区和漏区，所述轻掺杂离子注入工艺可以降低MOS晶体管的热载流子注入效应和短沟道效应。
在其他实施例中，还可以以所述栅极结构、伪栅结构、第一侧墙、第二侧墙为掩膜，对所述第一侧墙、第二侧墙之间暴露出的有源区进行刻蚀形成沟槽，并在沟槽内利用外延工艺填充满锗硅材料或碳化硅材料，形成源区和漏区。所述锗硅材料或碳化硅材料在外延工艺中原位掺杂有P型或N型杂质离子。在其他实施例中，也可以形成所述锗硅材料或碳化硅材料后，利用离子注入工艺在所述锗硅材料或碳化硅材料中掺杂杂质离子。利用所述锗硅材料或碳化硅材料形成源区和漏区会对MOS晶体管沟道区的晶格产生应力作用，有利于提高沟道区载流子的迁移速率，提高MOS晶体管的电学性能。
请参考图6，在所述半导体衬底100、栅极结构110、伪栅结构120、第一侧墙115表面形成掩膜层150，所述掩膜层150暴露出源区130表面、漏区140表面、伪栅结构120的部分顶部表面和伪栅结构120靠近栅极结构110一侧的第二侧墙125（请参考图5），以所述掩膜层150为掩膜，去除所述伪栅结构120靠近栅极结构110一侧的第二侧墙125和部分暴露出的位于伪栅结构120顶部表面的第二硬掩膜层123。
去除所述第二侧墙125和第二硬掩膜层123的工艺为湿法刻蚀工艺。
在本实施例中，由于后续形成的互连层采用选择性外延工艺形成，选择性外延工艺只能在例如多晶硅、单晶硅、锗硅、碳化硅等半导体材料表面形成，不能在氧化硅、氮化硅等介质层表面形成。为了使得伪栅结构上形成的互连层与源区或漏区表面形成的互连层相连接，需要将所述伪栅结构120靠近栅极结构110一侧的第二侧墙125去除，使得在所述伪栅结构120顶部表面、伪栅结构120侧壁表面、源区130或漏区140表面的互连层电学连接，使得源区130或漏区140与相邻的伪栅结构120电学连接。
在其他实施例中，所述掩膜层也可以暴露出伪栅结构全部的顶部表面，去除所述第二硬掩膜层后，在所述伪栅结构全部的顶部表面形成互连层，使得后续在所述伪栅结构上形成导电插塞时表面平整。
在其他实施例中，所述掩膜层也可以暴露出伪栅结构全部的顶部表面和两侧的第二侧墙，去除所述第二硬掩膜层和两侧的第二侧墙后，在所述伪栅结构顶部表面和两侧的侧壁表面形成互连层，使得后续在所述伪栅结构上形成导电插塞时表面平整。
请参考图7，利用外延工艺在所述掩膜层150暴露出源区130表面、漏区140表面、伪栅结构120的部分顶部表面、伪栅结构120靠近源区130或漏区140的侧壁表面形成互连层。
在本实施例中，所述利用外延工艺形成的互连层的材料为掺杂有N型或P型杂质离子的硅、锗硅或碳化硅等半导体材料，所述掺杂有N型或P型杂质离子的硅、锗硅或碳化硅等半导体材料具有良好的导电性，导通电阻较低，使得所述源区130或漏区140与相邻的伪栅结构120电学连接。其中，所述源区130表面的互连层、源区130相邻的伪栅结构120靠近源区130一侧的侧壁表面的互连层和源区130相邻的伪栅结构120顶部表面的互连层构成第一互连层160，所述漏区140表面的互连层、漏区140相邻的伪栅结构120靠近漏区140一侧的侧壁表面的互连层和漏区140相邻的伪栅结构120顶部表面的互连层构成第二互连层170。
在本实施例中，所述杂质离子通过外延工艺原位掺杂在所述互连层内。在其他实施例中，形成所述互连层后，利用离子注入工艺在所述互连层内掺杂有杂质离子。
当所述互连层的材料为锗硅或碳化硅时，所述源区和漏区表面形成的互连层会对半导体衬底产生应力作用，可以提高MOS晶体管沟道区的载流子迁移速率，从而有利于提高MOS晶体管的电学性能。
在本实施例中，以所述掩膜层150为掩膜，在暴露出的源区130、漏区140和伪栅结构120表面形成互连层，形成所述互连层后，在去除所述掩膜层150。在其他实施例中，也可以先去除所述掩膜层，在暴露出的源区、漏区、伪栅结构的顶部表面和侧壁表面形成互连层。由于所述栅极结构顶部表面被掩膜层遮盖的区域具有第一硬掩膜层，伪栅结构顶部表面被掩膜层遮盖的区域具有第二硬掩膜层，外延工艺形成的互连层也只能形成在所述源区、漏区和伪栅结构顶部和侧壁表面。
在其他实施例中，还可以采用溅射工艺、物理气相沉积工艺或化学气相沉积工艺在所述源区、漏区和伪栅结构顶部和侧壁表面形成金属互连层，使得所述源区、漏区和与之相邻的伪栅结构电学连接。当所述互连层的材料为金属时，也可以不去除所述第二侧墙，在所述伪栅结构的顶部表面、靠近栅极结构的第二侧墙表面和源区、漏区表面形成金属互连层，使得所述源区、漏区和与之相邻的伪栅结构电学连接。
请参考图8，去除所述掩膜层150（请参考图7）、第一硬掩膜层113（请参考图7）和第二硬掩膜层123（请参考图7）。
去除所述掩膜层150、第一硬掩膜层113和第二硬掩膜层123的具体工艺为湿法刻蚀工艺或干法刻蚀工艺。本领域技术人员可以根据掩膜层150、第一硬掩膜层113和第二硬掩膜层123的材料合理的选择不同的刻蚀工艺，使得在去除所述掩膜层、第一硬掩膜层和第二硬掩膜层的同时，不会对所述互连层和第一侧墙、第二侧墙造成损伤。由于不同的掩膜层、第一硬掩膜层和第二硬掩膜层的材料对应于不同的刻蚀工艺，在此不作详述。
请参考图9，在所述栅极结构110、伪栅结构120、第一互连层160、第二互连层170表面形成金属硅化物层180。
所述金属硅化物层180的材料为镍硅化物、钛硅化物或钨硅化物等，在本实施例中，所述金属硅化物层180的材料为镍硅化物。形成所述金属硅化物层180的方法包括：在所述半导体衬底100、栅极结构110、伪栅结构120，第一互连层160、第二互连层170表面形成镍金属层（未图示），利用退火工艺将镍金属层与栅极结构110、伪栅结构120，第一互连层160、第二互连层170相接触的半导体材料发生反应形成镍硅化物，所述镍硅化物为金属硅化物层180，利用湿法刻蚀工艺去除未反应的镍金属层。
在本实施例中，由于后续会在所述栅极结构110上和伪栅结构120上形成导电插塞，利用所述导电插塞将层间互连层与MOS晶体管的源区或漏区相连接，通过在所述栅极结构110上和伪栅结构120上形成金属硅化物层180可以降低接触电阻，提高MOS晶体管的电学性能。
请参考图10，在所述半导体衬底100表面形成层间介质层190，在所述层间介质层190内形成贯穿层间介质层190的导电插塞195，所述导电插塞195位于所述栅极结构110上的金属硅化物层180表面和位于伪栅结构120上的金属硅化物层180表面。
由于与源区130相连接的导电插塞195位于与源区130相邻的伪栅结构120上，与漏区140相连接的导电插塞195位于与漏区140相邻的伪栅结构120上，导电插塞不直接形成在所述源区130、漏区140的表面，使得源区130、漏区140暴露出的宽度可以较窄，而所述伪栅结构120位于浅沟槽隔离结构102表面，不占据额外的芯片面积，使得最终形成MOS晶体管所占的芯片面积较小。
在其他实施例中，也可以不在所述伪栅结构上形成导电插塞，利用所述伪栅结构作为互连层将不同MOS晶体管的源区或漏区相连接，相当于增加了一层互连层，有利于提高布线密度和布线选择性。
根据上述形成方法，本发明实施例还提供了一种MOS晶体管，请参考图10，所述MOS晶体管包括：半导体衬底100，位于所述半导体衬底100内的有源区101，位于所述半导体衬底100内的包围所述有源区101的浅沟槽隔离结构102；位于所述有源区101表面的栅极结构110，位于所述浅沟槽隔离结构102表面的伪栅结构120；位于所述栅极结构110两侧的第一侧墙115；位于所述栅极结构110两侧的有源区101内的源区130和漏区140；位于所述伪栅结构120远离源区130或漏区140一侧的第二侧墙125；位于所述源区130表面、与源区130相邻的伪栅结构120顶部表面和靠近源区130一侧的侧壁表面的第一互连层160，位于所述漏区140表面、与漏区140相邻的伪栅结构120顶部表面和靠近漏区140一侧的侧壁表面的第二互连层170。
由于与源区130相连接的导电插塞195位于与源区130相邻的伪栅结构120上，与漏区140相连接的导电插塞195位于与漏区140相邻的伪栅结构120上，导电插塞不直接形成在所述源区130、漏区140的表面，使得源区130、漏区140暴露出的宽度可以较窄，而所述伪栅结构120位于浅沟槽隔离结构102表面，不占据额外的芯片面积，使得最终形成MOS晶体管所占的芯片面积较小，有利于提高芯片集成度。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (21)
1.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底内形成有源区和包围所述有源区的浅沟槽隔离结构；
在所述有源区表面形成栅极结构，在所述浅沟槽隔离结构表面形成伪栅结构，位于所述浅沟槽隔离结构表面的伪栅结构作为互连结构与其他MOS晶体管相连接；
在所述栅极结构两侧的有源区内形成源区和漏区；
在所述源区表面、漏区表面、伪栅结构的至少部分顶部表面形成互连层，其中，所述源区表面的互连层和与源区相邻的伪栅结构顶部表面的互连层相连接，形成第一互连层；所述漏区表面的互连层和与漏区相邻的伪栅结构顶部表面的互连层相连接，形成第二互连层。
2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述互连层为金属层、掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层。
3.如权利要求1所述的MOS晶体管的形成方法，其特征在于，还包括：在所述栅极结构侧壁形成第一侧墙，在所述伪栅结构侧壁形成第二侧墙。
4.如权利要求3所述的MOS晶体管的形成方法，其特征在于，在形成互连层前，去除所述伪栅结构两侧的第二侧墙。
5.如权利要求3所述的MOS晶体管的形成方法，其特征在于，在形成互连层前，去除所述伪栅结构靠近源区或漏区一侧的第二侧墙。
6.如权利要求4或5所述的MOS晶体管的形成方法，其特征在于，当所述互连层为掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层时，利用外延工艺在所述源区表面、漏区表面、伪栅结构靠近源区或漏区一侧的侧壁表面和至少部分顶部表面形成互连层。
7.如权利要求4所述的MOS晶体管的形成方法，其特征在于，所述互连层为掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层时，利用外延工艺在所述源区表面、漏区表面、伪栅结构的侧壁表面和顶部表面形成互连层。
8.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述伪栅结构完全位于浅沟槽隔离结构表面。
9.如权利要求8所述的MOS晶体管的形成方法，其特征在于，当所述伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘具有一定的间距时，所述互连层的厚度大于伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘两者之间的间距。
10.如权利要求1所述的MOS晶体管的形成方法，其特征在于，在所述伪栅结构上形成导电插塞，使得源区和漏区通过互连层、导电插塞与外电路相连接。
11.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述伪栅结构部分位于浅沟槽隔离结构表面、部分位于对应的有源区表面。
12.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述栅极结构和伪栅结构在同一形成工艺中同步形成。
13.如权利要求3所述的MOS晶体管的形成方法，其特征在于，所述第一侧墙和第二侧墙在同一形成工艺中同步形成。
14.一种MOS晶体管，其特征在于，包括：半导体衬底，位于所述半导体衬底内的有源区，位于所述半导体衬底内的包围所述有源区的浅沟槽隔离结构；位于所述有源区表面的栅极结构，位于所述浅沟槽隔离结构表面的伪栅结构，位于所述浅沟槽隔离结构表面的伪栅结构作为互连结构与其他MOS晶体管相连接；位于所述栅极结构两侧的有源区内的源区和漏区；位于所述源区表面和与源区相邻的伪栅结构顶部表面的第一互连层，位于所述漏区表面和与漏区相邻的伪栅结构顶部表面的第二互连层。
15.如权利要求14所述的MOS晶体管，其特征在于，所述互连层为金属层、掺杂有杂质离子的单晶硅层、掺杂有杂质离子的锗硅层或掺杂有杂质离子的碳化硅层。
16.如权利要求14所述的MOS晶体管，其特征在于，还包括，位于所述伪栅结构远离源区或漏区一侧的第二侧墙，在所述源区表面、与源区相邻的伪栅结构的顶部表面和伪栅结构靠近源区的侧壁表面形成有第一互连层。
17.如权利要求14所述的MOS晶体管，其特征在于，在所述源区表面、与源区相邻的伪栅结构的顶部和侧壁表面形成有第一互连层。
18.如权利要求14所述的MOS晶体管，其特征在于，所述伪栅结构完全位于浅沟槽隔离结构表面。
19.如权利要求18所述的MOS晶体管，其特征在于，当所述伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘具有一定的间距时，利用外延工艺形成的互连层的厚度大于伪栅结构靠近源区或漏区一侧的侧壁与对应的浅沟槽隔离结构边缘两者之间的间距。
20.如权利要求14所述的MOS晶体管，其特征在于，位于所述伪栅结构上的导电插塞，使得源区和漏区通过互连层、导电插塞与外电路相连接。
21.如权利要求14所述的MOS晶体管，其特征在于，所述伪栅结构部分位于浅沟槽隔离结构表面、部分位于对应的有源区表面。
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| GR01 | Patent grant |