CN104103586B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：在衬底上形成第一栅极、位于第一栅极上的第一硬掩模层、位于第一栅极周围的第一侧墙、第二栅极、位于第二栅极上的第二硬掩模层、位于第二栅极周围的第二侧墙，第一栅极的栅长大于第二栅极的栅长；去除第一侧墙、第二侧墙，在该过程中，第一硬掩模层和第二硬掩模层遭到损耗，剩余第一硬掩模层的厚度大于剩余第二硬掩模层的厚度；形成层间介质层；去除高出剩余第二硬掩模层的层间介质层；刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层，第一硬掩模层和第二硬掩模层相比于层间介质层、第一栅极和第二栅极具有高刻蚀选择比；去除高出第一栅极和第二栅极的层间介质层。最终形成的半导体器件性能稳定、可靠。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件的形成方法。
背景技术
在半导体技术领域，“后栅（gate last)”工艺为形成金属栅极的一个主要工艺。这种技术的特点是在对硅片进行漏/源区离子注入操作以及随后的高温退火步骤完成之后，再形成金属栅极。后栅工艺大大提升了晶体管的性能。
与后栅工艺相结合，现有技术提出了应力接近技术，向沟道区提供应力作用来提升沟道区的硅材料能隙和沟道区中载流子的迁移率，以进一步提升晶体管的性能。
具体地，参照图1～图8，下面简单介绍结合应力接近技术的后栅工艺形成金属栅极的方法。
参照图1，在衬底100上形成第一伪栅极101、位于第一伪栅极101上的第一硬掩模层111、第二伪栅极102、位于第二伪栅极102上的第二硬掩模层112、位于第一伪栅极101周围的第一侧墙121、位于第二伪栅极102周围的第二侧墙122。其中，第一伪栅极101所在的有源区和第二伪栅极102所在的有源区可以相邻，并以位于衬底100中的隔离结构（未标示）隔开；第一伪栅极101所在有源区和第二伪栅极102所在有源区也可以不相邻。
参照图2，以第一硬掩模层111和第一侧墙121为掩模，在第一伪栅极101两侧的衬底100中形成源极131、漏极132；以第二硬掩模层112和第二侧墙122为掩模，在第二伪栅极102两侧的衬底100中形成源极141、漏极142。通常，在形成源极141和漏极142后，在源极141和漏极142上形成金属硅化物106。金属硅化物106位于后续导电插塞与源极141、与漏极142之间，可以减小接触电阻。
参照图2和图3，使用应力接近技术，去除第一侧墙121和第二侧墙122。其中，应力接近技术的具体方法为湿法刻蚀法，对金属硅化物层106的损伤较小并彻底去除第一侧墙121和第二侧墙122。
参照图4，沉积氮化硅材料，形成应力膜103。应力膜103覆盖衬底100及衬底100上的其他结构。应力膜103可以向沟道区（未示出）产生应力，应力可以改变沟道区材料的能隙和载流子迁移率。若沟道区为P型沟道区，则应力膜103为沟道区提供压应力；若沟道区为N型沟道区，则应力膜103为沟道区提供拉应力。
继续参照图4，沉积层间介质层104，层间介质层104覆盖应力膜103。
参照图5～图7，使用化学机械研磨工艺，去除高出第一伪栅极101和第二伪栅极102的应力膜103和层间介质层104。
参照图7和图8，去除第一伪栅极101和第二伪栅极102，对应形成第一沟槽和第二沟槽（未示出）；在第一沟槽和第二沟槽中填充金属材料，对应形成第一栅极151和第二栅极152。第一栅极151与衬底100之间、第二栅极152与衬底100之间形成有高K栅介质层105。
但是，结合应力接近技术的后栅工艺形成的半导体器件的性能不佳。
发明内容
本发明解决的问题是，在现有技术中，结合应力接近技术的后栅工艺形成的半导体器件的性能不佳。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
在半导体衬底上形成第一栅极、位于第一栅极上的第一硬掩模层、位于第一栅极周围的第一侧墙、第二栅极、位于第二栅极上的第二硬掩模层、位于第二栅极周围的第二侧墙，第一栅极的栅长大于第二栅极的栅长；
使用应力接近技术去除第一侧墙、第二侧墙，在去除第一侧墙、第二侧墙过程中，第一硬掩模层和第二硬掩模层遭到损耗，剩余第一硬掩模层的厚度大于剩余第二硬掩模层的厚度；
形成层间介质层，所述层间介质层覆盖所述衬底、第一栅极、第二栅极、剩余第一硬掩模层和剩余第二硬掩模层；
去除高出所述剩余第二硬掩模层的层间介质层；
在去除高出所述剩余第二硬掩模层的层间介质层后，刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层，第一硬掩模层和第二硬掩模层相比于层间介质层、第一栅极和第二栅极具有高刻蚀选择比，在刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层时，不会损伤层间介质层、第一栅极和第二栅极；
刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层后，去除高出第一栅极和第二栅极的层间介质层。
可选地，第一硬掩模层和第二硬掩模层相比于层间介质层的刻蚀选择比范围为：6：1～20：1。
可选地，第一硬掩模层和第二硬掩模层相比于第一栅极和第二栅极的刻蚀选择比范围为5：1～12：1。
可选地，所述刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层的方法为干法刻蚀法。
可选地，在第一硬掩模层和第一栅极之间、第二硬掩模层和第二栅极之间还形成有氧化硅层，在去除高出第一栅极和第二栅极的层间介质层时，也去除所述氧化硅层。
可选地，第一硬掩模层和第二硬掩模层的材料为氮化硅，层间介质层的材料为氧化硅。
可选地，去除第一侧墙、第二侧墙的方法为湿法刻蚀法。
可选地，所述湿法刻蚀法使用的刻蚀剂为磷酸溶液。
可选地，去除高出所述剩余第二硬掩模层的层间介质层的方法为化学机械研磨法。
可选地，去除高出第一栅极和第二栅极的层间介质层的方法为化学机械研磨法。
可选地，在去除第一侧墙、第二侧墙后，形成层间介质层前，形成应力层，所述应力层覆盖衬底、第一栅极、第二栅极、剩余第一硬掩模层和剩余第二硬掩模层，
在去除高出所述剩余第二硬掩模层的层间介质层时，为去除高出所述剩余第二硬掩模层上的应力层的层间介质层；
在刻蚀去除剩余第一硬掩模和剩余第二硬掩模层时，也去除高出第一栅极和第二栅极的应力层。
可选地，所述应力层的材料为氮化硅。
可选地，所述第一栅极和第二栅极为前栅工艺中的栅极。
可选地，所述第一栅极和第二栅极为后栅工艺中的伪栅极；
在去除高出第一栅极和第二栅极的层间介质层后，去除所述伪栅极形成沟槽；在所述沟槽中填充导电物质，所述导电物质为栅极。
可选地，若所述第一栅极和/或第二栅极所在有源区为P型有源区，在去除第一侧墙、第二侧墙前，在所述第一栅极和/或第二栅极两侧的衬底中形成锗硅层；若所述第一栅极和/或第二栅极所在有源区为N型有源区，在去除第一侧墙、第二侧墙前，在第一栅极和/或第二栅极两侧的衬底中形成碳硅层，
之后，在所述锗硅层或碳硅层中进行离子注入，形成源极、漏极。
可选地，在形成源极、漏极后，形成层间介质层之前，在源极、漏极表面形成金属硅化物。
与现有技术相比，本发明的技术方案具有以下优点：
与现有技术使用化学机械研磨工艺去除第一硬掩模层和第二硬掩模层不同，本发明在去除高出剩余第二硬掩模层的层间介质层，暴露剩余第一硬掩模层和剩余第二硬掩模层后，刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层。由于在刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层时，不会损伤第一栅极和第二栅极，也就是说第一栅极和第二栅极的高度基本符合预定义尺寸，而且第一栅极和第二栅极的表面基本持平。进一步地，在去除高出剩余第二硬掩模层的层间介质层后，第一栅极和第二栅极周围剩余的层间介质层稍高于第一栅极和第二栅极的高度，或者基本持平于第一栅极和第二栅极。这样，在刻蚀去除剩余第一硬掩模层、剩余第二硬掩模层后，在去除高出第一栅极和第二栅极的层间介质层时，基本不会损伤第一栅极和第二栅极，第一栅极和第二栅极的高度基本不会改变或仅稍有减少。相比于现有技术的第一栅极和第二栅极高度显著降低，本发明的第一栅极和第二栅极的高度基本符合预定义尺寸。在具体实施例中，若第一栅极和第二栅极为后栅工艺中的伪栅极，则后续去除伪栅极形成沟槽，在沟槽中形成的栅极功函数可以达到饱和、稳定性高，而且栅极电阻降低，使得晶体管的性能趋于稳定。进一步地，位于衬底上的各个晶体管之间、晶体管与其他元件之间电性能参数均匀性提高，进而使得它们之间配合工作时的信号传递稳定，使得整个半导体器件性能良好。
进一步地，在第一栅极与第一硬掩模层之间、第二栅极与第二硬掩模层之间还形成有较薄氧化硅层。第一硬掩模层和第二硬掩模层相比于氧化硅层的刻蚀选择比高于第一硬掩模层和第二硬掩模层相比于多晶硅层的刻蚀选择比，在刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层时，可以更好保护第一栅极和第二栅极，避免第一栅极和第二栅极遭到损伤。而且，在第一栅极和第二栅极上形成有氧化硅层，在去除高出第一栅极和第二栅极的层间介质层时，氧化硅层可以充分保护第一栅极和第二栅极，并在去除高出第一栅极和第二栅极的层间介质层时一并被去除。
更进一步地，本发明在去除高出剩余第二硬掩模层的层间介质层后，使用刻蚀工艺，去除第一硬掩模层和第二硬掩模层。刻蚀工艺简单，易操作，成本较低。
附图说明
图1～图8是现有技术的结合应力接近技术的后栅工艺形成金属栅极的方法的剖面结构示意图；
图9是本发明具体实施例的半导体器件的形成方法的流程示意图；
图10～图16是本发明具体实施例的半导体器件的形成方法的剖面结构示意图。
具体实施方式
发明人针对现有技术中存在的问题进行了研究，发现：参照图3，在使用应力接近技术，刻蚀去除第一侧墙121和第二侧墙122时，会额外刻蚀第一硬掩模层111和第二硬掩模层112。但由于通常情况下的第一硬掩模层111厚度和第二硬掩模层112厚度大于第一侧墙121厚度和第二侧墙122的厚度，因此，在第一侧墙121和第二侧墙122被刻蚀掉时，第一硬掩模层111和第二硬掩模层112仅被部分刻蚀掉。又由于在去除第一侧墙121和第二侧墙122过程中，通常使用湿法刻蚀法。在湿法刻蚀过程中，当第一伪栅极101的栅长L1大于，尤其是远大于第二伪栅极102的栅长L2时，第一硬掩模层111相比于第二硬掩模层112的刻蚀速率是不同的。其中，第一硬掩模层111包括垂直于上表面和垂直侧面方向的刻蚀反应，但由于L1较大，第一硬掩模层311在垂直于侧面方向的刻蚀反应很微弱，基本可以忽略。而第二硬掩模层112包括垂直于上表面和垂直于侧面两个方向的刻蚀反应，两个方向的刻蚀反应则相对比较强烈，这就造成第一硬掩模层111遭到刻蚀的区域161的厚度小于第二硬掩模层112遭到刻蚀的区域162的厚度，使得剩余第一硬掩模层111的高于剩余第二硬掩模层112。
继续参照图4，由于剩余的第一硬掩模层111高于剩余第二硬掩模层112，沉积形成的层间介质层104的上表面也是凹凸不齐的，剩余第一硬掩模层111上的层间介质层104高于剩余第二硬掩模层112上的层间介质层104，也高于衬底100上其他位置的层间介质层104。参照图5，在化学机械研磨的第一阶段，对层间介质层104进行初步平坦化，至高出剩余第一硬掩模层111上的应力膜103的大部分层间介质层被去除。在初步平坦化过程，剩余第一硬掩模层111上的层间介质层、剩余第二硬掩模层112上的层间介质层和其他位置处的层间介质层均遭到研磨，由于事先存在高度差，剩余第一硬掩模层111上的层间介质层还是高于其他位置处的层间介质层。参照图5和图6，化学机械研磨第二阶段，进一步研磨至高于剩余第二硬掩模层112上的应力膜103的层间介质层被研磨掉。在该过程，由于层间介质层的氧化硅材料与应力膜的氮化硅材料具有接近的研磨选择比（1：1～1：3），在研磨层间介质层时，剩余第一硬掩模层111上的应力膜103可能遭到部分研磨。之后，剩余第一硬掩模层111上和剩余第二硬掩模层112上的应力膜103暴露。参照图6和图7，在化学机械研磨的第三阶段，进一步过研磨，研磨去除剩余第一硬掩模层111、剩余第二硬掩模层112、高于第一伪栅极101的应力膜、高于第二伪栅极102的应力膜，同时第一伪栅极101和第二伪栅极102周围的层间介质层104也遭到研磨。参照图6，虽然剩余第一硬掩模层111上的应力膜高于剩余第二硬掩模层112上的应力膜，但是在研磨剩余第一硬掩模层111、高于第一伪栅极101的应力膜时，剩余第二硬掩模层112、高于第二伪栅极102的应力膜也遭到研磨，只是在相同时间内，处于较低位置的剩余第二硬掩模层112的研磨量少于处于较高位置的剩余第一硬掩模层111的研磨量，周围的层间介质层104的研磨量也少于剩余第一硬掩模层111、剩余第二硬掩模层112的研磨量。由于存在较大厚度差，当剩余第二硬掩模层112被全部研磨掉，剩余第一硬掩模层111还剩余部分未被研磨，周围的层间介质层104的上表面低于第二伪栅极102上表面或与第二伪栅极102上表面大致持平。因此，需要更进一步过研磨，直至剩余第一硬掩模层111被全部研磨掉，考虑到剩余第一硬掩模层111的氮化硅材料相比于第二伪栅极102的多晶硅材料具有接近的研磨选择比，第二伪栅极102也遭到部分研磨。之后为了确保第一伪栅极101的上表面、与第二伪栅极102的上表面、与周围的层间介质层104上表面基本持平，还会继续过研磨第一伪栅极101、剩余第二伪栅极102、周围的层间介质层104。由于存在高度差，在相同时间内，第一伪栅极101的研磨量多于第二伪栅极102的研磨量，在继续过研磨第一伪栅极101和剩余第二伪栅极102时会逐渐克服两者的高度差，最终达到基本等高。最终，第一伪栅极101和第二伪栅极102遭到过多研磨损耗，第一伪栅极101和第二伪栅极102的高度严重降低。结合参照图8，第一伪栅极101和第二伪栅极102的高度降低，会造成第一栅极151和第二栅极152的高度降低，进而造成第一栅极151和第二栅极152的功函数不饱和、不稳定，而且电阻明显增大，使得晶体管的性能不稳定。进一步地，造成位于衬底上的各个晶体管之间、晶体管与其他元件之间存在电性能参数不均匀，进而造成它们之间配合工作时的信号传递慢、不稳定，使得整个半导体器件性能不佳。
针对上述问题，现有技术中提出，参照图3，在使用应力接近技术，去除第一侧墙121和第二侧墙122时，通过过刻蚀工艺全部去除第一硬掩模层111和第二硬掩模层112，而避免出现第一硬掩模层111和第二硬掩模层112的残留。但是，使用过刻蚀工艺，会损伤位于源极131、漏极132、源极141和漏极142表面的金属硅化物106。金属硅化物106为后续源极、漏极与导电插塞之间的连接形成欧姆接触，若此处的金属硅化物106遭到损伤，则源极、漏极与导电插塞之间接触不良，进而影响集成电路的性能。另外，如果第一伪栅极101和/或第二伪栅极102所在的有源区为P型有源区，源极141和漏极142是对第二伪栅极102两侧衬底100中的sigma形锗硅层进行离子注入而形成，在使用湿法刻蚀法（通常使用的腐蚀剂为磷酸溶液）过刻蚀去除第一硬掩模层111和第二硬掩模层112时，会损伤源极141和漏极142的锗硅层，也会造成集成电路的性能不佳。因此，过刻蚀工艺显然无法解决现有技术的问题，通常情况下不宜采用过刻蚀工艺。
发明人经过创造性劳动，得到一种新的半导体器件的形成方法。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
参照图10，并结合参照图9，执行步骤S91，在衬底300上形成第一栅极301、位于第一栅极301上的第一硬掩模层311、位于第一栅极301周围的第一侧墙321、第二栅极302、位于第二栅极302上的第二硬掩模层312、位于第二栅极周围的第二侧墙322，其中，第一栅极301的栅长L1大于第二栅极302的栅长L2。
在具体实施例中，第一栅极301所在的有源区和第二栅极302所在的有源区可以相邻，并由位于衬底中的隔离结构（未标号）隔开，或者第一栅极301所在有源区和第二栅极302所在有源区也可以不相邻。第一栅极301和第二栅极302的位置关系并不构成对本发明保护范围的限制，均在本发明的保护范围之内。其中，第一栅极301所在有源区的类型和第二栅极302所在有源区的类型可以相同或不相同，这并不构成对本发明保护范围的限制，均在本发明保护范围之内。另外，在衬底300上第一栅极301、第二栅极302的数目有多个。
在具体实施例中，形成第一栅极301、位于第一栅极301上的第一硬掩模层311、第二栅极302、位于第二栅极302上的第二硬掩模层312的方法包括：在衬底300上沉积栅极材料、位于栅极材料上的硬掩模材料；图形化栅极材料和硬掩模材料，形成第一栅极301、位于第一栅极301上的第一硬掩模层311、第二栅极302和位于第二栅极302上的第二硬掩模层312。如果第一栅极301、第二栅极302为前栅工艺中的栅极，在衬底300与第一栅极301之间、在衬底300与第二栅极302之间还形成有栅介质层（未示出）。在具体实施例中，第一硬掩模层311和第二硬掩模层312的材料为氮化硅。
在具体实施例中，第一侧墙321和第二侧墙322可以为单层结构或叠层结构。当第一侧墙321和第二侧墙322为单层结构时，第一侧墙321和第二侧墙322为氮化硅层。当第一侧墙321和第二侧墙322为叠层结构时，该叠层结构包括偏移侧墙、和位于偏移侧墙外侧的主侧墙。对形成单层结构的第一侧墙321和第二侧墙322的工艺为本领域技术人员所熟知，不再赘述。对形成偏移侧墙和主侧墙的叠层结构的方法，具体包括：沉积氧化硅层、位于氧化硅层上的氮化硅层，氧化硅层覆盖第一硬掩模层311和第二硬掩模层312；回刻蚀氧化硅层和氮化硅层，剩余第一栅极301和第一硬掩模层311侧壁、第二栅极302和第二硬掩模层312侧壁的氧化硅层为偏移侧墙，剩余偏移侧墙表面的氮化硅层为主侧墙（未示出）。在形成第一侧墙321和第二侧墙322前，在第一栅极301和第二栅极302两侧进行LDD注入，形成轻掺杂源注入区和轻掺杂漏注入区（未示出），之后第一侧墙321和第二侧墙322覆盖轻掺杂源注入区和轻掺杂漏注入区，用于保护轻掺杂源注入区和轻掺杂漏注入区。紧接着，以主侧墙、第一硬掩模层和第二硬掩模层为掩模，在第一栅极301和第二栅极302两侧的衬底中进行重掺杂离子注入，形成源极和漏极（未示出）。
在其他实施例中，若第一栅极301和/或第二栅极302所在有源区为P型有源区，在形成第一侧墙321和第二侧墙322之后，在第一栅极301和/或第二栅极302两侧的衬底300中形成嵌入式锗硅层（未标号）；在锗硅层中进行重掺杂离子注入，形成源极和漏极。若第一栅极301和/或第二栅极302所在的有源区为N型有源区，在形成第一侧墙321和第二侧墙322之后，在第一栅极301和/或第二栅极302两侧的衬底300中形成嵌入式碳硅层（未标号）；在碳硅层中进行重掺杂离子注入，形成源极和漏极。锗硅层可以为P型沟道区提供压应力，碳硅层可以为N型沟道区提供拉应力，提高沟道区中空穴的迁移率。在本实施例中，参照图10，第二栅极302所在的有源区为P型有源区，第二栅极302两侧的衬底300中形成有嵌入式锗硅层，锗硅层的形状为sigma形。第一栅极301所在的有源区为N型有源区，第一栅极301两侧的衬底300中形成源极331和漏极332，第一栅极301两侧的衬底300中形成有嵌入式碳硅层，碳硅层的形状为sigma形。这并不构成对本发明具体包含范围的限制，均在本发明包含范围之内。此为本领域技术人员所公知的技术，在此不再赘述。
在具体实施例中，在形成第一栅极301两侧的源极331、漏极332，第二栅极302两侧的源极341、漏极342后，在源极331、漏极332、源极341和漏极342表面形成金属硅化物306，例如硅化镍。在后续将本实施例的半导体器件与其他半导体器件连接时，该金属硅化物306为源极331、漏极332、源极341、漏极342与导电插塞之间提供良好的欧姆接触。
参照图10和图11，并结合参照图9，执行步骤S92，使用应力接近技术去除第一侧墙321、第二侧墙322，在该过程中，第一硬掩模层311和第二硬掩模层312遭到部分损耗，使得剩余的第一硬掩模层311的厚度h1大于剩余第二硬掩模层312的厚度h2，剩余第一硬掩模层311与剩余第二硬掩模层312之间存在厚度差Δh=h1-h2。
在具体实施例中，可以使用应力接近技术，去除第一侧墙321、第二侧墙322，具体方法包括干法刻蚀法或湿法刻蚀法。在本实施例中，使用湿法刻蚀法，对金属硅化物306的损伤较小并能彻底去除第一侧墙121和第二侧墙122。在湿法刻蚀过程中，需控制刻蚀剂适量、刻蚀时间应适当，至少保证在去除第一侧墙321、第二侧墙322时，不会损伤金属硅化物306、锗硅层和/或碳硅层。若使用湿法刻蚀法，使用的刻蚀剂为磷酸溶液，磷酸溶液可以比较彻底去除第一侧墙321和第二侧墙322。
由于第一侧墙321和第二侧墙322与第一硬掩模层311和第二硬掩模层312具有接近的刻蚀选择比，在刻蚀去除第一侧墙321和第二侧墙322时，第一硬掩模层311和第二硬掩模层312会遭到部分损耗。但由于第一硬掩模层311、第二硬掩模层312的厚度远大于第一侧墙321、第二侧墙322的厚度，第一硬掩模层311和第二硬掩模层312仅部分厚度遭到去除。在湿法刻蚀过程中，第一硬掩模层311和第二硬掩模层312的侧面和上表面会同时遭到刻蚀，而由于L1＞L2，在相同时间内，第一硬掩模层311被刻蚀部分361的厚度小于第二硬掩模层312被刻蚀部分362的厚度，使得剩余第一硬掩模层311的厚度h1大于剩余第二硬掩模层312的厚度h2。
在具体实施例中，结合参照图12，在使用应力接近技术去除第一侧墙321和第二侧墙322后，沉积氮化硅材料，形成应力层303，应力层303覆盖衬底300和位于衬底300上的其他结构。应力层303可以为第一栅极301和第二栅极302下的沟道区提供应力作用，该应力作用可以提高沟道区中载流子的迁移率。若沟道区为N型沟道区，应力层303可以为沟道区提供拉应力；若沟道区为P型沟道区，应力层303可以提供压应力。
继续参照图12，并结合参照图9，执行步骤S93，形成层间介质层304，层间介质层304覆盖衬底300、第一栅极301、第二栅极302、剩余第一硬掩模层311和剩余第二硬掩模层312。若在衬底300上形成有应力层303，则层间介质层304覆盖应力层303。其中，层间介质层304整体高于第一栅极301上的应力层303。
在具体实施例中，使用化学气相沉积工艺或其他可行工艺，形成层间介质层304。由于衬底300及衬底300上的各结构的高度不同，最终形成的层间介质层304上表面也是高低不同的。在本实施例中，由于剩余第一硬掩模层311高于剩余第二硬掩模层312，则位于第一栅极301上的层间介质层304的高于第二栅极302上的层间介质层304，也高于其他位置处的层间介质层304。其中，层间介质层304的材料为氧化硅。
参照图13～图14，并结合参照图9，执行步骤S94，去除高出剩余第二硬掩模层312的层间介质层304，暴露剩余第一硬掩模层311和剩余第二硬掩模层312。在本实施例中，在层间介质层304下还形成有应力层303，则在去除高出剩余第二硬掩模层312的层间介质层304时，为去除高出剩余第二硬掩模层312上的应力层303的层间介质层304，暴露剩余第一硬掩模层311和剩余第二硬掩模层312上的应力层。
在具体实施例中，去除高出剩余第二硬掩模层312的层间介质层304的方法为化学机械研磨（CMP）工艺，该化学机械研磨过程至暴露剩余第二硬掩模层312为止。具体地，化学机械研磨去除高出剩余第二硬掩模层312的层间介质层304的步骤包括两个阶段。
第一阶段，参照图13，对层间介质层304的初步平坦化步骤，即化学机械研磨层间介质层304，大约至第一硬掩模层311暴露，也就是第一栅极301和第二栅极302周围的层间介质层表面恰与剩余第一硬掩模层311的上表面持平。当在层间介质层304下还形成有应力层303时，初步平坦化过程大约至剩余第一硬掩模层311上的应力层暴露，即剩余第一硬掩模层311上的应力层上表面与第一栅极301和第二栅极302周围的层间介质层上表面基本持平。在初步平坦化过程，在剩余第一硬掩模层311上的层间介质层遭到研磨时，其他位置处的层间介质层也遭到研磨。由于剩余第一硬掩模层311上的层间介质层高于其他位置处的层间介质层，其他位置处的层间介质层的研磨速率会略小于剩余第一硬掩模层311上的层间介质层的研磨速率。但由于事先存在的高度差，初步平坦化过程并不能达到完全平坦化，最终剩余第一硬掩模层311上的层间介质层还是高于剩余第二硬掩模层312上的层间介质层，剩余第二硬掩模层312上的层间介质层高于其他位置处的层间介质层。
第二阶段，参照图14，继续化学机械研磨去除高出剩余第二硬掩模层312的层间介质层304，在该过程中，剩余第一硬掩模层311上的层间介质层、剩余第二硬掩模层312上的层间介质层和其他位置处的层间介质层均遭到研磨。但由于高度差的存在，剩余第一硬掩模层311上的层间介质层的研磨速率略大于剩余第二硬掩模层上的层间介质层的研磨速率，剩余第二硬掩模层上的层间介质层的研磨速率略大于其他位置处的层间介质层的研磨速率。因此，当位于剩余第二硬掩模层312上的层间介质层全部研磨掉后，剩余第一硬掩模层311上的层间介质层304也遭到全部研磨，其他位置处的层间介质层也遭到研磨并低于剩余第二硬掩模层。而且，剩余第一硬掩模层311可能遭到部分研磨，但这并不能弥补剩余第一硬掩模层311与剩余第二硬掩模层312之间的厚度差，最终，剩余的第一硬掩模层311的厚度大于剩余第二硬掩模层312的厚度。当在层间介质层304下还形成有应力层303时，当位于剩余第二硬掩模层312上的应力层暴露时，剩余第一硬掩模层311也完全暴露或还可能遭到部分研磨。
参照图15，并结合参照图9，执行步骤S95，在去除高出剩余第二硬掩模层312的层间介质层304后，刻蚀去除剩余第一硬掩模层311和剩余第二硬掩模层312。其中，第一硬掩模层311和第二硬掩模层312相比于层间介质层304、第一栅极301和第二栅极302具有较高的刻蚀选择比，在刻蚀去除剩余第一硬掩模层311和剩余第二硬掩模层312时，不会损伤层间介质层304、第一栅极301、第二栅极302。当层间介质层304下形成有应力层303时，刻蚀去除剩余第一硬掩模层311和剩余第二硬掩模层312时，也会去除高出第一栅极301和第二栅极302的应力层303部分。
在具体实施例中，层间介质层304的材料为氧化硅，第一硬掩模层311和第二硬掩模层312的材料为氮化硅，氮化硅相比于氧化硅的刻蚀选择比范围为6:1～20：1，例如刻蚀选择比为6:1，10：1或20：1。在较高的刻蚀选择比条件下，刻蚀去除剩余第一硬掩模层311和剩余第二硬掩模层312时，基本不会损伤周围的层间介质层304。参照图14，由于剩余第一硬掩模层311的厚度大于剩余第二硬掩模层312的厚度，则剩余第二硬掩模层312会先于剩余第一硬掩模层311完全被刻蚀去除，并暴露第二栅极302。但是，第一栅极301和第二栅极302的材料为熟知的多晶硅，氮化硅相比于多晶硅的刻蚀选择比范围为5：1～12：1，例如刻蚀选择比选择5：1，7：1或12：1。则，在继续刻蚀去除剩余第一硬掩模层311时，基本不会损伤第二栅极302。
在具体实施例中，由于氮化硅相比于氧化硅的刻蚀选择比，要大于氮化硅相比于多晶硅的刻蚀选择比。则在执行步骤S91时，可以在第一硬掩模层311与第一栅极301之间、第二硬掩模层312与第二栅极302之间形成一层较薄的氧化硅层（未示出）。在执行本步骤S95时，刻蚀去除第一硬掩模层311和第二硬掩模层312时，可以至暴露该较薄氧化硅层时停止。而且，该氧化硅层可以用来保护第一栅极301和第二栅极302，最大限度避免第一栅极301和第二栅极302遭到损伤。
继续参照图15，并结合参照图9，执行步骤S96，在刻蚀去除剩余第一硬掩模层311和剩余第二硬掩模层312（参照图14）之后，去除高出第一栅极301和第二栅极302的层间介质层304。
在具体实施例中，去除高出第一栅极301、第二栅极302的层间介质层304的方法为化学机械研磨工艺。由于在执行步骤S94，去除高出剩余第二硬掩模层312的层间介质层304后，第一栅极301和第二栅极302周围的层间介质层304的高度稍大于或基本等于第一栅极301和第二栅极302的高度。因此，在去除高出第一栅极301和第二栅极302的层间介质层304时，基本不会损伤第一栅极301、第二栅极302。若在第一栅极301和第二栅极302上表面还形成有较薄氧化硅层时，在本化学机械研磨过程中，该较薄氧化硅层可以起到进一步保护第一栅极301和第二栅极302的作用，并在研磨过程中被去除。最终第一栅极301和第二栅极302的高度基本不会改变，符合预定义尺寸。
在具体实施例中，第一栅极301和第二栅极302可以为前栅工艺中的栅极，也可以为后栅工艺中的伪栅极。结合参照图15和图16，若第一栅极301和第二栅极302为后栅工艺中的伪栅极，在去除高出第一栅极301和第二栅极302的层间介质层304后，去除第一栅极301和第二栅极302形成沟槽（未示出）；在沟槽中填充导电物质，该导电物质为栅极305。当然地，在栅极305与衬底300之间形成有高K栅介质层307。在具体实施例中，可以在形成第一栅极301和第二栅极302时形成该高K栅介质层307，也可以是在去除第一栅极301和第二栅极302形成沟槽后，在沟槽中填充高K栅介质层307、位于高K栅介质层307上的栅极305。其中，该栅极305的材料包括金属或其他可行材料。此为公知技术，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，包括：
在半导体衬底上形成第一栅极、位于第一栅极上的第一硬掩模层、位于第一栅极周围的第一侧墙、第二栅极、位于第二栅极上的第二硬掩模层、位于第二栅极周围的第二侧墙，第一栅极的栅长大于第二栅极的栅长；
使用应力接近技术去除第一侧墙、第二侧墙，在去除第一侧墙、第二侧墙过程中，第一硬掩模层和第二硬掩模层遭到损耗，剩余第一硬掩模层的厚度大于剩余第二硬掩模层的厚度；
形成层间介质层，所述层间介质层覆盖所述衬底、第一栅极、第二栅极、剩余第一硬掩模层和剩余第二硬掩模层；
去除高出所述剩余第二硬掩模层的层间介质层；
在去除高出所述剩余第二硬掩模层的层间介质层后，刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层，第一硬掩模层和第二硬掩模层相比于层间介质层、第一栅极和第二栅极具有高刻蚀选择比，在刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层时，不会损伤层间介质层、第一栅极和第二栅极；
刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层后，去除高出第一栅极和第二栅极的层间介质层。
2.如权利要求1所述的形成方法，其特征在于，第一硬掩模层和第二硬掩模层相比于层间介质层的刻蚀选择比范围为：6：1～20：1。
3.如权利要求1所述的形成方法，其特征在于，第一硬掩模层和第二硬掩模层相比于第一栅极和第二栅极的刻蚀选择比范围为5：1～12：1。
4.如权利要求1所述的形成方法，其特征在于，所述刻蚀去除剩余第一硬掩模层和剩余第二硬掩模层的方法为干法刻蚀法。
5.如权利要求1所述的形成方法，其特征在于，在第一硬掩模层和第一栅极之间、第二硬掩模层和第二栅极之间还形成有氧化硅层，在去除高出第一栅极和第二栅极的层间介质层时，也去除所述氧化硅层。
6.如权利要求1所述的形成方法，其特征在于，第一硬掩模层和第二硬掩模层的材料为氮化硅，层间介质层的材料为氧化硅。
7.如权利要求1所述的形成方法，其特征在于，去除第一侧墙、第二侧墙的方法为湿法刻蚀法。
8.如权利要求7所述的形成方法，其特征在于，所述湿法刻蚀法使用的刻蚀剂为磷酸溶液。
9.如权利要求1所述的形成方法，其特征在于，去除高出所述剩余第二硬掩模层的层间介质层的方法为化学机械研磨法。
10.如权利要求1所述的形成方法，其特征在于，去除高出第一栅极和第二栅极的层间介质层的方法为化学机械研磨法。
11.如权利要求1所述的形成方法，其特征在于，在去除第一侧墙、第二侧墙后，形成层间介质层前，形成应力层，所述应力层覆盖衬底、第一栅极、第二栅极、剩余第一硬掩模层和剩余第二硬掩模层，
在去除高出所述剩余第二硬掩模层的层间介质层时，为去除高出所述剩余第二硬掩模层上的应力层的层间介质层；
在刻蚀去除剩余第一硬掩模和剩余第二硬掩模层时，也去除高出第一栅极和第二栅极的应力层。
12.如权利要求11所述的形成方法，其特征在于，所述应力层的材料为氮化硅。
13.如权利要求1所述的形成方法，其特征在于，所述第一栅极和第二栅极为前栅工艺中的栅极。
14.如权利要求1所述的形成方法，其特征在于，所述第一栅极和第二栅极为后栅工艺中的伪栅极；
在去除高出第一栅极和第二栅极的层间介质层后，去除所述伪栅极形成沟槽；在所述沟槽中填充导电物质，所述导电物质为栅极。
15.如权利要求13或14所述的形成方法，其特征在于，若所述第一栅极和/或第二栅极所在有源区为P型有源区，在去除第一侧墙、第二侧墙前，在所述第一栅极和/或第二栅极两侧的衬底中形成锗硅层；若所述第一栅极和/或第二栅极所在有源区为N型有源区，在去除第一侧墙、第二侧墙前，在第一栅极和/或第二栅极两侧的衬底中形成碳硅层，
之后，在所述锗硅层或碳硅层中进行离子注入，形成源极、漏极。
16.如权利要求15所述的形成方法，其特征在于，在形成源极、漏极后，形成层间介质层之前，在源极、漏极表面形成金属硅化物。
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