CN104425520A - 半导体器件及形成方法 - Google Patents

Abstract

一种半导体器件及形成方法，所述半导体器件的形成方法包括：在相邻栅极结构之间的半导体衬底内形成沟槽，利用选择性外延工艺在沟槽底部表面形成具有突起形貌的外延层；对所述外延层进行处理形成绝缘层；在所述沟槽内形成应力层，所述应力层作为源漏区。所述绝缘层可以降低相邻两个MOS晶体管的沟道区之间的漏电流，且由于外延层具有突起形貌，沟槽中间位置对应的应力层的厚度较小，沟槽侧壁位置对应的应力层的厚度较大，即有利于降低相邻两个MOS晶体管的沟道区之间的漏电流，且不会影响应力层对MOS晶体管的沟道区产生的应力作用。

Description

半导体器件及形成方法

技术领域

本发明涉及半导体制造技术，特别涉及一种半导体器件及形成方法。

背景技术

在半导体制造领域，随着半导体器件集成化和小型化发展，为了进一步提高芯片利用率，提高芯片的集成度，在一些半导体器件中，若干MOS晶体管并列设置且通过共享源区和漏区来缩小占据的芯片面积。

请参考图1，为现有技术中多个MOS晶体管共用源区和漏区的半导体器件的剖面结构示意图，包括：半导体衬底10，位于半导体衬底10表面的平行设置的若干栅极结构11，位于所述栅极结构11两侧的半导体衬底10内的沟槽(未示出)，位于所述沟槽内的应力层12，所述应力层12作为MOS晶体管的源区或漏区，且相邻两个MOS晶体管共用一个源区或漏区；位于所述半导体衬底10表面的层间介质层14和位于应力层12表面且贯穿所述层间介质层14厚度的导电插塞13。由于所述半导体器件中MOS晶体管共用源区或漏区，且相邻的MOS晶体管之间未形成浅沟槽隔离结构，因此所占据芯片面积较小。

但由于相邻的MOS晶体管之间未形成有浅沟槽隔离结构，不同的MOS晶体管的沟道区之间可能具有漏电流，引起串音、噪声容限退化、阈值电压漂移等问题。

发明内容

本发明解决的问题是提供一种半导体器件及形成方法，既能提高芯片的集成度，又能降低不同的MOS晶体管之间的漏电流，还不会影响沟道区的应力作用。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，在所述半导体衬底表面形成至少两个平行排列的栅极结构；在相邻栅极结构之间的半导体衬底内形成沟槽；在所述沟槽的侧壁形成侧墙，且沟槽底部暴露出半导体衬底；利用选择性外延工艺在沟槽底部表面形成具有突起形貌的外延层；对所述外延层进行处理形成绝缘层；去除所述侧墙，在所述沟槽内形成应力层，所述应力层作为源漏区。

可选的，所述不同位置的外延层表面到栅极结构底部表面所在平面的间距各不相同，且所述间距从沟槽中心位置到沟槽侧壁位置依次增加。

可选的，所述半导体衬底的晶面为(100)面，所述突起的外延层具有倾斜表面，所述倾斜表面的晶面为(111)面。

可选的，所述突起的外延层表面的剖面形状为三角形。

可选的，形成绝缘层的工艺包括：对所述外延层进行热氧化工艺或离子注入工艺，形成绝缘层。

可选的，所述离子注入工艺包括：对所述沟槽底部表面的外延层进行离子注入，并对所述离子注入后的外延层进行退火处理，使得所述外延层形成绝缘层。

可选的，所述离子注入的离子为氧离子、氮离子或氮、氧离子的混合。

可选的，所述离子注入的深度大于外延层的最大厚度，使得全部的外延层和外延层底部的部分厚度的半导体衬底变成绝缘层。

可选的，所述外延层的材料为硅、锗、锗硅或碳化硅。

可选的，所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗或氮氧化锗。

本发明还提供了一种半导体器件，包括：半导体衬底，位于半导体衬底表面的至少两个平行排列的栅极结构；位于相邻栅极结构之间的半导体衬底内的沟槽；位于所述沟槽底部表面具有突起形貌的绝缘层和位于绝缘层表面且填充满所述沟槽的应力层，所述应力层作为源漏区。

可选的，所述不同位置的外延层表面到栅极结构底部表面所在平面的间距各不相同，且所述间距从沟槽中心位置到沟槽侧壁位置依次增加。

可选的，所述半导体衬底的晶面为(100)面，所述绝缘层具有倾斜表面，所述倾斜表面的晶面为(111)面。

可选的，所述具有突起的绝缘层表面的剖面形状为三角形。

可选的，所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗或氮氧化锗。

与现有技术相比，本发明的技术方案具有以下优点：

在现有技术中，相邻两个MOS晶体管的沟道区之间的漏电流可以从共用的源漏区和源漏区底部的半导体衬底流过，而本发明在沟槽的底部表面形成具有突起的外延层，并对所述外延层进行处理形成绝缘层，在所述绝缘层表面形成应力层，所述应力层作为共用的源漏区。由于所述应力层底部形成有绝缘层，所述绝缘层内不会流经漏电流，因此，相邻两个MOS晶体管的沟道区之间的漏电流只能从绝缘层顶部表面的应力层或绝缘层底部表面的半导体衬底流过，同时由于所述外延层具有突起，所述绝缘层也具有突起，位于沟槽中心位置的应力层的厚度小于位于沟槽侧壁位置的应力层的厚度，使得可以让漏电流流过的应力层的剖面积小于现有技术中的可以让漏电流流过的应力层的剖面积，使得最终通过应力层的漏电流变少；同时，由于对沟道区的应力起主要作用的应力层为沟槽侧壁对应位置的部分应力层，由于本发明实施例的绝缘层为突起，沟槽侧壁对应位置的应力层的深度与现有技术的形成的应力层的深度相比没有变化，因此不会影响应力层对MOS晶体管的沟道区产生的应力作用。

进一步的，当所述离子注入的深度大于外延层的最大厚度，使得全部的外延层和外延层底部的部分厚度的半导体衬底变成绝缘层，由于所述绝缘层的深度大于沟槽的深度，使得从源漏区底部的半导体衬底流过的漏电流所需的路径变长，从而能减少相邻两个MOS晶体管之间的漏电流。

附图说明

图1是现有技术的半导体器件的剖面结构示意图；

图2～图7是本发明实施例的半导体器件的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，图1所示的半导体器件由于相邻的MOS晶体管之间未形成浅沟槽隔离结构，不同的MOS晶体管的沟道区之间可能具有漏电流，引起串音、噪声容限退化、阈值电压漂移等问题，为此，本发明提供了一种半导体器件及形成方法，所述半导体器件的形成方法包括：在相邻栅极结构之间的半导体衬底内形成沟槽，利用选择性外延工艺在沟槽底部表面形成具有突起形貌的外延层；在所述外延层内形成绝缘层；在所述沟槽内形成应力层，所述应力层作为源漏区。由于在相邻栅极结构之间的半导体衬底内形成沟槽，在沟槽的底部表面形成绝缘层，所述绝缘层可以降低相邻两个MOS晶体管的沟道区之间的漏电流，且由于外延层具有突起形貌，沟槽中间位置对应的应力层的厚度较小，沟槽侧壁位置对应的应力层的厚度较大，即有利于降低相邻两个MOS晶体管的沟道区之间的漏电流，且不会影响应力层对MOS晶体管的沟道区产生的应力作用。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图2～图7，为本发明实施例的半导体器件的形成过程的剖面结构示意图。

请参考图2，提供半导体衬底100，在所述半导体衬底100表面形成至少两个平行排列的栅极结构110。

所述半导体衬底100为硅衬底、锗衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底。在本实施例中，所述半导体衬底100为硅衬底，所述硅衬底表面的晶面为(100)面。在其他实施例中，当所述半导体衬底为绝缘体上硅衬底或绝缘体上锗衬底时，后续形成的沟槽未暴露埋氧层。

在本实施例中，所述栅极结构110为多晶硅栅极结构，包括位于半导体衬底100表面的栅氧化层(未标示)、位于栅氧化层表面的多晶硅栅(未标示)和位于栅氧化层、多晶硅栅侧壁表面的侧墙(未标示)。在其他实施例中，所述栅极结构为金属栅极结构，包括位于半导体衬底表面的高K栅介质层、位于高K栅介质层表面的金属栅和位于高K栅介质层和金属栅侧壁的侧墙，形成所述金属栅极结构的工艺为前栅工艺或后栅工艺。当采用后栅工艺形成金属栅极结构时，此时形成的栅极结构为伪栅结构，后续去除伪栅结构中的多晶硅伪栅形成金属栅。

在本实施例中，所述栅极结构110表面还形成有硬掩膜层(未图示)，所述硬掩膜层用于避免后续工艺对栅极结构造成损伤。

至少两个栅极结构110平行排列且并列设置，一个栅极结构对应一个MOS晶体管，为了提高芯片集成度，相邻两个MOS晶体管共用一个源区或漏区，且相邻两个MOS晶体管之间不形成浅沟槽隔离结构。

请参考图3，在相邻栅极结构110之间的半导体衬底100内形成沟槽120。

所述沟槽120的剖面形状为U形或sigma形。在本实施例中，所述沟槽120的剖面形状为U形，以所述栅极结构110为掩膜，对栅极结构两侧的半导体衬底进行干法刻蚀，形成剖面形状为U形的沟槽120。当所述沟槽的剖面形状为sigma形时，对栅极结构两侧的半导体衬底进行干法刻蚀形成U形开口后，再利用湿法刻蚀工艺对U形开口进行刻蚀，由于湿法刻蚀工艺对不同晶向的半导体衬底的刻蚀速率不同，使得所述U形开口的侧壁形成凹陷，形成剖面形状为sigma形的沟槽。

请参考图4，在所述沟槽120的侧壁形成侧墙121，且沟槽120底部暴露出半导体衬底100。

所述侧墙121的材料为氧化硅或氮化硅，所述侧墙121与后续形成的绝缘层的材料可以相同，也可以不同。在本实施例中，所述侧墙121的材料与后续形成的绝缘层的材料不同，使得后续去除所述侧墙121时不会对绝缘层造成损伤。在其他实施例中，当所述侧墙121的材料与后续形成的绝缘层的材料相同时，所述侧墙121的厚度小于后续形成的绝缘层的厚度，使得后续去除所述侧墙121时绝缘层仍有部分剩余，仍能起到降低漏电流的作用。

当所述侧墙121的材料为氧化硅时，形成所述侧墙121的具体工艺包括：利用氧化工艺或化学气相沉积工艺在所述沟槽120的侧壁和底部表面形成氧化硅层，对所述沟槽120的底部表面的氧化硅层进行干法刻蚀，沟槽120底部暴露出半导体衬底100，保留沟槽120侧壁表面的氧化硅层，位于沟槽120侧壁表面的氧化硅层作为侧墙121。

当所述侧墙121的材料为氮化硅时，形成所述侧墙121的具体工艺包括：利用化学气相沉积工艺在所述沟槽120的侧壁和底部表面形成氮化硅层，对所述沟槽120的底部表面的氮化硅层进行干法刻蚀，沟槽120底部暴露出半导体衬底100，保留沟槽120侧壁表面的氮化硅层，位于沟槽120侧壁表面的氮化硅层作为侧墙121。

请参考图5，利用选择性外延工艺在沟槽120底部表面形成具有突起的外延层122，所述外延层122表面到栅极结构110底部表面所在平面的间距D1从沟槽120中心位置到沟槽120侧壁位置依次增加。

在本实施例中，所述外延层122的材料为硅，所述半导体衬底为硅衬底，所述硅衬底表面的晶面为(100)面。由于形成所述外延层122的工艺为选择性外延工艺，所述外延层122只能在沟槽120底部暴露出来的半导体衬底表面形成，且由于硅外延速率受到不同晶面的影响，最终形成的外延层122表面的剖面结构为三角形。且硅外延速率在(111)面的外延速率最慢，因此所述外延层122表面具有倾斜表面，所述三角形的侧边表面的晶面为(111)面，且为平面，所述外延层122表面到栅极结构110底部表面所在平面的间距D1从沟槽120中心位置到沟槽120侧壁位置依次增加。

在其他实施例中，所述外延层的材料还可以为锗、碳化硅、锗硅等，使得最终形成的绝缘层为氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗或氮氧化锗。

请参考图6，对所述沟槽120底部表面的外延层122进行离子注入，并对所述离子注入后的外延层122进行退火处理，形成绝缘层123。

在本实施例中，形成所述绝缘层123的工艺为离子注入工艺，所述注入的离子为氧离子、氮离子或氮、氧离子的混合，由于氮离子、氧离子能与外延层的硅、锗发生反应形成氧化硅、氮化硅或氮氧化硅，且形成的氧化硅、氮化硅或氮氧化硅的电阻较大，所述氧化硅、氮化硅或氮氧化硅作为绝缘层123。其中，通过控制离子注入的深度，可以控制最终形成的绝缘层的形状。在本实施例中，所述离子注入的深度大于外延层122的最大厚度，使得全部的外延层122和外延层122底部的部分厚度的半导体衬底变成绝缘层123。且由于所述绝缘层123在外延层122内形成，所述绝缘层123表面到栅极结构110底部表面所在平面的间距D1从沟槽120中心位置到沟槽120侧壁位置依次增加。

在其他实施例中，所述离子注入的深度也可以小于或等于外延层的最大厚度，使得最终形成的绝缘层的厚度小于外延层的最大厚度。

在其他实施例中，形成所述绝缘层的工艺为热氧化工艺，对所述沟槽底部的外延层进行热氧化，在所述外延层内形成绝缘层，所述绝缘层为氧化硅层或氧化锗层，且所述绝缘层表面到栅极结构底部表面所在平面的间距从沟槽中心位置到沟槽侧壁位置依次增加。

请参考图7，去除所述侧墙121(请参考图6)，在所述沟槽120内形成应力层125，所述应力层125作为源漏区。

去除所述侧墙121的工艺为湿法刻蚀工艺，由于在本实施例中，所述侧墙121与绝缘层123的材料不同，因此去除所述侧墙121时不会对绝缘层123造成损伤。

去除所述侧墙121后，利用选择性外延工艺在所述沟槽120内形成应力层125。因为沟槽120的底部为绝缘层123，所述应力层125只能从沟槽120的侧壁外延形成，且由于外延工艺在不同的晶向上的外延速率不同，如果所述绝缘层的表面为平面，则可能会在绝缘层与外延形成的应力层之间形成类似三角形的空隙，沟槽不能完全填满，影响电隔离效果，且空隙会降低应力层对沟道区的应力作用。而在本实施例中，由于所述绝缘层123表面到栅极结构110底部表面所在平面的间距D1从沟槽120中心位置到沟槽侧部位置依次增加，绝缘层123和应力层125相互嵌合，因此不容易形成所述空隙，不会影响电隔离效果和应力层对沟道区的应力作用。

所述应力层125的材料为硅、锗、锗硅、碳化硅或氮化镓，通过选择合适的半导体衬底100和应力层125的材料，可以提高MOS晶体管的沟道区的应力作用，提高沟道区的载流子迁移率。

在本实施例中，形成所述应力层125时原位掺杂有N型或P型杂质离子，使得所述应力层125作为源漏区。所述源漏区位于两个栅极结构之间，两个相邻的MOS晶体管共享一个源漏区作为源区或漏区，有利于提高芯片集成度。

在其他实施例中，形成所述应力层125后，在所述应力层125内进行N型或P型离子注入工艺，使得所述应力层125作为源漏区。

在现有技术中，相邻两个MOS晶体管的沟道区之间的漏电流可以从共用的源漏区和源漏区底部的半导体衬底流过，而本发明在沟槽的底部表面形成具有突起的外延层，并在所述外延层内形成绝缘层，在所述绝缘层表面形成应力层，所述应力层作为共用的源漏区。由于所述应力层底部形成有绝缘层，所述绝缘层内不会流经漏电流，因此，相邻两个MOS晶体管的沟道区之间的漏电流只能从绝缘层顶部表面的应力层或绝缘层底部表面的半导体衬底流过，同时由于所述外延层具有凸起，所述绝缘层也具有突起，且所述绝缘层表面到栅极结构底部表面所在平面的间距从沟槽中心位置到沟槽侧壁位置依次增加，位于沟槽中心位置的应力层的厚度小于位于沟槽侧壁位置的应力层的厚度，使得可以让漏电流流过的应力层的剖面积小于现有技术中的可以让漏电流流过的应力层的剖面积，使得最终通过应力层的漏电流变少；同时，由于对沟道区的应力起主要作用的应力层为沟槽侧壁对应位置的部分应力层，由于本发明实施例的绝缘层为突起，沟槽侧壁对应位置的应力层的深度与现有技术的形成的应力层的深度相比没有变化，因此不会影响应力层对MOS晶体管的沟道区产生的应力作用。

且在本实施例中，所述离子注入的深度大于外延层122的最大厚度，使得全部的外延层122和外延层122底部的部分厚度的半导体衬底变成绝缘层123，由于所述绝缘层123的深度大于沟槽的深度，使得从源漏区底部的半导体衬底100流过的漏电流所需的路径变长，从而能减少相邻两个MOS晶体管之间的漏电流。

依据上述形成方法，本发明实施例还提供了一种半导体器件，请参考图7，包括：半导体衬底100，位于半导体衬底100表面的至少两个平行排列的栅极结构110；位于相邻栅极结构110之间的半导体衬底100内的沟槽；位于所述沟槽底部表面的具有突起的绝缘层123和位于绝缘层123表面且填充满所述沟槽的应力层125，所述应力层125作为源漏区，所述绝缘层123表面到栅极结构110底部表面所在平面的间距从沟槽中心位置到沟槽侧壁位置依次增加

在本实施例中，所述绝缘层123表面的剖面结构为三角形。且所述半导体衬底的晶面为(100)面，所述绝缘层123具有倾斜表面，所述倾斜表面的晶面为(111)面。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底表面形成至少两个平行排列的栅极结构；

在相邻栅极结构之间的半导体衬底内形成沟槽；

在所述沟槽的侧壁形成侧墙，且沟槽底部暴露出半导体衬底；

利用选择性外延工艺在沟槽底部表面形成具有突起形貌的外延层；

对所述外延层进行处理形成绝缘层；

去除所述侧墙，在所述沟槽内形成应力层，所述应力层作为源漏区。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述不同位置的外延层表面到栅极结构底部表面所在平面的间距各不相同，且所述间距从沟槽中心位置到沟槽侧壁位置依次增加。

3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底的晶面为（100）面，所述突起的外延层具有倾斜表面，所述倾斜表面的晶面为（111）面。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述具有突起形貌的外延层表面的剖面形状为三角形。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，形成绝缘层的工艺包括：对所述外延层进行热氧化工艺或离子注入工艺，形成绝缘层。

6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述离子注入工艺包括：对所述沟槽底部表面的外延层进行离子注入，并对所述离子注入后的外延层进行退火处理，使得所述外延层形成绝缘层。

7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述离子注入的离子为氧离子、氮离子或氮、氧离子的混合。

8.如权利要求6所述的半导体器件的形成方法，其特征在于，所述离子注入的深度大于外延层的最大厚度，使得全部的外延层和外延层底部的部分厚度的半导体衬底变为绝缘层。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述外延层的材料为硅、锗、锗硅或碳化硅。

10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗或氮氧化锗。

11.一种半导体器件，其特征在于，包括：

半导体衬底，位于半导体衬底表面的至少两个平行排列的栅极结构；

位于相邻栅极结构之间的半导体衬底内的沟槽；

位于所述沟槽底部表面具有突起形貌的绝缘层和位于绝缘层表面且填充满所述沟槽的应力层，所述应力层作为源漏区。

12.如权利要求11所述的半导体器件，其特征在于，所述半导体衬底的晶面为（100）面，所述绝缘层具有倾斜表面，所述倾斜表面的晶面为（111）面。

13.如权利要求11所述的半导体器件，其特征在于，所述具有突起形貌的绝缘层表面的剖面形状为三角形。

14.如权利要求11所述的半导体器件，其特征在于，所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氧化锗、氮化锗或氮氧化锗。

15.如权利要求11所述的半导体器件，其特征在于，所述不同位置的外延层表面到栅极结构底部表面所在平面的间距各不相同，且所述间距从沟槽中心位置到沟槽侧壁位置依次增加。