KR20120108338A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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신동석
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정회성
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판을 제공하고, 상기 반도체 기판의 표면 상에 게이트 전극체를 형성하고, 상기 게이트 전극체의 측면 아래의 상기 반도체 기판에 상기 채널을 향해 돌출된 제1 팁을 포함하는 제1 트렌치를 형성하고, 그리고 상기 제1 트렌치를 확장하여 상기 제1 팁에 비해 상기 채널을 향해 더 돌출되고 상기 반도체 기판의 표면에 더 인접한 제2 팁을 포함하는 제2 트렌치를 형성하는 것을 포함할 수 있다.

Description

반도체 소자의 제조방법{METHODS FOR FABRICATING SEMICONDUCOR DEVICES}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조방법에 관한 것이다.
반도체 산업에 있어서 고집적화와 더불어 동작 속도 및 동작 전류를 증가시켜 반도체 소자의 성능을 향상시키는 노력이 계속되어 왔다. 반도체 소자의 성능을 향상시키기 위해 채널에 스트레인(strain)을 유발하여 캐리어의 이동도를 증가시키려는 방법이 제안되었다. 따라서, 채널에 스트레인을 효과적으로 부여할 수 있는 다양한 방법의 필요성이 있다 할 것이다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 채널에 스트레인을 보다 효과적으로 부여할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 접합영역을 시그마 프로파일을 갖도록 형성하는 것을 특징으로 한다. 본 발명은 시그마 프로파일의 팁 위치를 상향 조정하여 채널에 인가되는 스트레스를 증가시키는 것을 다른 특징으로 한다. 본 발명은 GeH4와 HCl을 이용하여 시그마 프로파일의 일부를 선택적으로 제거하는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 반도체 기판을 제공하고; 상기 반도체 기판의 표면 상에 게이트 전극체를 형성하고; 상기 게이트 전극체의 측면 아래의 상기 반도체 기판에 상기 채널을 향해 돌출된 제1 팁을 포함하는 제1 트렌치를 형성하고; 그리고 상기 제1 트렌치를 확장하여 상기 제1 팁에 비해 상기 채널을 향해 더 돌출되고 상기 반도체 기판의 표면에 더 인접한 제2 팁을 포함하는 제2 트렌치를 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 반도체 기판을 제공하는 것은 상기 표면이 (100) 결정면으로 구성된 실리콘 기판을 제공하는 것을 포함하고, 상기 제1 및 제2 트렌치들 중 적어도 어느 하나는 상기 실리콘 기판의 (111) 결정면들이 표면을 구성하는 프로파일을 포함하고, 상기 제1 및 제2 팁들 중 적어도 어느 하나는 상기 (111) 결정면들이 서로 맞닿아 정의될 수 있다.
본 실시예에 있어서, 상기 제1 트렌치를 형성하는 것은: 상기 표면이 (100) 결정면인 상기 반도체 기판을 제공하고; 그리고 상기 반도체 기판을 식각하여 적어도 상기 반도체 기판의 (111) 결정면들이 표면을 이루는 프로파일 갖는 상기 제1 트렌치를 형성하는 것을 포함하고, 상기 (111) 결정면들은 상기 프로파일의 상부 표면을 구성하는 제1 결정면과, 상기 제1 결정면으로부터 연장되어 상기 프로파일의 하부 표면을 구성하는 제2 결정면을 포함하고, 상기 제1 팁은 상기 제1 및 제2 결정면들이 맞닿아 정의될 수 있다.
본 실시예에 있어서, 상기 제2 트렌치를 형성하는 것은 상기 제1 결정면을 상기 제2 결정면에 비해 더 식각하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 트렌치를 형성하는 것은: 상기 제1 트렌치의 표면에 실리콘-게르마늄막을 형성하되, 상기 제2 결정면에 비해 상기 제1 결정면에 상기 실리콘-게르마늄막을 우선적으로 형성하고; 그리고 상기 제1 결정면에 형성된 상기 실리콘-게르마늄막을 상기 제2 결정면에 형성된 상기 실리콘-게르마늄막에 비해 우선적으로 제거하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 트렌치를 형성하는 것은: 상기 반도체 기판에 GeH4를 제공하여 제1 및 제2 결정면들에 상기 Ge을 포함하는 반도체막을 형성하고; 그리고 상기 반도체 기판에 HCl을 제공하여 상기 반도체막을 식각하는 것을 포함하고, 상기 제2 결정면에 형성된 상기 반도체막에 비해 상기 제1 결정면에 형성된 상기 반도체막을 우선적으로 식각하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 반도체막을 식각하는 것은 상기 반도체막의 형성과 인시튜로 진행할 수 있다.
본 실시예에 있어서, 상기 제2 트렌치를 형성하는 것은: 600 내지 900℃ 범위 내에서 1 내지 100 Torr 압력 조건하에 상기 GeH4와 상기 HCl와 그리고 H2를 상기 반도체 기판에 동시에 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 GeH4는 0.15 mTorr 이상의 분압 조건으로, 상기 HCl은 30 mTorr 이상의 분압 조건으로 상기 반도체 기판에 제공할 수 있다.
본 실시예에 있어서, 상기 반도체 기판과 격자상수가 상이한 물질로 상기 제2 트렌치를 채워 접합영역을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은: 실리콘을 포함하는 반도체 기판의 표면에 복수개의 게이트 전극체들을 형성하고; 상기 반도체 기판을 식각하여 상기 게이트 전극체들 사이에 상기 반도체 기판의 (111) 결정면들을 포함하는 표면을 가지며, 상기 게이트 전극체 아래의 채널을 향해 돌출된 제1 팁을 갖는 제1 트렌치를 형성하고; 상기 반도체 기판에 게르마늄을 포함하는 가스를 제공하여 상기 제1 트렌치의 표면에 실리콘-게르마늄막을 형성하고; 상기 반도체 기판에 염소를 포함하는 가스의 제공으로 상기 실리콘-게르마늄막을 선택적으로 제거하여 상기 제1 팁에 비해 상기 채널을 향해 더 돌출되고 상기 반도체 기판의 표면에 더 인접한 제2 팁을 포함하는, 상기 제1 트렌치에 비해 확장된 제2 트렌치를 형성하고; 그리고 상기 실리콘과는 상이한 격자상수를 갖는 물질로 상기 제2 트렌치를 채워 접합영역을 형성하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 제1 트렌치를 형성하는 것은: 상기 반도체 기판을 등방성 건식 식각하여 상기 반도체 기판 내에 타원형의 프로파일을 갖는 리세스 영역을 형성하고; 그리고 상기 반도체 기판의 습식 식각으로 상기 리세스 영역을 확장시켜 상기 (111) 결정면들을 포함하는 표면을 가지며, 상기 (111) 결정면들이 맞닿아 상기 제1 팁을 포함하는 프로파일을 갖는 상기 제1 트렌치를 형성하는 것을 포함하고, 상기 (111) 결정면들은 상기 반도체 기판의 표면과 상기 팁 사이에서 상기 제1 트렌치의 표면을 이루는 제1 결정면과, 상기 제1 결정면으로부터 연장되고 상기 제1 결정면과 함께 상기 제1 팁을 이루는 제2 결정면을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 제2 트렌치를 형성하는 것은: 상기 제1 및 제2 결정면들 중에서 상기 제1 결정면에 상기 실리콘-게르마늄막을 우선적으로 형성하고; 그리고 상기 제1 결정면에 우선 형성된 상기 실리콘-게르마늄을 상기 제2 결정면에 형성되는 실리콘-게르마늄막에 비해 우선적으로 식각하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 제1 결정면에 형성된 상기 실리콘-게르마늄막의 형성과 식각은 인시튜로 진행할 수 있다.
본 다른 실시예에 있어서, 상기 제2 트렌치를 형성하는 것은: 상기 실리콘-게르마늄막이 우선적으로 식각되어 형성된 제3 결정면과, 상기 제3 결정면과 함께 상기 제2 팁을 이루는 제4 결정면이 표면을 이루는 시그마 프로파일을 형성하는 것을 포함하고, 상기 제3 결정면은 상기 반도체 기판의 표면과 연결되는 상기 반도체 기판의 (111) 결정면 또는 (010) 결정면을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 게르마늄을 포함하는 가스는 GeH4를 포함하고, 상기 염소를 포함하는 가스는 HCl을 포함하며, 상기 GeH4와 상기 HCl을 H2와 함께 상기 반도체 기판에 제공하여 상기 실리콘-게르마늄의 형성과 선택적 식각을 동시에 진행할 수 있다.
본 다른 실시예에 있어서, 상기 GeH4, HCl, 및 H2는 600 내지 900℃ 범위 내에서 1 내지 100 Torr 압력 조건으로 제공하되, 상기 GeH4는 0.15 mTorr 이상의 분압 조건으로 그리고 상기 HCl은 30 mTorr 이상의 분압 조건으로 제공할 수 있다.
본 다른 실시예에 있어서, 상기 GeH4는 15 sccm의 공급 속도로 제공하고, 상기 HCl은 100 내지 150 sccm 중 어느 하나의 공급 속도로 제공하고, 그리고 상기 H2는 20 내지 40 slm 공급 속도로 제공할 수 있다.
본 다른 실시예에 있어서, 상기 접합영역을 형성하는 것은: 상기 실리콘에 비해 큰 격자상수를 갖는 실리콘-게르마늄막을 형성하거나 혹은 상기 실리콘에 비해 작은 격자상수를 갖는 실리콘-카바이드막을 형성하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 제1 트렌치를 형성하는 것은 상기 제1 팁들간의 제1 폭을 갖는 프로파일을 형성하는 것을 포함하고, 상기 제2 트렌치를 형성하는 것은 상기 제1 폭보다 큰 상기 제2 팁들간의 제2 폭을 갖는 프로파일을 형성하는 것을 포함할 수 있다.
본 발명에 의하면, GeH4와 HCl을 이용하여 시그마 프로파일의 일부를 선택적으로 제거하므로써, 팁 위치가 상향되고 확장된 시그마 프로파일을 얻을 수 있다. 이에 따라, 채널에 인가되는 스트레스를 더 증가시킬 수 있어 반도체 소자의 캐리어의 이동도가 향상되고 트랜지스터의 성능이 향상되는 효과를 얻을 수 있다.
도 1a 내지 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 1e 및 1f는 도 1d의 일부를 확대 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 게르마늄의 인터믹싱을 보여주는 그래프.
도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 실리콘과 실리콘-게르마늄의 식각 속도 차이를 보여주는 그래프.
도 3a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도.
도 3b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예>
도 1a 내지 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다. 도 1e 및 1f는 도 1d의 일부를 확대 도시한 단면도이다. 도 2a는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 게르마늄의 인터믹싱을 보여주는 그래프이다. 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 실리콘과 실리콘-게르마늄의 식각 속도 차이를 보여주는 그래프이다.
도 1a를 참조하면, 반도체 기판(101)을 제공할 수 있다. 반도체 기판(101)은 바람직하게는 실리콘 기판(Si substrate), 더 바람직하게는 (100) 결정면 실리콘 기판을 포함할 수 있다. 반도체 기판(101)의 표면(101a)에 적어도 하나의 게이트 전극체(119)를 형성할 수 있다. 표면(101a)은 (100) 결정면일 수 있다. 예컨대, 반도체 기판(101) 상에 게이트 절연막(111)을 형성하고, 그 게이트 절연막(111) 상에 양측벽에 게이트 스페이서(117)를 포함하는 복수개의 게이트(113)를 형성할 수 있다. 일례로, 게이트 절연막(111)은 산화막(예: SiO2)이나 질화막(예: SiN, Si3N4, SiON), 혹은 고유전상수 절연막(예: HfO2, ZrO2)으로 형성할 수 있다. 게이트(113)는 불순물이 도핑된 혹은 도핑되지 않은 폴리실리콘이나 금속 혹은 이들의 적층막으로 형성할 수 있다. 예컨대, 엔모스 트랜지스터(NMOS Tr)를 형성하기 위해 게이트(113)는 비소(As) 및/또는 인(P)이 도핑된 폴리실리콘으로 형성할 수 있고, 피모스 트랜지스터(PMOS Tr)를 형성하기 위해 게이트(113)는 붕소(B)로 도핑된 폴리실리콘으로 형성할 수 있다. 게이트 스페이서(117)는 상기 산화막이나 질화막으로 형성할 수 있다. 게이트(113) 상에는 상기 산화막이나 질화막으로 구성된 하드마스크막(115)이 더 포함될 수 있다. 반도체 기판(101) 중 게이트 전극체(119) 아래 부분은 캐리어의 이동 경로인 채널(112)로 정의될 수 있다.
도 1b를 참조하면, 게이트 전극체들(119) 사이에 노출된 반도체 기판(101)을 식각하여 제1 트렌치(123)를 형성할 수 있다. 일례로, 등방성 건식 식각(Isotropic Dry Etch)을 이용하여 반도체 기판(101)에 트렌치(123)를 형성할 수 있다. 상기 등방성 건식 식각은 반도체 기판(101)의 실리콘과 반응성이 우수한 물질, 가령 브롬화수소(HBr)와 염소(Cl2)를 포함하는 혼합가스, 육불화황(SF6)과 염소(Cl2)를 포함하는 혼합가스, 또는 브롬화수소(HBr)와 염소(Cl2)와 육불화황(SF6)을 포함하는 혼합가스의 플라즈마를 이용할 수 있다. 상기 등방성 건식 식각에 의하면 초기에는 게이트 스페이서들(117) 사이의 반도체 기판(101)이 수직 방향으로 식각되고, 수직 방향의 식각에 의해 게이트 스페이서(117)에 의해 커버되지 아니하는 반도체 기판(101)이 드러나게 되어 수평 방향으로의 식각이 진행될 수 있다. 이에 따라, 게이트 전극체(119)의 아래에서 언더 컷팅된 대체로 타원 형태를 갖는 제1 트렌치(123)가 형성될 수 있다. 다른 예로, 비등방성 건식 식각(Anisotropic Dry Etch)으로 리세스 영역(121)을 형성한 다음, 상기 등방성 건식 식각으로 리세스 영역(121)을 확장시켜 제1 트렌치(123)를 형성할 수 있다. 상기 비등방성 건식 식각은 불소(F), 탄소(C), 산소(O) 및 아르곤(Ar)이 혼합된 플라즈마, 가령 CF4/O2/Ar 또는 CHF3/O2/Ar 플라즈마를 이용할 수 있다.
도 1c를 참조하면, 반도체 기판(101)에 제2 트렌치(125)를 형성할 수 있다. 예컨대, 습식 식각(Wet Etch)을 이용하여 제1 트렌치(123)를 확장시켜 제2 트렌치(125)를 형성할 수 있다. 본 실시예에 있어서, 상기 습식 식각은 암모늄하이드록사이드(NH4OH), 테트라메틸암모늄하이드록사이드(TMAH; (CH3)4NOH), 수산화칼륨(KOH), 수산화나트륨(NaOH), BTMH, 아민계 에천트, 또는 이들의 조합을 이용할 수 있다. 반도체 기판(101)을 이루는 실리콘은 (111) 결정면이 다른 면에 비해 밀도가 상대적으로 크기 때문에 습식 식각은 (111) 결정면에서 포화될 수 있다. 따라서, 상기 습식 식각에 의하면, (111) 결정면인 제1 결정면(125a)과 제2 결정면(125b)으로 주로 이루어져 시그마(Σ) 형태의 프로파일을 갖는 제2 트렌치(125)가 형성될 수 있다. 제1 결정면(125a)과 제2 결정면(125b)은 서로 맞닿아 채널(112)을 향해 돌출된 날카로운 형태의 팁(125t)을 형성할 수 있다. 제2 트렌치(125)의 바닥은 제2 결정면들(125b)이 맞닿아 날카롭게 형성되거나, 혹은 (100) 결정면인 제3 결정면(125c)으로 이루어질 수 있다. 제3 결정면(125c)은 상기 습식 식각의 시간 조절에 의해 없어질 수 있다.
도 1d를 참조하면, 제2 트렌치(125)를 확장시켜 제3 트렌치(135)를 형성할 수 있다. 제3 트렌치(135)의 형성은 제2 트렌치(125)를 형성한 이후 프리베이크(pre-bake) 공정을 진행하는 동안 이루어질 수 있다. 제3 트렌치(135)는 반도체 기판(101)에 4수소화게르마늄(GeH4)과 염화수소(HCl) 및 수소(H2)를 포함하는 반응가스를 이용한 식각 공정으로 형성할 수 있다. GeH4는 반도체 기판(101)에 게르마늄(Ge)을 제공하기 위해서, HCl은 SiGe를 제거할 수 있는 염소(Cl)를 제공하기 위해서, H2는 Ge의 농도를 조절하기 위해 제공될 수 있다. 상기 4수소화게르마늄(GeH4)과 염화수소(HCl) 및 수소(H2)를 이용한 식각 공정은 대략 1 내지 100 Torr의 압력 조건에서 약 600 내지 900℃의 온도에서 진행될 수 있다. GeH4는 약 0.15 mTorr 이상의 분압하에서 약 15 sccm 이상의 공급 속도로 제공될 수 있다. 게르마늄의 농도는 대략 5% 정도일 수 있다. HCl은 약 30 mTorr 이상의 분압하에서 대략 100 내지 150 sccm의 공급 속도로 제공될 수 있다. H2는 약 1 내지 50 slm, 가령 20 내지 40 slm의 공급 속도로 제공될 수 있다.
상기 반응가스를 이용한 식각 공정은 다음과 같은 조건에서 진행될 수 있다.
공정예 1 공정예 2 분압 (mTorr)
압력 10 Torr 10 Torr -
H2 40,000 sccm 20,000 sccm 9,962 / 9,950
GeH4 15 sccm (5%) 15 sccm (5%) 0.19 / 0.37
HCl 150 sccm 100 sccm 37 / 50
본 실시예에 의하면, 제2 트렌치(125)의 일부가 더 식각되어 확장된 제3 트렌치(135)가 형성될 수 있다. 상기 시그마 프로파일의 확장을 도 1d의 일부를 확대 도시한 도 1e를 참조하여 상설한다.
도 1e를 도 1d와 같이 참조하면, GeH4가 분해되면서 발생한 게르마늄(Ge)은 반도체 기판(101)에 인터믹싱(intermixing)되어 제2 트렌치(125)의 표면에 SiGe막(140)이 성장될 수 있다. 상기 게르마늄의 인터믹싱은 도 2a에서 확인할 수 있다. 도 2a는 게르마늄의 인터믹싱을 보여주는 그래프로서 (100) 결정면의 실리콘에 GeH4를 대략 5 sccm의 공급 속도(flow rate)로 약 30분 동안 제공하였을 경우 서로 다른 성장 온도에서의 SiGe의 피크(peak)를 상대적인 강도(intensity)로 나타낸 것이다. 상기 반응가스는 시그마 프로파일을 갖는 제2 트렌치(125)의 위쪽에서부터 소모될 수 있다. 따라서, SiGe막(140)은 위쪽 (111) 결정면인 제1 결정면(125a)에 우선적으로 형성될 수 있다. 아울러, HCl에서 발생한 Cl에 의한 식각은 시그마 프로파일의 위쪽에서부터 일어날 수 있다. 도 2b에 도시된 바와 같이 동일 온도에서 HCl에 의한 SiGe의 식각속도(etch rate)는 Si의 식각 속도에 비해 매우 크다. 그러므로, 제2 트렌치(125)의 위쪽에서부터 식각이 일어나게 되어 제1 폭(W1)을 갖는 제2 트렌치(125)에 비해 더 큰 제2 폭(W2)을 갖는 제3 트렌치(135)가 형성될 수 있다. 아울러, 제3 트렌치(135)의 팁(135t)은 제2 트렌치(125)의 팁(125t)에 비해 상향되어 채널(112)쪽으로 더 돌출되고 반도체 기판(101)의 표면(101a)에 더 인접할 수 있다. 여기서, 제1 폭(W1)은 제2 트렌치(125)의 팁(125t) 간의 거리를 나타내며, 마찬가지로 제2 폭(W2)은 제3 트렌치(135)의 팁(135t) 간의 거리를 나타낸다. 상기 게르마늄의 인터믹싱에 의한 SiGe막(140) 형성과 염소에 의한 SiGe막(140)의 식각은 인시튜(in-situ)로 진행될 수 있다.
본 실시예에 의하면, 제3 트렌치(135)의 시그마 프로파일의 변경은 다른 공정 조건에 비해 HCl의 분압에 상대적으로 크게 의존할 수 있다. 일례로, 다른 공정 조건은 동일 유사하게 혹은 다르게 설정하면서 HCl의 분압을 높여주면 (예: 25mTorr → 37mTorr → 50mTorr) 제2 트렌치(125)의 제1 결정면(125a)이 선택적으로 식각될 수 있다. 따라서, 제3 트렌치(135)는 팁(135t)의 위치가 제2 트렌치(125)의 팁(125t)에 비해 상향되어 팁 확장(tip widening) 효과를 얻으면서 제1 결정면(135a)은 도 1e에 도시된 바와 같이 (111) 결정면을 갖거나, 혹은 도 1f에 도시된 바와 같이 (010) 결정면을 가질 수 있다. 제3 트렌치(135)에 있어서 제2 결정면(135b)은 제1 결정면(135a)에 비해 덜 식각되거나 혹은 식각이 거의 이루어지지 않을 수 있어 제2 트렌치(125)의 제2 결정면(125b)과 동일 유사하게 (111) 결정면을 가질 수 있다.
도 1d를 다시 참조하면, 상기 습식 식각에 의해 제2 트렌치(125)가 형성된 경우 그 표면(125s)에 자연산화막(예: SiO2)이 형성될 수 있다. 자연산화막은 고품질의 에피택셜막 성장에 방해요소가 될 수 있으므로 제거하는 것이 바람직하다. 일례로, 자연산화막은 수소 베이크(H2 Bake) 공정을 이용하여 제거할 수 있다. 상기 수소 베이크 공정은 대체적으로 1000℃ 이상의 온도에서 진행될 수 있다. 그런데, 상기 1000℃ 이상의 고온은 반도체 소자의 열적 문제(thermal budget)를 야기할 수 있고, 아울러 Si 이동(Si migration)이 발생될 가능성이 있을 수 있다. Si 이동은 팁(125t)의 라운딩 현상을 일으켜 제2 트렌치(125)의 시그마 프로파일 형태를 잃어버리게 할 수 있다. 그러므로, 수소 베이크 공정에 비해 상대적으로 저온에서 자연산화막을 제거할 수 있는 게르마늄 가스(예: GeH4) 이용하는 것이 바람직하다. 게르마늄 가스(GeH4)는 자연산화막(SiO2)과 반응하여 휘발성 게르마늄산화물(예: GeO)이 생성시키므로써 자연산화막을 제거할 수 있다. 상기 GeH4를 이용하여 자연산화막을 제거하는 경우, GeH4의 공급속도는 상기 식각 공정에서의 공급속도(예: 15sccm 이상)에 비해 낮은 공급속도로 제공할 수 있다. 자연산화막 제거시, H2를 더 제공하여 Ge의 농도를 제어할 수 있다. 아울러, 제2 트렌치(125)의 표면(125s)에 증착될 수 있는 Ge을 식각할 수 있는 HCl을 더 제공할 수 있다.
예컨대, GeH4와 HCl과 H2가 혼합된 가스를 대략 1 내지 100 Torr 압력과 대략 500 내지 800℃, 가령 500 내지 700℃ 또는 650 내지 700℃ 온도하에 약 1 내지 120 초(sec) 동안 제공하여 자연산화막을 제거할 수 있다. H2는 약 30 내지 50 slm의 공급속도(flow rate)로 제공하고, HCl은 약 150 sccm 이상의 공급속도로 제공하고, GeH4는 약 0.75 sccm 이상의 공급속도로 제공할 수 있다. HCl/GeH4의 공급속도비는 150 이상, 가령 200일 수 있다. GeH4의 분압은 약 0.3 mTorr 이하로 설정할 수 있고, HCl의 분압은 GeH4의 분압에 비해 더 크게, 가령 HCl/GeH4의 분압비는 약 150 이상일 수 있다.
도 1g 및 1h를 참조하면, 제3 트렌치(135)에 실리콘(Si)과 격자상수(lattice constant)가 상이한 물질을 애피택셜 성장시켜 격자상수의 상이함에 의해 채널(112)에 압축응력(compressive stress)이 인가된 반도체 소자(도 1g의 10) 혹은 인장응력(tensile stress)이 인가된 반도체 소자(도 1h의 20)를 형성할 수 있다. 반도체 소자들(10,20) 중 적어도 어느 하나는 메모리 소자를 포함할 수 있고, 그 메모리 소자는 메모리 카드, 모바일 기기 혹은 컴퓨터 등에 응용될 수 있다.
일례로, 도 1g를 참조하면, 제3 트렌치(135)를 실리콘-게르마늄(SiGe)으로 채워 접합영역(150)을 형성할 수 있다. 접합영역(150)은 실리콘-게르마늄을 애피택셜 성장시킨 후 붕소(B)를 도핑하거나, 혹은 붕소가 도핑된 SiGe을 애피택셜 성장시켜 형성할 수 있다. 접합영역(150)을 구성하는 SiGe은 채널(112)을 구성하는 Si에 비해 격자상수가 더 크기 때문에 채널(112)에 압축응력을 부여할 수 있다. 이에 따라, 캐리어인 홀(hole)의 이동도가 증가된 피모스 트랜지스터(PMOS Tr)를 갖는 반도체 소자(10)를 형성할 수 있다. 본 실시예에 의하면, 팁(135t)이 상향된 제3 트렌치(135)에 SiGe이 채워져 접합영역(150)이 형성되는 것이므로 제2 트렌치(125)에 비해 팁(135t) 간의 이격 거리가 더 가까워질 수 있다. 따라서, 제3 트렌치(135)에 채워진 SiGe은, 제2 트렌치(125)에 채워진 SiGe이 채널(112)에 부여하는 압축응력(점선화살표)에 비해, 보다 강한 압축응력(실선화살표)을 채널(112)에 부여할 수 있다. 선택적으로, 접합영역(150)에 접속하는 플러그와의 접촉저항의 감소를 위해 접합영역(150)의 표면에 실리사이드막(160)을 더 형성할 수 있다.
다른 예로, 도 1h를 참조하면, 제3 트렌치(135)를 실리콘-카바이드(SiC)로 채워 접합영역(152)을 형성할 수 있다. 접합영역(152)은 실리콘-카바이드를 애피택셜 성장시킨 후 인(P)이나 비소(As)를 도핑하거나, 혹은 인이나 비소가 도핑된 SiC를 애피택셜 성장시켜 형성할 수 있다. 접합영역(152)을 구성하는 SiC는 채널(112)을 구성하는 Si에 비해 격자상수(lattice constant)가 더 작기 때문에 채널(112)에 인장응력(tensile stress)을 부여할 수 있다. 이에 따라, 캐리어인 전자(electron)의 이동도가 증가된 엔모스 트랜지스터(NMOS Tr)를 갖는 반도체 소자(20)를 형성할 수 있다. 본 실시예에 의하면, 제2 트렌치(125)에 비해 팁(135t)이 상향된 확장된 제3 트렌치(135)에 SiC가 채워져 접합영역(152)이 형성되는 것이므로 제2 트렌치(125)에 채워진 SiC가 채널(112)에 부여하는 인장응력(점선화살표)에 비해 보다 강한 인장응력(실선화살표)을 부여할 수 있다. 선택적으로, 접합영역(150)에 접속하는 플러그와의 접촉저항의 감소를 위해 접합영역(150)의 표면에 실리사이드막(160)을 더 형성할 수 있다.
<응용예>
도 3a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 3b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 3a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 소자들(10,20) 중 적어도 어느 하나를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 3b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(10,20) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 3a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
10, 20: 반도체 소자
101: 반도체 기판
111: 게이트 절연막
112: 채널
113: 게이트
115: 하드마스크막
117: 게이트 스페이서
119: 게이트 전극체
121: 리세스 영역
123, 125, 135: 트렌치
125a, 135a: 제1 결정면
125b, 135b: 제2 결정면
125c: 제3 결정면
125t, 135t: 팁
140: SiGe막
150, 152: 접합영역
160: 실리사이드막

Claims (10)

  1. 반도체 기판을 제공하고;
    상기 반도체 기판의 표면 상에 게이트 전극체를 형성하고;
    상기 게이트 전극체의 측면 아래의 상기 반도체 기판에 상기 채널을 향해 돌출된 제1 팁을 포함하는 제1 트렌치를 형성하고; 그리고
    상기 제1 트렌치를 확장하여 상기 제1 팁에 비해 상기 채널을 향해 더 돌출되고 상기 반도체 기판의 표면에 더 인접한 제2 팁을 포함하는 제2 트렌치를 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 반도체 기판을 제공하는 것은 상기 표면이 (100) 결정면으로 구성된 실리콘 기판을 제공하는 것을 포함하고,
    상기 제1 및 제2 트렌치들 중 적어도 어느 하나는 상기 실리콘 기판의 (111) 결정면들이 표면을 구성하는 프로파일을 포함하고, 상기 제1 및 제2 팁들 중 적어도 어느 하나는 상기 (111) 결정면들이 서로 맞닿아 정의되는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1 트렌치를 형성하는 것은:
    상기 표면이 (100) 결정면인 상기 반도체 기판을 제공하고; 그리고
    상기 반도체 기판을 식각하여 적어도 상기 반도체 기판의 (111) 결정면이 표면을 이루는 프로파일 갖는 상기 제1 트렌치를 형성하는 것을 포함하고,
    상기 (111) 결정면은 상기 프로파일의 상부 표면을 구성하는 제1 결정면과, 상기 제1 결정면으로부터 연장되어 상기 프로파일의 하부 표면을 구성하는 제2 결정면을 포함하고, 상기 제1 팁은 상기 제1 및 제2 결정면들이 맞닿아 정의되는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 제2 트렌치를 형성하는 것은 상기 제1 결정면을 상기 제2 결정면에 비해 더 식각하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제3항에 있어서,
    상기 제2 트렌치를 형성하는 것은:
    상기 제1 트렌치의 표면에 실리콘-게르마늄막을 형성하되, 상기 제2 결정면에 비해 상기 제1 결정면에 상기 실리콘-게르마늄막을 우선적으로 형성하고; 그리고
    상기 제1 결정면에 형성된 상기 실리콘-게르마늄막을 상기 제2 결정면에 형성된 상기 실리콘-게르마늄막에 비해 우선적으로 제거하는 것을;
    포함하는 반도체 소자의 제조방법.
  6. 제3항에 있어서,
    상기 제2 트렌치를 형성하는 것은:
    상기 반도체 기판에 GeH4를 제공하여 제1 및 제2 결정면들에 상기 Ge을 포함하는 반도체막을 형성하고; 그리고
    상기 반도체 기판에 HCl을 제공하여 상기 반도체막을 식각하는 것을 포함하고,
    상기 제2 결정면에 형성된 상기 반도체막에 비해 상기 제1 결정면에 형성된 상기 반도체막을 우선적으로 식각하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 반도체막을 식각하는 것은 상기 반도체막의 형성과 인시튜로 진행하는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 제2 트렌치를 형성하는 것은:
    600 내지 900℃ 범위 내에서 1 내지 100 Torr 압력 조건하에 상기 GeH4와 상기 HCl와 그리고 H2를 상기 반도체 기판에 동시에 제공하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 GeH4는 0.15 mTorr 이상의 분압 조건으로, 상기 HCl은 30 mTorr 이상의 분압 조건으로 상기 반도체 기판에 제공하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 반도체 기판과 격자상수가 상이한 물질로 상기 제2 트렌치를 채워 접합영역을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425520A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及形成方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103903984B (zh) * 2012-12-24 2017-06-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9257496B2 (en) * 2013-01-16 2016-02-09 United Microelectronics Corporation Method of fabricating capacitor structure
CN103280407B (zh) * 2013-06-03 2016-08-10 上海华力微电子有限公司 ∑形凹槽的制作方法
CN104217953B (zh) * 2013-06-05 2017-06-13 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其制作方法
CN104752225B (zh) * 2013-12-31 2017-12-29 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
US9384964B1 (en) 2014-08-01 2016-07-05 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US20170141228A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor and manufacturing method thereof
US10400167B2 (en) * 2015-11-25 2019-09-03 Versum Materials Us, Llc Etching compositions and methods for using same
US10355105B2 (en) 2017-10-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors and methods of forming the same
JP7313201B2 (ja) * 2019-06-14 2023-07-24 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US11443937B2 (en) * 2020-05-12 2022-09-13 Innoven Energy Llc Semiconductor ICF target processing

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045407B2 (en) 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
JP4837902B2 (ja) 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
US7494858B2 (en) 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US7732285B2 (en) 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
JP2010027894A (ja) 2008-07-22 2010-02-04 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US8709897B2 (en) * 2010-11-30 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance strained source-drain structure and method of fabricating the same
US8476169B2 (en) * 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425520A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及形成方法

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