CN105097522B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中半导体器件包括：提供衬底，所述衬底表面具有鳍部，所述衬底表面具有覆盖鳍部部分侧壁的介质层，所述介质层表面低于鳍部的顶部表面，所述鳍部的侧壁和顶部表面、以及介质层表面具有横跨所述鳍部的栅极结构；在所述栅极结构两侧的鳍部内形成凹槽，所述凹槽底部低于所述介质层表面；以所述栅极结构为掩膜，刻蚀所述介质层，使所述介质层的厚度减小预设尺寸；在形成凹槽并刻蚀介质层之后，采用外延沉积工艺在凹槽底部的鳍部表面、以及介质层表面形成应力层。所形成的半导体器件性能改善。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)。鳍式场效应晶体管是一种常见的多栅器件。
如图1所示，是一种鳍式场效应晶体管构成的结构示意图，包括：半导体衬底100；位于半导体衬底100表面的鳍部101；位于半导体衬底100表面的介质层102，所述介质层102覆盖部分所述鳍部101的侧壁，且介质层102表面低于鳍部101顶部；位于介质层102表面、以及鳍部101的顶部和侧壁表面的栅极结构103；位于所述栅极结构103两侧的鳍部101内的源区104a和漏区104b。
随着工艺节点的缩小，鳍式场效应管的漏电流现象日趋严重，为了抑制漏电流，现有技术通过在栅极结构两侧的鳍部内或鳍部形成应力层，使鳍部内的沟道区受到应力，以提高载流子在沟道区内的迁移，以此提高驱动电流、减少漏电流。
然而，对于具有应力层的鳍式场效应晶体管来说，其性能依旧有待改善。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，所述半导体器件的性能改善。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面具有鳍部，所述衬底表面具有覆盖鳍部部分侧壁的介质层，所述介质层表面低于鳍部的顶部表面，所述鳍部的侧壁和顶部表面、以及介质层表面具有横跨所述鳍部的栅极结构；在所述栅极结构两侧的鳍部内形成凹槽，所述凹槽底部低于所述介质层表面；以所述栅极结构为掩膜，刻蚀所述介质层，使所述介质层的厚度减小预设尺寸；在形成凹槽并刻蚀介质层之后，采用外延沉积工艺在凹槽底部的鳍部表面、以及介质层表面形成应力层。
可选的，所述介质层的厚度减小的预设尺寸大于或等于鳍部高度的20％。
可选的，在刻蚀介质层之后，栅极结构两侧的介质层表面与凹槽底部的鳍部表面齐平。
可选的，所述应力层表面低于栅极结构的顶部。
可选的，形成于凹槽底部表面的部分应力层顶部低于或齐平于栅极结构的底部。
可选的，所述应力层的材料为硅锗或碳化硅，所述应力层的形成方法为选择性外延沉积工艺。
可选的，在所述选择性外延沉积工艺中，当应力层外延至高于介质层表面时，在平行和垂直于介质层表面的方向上，所述选择性外延沉积工艺均具有沉积速率。
可选的，还包括：在所述应力层内掺杂离子，在栅极结构两侧形成源区和漏区。
可选的，当所述应力层材料为硅锗时，所述掺杂离子为P型离子；当所述应力层为碳化硅时，所述掺杂离子为N型离子。
可选的，在选择性外延沉积工艺之后，以离子注入工艺形成所述源区和漏区。
可选的，在选择性外延沉积工艺过程中，以原位掺杂工艺形成所述源区和漏区。
可选的，在鳍部内形成凹槽之后，刻蚀所述介质层。
可选的，所述形成凹槽并刻蚀介质层的工艺包括：在鳍部、介质层和栅极结构表面形成掩膜层，所述掩膜层暴露出栅极结构两侧的部分鳍部和介质层表面；以所述掩膜层为掩膜，刻蚀所述鳍部，形成凹槽；在所述刻蚀鳍部的工艺之后，以所述掩膜层为掩膜，刻蚀所述介质层；在刻蚀介质层之后，去除所述掩膜层。
可选的，所述刻蚀鳍部的工艺为各向异性的干法刻蚀工艺，刻蚀鳍部的速率与刻蚀介质层的速率选择比大于或等于10:1。
可选的，所述刻蚀介质层的工艺为各向异性的干法刻蚀工艺，刻蚀介质层的速率与刻蚀鳍部的速率选择比大于或等于5:1。
可选的，在鳍部内形成凹槽的同时，去除部分介质层。
可选的，所述形成凹槽以及刻蚀介质层的工艺包括：在鳍部、介质层和栅极结构表面形成掩膜层，所述掩膜层暴露出栅极结构两侧的部分鳍部和介质层表面；以所述掩膜层为掩膜，刻蚀所述鳍部和介质层，在鳍部内形成凹槽，并且使介质层的厚度减小预设尺寸；在所述刻蚀工艺之后，去除所述掩膜层。
可选的，所述刻蚀鳍部和介质层的工艺为各向异性的刻蚀工艺。
可选的，所述栅极结构包括：位于介质层表面、以及鳍部的侧壁和底部表面的栅介质层，位于栅介质层表面的栅极层，以及位于栅极层和栅介质层侧壁表面的侧墙。
相应的，本发明还提供一种半导体器件，包括：衬底，所述衬底表面具有鳍部，所述衬底表面具有覆盖鳍部部分侧壁的介质层，所述介质层表面低于鳍部的顶部表面，所述鳍部的侧壁和顶部表面、以及介质层表面具有横跨所述鳍部的栅极结构；位于所述栅极结构两侧鳍部内的凹槽；位于栅极结构两侧的介质层表面低于栅极结构底部的介质层表面，且栅极结构两侧的介质层表面到栅极结构底部的介质层表面具有预设尺寸；位于凹槽底部的鳍部表面、以及介质层表面的应力层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的方法中，在所述栅极结构两侧的鳍部内形成凹槽，所述凹槽底部低于所述介质层表面；并且，去除部分介质层，使所述介质层的厚度减小预设尺寸。当后续形成应力层时，所述应力层采用外延沉积工艺自凹槽底部的鳍部表面开始生长，当所述应力层生长至高于介质层表面后，所述应力层的在平行于和垂直于介质层表面的方向上均具有生长速率，因此能够避免在垂直于鳍部顶部的方向上，应力层生长过厚，从而减少应力层与栅极结构之间所产生的寄生电容；同时，在垂直于鳍部侧壁的方向上，能够形成具有足够厚度的应力层，使得所述应力层能够对鳍部侧壁内的沟道区产生足够的应力。而且，由于所述凹槽底部低于所述介质层表面，且所述介质层的厚度被减小了预设尺寸，因此所述凹槽底部到鳍部顶部的距离较大，即使所述应力层形成了足够的厚度，所述应力层与栅极结构之间的重叠面积还是能够减小，从而使应力层与栅极结构之间的寄生电容减小。所形成的半导体器件性能改善。
进一步，所述介质层的厚度减小的预设尺寸大于或等于鳍部高度的20％，所述介质层减小的厚度较大，能够使凹槽底部到介质层表面的距离减小，则所述应力层高于介质层表面的厚度较大。当应力层生长至高于介质层表面时，所述应力层同时以平行于和垂直于介质层表面的方向进行外延生长，由于应力层高于介质层表面的厚度较大，因此应力层垂直于鳍部侧壁表面方向的厚度也加大，所形成的应力层能够对鳍部侧壁内的沟道区提供充足应力。
本发明的结构中，栅极结构两侧的鳍部内具有凹槽，且栅极结构两侧的介质层表面低于栅极结构底部的介质层表面，而栅极结构两侧的介质层表面到栅极结构底部的介质层表面具有预设尺寸，应力层位于凹槽底部的鳍部表面、以及介质层表面。高于介质层表面的应力层厚度较大，应力层能够对鳍部内的沟槽区提供充足应力层，而且应力层与栅极结构的重叠面积减小，使得应力层与栅极结构之间的寄生电容减小。而且，所述应力层垂直于鳍部侧壁表面的厚度较厚，因此所述应力层能够对鳍部侧壁内的沟道区提供充足应力，又由于栅极结构两侧的介质层表面低于栅极结构底部的介质层表面，则位于介质层表面的应力层与栅极结构之间的重叠面积也得到减小，使应力层与栅极结构之间的寄生电容减小。所述半导体器件的性能改善。
附图说明
图1是一种鳍式场效应晶体管构成的结构示意图；
图2至图16是本发明实施例的半导体器件的形成过程的结构示意图。
具体实施方式
如背景技术所述，对于具有应力层的鳍式场效应晶体管来说，其性能依旧有待改善。
在鳍式场效应管中，如图1所示，所述栅极结构103包括：位于鳍部101顶部和侧壁表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅极层侧壁表面的侧墙。由栅极结构103覆盖的鳍部101侧壁和顶部能够形成沟道区。
在鳍式场效应管中形成应力层时，所述应力层形成于栅极结构103两侧的鳍部101表面。为了使所述应力层能够对所述沟道区提供足够的应力，所形成的应力层需要具有足够的厚度，导致位于鳍部101顶部和侧壁表面的应力层厚度较大，使得所述栅极层与所述应力层之间容易产生较大的寄生电容，导致鳍式场效应管的性能不稳定。
在一实施例中，在形成应力层之前，在栅极结构两侧的鳍部内形成凹槽，在所述凹槽内、以及鳍部的侧壁和底部表面形成应力层。由于凹槽底部低于鳍部顶部，因此能够减小应力层顶部到鳍部顶部的距离。然而，形成于鳍部侧壁表面的应力层仍高于介质层表面，为了使鳍部侧壁表面的应力层能够对沟道区施加足够大的应力，位于鳍部侧壁表面的应力层厚度依旧较大，则所述应力层与栅极层之间仍然存在较大寄生电容。
为了解决上述问题，本发明提出一种半导体器件及其形成方法。其中，在所述栅极结构两侧的鳍部内形成凹槽，所述凹槽底部低于所述介质层表面；并且，去除部分介质层，使所述介质层的厚度减小预设尺寸。当后续形成应力层时，所述应力层采用外延沉积工艺自凹槽底部的鳍部表面开始生长，当所述应力层生长至高于介质层表面后，所述应力层的在平行于和垂直于介质层表面的方向上均具有生长速率，因此能够避免在垂直于鳍部顶部的方向上，应力层生长过厚，从而减少应力层与栅极结构之间所产生的寄生电容；同时，在垂直于鳍部侧壁的方向上，能够形成具有足够厚度的应力层，使得所述应力层能够对鳍部侧壁内的沟道区产生足够的应力。而且，由于所述凹槽底部低于所述介质层表面，且所述介质层的厚度被减小了预设尺寸，即使所述应力层形成了足够的厚度，所述应力层与栅极结构之间的重叠面积还是能够减小，从而使应力层与栅极结构之间的寄生电容减小。所形成的半导体器件性能改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图16是本发明实施例的半导体器件的形成过程的结构示意图。
请参考图2至图5，图2是图3至图5的俯视结构图，图3是图2沿AA’方向的剖面结示意图，图4是图2沿BB’方向的剖面结示意图，图5是图2沿CC’方向的剖面结示意图，提供衬底200，所述衬底200表面具有鳍部201，所述衬底200表面具有覆盖鳍部201部分侧壁的介质层202，所述介质层202表面低于鳍部201的顶部表面，所述鳍部201的侧壁和顶部表面、以及介质层202表面具有横跨所述鳍部的栅极结构203。
本实施例中，所述鳍部201由刻蚀半导体衬底形成，而位于鳍部底部未被刻蚀的半导体衬底形成衬底200。所述半导体衬底为体衬底或绝缘体上半导体衬底，所述体衬底为硅衬底、锗衬底和硅锗衬底，所述绝缘体上半导体衬底为绝缘体上硅衬底或绝缘体上锗衬底。本实施例中，所述衬底200和鳍部201由硅衬底形成，所述硅衬底表面的晶向为<100>或<110>。
当所述半导体衬底为体衬底时，所述鳍部201的形成工艺为：在所述体衬底表面形成掩膜层；以所述掩膜层为掩膜刻蚀所述体衬底并形成开口，相邻开口之间的体衬底形成鳍部201，位于鳍部201底部的剩余的体衬底形成衬底200。此外，在刻蚀形成鳍部201之后，还包括：在所述衬底200和鳍部201表面沉积介质膜，所述介质膜的材料为氧化硅、氮化硅或氮氧化硅；回刻蚀所述介质膜直至暴露出鳍部201的顶部和部分侧壁表面，在所述开口底部形成介质层202。
当所述半导体衬底为绝缘体上半导体衬底时，所述绝缘体上半导体衬底包括：基底、位于基底表面的绝缘层、位于绝缘层表面的半导体层，所述鳍部201的形成工艺为：在半导体层表面形成掩膜层；以所述掩膜层为掩膜刻蚀半导体层直至暴露出绝缘层表面为止，形成位于绝缘层上的鳍部201，而所述基底形成衬底200。
在其他实施例中，提供半导体衬底，所述鳍部201形成于所述半导体衬底表面，所述鳍部的形成工艺包括：在半导体衬底表面形成具有开口的介质层，所述开口定义了鳍部201的结构和位置、并暴露出半导体衬底表面；采用外延沉积工艺在所述开口内形成鳍部201，并回刻蚀所述介质层，使介质层202表面低于鳍部201顶部。
为了使所形成的鳍部201尺寸小，且相邻鳍部201之间的距离小，用于刻蚀鳍部201的掩膜层能够以多重图形化掩膜工艺形成，所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-alignedTriple Patterned)工艺、或自对准四重图形化(Self-aligned Double DoublePatterned，SaDDP)工艺。
所述栅极结构203包括：位于介质层202表面、以及鳍部201的侧壁和底部表面的栅介质层230，位于栅介质层230表面的栅极层231，以及位于栅极层231和栅介质层230侧壁表面的侧墙232。
在本实施例中，后续所形成的鳍式场效应晶体管为高K金属栅(High-kMetalGate，HKMG)结构，所述高K金属栅结构的形成工艺为后栅(Gate Last Process)工艺。其中，栅介质层的材料为高K介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfZrO、Al2O3和ZrO2中的一种或几种；栅电极层的材料为金属，例如Al、Cu、Ti。由于高K金属栅结构以后栅工艺形成，因此在当前图2至图5的步骤中，所述栅极结构203为伪栅极结构，所述栅介质层230的材料为氧化硅，所述栅极层231的材料为多晶硅，所述侧墙232的材料为氧化硅、氮化硅、氧化硅、氮化硅中的一种或多种。
在另一实施例中，后续直接以所述栅极结构203构成鳍式场效应晶体管，所述栅介质层230的材料为氧化硅，所述栅极层231的材料为多晶硅，所述侧墙232的材料为氧化硅、氮化硅、氧化硅、氮化硅中的一种或多种。
本实施例中，所述栅极结构203还包括位于栅极层231表面的第一掩膜层233，所述第一掩膜层233用于刻蚀形成栅极层231和栅介质层230，而且，在后续刻蚀形成凹槽204、以及刻蚀介质层的过程中，所述第一掩膜层233能够用于保护栅极层231，避免所述栅极层231的形貌发生变化。所述第一掩膜层233的材料为氮化硅、碳化硅、无定形碳中的一种或多种。
请参考图6至图8，图6是图7和图8的俯视结构图，图7是图6沿AA’方向的剖面结示意图，图8是图9沿BB’方向的剖面结示意图，在所述栅极结构203两侧的鳍部201内形成凹槽204，所述凹槽204底部低于所述介质层202表面。
所述凹槽204用于形成应力层，所述应力层能够对鳍部201内的沟道区提供应力，以增强沟道区的载流子迁移率，减少漏电流，提高鳍式场效应晶体管的性能。由于所述凹槽204底部低于介质层202表面，因此所述凹槽的深度204较深，后续在所述凹槽204内形成应力层后，所述应力层能够对栅极结构203底部的鳍部内提供充足应力，而且所述应力层的表面能够低于栅极结构203的顶部，甚至所述应力层的表面能够低于或齐平于鳍部201顶部，因此，有利于使所述应力层和栅极结构203之间的重叠面积减小，以此减小寄生电容。
形成所述凹槽204的工艺包括：在鳍部201、介质层202和栅极结构203表面形成第二掩膜层(未示出)，所述第二掩膜层暴露出栅极结构203两侧的部分鳍部201和介质层202表面；以所述第二掩膜层为掩膜，刻蚀所述鳍部201，形成凹槽204。
本实施例中，所述鳍部201的材料为硅，刻蚀鳍部201的工艺为各向异性的干法刻蚀工艺，所述刻蚀工艺的参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。
本实施例中，所述凹槽204与后续刻蚀介质层202的工艺分开进行，因此刻蚀鳍部201的速率与刻蚀介质层202的速率选择比大于或等于10:1，即在刻蚀鳍部201的过程中，不会过分减薄介质层202的厚度，使得所形成的凹槽204深度、以及后续介质层204的刻蚀深度更为可控。
所述第二掩膜层的材料为光刻胶、氮化硅、氧化硅、碳化硅、无定形碳中的一种或多种。本实施例中，所述第二掩膜层暴露出若干相邻且平行排列的鳍部201、以及鳍部201两侧的介质层202，所述掩膜层不仅能够作为刻蚀鳍部201的掩膜，还能够作为后续刻蚀介质层202的掩膜。本实施例中，第二掩膜层暴露出的区域，即图6所示的区域。
而且，本实施例中，所述栅极层231顶部表面形成有第一掩膜层233，在刻蚀鳍部201的过程中，所述第一掩膜层233能够用于保护栅极层231的顶部表面，避免所述栅极层231的形貌发生变化。
本实施例中，所述第二掩膜层为光刻胶层，所述第二掩膜层的形成工艺包括：在介质层202、鳍部201和栅极结构203表面涂布光刻胶膜；对所述光刻胶膜进行曝光以图形化，暴露出部分介质层202、鳍部201和栅极结构203表面，形成第二掩膜层。
请参考图9至12，图9是图10至图12的俯视结构图，图10是图9沿AA’方向的剖面结示意图，图11是图9沿BB’方向的剖面结示意图，图12是图9沿CC’方向的剖面结示意图，以所述栅极结构203为掩膜，刻蚀所述介质层202，使所述介质层202的厚度减小预设尺寸H1。
在本实施例中，在所述刻蚀鳍部201的工艺之后，仍旧以所述第二掩膜层为掩膜，刻蚀所述介质层202；在刻蚀介质层202之后，去除所述第二掩膜层。本实施例中，所述第二掩膜层为光刻胶层，能够以灰化工艺或湿法去胶工艺去除所述第二掩膜层。
而且，在本实施例中，由于所述栅极层231顶部表面具有第一掩膜层233，所述第一掩膜层233能够在刻蚀介质层202的过程中，保护所述栅极层231的顶部表面，避免所述栅极层231的形貌发生变化。
在经过刻蚀工艺之后，所述被刻蚀的介质层202表面相对于未被刻蚀介质层202表面降低了预设尺寸H1，即位于栅极结构203两侧的介质层202厚度、比栅极结构203底部的介质层203厚度减小预设尺寸H1。本实施例中，所述预设尺寸大于或等于鳍部201高度H2(如图11所示)的20％。
刻蚀所述介质层202之后，能够使栅极结构203两侧的介质层202表面降低预设尺寸H1，并且使栅极结构203两侧的介质层202表面、与凹槽204底部之间的高度差减小，甚至能够使栅极结构203两侧的介质层202表面齐平于或低于凹槽204底部，从而能够在后续形成应力层的过程中，使外延工艺在平行于介质层202表面的方向上能够形成厚度较厚的介质层202，使后续形成于介质层202表面的部分应力层能够对鳍部201侧壁内的沟道区提供充足应力。而且，由于栅极结构203两侧的介质层202表面、低于栅极结构203底部的介质层表面，因此，形成于介质层202表面的部分应力层与栅极结构203之间的重叠面积较小，有利于减小应力层与栅极结构203之间的寄生电容。
本实施例中，在鳍部201内形成凹槽204之后，再刻蚀所述介质层202，使刻蚀所述介质层202的厚度可控，从而使介质层202表面降低的尺寸更为可控。
在另一实施例中，还能够首先以第二掩膜层为掩膜，刻蚀介质层202；在刻蚀介质层202之后，以所述第二掩膜层为掩膜，刻蚀所述鳍部201，以形成凹槽204。
所述刻蚀介质层202的工艺为各向异性的干法刻蚀工艺。本实施例中，所述介质层202的材料为氧化硅，所述刻蚀介质层202的工艺参数包括：刻蚀气体包括CF4、CHF3、C2F6中的一种或几种气体，缓冲气体为He，压强为20mTorr～200mTorr，其中CF4的流量为50sccm～1000sccm，He的流量为50sccm～1000sccm。
本实施例中，在刻蚀鳍部201并形成凹槽204之后，再刻蚀所述介质层202，因此刻蚀介质层202的速率与刻蚀鳍部201的速率选择比大于或等于5:1，即在刻蚀介质层202的过程中，不会对鳍部201的形貌造成过多影响，使所形成的凹槽204深度、以及介质层204减小的厚度更为可控。
本实施例中，在刻蚀介质层202之后，栅极结构203两侧的介质层202表面与凹槽204底部的鳍部201表面齐平，则后续形成应力层的外延工艺能够同时以垂直于和平行于介质层202表面的方向形成所述应力层。
在其他实施例中，在鳍部201内形成凹槽204的同时，刻蚀介质层202。所述形成凹槽204以及刻蚀介质层202的工艺包括：在鳍部201、介质层202和栅极结构203表面形成第二掩膜层，所述第二掩膜层暴露出栅极结构203两侧的部分鳍部201和介质层202表面；以所述第二掩膜层为掩膜，刻蚀所述鳍部201和介质层202，在鳍部201内形成凹槽204，并且使介质层202的厚度减小预设尺寸H1；在所述刻蚀工艺之后，去除所述第二掩膜层。所述刻蚀鳍部201和介质层202的工艺为各向异性的刻蚀工艺。
请参考图13至图16，图13是图14至图16的俯视结构图，图14是图13沿AA’方向的剖面结示意图，图15是图13沿BB’方向的剖面结示意图，图16是图13沿CC’方向的剖面结示意图，在形成凹槽204(如图x所示)并刻蚀介质层202之后，采用外延沉积工艺在凹槽204底部的鳍部201表面、以及介质层202表面形成应力层205。
所述应力层205用于对鳍部201内的沟道区提供应力。本实施例中，所述鳍部201的材料为硅，所述应力层205的材料为硅锗或碳化硅。当所形成的鳍式场效应晶体管为P型时，所述应力层205的材料为硅锗(SiGe)，当所形成的鳍式场效应晶体管为N型时，所述应力层205的材料为碳化硅(SiC)。
形成所述应力层205的形成方法为选择性外延沉积工艺。所述选择性外延沉积工艺的参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托；当所述应力层205的材料为硅锗时，沉积气体包括硅源气体(SiH4或SiH2Cl2)和锗源气体(GeH4)；当所述应力层205的材料为碳化硅时，沉积气体包括硅源气体(SiH4或SiH2Cl2)和碳源气体(CH4)；所述硅源气体、锗源气体或碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟；此外，所述选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
通过在所述应力层205内掺杂离子，能够在栅极结构203两侧形成源区和漏区。当所述应力层205材料为硅锗时，所述掺杂离子为P型离子；当所述应力层205为碳化硅时，所述掺杂离子为N型离子。在一实施例中，能够在选择性外延沉积工艺过程中，以原位掺杂工艺在应力层205内掺杂P型或N型离子，以形成源区和漏区。在另一实施例中，能够在选择性外延沉积工艺之后，以离子注入工艺在应力层205内掺杂P型或N型离子，以形成所述源区和漏区。
由于所述凹槽204的底部低于未被刻蚀的介质层202表面，因此所述凹槽204的深度较深，即使在所述凹槽204底部表面形成厚度较大的应力层205，所述应力层205表面也能够低于栅极结构203的顶部，尤其是能够使形成于凹槽204底部表面的部分应力层205顶部低于或齐平于栅极结构203的底部。本实施例中，所述应力层205的表面与鳍部201顶部表面齐平。因此，位于凹槽204底部表面的部分应力层205不仅能够对鳍部201内的沟道区提供充足应力层，所述应力层205与栅极层231之间的重叠面积也较小，甚至无重叠面积，因此所述应力层205与栅极层231之间的寄生电容减小。
在形成应力层205的过程中，当应力层205外延至高于介质层202表面时，所述选择性外延沉积工艺能够在平行和垂直于介质层202表面的方向上，均具有沉积速率。由于在形成凹槽204之后，刻蚀介质层202，并且使被刻蚀的介质层202厚度减小预设尺寸H1，因此，所述凹槽204底部到栅极结构203两侧的介质层202表面距离减小，使得外延沉积工艺在平行于介质层202表面的方向上生长的时间延长，因此能够在平行于介质层202表面的方向上，形成足够厚度的应力层205。本实施例中，形成于相邻鳍部201之间介质层202表面的应力层205相互连接。
本实施例中，所述鳍部201顶部表面的晶向为<100>或<110>，即所述凹槽204底部的晶向为<100>或<110>，而所述选择性外延沉积工艺在减小<100>或<110>的方向上生长速率较快，而在晶向<111>的方向上生长速率较慢，因此，能够使应力层205在平行于介质层202表面的方向上生长足够厚度，而且所形成的应力层205表面相对于衬底200表面方向倾斜的(111)晶面。
而且，由于栅极结构203两侧的介质层202表面低于栅极结构203底部的介质层202表面，因此，形成于介质层202表面的部分应力层与栅极层231之间的重叠面积减小，使应力层与栅极层231之间的寄生电容减小。所形成的鳍式场效应晶体管性能改善。
本实施例中，在所述栅极结构两侧的鳍部内形成凹槽，所述凹槽底部低于所述介质层表面；并且，去除部分介质层，使所述介质层的厚度减小预设尺寸。当后续形成应力层时，所述应力层采用外延沉积工艺自凹槽底部的鳍部表面开始生长，当所述应力层生长至高于介质层表面后，所述应力层的在平行于和垂直于介质层表面的方向上均具有生长速率，因此能够避免在垂直于鳍部顶部的方向上，应力层生长过厚，从而减少应力层与栅极结构之间所产生的寄生电容；同时，在垂直于鳍部侧壁的方向上，能够形成具有足够厚度的应力层，使得所述应力层能够对鳍部侧壁内的沟道区产生足够的应力。而且，由于所述凹槽底部低于所述介质层表面，且所述介质层的厚度被减小了预设尺寸，因此所述凹槽底部到鳍部顶部的距离较大，即使所述应力层形成了足够的厚度，所述应力层与栅极结构之间的重叠面积还是能够减小，从而使应力层与栅极结构之间的寄生电容减小。所形成的半导体器件性能改善。
相应的，本发明的实施例还提供一种采用上述方法所形成的半导体器件，请继续参考图13至图16，包括：衬底200，所述衬底200表面具有鳍部201，所述衬底200表面具有覆盖鳍部201部分侧壁的介质层202，所述介质层202表面低于鳍部201的顶部表面，所述鳍部201的侧壁和顶部表面、以及介质层201表面具有横跨所述鳍部201的栅极结构203；位于所述栅极结构203两侧鳍部201内的凹槽(未示出)；位于栅极结构203两侧的介质层202表面低于栅极结构203底部的介质层202表面，且栅极结构203两侧的介质层202表面到栅极结构203底部的介质层202表面具有预设尺寸；位于凹槽底部的鳍部201表面、以及介质层202表面的应力层205。
本实施例中，栅极结构两侧的鳍部内具有凹槽，且栅极结构两侧的介质层表面低于栅极结构底部的介质层表面，而栅极结构两侧的介质层表面到栅极结构底部的介质层表面具有预设尺寸，应力层位于凹槽底部的鳍部表面、以及介质层表面。高于介质层表面的应力层厚度较大，应力层能够对鳍部内的沟槽区提供充足应力层，而且应力层与栅极结构的重叠面积减小，使得应力层与栅极结构之间的寄生电容减小。而且，所述应力层垂直于鳍部侧壁表面的厚度较厚，因此所述应力层能够对鳍部侧壁内的沟道区提供充足应力，又由于栅极结构两侧的介质层表面低于栅极结构底部的介质层表面，则位于介质层表面的应力层与栅极结构之间的重叠面积也得到减小，使应力层与栅极结构之间的寄生电容减小。所述半导体器件的性能改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有鳍部，所述衬底表面具有覆盖鳍部部分侧壁的介质层，所述介质层表面低于鳍部的顶部表面，所述鳍部的侧壁和顶部表面、以及介质层表面具有横跨所述鳍部的栅极结构；
在所述栅极结构两侧的鳍部内形成凹槽，所述凹槽底部低于所述介质层表面；
以所述栅极结构为掩膜，刻蚀所述介质层，使所述介质层的厚度减小预设尺寸，所述预设尺寸大于或等于鳍部高度的20％，并使栅极结构两侧的介质层表面齐平于或低于凹槽底部的鳍部表面；
在形成凹槽并刻蚀介质层之后，采用外延沉积工艺在凹槽底部的鳍部表面、以及介质层表面形成应力层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述应力层表面低于栅极结构的顶部。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，形成于凹槽底部表面的部分应力层顶部低于或齐平于栅极结构的底部。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述应力层的材料为硅锗或碳化硅，所述应力层的形成方法为选择性外延沉积工艺。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，在所述选择性外延沉积工艺中，当应力层外延至高于介质层表面时，在平行和垂直于介质层表面的方向上，所述选择性外延沉积工艺均具有沉积速率。
6.如权利要求4所述的半导体器件的形成方法，其特征在于，还包括：在所述应力层内掺杂离子，在栅极结构两侧形成源区和漏区。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，当所述应力层材料为硅锗时，所述掺杂离子为P型离子；当所述应力层为碳化硅时，所述掺杂离子为N型离子。
8.如权利要求6所述的半导体器件的形成方法，其特征在于，在选择性外延沉积工艺之后，以离子注入工艺形成所述源区和漏区。
9.如权利要求6所述的半导体器件的形成方法，其特征在于，在选择性外延沉积工艺过程中，以原位掺杂工艺形成所述源区和漏区。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，在鳍部内形成凹槽之后，刻蚀所述介质层。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述形成凹槽并刻蚀介质层的工艺包括：在鳍部、介质层和栅极结构表面形成掩膜层，所述掩膜层暴露出栅极结构两侧的部分鳍部和介质层表面；以所述掩膜层为掩膜，刻蚀所述鳍部，形成凹槽；在所述刻蚀鳍部的工艺之后，以所述掩膜层为掩膜，刻蚀所述介质层；在刻蚀介质层之后，去除所述掩膜层。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，所述刻蚀鳍部的工艺为各向异性的干法刻蚀工艺，刻蚀鳍部的速率与刻蚀介质层的速率选择比大于或等于10:1。
13.如权利要求11所述的半导体器件的形成方法，其特征在于，所述刻蚀介质层的工艺为各向异性的干法刻蚀工艺，刻蚀介质层的速率与刻蚀鳍部的速率选择比大于或等于5:1。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，在鳍部内形成凹槽的同时，去除部分介质层。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述形成凹槽以及刻蚀介质层的工艺包括：在鳍部、介质层和栅极结构表面形成掩膜层，所述掩膜层暴露出栅极结构两侧的部分鳍部和介质层表面；以所述掩膜层为掩膜，刻蚀所述鳍部和介质层，在鳍部内形成凹槽，并且使介质层的厚度减小预设尺寸，之后去除所述掩膜层。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，所述刻蚀鳍部和介质层的工艺为各向异性的刻蚀工艺。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括：位于介质层表面、以及鳍部的侧壁和顶部表面的栅介质层，位于栅介质层表面的栅极层，以及位于栅极层和栅介质层侧壁表面的侧墙。
18.一种采用如权利要求1至17任一项方法所形成的半导体器件，其特征在于，包括：
衬底，所述衬底表面具有鳍部，所述衬底表面具有覆盖鳍部部分侧壁的介质层，所述介质层表面低于鳍部的顶部表面，所述鳍部的侧壁和顶部表面、以及介质层表面具有横跨所述鳍部的栅极结构；
位于所述栅极结构两侧鳍部内的凹槽；
位于栅极结构两侧的介质层表面低于栅极结构底部的介质层表面，且栅极结构两侧的介质层表面到栅极结构底部的介质层表面具有预设尺寸，所述预设尺寸大于或等于鳍部高度的20％；
位于凹槽底部的鳍部表面、以及介质层表面的应力层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410184447.9A CN105097522B (zh) | 2014-05-04 | 2014-05-04 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410184447.9A CN105097522B (zh) | 2014-05-04 | 2014-05-04 | 半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105097522A CN105097522A (zh) | 2015-11-25 |
| CN105097522B true CN105097522B (zh) | 2018-09-07 |
Family
ID=54577677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410184447.9A Active CN105097522B (zh) | 2014-05-04 | 2014-05-04 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105097522B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9564528B2 (en) | 2015-01-15 | 2017-02-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN107785321A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446974A (zh) * | 2010-10-13 | 2012-05-09 | 台湾积体电路制造股份有限公司 | Finfet及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8658505B2 (en) * | 2011-12-14 | 2014-02-25 | International Business Machines Corporation | Embedded stressors for multigate transistor devices |
| CN103578988B (zh) * | 2012-07-20 | 2016-03-16 | 中芯国际集成电路制造(上海)有限公司 | 鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法 |
| US9105741B2 (en) * | 2012-09-13 | 2015-08-11 | International Business Machines Corporation | Method of replacement source/drain for 3D CMOS transistors |
-
2014
- 2014-05-04 CN CN201410184447.9A patent/CN105097522B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446974A (zh) * | 2010-10-13 | 2012-05-09 | 台湾积体电路制造股份有限公司 | Finfet及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105097522A (zh) | 2015-11-25 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |