TWI570813B - 半導體裝置的製造方法 - Google Patents

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TWI570813B
TWI570813B TW104108585A TW104108585A TWI570813B TW I570813 B TWI570813 B TW I570813B TW 104108585 A TW104108585 A TW 104108585A TW 104108585 A TW104108585 A TW 104108585A TW I570813 B TWI570813 B TW I570813B
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謝志民
蔡富村
李永發
黃智睦
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台灣積體電路製造股份有限公司
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Description

半導體裝置的製造方法
本申請案係關於半導體裝置及其製造方法。
類鰭場效電晶體(FinFET)具有從基板延伸的「鰭」(或鰭結構)。FET的通道即形成於此鰭中。在該鰭上方，提供閘極(或閘極結構)。該閘極控制該鰭中的通道。
為了增進FinFET的效能，將應力導入通道區以改良載體移動性。通常，在n型FinFET的通道區中誘發拉伸應力，而在p型FinFET的通道區中誘發壓縮應力。
本申請案揭示內容的一些實施例係提供一種製造半導體裝置的方法，其包括接收FinFET前驅物，其包括鰭結構，其形成於隔離區之間；以及閘極結構，其係形成於該鰭結構的部分上方，因而該鰭結構的側壁係與該閘極結構之閘極隔板接觸；圖案化該鰭結構，以包括從該隔離區上升之至少一向上階梯；在該鰭結構、該隔離區以及該閘極結構上方，形成覆蓋層；在該FinFET前驅物上進行退火製程，以沿著該向上階梯形成至少兩個差排；以及移除該覆蓋層。
本申請案揭示內容的一些實施例係提供一種製造半導體裝置的方法，其包括接收FinFET前驅物，其包括鰭結構，其形成於一些隔離 區之間；以及閘極結構，其係形成於該鰭結構的部分上方；移除該閘極結構的一側上之該鰭結構的頂部部分；在該鰭結構的剩餘部分之頂部上，成長半導體層，因而在該鰭結構上方，形成複數個角落；在該半導體層上方，形成覆蓋層；在該FinFET前驅物上，進行退火製程，以形成複數個差排接近該角落；以及移除該覆蓋層。
本申請案揭示內容的一些實施例係提供一種半導體裝置，其包括鰭結構，其係位在隔離區之間，其中該鰭結構包括第一縱軸；閘極結構，其係位在該鰭結構的部分之上方，其中該鰭結構的該部分係與閘極隔板接觸；至少一磊晶區，其係位於該鰭結構的頂部上並且與該閘極結構接觸；以及複數個差排，其係形成於該磊晶區內與該鰭結構內。
100‧‧‧FinFET前驅物
200‧‧‧半導體裝置
11‧‧‧鰭結構
10‧‧‧隔離區
14‧‧‧閘極結構
15‧‧‧閘極隔板
16‧‧‧閘極電極層
17‧‧‧閘極介電層
18‧‧‧界面層
13‧‧‧磊晶區
12‧‧‧差排(dislocation)
111‧‧‧部分
204‧‧‧鰭結構
20‧‧‧光阻
22‧‧‧向上階梯
1C‧‧‧第一角落
2C‧‧‧第二角落
21‧‧‧覆蓋層
33‧‧‧輪廓
31‧‧‧PAI
30‧‧‧蝕刻製程
19‧‧‧半導體層
由以下詳細說明與附隨圖式得以最佳了解本申請案揭示內容之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1係根據本申請案揭示內容的一些實施例說明半導體裝置的概示圖。
圖2A係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作流程。
圖2B係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作流程。
圖3係根據本申請案揭示內容的一些實施例說明FinFET前驅物的概示圖。
圖3Y、3X與3Z係根據本申請案揭示內容的一些實施例說明製造 半導體裝置的方法之操作的橫切面圖式與俯視圖。
圖4Y、4X與4Z係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式與俯視圖。
圖5Y與5X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖6Y與6X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖7Y與7X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖8Y與8X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖9Y與9X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖9係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的概示圖。
圖10Y、10X與10Z係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式與俯視圖。
圖11Y與11X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖12Y、12X與12Z係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式與俯視圖。
圖12係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的概示圖。
圖13係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作流程。
圖14Y係根據本申請案揭示內容的一些實施例說明製造半導體裝 置的方法之操作的橫切面圖式。
圖15Y與15X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖16Y與16X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖17Y與17X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖18Y與18X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖19Y與19X係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的橫切面圖式。
圖19係根據本申請案揭示內容的一些實施例說明製造半導體裝置的方法之操作的概示圖。
以下揭示內容提供許多不同的實施例或範例，用於實施本申請案之不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。當然，這些僅為範例，並非用於限制本申請案。例如，以下描述在第二特徵上或上方形成第一特徵可包含形成直接接觸的第一與第二特徵之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此外，本申請案可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非支配不同實施例與/或所討論架構之間的關係。
再者，本申請案可使用空間對應語詞，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似語詞之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間對應語詞係用以包括除了 圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置或可被定位(旋轉90度或是其他位向)，並且可相應解釋本申請案使用的空間對應描述。可理解當一特徵係形成於另一特徵或基板上方時，可有其他特徵存在於其間。
本申請案揭示內容的各實施例係提供具有差排(dislocation)的鰭式場效電晶體(FinFET)及其製造方法。本申請案揭示內容說明形成該FinFET的一些中間操作。本申請案討論實施例的一些變化。在本申請案的圖式與實施例中，相同的元件符號係用以代表相同的元件。
圖3、9與12係根據本申請案揭示內容的一些實施例說明FinFET前驅物100的概示圖。圖3X、3Y、3Z、4X、4Y、4Z、5Y、6Y、7X、7Y、8X、8Y、9X、9Y、10X、10Y、11X、11Y、12X、12Y與12Z係根據本申請案揭示內容的一些實施例說明FinFET前驅物100的一些橫切面圖式。圖14Y、15X、15Y、16X、16Y、17X、17Y、18X、18Y與19Y係根據本申請案揭示內容的一些實施例說明FinFET前驅物100的一些橫切面圖式。圖3至圖12係說明方法400與FinFET前驅物100。圖14Y至圖19Y係說明方法401與FinFET前驅物100。可理解在方法400與401之前、過程中以及之後，可提供其他的操作，以及在該方法的一些其他實施例中，可重複、替換或排除所描述的一些操作。
圖1係說明半導體裝置200的概示圖。半導體裝置200係FinFET結構。說明具有指向X、Y與Z三方向的座標系統。X方向、Y方向與Z方向係彼此垂直。X方向係於閘極長度以及鰭寬度方向。Y方向係於閘極寬度方向。Z方向係於俯視方向。除非特別聲明，在本申請案的說明中，圖3X、4X、5X、6X、7X、8X、9X、10X、11X、12X、15X、16X、17X、18X與19X的橫切面圖式係得自於從X方向觀看，其圖號包含字母「x」。除非特別聲明，在本申請案的說明中，圖3Y、4Y、5Y、6Y、7Y、8Y、9Y、10Y、11Y、12Y、14Y、15Y、16Y、17Y、 18Y與19Y的橫切面圖式係得自於從Y方向觀看，其圖號包含字母「Y」。除非特別聲明，在本申請案的說明中，圖3Z、4Z、10Z與12Z的橫切面圖式係得自於從Z方向觀看，其圖號包含字母「Z」。
在圖1中，半導體裝置200包含鰭結構11、隔離區10、閘極結構14、閘極隔板15、閘極電極層16、閘極介電層17、界面層18、一些磊晶區13以及一些差排(dislocation)12。
隔離區10係在閘極結構14下方，並且係鄰接鰭結構11的下部。
例如，隔離區10利用隔離技術，例如淺溝渠隔離(STI)，定義且電性隔離不同區域，例如鰭結構11。隔離區10包括氧化矽、氮化矽、氮氧化矽、氣隙、其他合適的材料、或其組合。
鰭結構11係位於隔離區10之間。鰭結構11延伸包含第一縱軸，其係與X方向同向。部分的鰭結構11係位於隔離區10上方。鰭結構11係在閘極結構14的一側上連續。鰭結構11的部分111係受到閘極結構14覆蓋，並且與閘極隔板15接觸。在一些實施例中，該部分111係FinFET的通道區。差排12的下部係在鰭結構11中。
鰭結構11係由任何合適的材料製成，包含矽與矽鍺。鰭結構204包含不同的摻雜區。例如，該摻雜區包含輕摻雜源極/汲極(LDD)區(未繪示)以及源極/汲極(S/D)區(未繪示)。該S/D區係摻雜p型摻質、n型摻質與/或其組合。該p型摻質包含硼或BF2；n型摻質包含磷或砷。摻雜物種的選擇係基於裝置形式，例如n型FinFET裝置或是p型FinFET裝置。S/D區可包含不同的摻雜狀況。
閘極結構14係位於隔離區10頂部與鰭結構11的上方。閘極結構14係延伸包含第二縱軸，其係與Y方向同向。閘極結構14係位於鰭結構11的部分111上方。由於部分111係位於閘極結構14內部，因而以虛線表示部分111。部分111的頂側與側壁SW係與閘極結構14接觸。鰭結構11的部分111係與閘極隔板15接觸。部分的閘極結構14係與接近鰭 結構11的部分111之磊晶區13接觸。閘極結構14係在鰭結構11的一側上連續。差排12的一些下部係在鰭結構11的部分111以及隔離區10之間的鰭結構11之一些部分中。閘極結構14包含底部的界面層18、在界面層18頂部的閘極介電層17、在閘極介電層17頂部的閘極電極層16，以及在閘極結構14之一側上的閘極隔板15。閘極堆疊包含界面層18、閘極介電層17以及閘極電極層16。
例如，界面層18包含氧化矽(例如，熱氧化物或是化學氧化物)以及/或氮氧化矽(SiON)。閘極介電層17係位於界面層18上方。閘集結電層17包含介電材料，例如氧化矽、氮化矽、氮氧化矽、高k介電材料、其他合適的界電材料以及/或其組合。例如，高k介電材料包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfOZi-Al2O3)合金、其他合適的高k介電材料、以及/或其組合。閘極電極層16係位於閘極介電層17上方。閘極電極層16包含任何合適的材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料、以及/或其組合。閘極隔板15係位於閘極堆疊的各側上。閘極隔板15係由氮化物材料(例如，氮化矽)、例如氮化矽之介電材料、摻雜碳的氮化矽、碳化矽、氧化矽、氮氧化矽、摻雜碳的氮氧化矽、其他合適的材料、以及/或其組合而組成。可理解閘極結構14可包括其他層，例如擴散/阻障層(未繪示)、傳導層(未繪示)、其他合適的層、以及/或其組合。
磊晶區13係覆蓋於鰭結構11的上面。磊晶區13在閘極結構14的一側上係不連續的。磊晶區13係於X方向延伸。複數個差排12係位於磊晶區13內。磊晶區13包含多角形的表面。該表面係與X方向垂直。該表面的部份係與閘極結構14之一側上的閘極隔板15接觸。
磊晶區13係由一些半導體材料製成，該半導體材料的晶格常數 不同於鰭結構11之材料的晶格常數。磊晶區13中的差排12將磊晶區13中的拉伸應力或是壓縮應力提供至鰭結構11的部分111。關於n型FinFET或是n型金屬氧化物半導體(NMOS)裝置，在磊晶區13中增加SiC係提供拉伸應力。關於p型FinFET或是p型金屬氧化物半導體(PMOS)裝置，在磊晶區13中增加SiGe係提供壓縮應力。在一些實施例中，雜質係在磊晶區13中。
複數個差排12係位於磊晶區13與鰭結構11內。差排12係從磊晶區13持續延伸至部份111中的鰭結構11並且延伸於隔離區10之間。在閘極結構14之一側上的差排12係幾乎彼此平行。例如，大部分的差排12包含以均勻方式向閘極結構14傾斜的下部。在一些實施例中，每一個差排12之間的間隔約為相同。差排12包含平面區，其係起因於平面區內的晶格錯配。該平面區包含與第二縱軸平行的下邊緣L，該第二縱軸係於Y方向。在閘極結構14之兩側的差排12係與閘極結構14幾乎對稱。
圖2A係說明形成圖1的半導體裝置200之製程流程。操作410係接收FinFET前驅物100。圖3、3X、3Y、3Z係說明操作410的一些實施例。操作420係圖案化一些鰭結構11。圖4X、4Y、4Z、5X與5Z係說明操作420的一些實施例。操作430係於FinFET前驅物100上方形成覆蓋層21。圖7X與7Y係說明操作430的一些實施例。操作440係在FinFET前驅物100上進行預非晶化植入(pre-amorphization implantation，PAI)31。圖8X與8Y係說明操作440的一些實施例。操作450係在FinFET前驅物100上進行熱退火。操作460係移除鰭結構11的一些頂部部分。圖10X、10Y、10Z、11X與11Y係說明操作460的一些實施例。操作470係在鰭結構11的頂部上形成一些磊晶區13。圖12X、12Y、12Z與12係說明操作470的一些實施例。
圖2B係說明操作420中圖案化鰭結構11的製程流程。操作420包 含一些次操作，例如操作421、操作422、操作423與操作427。操作421係在鰭結構11上形成光阻20。圖4X、4Y與4Z係說明操作421的一些實施例。操作422係蝕刻鰭結構11。圖5X與圖5Y係說明操作422的一些實施例。操作423係移除光阻20。圖6X與6Y係說明操作423的一些實施例。操作427係決定是否形成另一向上階梯22。為了形成另一向上階梯22，重複操作421至操作423。為了停止形成另一向上階梯22，進行操作430以於FinFET前驅物100上形成覆蓋層21。
參閱圖3、3Y、3X與3Z，接收FinFET前驅物100。該接收操作係如圖2A中的操作410所示。
鰭結構11包含與閘極結構14接觸的側壁SW。鰭結構11係位於隔離區10之間。鰭結構11的頂部部分之高度H1係從隔離區10的表面S3至鰭結構11的頂部部分之頂部表面TS。鰭結構11的頂部部份係表面S3上方的部分鰭結構11。在閘極結構14之任一側上的鰭結構11以及部分111之該高度H1係約相等。在圖3Z中，鰭結構11係延伸包含第一縱軸，其係與X方向同向。閘極結構14係延伸包含第二縱軸，其係與Y方向同向。該第一縱軸係與該第二縱軸垂直。鰭結構11的部分111係在閘極結構14與鰭結構11的交叉區。部分111包含與閘極隔板15與閘極堆疊接觸的側壁SW。
藉由任何合適的製程，形成隔離區10，該合適的製程包含光微影蝕刻製程，藉由使用乾式蝕刻與/或溼式蝕刻而蝕刻基板(未繪示)中的渠道，以及藉由使用化學氣相沉積(CVD)以一或多介電材料填充該渠道。填充該渠道以形成隔離區10之間的鰭結構11。
參閱圖4Y、4X與4Z，在鰭結構11上，形成光阻20。個別操作係如圖2A中的操作420與圖2B中的操作421所示。
在圖4Y中，形成光阻20。在微影蝕刻製程中，藉由任何合適的方法，將光阻20圖案化。該微影蝕刻製程可為光微影蝕刻製程，包含 在鰭結構11、隔離區10以及閘極結構14上形成光阻20，將光阻20曝光至一圖案，進行曝光後烘烤製程，以及將光阻20顯影，以形成包含光阻20的遮罩元件。該圖案覆蓋靠近閘極結構14之鰭結構11的頂部部分。
在圖4X與圖4Z中，一些表面S暴露且未受到該遮罩元件覆蓋。該表面S係相對於閘極結構14對稱。該表面S包含X方向的長度L1。在圖4Y中，表面S係在鰭結構11的頂部部分上，長度L1係指表面S的長度。
參閱圖5X與5Y，蝕刻鰭結構11。個別操作係如圖2A的操作420以及圖2B的操作421所示。
在鰭結構11上沿著Z方向進行蝕刻製程30。藉由蝕刻製程30，使得未受到光阻20覆蓋的鰭結構11之頂部部分凹陷。該遮罩元件係用以將鰭結構11藉由凹陷該頂部部分而蝕刻成為向上階梯22。由於向上階梯22的頂部邊緣受到光阻20覆蓋，因而使用虛線說明向上階梯22的頂部邊緣。使用反應性離子蝕刻(RIE)製程與/或其他合適的製程，蝕刻該頂部部分。在一範例中，藉由圖案化與蝕刻部分的鰭結構11，形成向上階梯22。鰭結構11的一些部分在Z方向凹陷距離D，形成向上階梯22。高度H1減高度H2等於距離D。第一角落1C與閘極隔板15的距離為長度L2，其係於X方形呈水平。長度L2係約為從閘極隔板15所量測受到光阻20之表面覆蓋的距離。
在一些實施例中，蝕刻製程30係選擇性蝕刻。選擇性蝕刻可使用含氟氣體、HBr與/或C12作為蝕刻氣體。在一些實施例中，可調節蝕刻製程30中使用的偏壓電壓，以較佳控制蝕刻方向為等向性或非等向性。在一些實施例中，蝕刻製程30可包含選擇性蝕刻，相較於對其結構11中的材料，例如矽，該選擇性蝕刻對於光阻20的材料具有較低的蝕刻速度。在一些實施例中，可藉由一或複數個蝕刻製程30，進行 凹陷製程。可使用不同的蝕刻劑，用於蝕刻不同的材料組成物。
參閱圖6X與6Y，移除光阻20。個別操作係如圖2A的操作420以及圖2B的操作423所示。藉由任何合適的方法，例如蝕刻、回蝕或平面化作用，移除光阻20。形成兩個向上階梯22。最接近閘極結構14之頂部表面的向上階梯22係頂部階梯。最接近隔離區10的向上階梯22係底部階梯。向上階梯22係從隔離區10的表面S3升高H2。向上階梯22係在閘極結構14的一側上對稱。向上階梯22包含第一角落1C以及第二角落2C。向上階梯22的高度係從第一角落1C垂直量測至第二角落2C。向上階梯22的長度係從第一角落1C水平量測至第二角落2C。
在一些實施例中，以複數個第一角落1C與第二角落2C，在頂部階梯與底部階梯之間，形成複數個向上階梯22。第一角落1C係向內凹。第二角落2C係以接近直角向外凸。經由圖2B中的操作420，形成複數個向上階梯22。進行包含操作421、操作422、操作423與操作427的重複，可在閘極結構14的一側上形成一向上階梯22。該底部階梯係於第一重複中形成，以及該頂部階梯係於最後重複中形成。關於每一重複，相較於先前重複中所形成的光阻20，在操作421中形成的光阻20較小，以使連續形成的各個向上階梯22具有較短長度L2。關於每一重複，相較於先前重複所蝕刻的距離D，操作422中所蝕刻的距離D較短，以使連續形成的每一向上階梯22具有較高的H2。
或者，在一些其他實施例中，該微影蝕刻製程替換為無遮罩的微影蝕刻製程、電子束寫以及離子束寫。或者，該微影蝕刻製程可實施為奈米壓印製程。關於使用無遮罩微影蝕刻製程，省略圖2B中的操作421與操作423。
作為傳統光微影蝕刻製程的替代，可藉由雙圖案微影蝕刻(DLP)製程，形成向上階梯22。DPL係將圖案分成兩個交錯圖案，而在基板上建構圖案的方法。不同的DPL方法包含雙重曝光(例如，使用兩個 遮罩組)、形成一些與特徵相鄰的間隔以及移除該特徵以提供該間隔的圖案、光阻20凍結(freezing)以及/或其他合適的製程。可理解可用類似方法形成向上階梯22。
參閱圖7X與7Y，在FinFET前驅物100上，形成覆蓋層21。個別操作係如圖2A中的操作430所示。
覆蓋層21係覆蓋在鰭結構11的頂部以及閘極結構14的一些部分。覆蓋層21係沿著閘極結構14之任一側上的向上階梯22之輪廓33而共形位於上方。由於向上階梯22受到覆蓋層21覆蓋，因而使用虛線說明輪廓31。從鰭結構11的側壁SW與頂部部分，成長覆蓋層21。覆蓋層21的一些材料包含氮化矽、氮化鈦、氮氧化物、氧化物、SiGe、SiC、SiON與/或其組合。覆蓋層21包含內含的拉伸應力或是壓縮應力。關於待成為p型FinFET的FinFET前驅物100，覆蓋層21包含內含的壓縮應力。相對地，關於待成為n型FinFET的FinFET前驅物100，覆蓋層21含有內含的拉伸應力。調節覆蓋層21的形成製程，以調整所欲之應力值。在一些實施例中，覆蓋層21為單層。在其他實施例中，覆蓋層21為複數個次層。一些形成方法包含原子層沉積(ALD)、化學氣相沉積(CVD)、或物理氣相沉積(PVD)、或類似方法。藉由低壓CVS(LPCVD)形成含有氮化矽的覆蓋層21。藉由CVD製程，形成包含四乙基矽氧烷(tetraethyl orthosilicate)的覆蓋層21。藉由高深寬比製程(high aspect ratio process，HARP)形成含有氧化矽的覆蓋層21。
參閱圖8Y與8X，在FinFET前驅物100上，進行預非晶化植入(pre-amorphization implantation，PAI)31。個別操作係如圖2A中的操作440所示。在一些實施例中，使用鍺、矽或類似物，進行PAI 31。依不同的設計目的而控制PAI 31製程的劑量與溫度。在一些實施例中，在低植入溫度或是室溫下，進行PAI 31。FinFET前驅物100進行PAI 31。PAI 31注入一些摻雜物種至鰭結構11中，並且破壞其中的半 導體晶格。藉由導入一些摻雜物種，例如Si、Ge、Ar、Xe、BF2、As與/或In至鰭結構11中，破壞鰭結構11的分子晶格。這在覆蓋層21的半導體材料以及鰭結構11中產生無定形區(未繪示)。該無定形區包含無定形矽以及一些多晶矽顆粒。由於部分111在圖7X與8X中的覆蓋層21之後，因而以虛線說明部分111。在閘極結構14下方之鰭結構11的部分111係受到PAI 31保護，並且保持具有結晶結構。在一些實施例中，使用不同的能量、摻雜物種、角度與劑量，對鰭結構11進行多次植入。在一些實施例中，圖案化的光阻層(未繪示)係用以定義無定形區，並且保護FinFET前驅物100的其他區免於受到植入破壞。例如，圖案化的光阻層使鰭結構11暴露至PAI 31，而閘極結構14受到保護免於受到PAI 31。在一些實施例中，圖案化的硬遮罩層，例如SiN或SiON層係用以定義無定形區。
在一些實施例中，省略操作440，因而在形成覆蓋層21之後，在FinFET前驅物100上進行熱退火。在圖2A中，操作450在FinFET前驅物100上進行熱退火。進行該熱退火，以於無定形區中形成缺陷。使用快速熱退火(RTA)、雷射退火或其他退火方法，進行該熱退火。在一些實施例中，使用尖波(spike)RTA，進行該熱退火。該熱退火可包含長範圍預熱。
由於該熱退火，鰭結構11再結晶化，具有得自覆蓋層21的記憶應力。藉由任何合適的製程，包含溼式蝕刻或乾式蝕刻製程，移除覆蓋層21。在一範例中，藉由使用磷酸的蝕刻操作，移除由氮化矽組成的覆蓋層21。在另一範例中，藉由使用氫氟酸(HF)或緩衝的HF。在另一範例中，藉由化學機械平面化(CMP)製程，移除覆蓋層21。覆蓋層21被移除，而鰭結構11仍保有應力效果。保留該應力效果係透過操作430、440與450，並且係指應力記憶化技術(stress-memorization technique，SMT)。
參閱圖9、9Y與9X，形成差排12。在接近第一角落1C與第二角落2C，形成差排12。在閘極結構14的任一側上，形成差排12，使得差排12在閘極結構14的任一側上接近對稱。在閘極結構14的一側上，差排12接近平行。差排12的下部以均勻方式朝向閘極結構14傾斜。差排12包含平面區，這是接近該平面區的晶格錯配所造成。在差排12附近，一些再結晶區包含一些不規則。例如，在該平面區上方的局部均勻區係與平面區下方的其他區對不準。此失準造成差排12。該平面區包含與Y方向平行的下邊緣L。差排12的下部與下邊緣L係在鰭結構11的下部中。FinFET前驅物100中的差排12之總數約為第一角落1C的總數加上第二角落2C的總數。複數個差排12係位於鰭結構11內。差排12係從第一角落1C與第二角落2C持續延伸至部分111與隔離區10之間。在一些實施例中，在閘極結構14的一側上，每一差排12之間的間隔係約相等。在圖9X中，差排12包含平面區。圖9係說明具有兩個向上階梯22與一些差排12形成於其中的FinFET前驅物100之概示圖。
參閱圖10Y、10X與10Z，移除鰭結構11的一些頂部部分。個別操作係如圖2A中的操作460所示。
光阻20係覆蓋在閘極結構14的頂部上。蝕刻製程30使得鰭結構11的頂部部分凹陷。保留鰭結構11的頂部111並且受到閘極結構14的保護。藉由微影蝕刻製程，包含在FinFET前驅物100上方形成光阻20，而移除鰭結構11的頂部部分，將該光阻20圖案化以形成一些開口，暴露閘極結構14之一側上的鰭結構11，以及蝕刻該鰭結構11。形成光阻20係關於光阻塗覆(例如，旋塗塗覆)、軟烤、遮罩對準。圖案化光阻20係關於曝光、曝光後烘烤、顯影光阻層、清洗、乾燥(例如，硬烤)、其他合適的製程或是其組合。
該蝕刻製程30係乾式蝕刻製程。可在蝕刻腔室中，實施該乾式蝕刻製程。該乾式蝕刻製程可使用含氧氣體、含氟氣體(例如CF4、 SF6、CH2F2、CHF3與/或C2F6)、含氯氣體(例如Cl2、CHCl3、CCl4與/或BCl3)、含溴氣體(例如HBr、He與/或CHBr3)、含碘氣體、其他合適的氣體與/或電漿，以及/或其組合。在一些實施例中，該乾式蝕刻製程使用O2電漿處理以及/或O2/N2電漿處理。再者，可進行該乾式蝕刻製程合適的期間。可調節一些製程參數，例如蝕刻期間以及/或蝕刻速度，以控制從鰭結構11移除多少材料。
或者，在一些其他的實施例中，該蝕刻製程30係溼式蝕刻製程或是乾式與溼式蝕刻製程的組合。可調節一些製程參數，例如一些酸浴的濃度、化學浴的溫度、溶液浴的攪拌與/或蝕刻期間，以控制從鰭結構11移除多少頂部部分。
或者，藉由其他方式，例如無遮罩微影蝕刻製程、電子束寫以及離子束寫，實施或取代該微影蝕刻製程。或者，該微影蝕刻製程可實施奈米壓印技術。
參閱圖11Y與11X，留下鰭結構11的一些剩餘部分。鰭結構11的剩餘部分具有表面S2。該剩餘部分的表面S2係高於隔離區10的表面S3。由於鰭結構11的頂部部分被移除，部分111暴露在圖11X中。該乾式蝕刻製程可為非等向性蝕刻的物理蝕刻，以得到具有面對X方向之實質垂直側的部分111。
複數個差排12的下部係位於鰭結構11的剩餘部分中。差排12係留在部分111中的鰭結構11中以及隔離區10之間。在圖10X中，藉由蝕刻製程30縮短差排12。藉由蝕刻製程30中的一些製程參數決定表面S2的高度。表面S2可在隔離區10的表面S3上方、與表面S3同平面或是在表面S3的下方。表面S2與表面S3係實質齊平。
參閱圖12、12Y、12X與12Z，一些磊晶區13係形成於表面S2上、鰭結構11的剩餘部分之頂部上。個別操作係如圖2A中的操作470所示。
藉由一或多個磊晶(epi)製程，形成磊晶區13，因而在鰭結構11的剩餘部分上形成結晶狀態的Si特徵、SiGe特徵與/或其他合適的特徵。該磊晶製程包含CVD沉積技術(例如氣相磊晶(V PE)、超高真空CVD(UHV-CVD)、分子束磊晶與/或其他合適的製程。該磊晶製程係使用氣體或是液體前驅物，其係與鰭結構11的組成物反應。因此，從部分111成長差排12至磊晶區13中。在一些實施例中，磊晶區13係原位摻雜。一些摻雜物種包含p型摻質，例如硼或Br2；n型摻質，例如磷或砷；以及/或包含其組合之其他合適的摻質。在一些實施例中，磊晶區13係非原位摻雜。由應力記憶技術SMT造成的差排12增加至磊晶區13。磊晶區13具有差排12造成的應力效果。
複數個差排12係位在磊晶區13與鰭結構11內。當在鰭結構11的頂部成長磊晶區13時，從鰭結構11的剩餘部分以及部分111中的差排12連續形成至磊晶區13。在圖12X中，磊晶區13成長形成多角形的表面。受到差排12覆蓋的表面係在該表面內。
圖12係說明FinFET前驅物100的概示圖，該FinFET前驅物100包含具有差排12的磊晶區13。
圖13係說明從FinFET前驅物100形成半導體裝置200的製程流程。操作410係接收FinFET前驅物100。操作415係移除鰭結構11的頂部部分。操作431係在鰭結構11的剩餘部分之頂部上，成長半導體層19。操作441係在半導體層19上，形成覆蓋層21。操作451係在半導體層19上，進行熱退火。操作461係在鰭結構11的剩餘部分之頂部上，形成一些磊晶區13。
參閱圖14Y，進行移除鰭結構11的頂部部分，個別操作係如圖13中的操作415所示。
藉由任何合適的製程，例如蝕刻製程30，移除該頂部部分。光阻20以暴露於蝕刻的鰭結構11覆蓋閘極結構14。在一範例中，藉由合 適的製程，例如旋塗塗覆，在閘極結構14上方形成光阻層20，並且藉由適當的光微影蝕刻圖案化方法而將其圖案化形成光阻特徵。而後，可藉由蝕刻製程30將光阻20上的圖案轉移至下方的鰭結構11。
參閱圖15Y與15X，移除鰭結構11的頂部部分。而後，剝除光阻20。鰭結構11的剩餘部分包含隔離區10與鰭結構11的部分111之間的下部。該下部包含頂部的表面S4。表面S4可在隔離區10的表面S3上方、與表面S3同水平面、或是在表面S3下方。
參閱圖16Y與16X，在鰭結構11上的表面S4之頂部上，成長半導體層19。個別操作係如圖13中的操作431所示。
半導體層19係在鰭結構11的剩餘部分之頂部上方，形成半導體層19之厚度為TH2的水平部分。半導體層19的部分係為在部分111，以形成半導體層19的厚度為TH1之垂直部分。在鰭結構11上方，沿著該水平部分與垂直部分，形成複數個角落。第一角落1C係位在半導體層19之水平部分與垂直部分的接合處。第二角落2C係位在接近半導體層19的垂直部分之頂部。半導體層19的垂直部分係低於部分111，如圖16X所示。
藉由任何合適的方法，例如磊晶成長，成長半導體層19。一些磊晶成長包含例如氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)、液相磊晶(LPE)以及/或分子束磊晶(MBE)的一些製程。用於一些磊晶反應的一些氣來源係四氯化矽、矽烷、二氯矽烷或三氯矽烷的氫還原。藉由磊晶成長的期間，控制半導體層19的厚度TH1與TH2。
其他的磊晶成長包含例如固相磊晶(SPE)或選擇型磊晶成長(SEG)的一些製程。該SPE製程將半導體材料的無定形區轉換為結晶結構，以形成半導體層19。半導體層19包含矽。該選擇性磊晶成長(SEG)製程係關於成長與蝕刻共同存在。在SEG的不同磊晶階段中，一些成長速度係大於或小於一些蝕刻速度，因而對應的淨效果係分別為成長或 蝕刻。在腔室中，使用低壓力化學氣相沉積(LPCVD)，進行SEG。
藉由控制SEG製程的蝕刻或成長比例，可調節半導體層19的厚度TH1與TH2。一些製程條件包含製程氣體的種類以及用於成長/蝕刻製程的流速。調節製程氣體的流速，以控制半導體層19的厚度TH1與TH2。
LPCVD包含將表面S4暴露至高真空。包含製程氣體的氣體流係被導引至表面S4，以於該表面S4上沉積該製程氣體。以至少約一單層的覆蓋，沉積該製程氣體。在一些實施例中，在表面S4上沉積的材料，例如Si，係與鰭結構11中的材料相同，以形成同質磊晶結構(homoepitaxy structure)。
液相磊晶(LPE)係關於從超飽和的熔化物沉澱結晶膜於表面S4上。增加溫度直到發生相過渡，而後降溫沉澱。藉由控制一些冷卻速度，控制半導體層19的成長速度，該冷卻速度可持續或是不連續的增加程度。
在一些其他的實施例中，磊晶成長係關於在表面S4的晶格錯配標的上沉積半導體層19的一些可結晶元素材料的層，以於鰭結構11上產生多原子層。產生缺陷而在鰭結構11中不同種類的材料上之半導體層19中磊晶成長一種結晶材料。半導體層19中的材料之結晶晶格大小可不同於鰭結構11中的材料之結晶晶格大小。起始鰭結構11與後續半導體層19之間的晶格錯配在材料沉積過程中產生應力，其在半導體層19中產生缺陷。
操作441係在半導體層19上形成覆蓋層(未繪示)，以於其中形成應力。操作451係在半導體層19上進行熱退火，以形成差排12，如圖17Y與17X所示。
該覆蓋層係形成於半導體層19之頂部以及閘極結構14之一些部分上的覆蓋層(blanket)。該覆蓋層係依照半導體層19與閘極結構14的 輪廓共形形成於上方。覆蓋層的一些材料包含氮化矽、氮化鈦、氮氧化物、氧化物、SiGe、SiC、SiON、以及/或其組合。該覆蓋層包含內含的拉伸應力或壓縮應力。關於待成為p型FinFET的FinFET前驅物100，覆蓋層包含內含的壓縮應力。相對地，關於待成為n型FinFET的FinFET前驅物100，覆蓋層含有內含的拉伸應力。調節覆蓋層的形成製程，以調整所欲之應力值。該形成製程係任何合適的製程，例如原子層沉積(ALD)、化學氣相沉積(CVD)、或物理氣相沉積(PVD)、或類似方法。藉由低壓CVS(LPCVD)形成含有氮化矽的覆蓋層，藉由電將輔助CVD(PECVD)形成氮化矽，藉由CVD製程形成四乙基矽氧烷(tetraethyl orthosilicate)，藉由高深寬比製程(high aspect ratio process，HARP)形成氧化矽。
在一些實施例中，在FinFET前驅物100上進行PAI(未繪示)，以於覆蓋層與半導體層19內產生無定形區(未繪示)。該無定形區包含無定形矽以及一些多晶矽顆粒。在閘極結構14下方之鰭結構11的部分111係受到PAI的保護，並且保留具有結晶結構。由於鰭結構11的頂部部分被移除，因而在圖16X中說明部分111。
在一些實施例中，省略PAI製程，因而在形成圖13中的操作441至操作451所述的覆蓋層之後，在FinFET前驅物100上進行熱退火。在圖13中，操作451在FinFET前驅物100上進行熱退火。進行該熱退火，在接近第一角落1C與第二角落2C處形成差排12。使用快速熱退火(RTA)、雷射退火、或其他退火方法，進行該熱退火。在一些實施例中，使用尖波(spike)RTA，進行該熱退火。該熱退火可包含長範圍預熱。
由於該熱退火，半導體層19再結晶化，具有得自覆蓋層的記憶應力。藉由任何合適的製程，包含溼式蝕刻或乾式蝕刻製程，移除覆蓋層。在另一範例中，藉由CMP製程移除覆蓋層。以含有應力效果的 鰭結構11移除覆蓋層。含有該應力效果係如圖13中的操作431、441與451所示。
在圖17Y與17X中，差排12從第一角落1C與第二角落2C向下延伸至閘極結構14。差排12到達部分111與隔離區10之表面S3下方的鰭結構11之剩餘部分。
在差排12形成之後，移除覆蓋層。差排12係形成於接近第一角落1C與第二角落1C的半導體層19內。差排12係在閘極及結構14之一側上幾乎對稱。以部分111保留的差排12以及隔離區10之表面S3下方的鰭結構11之剩餘部分，移除半導體層19。藉由任何合適的製程，包含微影蝕刻製程與蝕刻製程，移除半導體層19。
在圖18Y與18X中，留下鰭結構11的一些剩餘部分。該剩餘部分的表面S4可為於隔離區10的表面S3上方、與表面S3同水平面、或是在表面S3下方。表面S4與表面S3係實質齊平。在圖18X中，部分111係暴露的。
差排12的下邊緣L係在鰭結構11之剩餘部分的表面S4下方。差排12係留在部分111中的鰭結構11中。由於差排12形成的平面尺寸縮小，藉由蝕刻製程縮短差排12。藉由蝕刻製程中的一些製程參數，決定表面S4的高度。表面S4可在隔離區10的表面上方、與表面S3齊平、或是在表面S3下方。表面S4與表面S3係實質齊平。
差排12的下部係保留在鰭結構11中。該下部係為平面形式，並且包含下邊緣L。下邊緣L係平行於第二縱軸，其係為Y方向。在閘極結構14兩側的差排12係相對於閘極結構14而接近對稱。在一些實施例中，以鰭結構11的頂部上之半導體層19的剩餘部分(未繪示)，移除部分的半導體層19。
在圖19Y、19X與19中，在鰭結構11的剩餘部分之頂部上成長磊晶區13，並且連續差排12至磊晶區13中。形成於磊晶區13內部的差排 12係與鰭結構11內的差排12平行。
藉由任何合適的方法，例如一些磊晶製程，成長磊晶區13。該磊晶製程包含例如化學氣相沉積CVD沉積技術(例如氣相磊晶(VPE)、有機金屬化學氣相沉積CVD(MOCVD)、超高真空化學氣相沉積(UHV-CVD)、分子束磊晶(MBE)、固相磊晶(SPE)、液相磊晶(LPE)、選擇性磊晶成長(SEG)、以及/或其他合適的製程。該磊晶製程係使用製程氣體與/或液體，其與鰭結構11的組成物反應。差排12係從鰭結構11複製至磊晶區13中。在一些實施例中，磊晶區13係位原摻雜。一些摻雜物種包含p行摻質，例如硼或BF2；n型摻質，例如磷或砷；以及/或包含其組合之合適的摻質。在一些其他的實施例中，磊晶區13係非原位摻雜。
SPE製程係將半導體材料的無定形區轉換為結晶結構，以形成磊晶區13。SEG製程係成長與蝕刻共存。在腔室中，使用低壓化學氣相沉積(LPCVD)進行SEG。該LPCVD包含將表面S4暴露至高真空。包含製程氣體的氣體流係被引導至表面S4上，以於該表面S4上沉積製程氣體。
磊晶區13中的材料之結晶晶格大小係不同於鰭結構11中的材料之結晶晶格大小。起始鰭結構11與後續磊晶層13之間的晶格錯配在材料沉積過程中產生應力，從鰭結構11的差排12之缺陷增加至磊晶層13。
磊晶成長一種結晶材料於具有差排12之不同種材料的表面上，兩種材料之不同結晶晶格大小造成接近差排12的晶格錯配。例如表面S4之起始表面與例如磊晶層13之後續層之間的此晶格錯配在材料沉積過程中產生應力，其將差排12複製至磊晶層13中。
本申請案揭示內容的一些實施例係提供製造半導體裝置的方法，包含接收含有鰭結構形成於隔離區之間以及形成於鰭結構上方的閘極結構之FinFET前驅物，因而該鰭結構的側壁係與該閘極結構的閘 極隔板接觸；圖案化該鰭結構，以包括從該隔離區升高的至少一向上階梯；在該鰭結構、該隔離區與該閘極結構上方，形成覆蓋層；在該FinFET前驅物上進行退火製程，以沿著該向上階梯形成至少兩個差排；以及移除該覆蓋層。
本申請案揭示內容的一些實施例係提供製造半導體裝置的方法，其包含接收含有鰭結構形成於隔離區之間以及形成於鰭結構上方的閘極結構之FinFET前驅物；移除該閘極結構之一側上的該鰭結構之頂部部分；在該鰭結構的剩餘部分之頂部上成長半導體層，因而在該鰭結構上方形成複數個角落；在該半導體層上方，形成覆蓋層；在該FinFET前驅物上進行退火製程，以形成複數個差排接近該角落；以及移除該覆蓋層。
本申請案揭示內容的一些實施例係提供半導體裝置，其包含位於隔離區之間的鰭結構。該鰭結構包含第一縱軸。閘極結構係位於該鰭結構的部分上方。該鰭結構的該部分係與閘極隔板接觸。至少一磊晶區係位於該鰭結構的頂部上並且與該閘極結構接觸。複數個差排係形成於磊晶區內與該鰭結構內。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
L‧‧‧下邊緣
200‧‧‧半導體裝置
11‧‧‧鰭結構
10‧‧‧隔離區
14‧‧‧閘極結構
15‧‧‧閘極隔板
16‧‧‧閘極電極層
17‧‧‧閘極介電層
18‧‧‧界面層
13‧‧‧磊晶區
12‧‧‧差排(dislocation)
111‧‧‧部分
S3‧‧‧表面

Claims (8)

  1. 一種製造半導體裝置的方法，其包括：接收FinFET前驅物，其包括：鰭結構，其形成於隔離區之間；以及閘極結構，其係形成於該鰭結構的部分上方，因而該鰭結構的側壁係與該閘極結構之閘極隔板接觸；圖案化該鰭結構，以形成從該隔離區上升之複數個向上階梯，其中各該向上階梯包括頂表面及相連於頂表面的側表面，且該等向上階梯的該等頂表面係位於不同水平面；在該鰭結構、該隔離區以及該閘極結構上方，形成覆蓋層；在該FinFET前驅物上進行退火製程，以沿著該向上階梯形成至少兩個差排；以及移除該覆蓋層。
  2. 如請求項1所述之方法，進一步包括移除該鰭結構之頂部部分，而後在該鰭結構的頂部上形成至少一磊晶區，其中形成該磊晶區的操作係包括將差排延伸至該磊晶區中。
  3. 如請求項1所述之方法，其中該等向上階梯包括底部階梯係接近該隔離區，以及頂部階梯係接近該閘極結構的頂部表面。
  4. 如請求項1所述之方法，其中進行該退火製程的操作係包括形成該差排，因而該差排係與鄰近差排接近平行，以及該差排係延伸至該鰭結構的該部分與該隔離區之間的該鰭結構之下部。
  5. 一種製造半導體裝置的方法，其包括：接收FinFET前驅物，其包括：鰭結構，其形成於一些隔離區之間；以及閘極結構，其係形成於該鰭結構的部分上方； 移除該閘極結構的一側上之該鰭結構的頂部部分；在該鰭結構的剩餘部分之頂部上，成長半導體層，因而在該鰭結構上方，形成複數個角落；在該半導體層上方，形成覆蓋層；在該FinFET前驅物上，進行退火製程，以形成複數個差排接近該角落；以及移除該覆蓋層。
  6. 如請求項5所述之方法，進一步包括移除該半導體層以及在該鰭結構的頂部上形成至少一磊晶區，其中形成該磊晶區的操作係包括從該鰭結構延伸該差排至該磊晶區中。
  7. 如請求項5所述之方法，其中進行該退火製程的操作係包括形成該差排，使得該差排形成接近該角落。
  8. 如請求項5所述之方法，其中形成該差排的操作係包括在該閘極結構的一側上形成該差排，使得該差排在該閘極結構的一側上接近對稱。
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