CN109786446A - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明的一些实施例提供半导体装置及其形成方法。上述半导体装置包含由基底延伸的鳍片及设置于鳍片上的栅极结构。栅极结构包含位于鳍片上的栅极介电层、位于栅极介电层上的栅极电极、及沿着栅极电极的侧壁而形成的侧壁间隙物。上述半导体装置还包含形成于鳍片内且与栅极结构相邻的U型凹陷部。上述半导体装置进一步包含第一源/漏极层，其共形地形成在U型凹陷部的表面上。至少一部分的第一源/漏极层在相邻的栅极结构下方延伸。此外，上述半导体装置包含形成在第一源/漏极层上的第二源/漏极层。第一源/漏极层及第二源/漏极层的至少一者包括As。

Description

半导体装置及其形成方法
技术领域
本发明实施例有关于半导体装置及其形成方法，特别是有关于半导体装置的源极和漏极区的形成方法。
背景技术
为追求更高的装置密度、更高的效能及低成本，半导体工业已进步至纳米科技工艺节点，来自制造和设计议题两者的挑战促成了三维设计的发展，例如鳍式场效应晶体管(FinFET)。典型的FinFET装置包含具有高深宽比(aspect ratio)的半导体鳍，并且在其内部形成半导体晶体管装置的通道和源极/漏极区。栅极沿着(例如，环绕)鳍结构而形成于其上，利用通道和源极/漏极区增加的表面积的优势来制造更快、可靠度更高及更好控制的半导体晶体管装置。在一些装置中，FinFET里源极/漏极(S/D)部分内的应力材料使用，例如硅化锗(SiGe)、硅化磷(SiP)或碳化硅(SiC)，可提升载子的移动率。
发明内容
本发明的一些实施例提供半导体装置。上述半导体装置包含由基底延伸的鳍片及设置于鳍片上的栅极结构。栅极结构包含位于鳍片上的栅极介电层、位于栅极介电层上的栅极电极、及沿着栅极电极的侧壁而形成的侧壁间隙物。上述半导体装置还包含形成于鳍片内且与栅极结构相邻的U型凹陷部。上述半导体装置还包含第一源/漏极层，其共形地形成在U型凹陷部的表面上。至少一部分的第一源/漏极层延伸在相邻的栅极结构下方。此外，上述半导体装置包含形成在第一源/漏极层上的第二源/漏极层。第一源/漏极层及第二源/漏极层的至少一者包括As。
本发明的一些实施例提供半导体装置。上述半导体装置包含第一栅极结构，其设置在鳍片的第一区上。上述半导体装置还包含第二栅极结构，其设置在鳍片的第二区上。上述半导体装置进一步包含形成于鳍片内的凹陷部。凹陷部与第一栅极结构和第二栅极结构相邻。此外，上述半导体装置包含形成在凹陷部的表面上的第一层。第一层在相邻的第一栅极结构和第二栅极结构下方延伸第一距离。上述半导体装置还包含形成在第一层上的第二层。第一层及第二层的至少一者包含砷化硅(SiAs)。
本发明的一些实施例提供半导体装置的形成方法。上述方法包含：在鳍片上形成栅极结构，鳍片由基底延伸，且栅极结构包含位于鳍片上的栅极介电层，位于栅极介电层上的栅极电极，及沿着栅极电极的侧壁而形成的侧壁间隙物。上述方法还包含蚀刻鳍片相邻栅极结构的一部分，以形成凹陷部。上述方法进一步包含在凹陷部的表面上形成共形掺杂层。此外，上述方法包含移除共形掺杂层以形成扩大的凹陷部。上述方法还包含在扩大的凹陷部上形成源极/漏极区。源极/漏极区包含第一层及第二层。第一层形成在扩大的凹陷部的表面上。第二层形成在第一层上。源极/漏极区延伸在相邻的栅极结构的侧壁间隙物下方，且第一层及第二层的至少一者包含砷化硅(SiAs)。
附图说明
本发明实施例的各种型式最好的理解方式为阅读以下说明书的详细说明并配合附图。应该注意的是，本发明实施例的各种不同部件(feature)并未依据工业标准作业的尺寸而绘制。事实上，为使说明书能清楚描绘，各种不同部件的尺寸可以任意放大或缩小。
图1至图5显示根据本发明的一实施例，形成半导体装置的示例工艺。
图6至图7显示形成半导体装置的其它工艺。
图8至图10显示根据本发明的一实施例，形成半导体装置的示例工艺的更多步骤。
图11至图16显示根据本发明的另一实施例，形成半导体装置的示例工艺。
图17至图18显示根据本发明的另一实施例的半导体装置。
图19至图20显示根据本发明的再一实施例的半导体装置。
附图标记列表
10～半导体基底；
12～鳍片；
14～浅沟槽隔离区；
16～栅极结构；
18～栅极电极；
20～栅极介电层；
22～侧壁间隙物；
24～第一区；
26～凹陷部；
28～掺杂区；
30、40、46、62～源极和漏极区
32、42、48、64～轻掺杂区；
34、44、50、66～重掺杂区；
35～覆盖层；
36～第二区；
38～绝缘层；
60、70～扩大的凹陷部；
100～HVT装置；
110～PMOS区；
120～NMOS区；
200～SVT装置；
300～LVT装置。
具体实施方式
应了解的是，本说明书以下的发明内容提供许多不同的实施例或范例，以实施本发明实施例的不同部件。而本说明书的以下发明内容是叙述各个构件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本发明。例如，若是本说明书的以下发明内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，还包含了将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。另外，本发明的实施例的说明中不同范例可能使用重复的附图标记及/或用字。这些重复的标记(符号)或用字系为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述图中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在…之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语涵盖使用或步骤中的装置的不同方位。例如，若翻转附图中的装置，描述为位于其它元件或部件“下方”或“在…之下”的元件，将定位为位于其它元件或部件“上方”。因此，范例的用语“下方”可涵盖上方及下方的方位。所述装置也可被另外定位(例如，旋转90度或者位于其它方位)，并对应地解读所使用的空间相关用语的描述。
本发明各种实施例关于半导体装置及其形成方法。在各实施例中，半导体装置包含鳍式场效应晶体管(fin field-effect transistor,FinFET)。FinFET是在形成于基底上的鳍结构上形成的场效应晶体管。在一些实施例中，鳍形成一阵列。
根据本发明的一些实施例，如图1所示，形成半导体装置的方法包含形成鳍结构，其包含形成位于半导体基底10上的一个或多个鳍片12。在一实施例，半导体基底10为硅基底。或者，半导体基底10可包含锗、硅锗、砷化镓或其它适合的半导体材料。或者，半导体基底可包含磊晶层(外延层)。例如，半导体基底可具有位于半导体块材上的磊晶层。此外，可对半导体基底施予应力以提高效能。例如，磊晶层可包含与半导体块材不同的半导体材料，例如位于硅块材上的硅锗层或位于硅锗块材上的硅层。此具有应力的基底可借助选择性磊晶成长(选择性外延生长，selective epitaxial growth,SEG)形成。此外，半导体基底可包含绝缘上覆半导体(semiconductor-on-insulator,SOI)结构。或者，半导体基底可包含掩埋介电层，例如埋氧(buried oxide,BOX)层，其可例如借助植氧分离(separation byimplantation of oxygen,SIMOX)技术、晶圆接合(bonding)、SEG或其它适合的方法形成。在其它实施例，基底可包含复合半导体，其包含四四族(IV-IV)复合半导体，例如SiC及SiGe；三五族(III-V)复合半导体，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。在一些实施例中，半导体基底10例如为具有掺杂浓度介于约1×1015原子数(atoms)/cm3至约2×1015atoms/cm3的p型硅基底。在其它实施例，半导体基底10例如为具有掺杂浓度介于约1×1015atoms/cm3至约2×1015atoms/cm3的n型硅基底。
鳍片12设置于半导体基底10上，且鳍片12可由与半导体基底10相同的材料制成，并且可由半导体基底10连续地延伸。鳍片12可借助选择性地蚀刻半导体基底10而形成。或者，鰭片12可由磊晶优先方法(EPI first method)形成。在磊晶优先方法中，先形成磊晶层于半导体基底10上，之后图案化磊晶层形成鳍片12。
可使用黄光微影(光刻)工艺定义半导体基底10上的鳍片12。在一些实施例中，在半导体基底10上形成硬遮罩层。硬遮罩层可包含两层的SiN和SiO2。旋转涂布光刻胶层于半导体基底上。借助让光刻胶选择性地曝光在光化辐射下而将光刻胶图案化。一般而言，图案化可包含光刻胶涂布(例如旋转涂布)、软烤、遮罩对位、曝光、曝光后烤、光刻胶显影、清洗、干燥(例如，硬烤)，其它适合的工艺或其组合。或者，可实施黄光微影曝光工艺或由其它适合的方法取代，例如无遮罩黄光微影、电子束写入、直写入(direct-writing)、离子束写入及/或纳米刻印(nano-imprinting)。
借助蚀刻硬遮罩层所露出的区域，使光刻胶层的图案转移至硬遮罩层。接着，在蚀刻半导体基底时，硬遮罩层用来作为遮罩。半导体基底可借助各种方法蚀刻，包含干蚀刻，湿蚀刻，或干蚀刻与湿蚀刻的组合。干蚀刻工艺的蚀刻剂包含含氟气体(例如CF4、SF6、CH2F2、CHF3及/或C4F8)、含氯气体(例如C12、CHCl3、CC14及/或BC13)、含溴气体(例如HBr及/或CHBr3)、含氧气体、含碘气体、其它适合的气体及/或等离子体，或其组合。蚀刻工艺可包含多阶段蚀刻，以增加蚀刻选择性、弹性及得到想要的蚀刻轮廓。
在一些实施例中，半导体装置包含绝缘材料，其沿着鳍片12的下部而形成于半导体基底10上。在包含复数个(多个)鳍片的实施例中，绝缘材料在复数个鳍片之间形成浅沟槽隔离(shallow trench isolation,STI)区14。浅沟槽隔离区14可包含氧化硅、氮化硅、氮氧化硅、其它适合的材料及其组合。浅沟槽隔离区14可借助任意适合的工艺形成。在一实施例中，浅沟槽隔离区14借助化学气相沉积(chemical vapor deposition,CVD)，将一层或多层介电材料填入鳍片之间的区域而形成。在一些实施例中，被填入的区域可具有多层结构，例如填入热氧化衬层与氮化硅或氧化硅。形成浅沟槽隔离区后，可执行退火工艺。退火工艺包含快速热退火(rapid thermal anneal,RTA)、激光退火工艺或其它适合的退火工艺。
在一些实施例中，浅沟槽隔离区14系利用可流动式化学气相沉积(flowable CVD)形成。在可流动式化学气相沉积中，并非沉积氧化硅，而是沉积可流动式介电材料。可流动式介电材料如同其名称所暗示的那样，在沉积的过程中能“流动”以填入具有较高的深宽比(aspect ratio)的缺口或间隙。通常，加入各种化学物质至含硅前驱物，使沉积膜能流动。在一些实施例中，加入氮氢键。可流动式介电前驱物的例子，特别是可流动式氧化硅前驱物，包含硅酸盐(silicate)、硅氧烷(siloxane)、甲基硅酸盐(methyl silsesquioxane,MSQ)、氢硅酸盐(hydrogen silsesquioxane,HSQ)、MSQ/HSQ、全氢硅氮烷(perhydrosilazane,TCPS)、全氢聚硅氮烷(perhydro-polysilazane,PSZ)、四乙氧基硅烷(tetraethyl orthosilicate,TEOS)，或甲硅烷基胺(silyl-amine)，例如三甲硅烷胺(trisilylamine,TSA)。这些可流动式氧化硅材料由多个步骤(multiple-operation)的工艺形成。沉积可流动式薄膜后，经固化及退火来移除不需要的元素，以形成氧化硅。移除不需要的元素时，可流动式薄膜变得致密且紧缩。在一些实施例中，执行多道退火工艺。对可流动式薄膜历执行超过一次的固化及退火，其温度例如介于约600℃至约1200℃的范围，执行时间例如总计为一小时或更多的时间。
实施化学机械研磨(chemical mechanical polishing,CMP)步骤，以移除从浅沟槽隔离区多出的材料来提供大抵平坦的表面。接下来，依序植入掺杂质至鳍片内，以形成n型及p型井区，并且接着使装置退火。回蚀刻浅沟槽隔离区以移除一部分的浅沟槽隔离区，并且露出鳍片的上部，亦即之后用来形成栅极结构及源极/漏极区的地方。形成栅极结构可包含额外的沉积、图案化及蚀刻工艺。借助适合的蚀刻工艺移除浅沟槽隔离区，例如使用HF+NH3的等离子体或NF3+NH3的等离子体的半等向性蚀刻；或例如使用稀释的HF的等向性蚀刻。
在一些实施例中，如图2所示，在鳍片结构上形成一个或多个栅极结构16。形成栅极结构工艺可包含沉积栅极介电层20、沉积栅极电极材料及图案化沉积后的栅极材料成为栅极电极18的步骤。接下来，在栅极电极18上形成侧壁间隙物22。图3为图2中沿着线段A-A的剖面图，其绘示鳍片12和栅极结构16的排列。图4为图2中沿着线段B-B的剖面图，其绘示位于鳍片12的第二区36上的栅极结构16的排列。图4及之后的图中鳍片12上的虚线表示栅极电极包围鳍之投影。在接下来的图的，为简化图示而未绘示位于栅极电极下方的栅极介电层。
栅极介电层20可包含氧化硅、氮化硅、氮氧化硅、高介电常数介电材料、其它适合的介电材料及/或其组合。在一些实施例中，栅极电极18由多晶硅形成，且可包含形成于栅极电极上的硬遮罩。硬遮罩可由适合的硬遮罩材料形成，硬遮罩材料包含SiO2、SiN或SiCN。栅极结构可包含额外的层，例如界面层、覆盖层、扩散/阻挡层、介电层、导电层及其它适合的层，及其组合。栅极电极18可包含任意的其它适合的材料，例如铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、锡、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它适合的材料或其组合来取代多晶硅。
在一些实施例中，FinFET可由栅极优先(gate first)方法或栅极后制(gatelast)方法形成。在使用高介电常数介电层及金属栅极(HK/MG)的实施例，执行栅极后制方法形成栅极电极。在栅极后制方法中，形成虚置(dummy)栅极，在之后的高温退火步骤后，移除虚置栅极，并且形成高介电常数介电层及金属栅极。
根据本发明的实施例，高介电常数栅极介电层20可包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它适合的高介电常数介电材料或其组合。金属栅极的材料可包含一层或多层的Ti、TiN、钛铝合金、Al、AlN、Ta、TaN、TaC、TaCN、TaSi、及类似的材料。
在一些实施例中，侧壁间隙物22用来补偿(offset)后续形成的掺杂区，例如源极/漏极区。侧壁间隙物22还可用来设计或修改源极/漏极区(接面)的轮廓。侧壁间隙物22可借助适合的沉积和蚀刻技术形成，并且可包含氮化硅、碳化硅、氮氧化硅、其它适合的材料或其组合。在一些实施例中，侧壁间隙物包含复数个层。这些层可包含氧化层与位于其上方的氮化物或碳化物层。
来到图5，在第一区24非等向性蚀刻鳍片12以形成U型凹陷部26。蚀刻步骤借助适合的传统非等向性蚀刻技术而执行。
为提升FinFET的效能，需要设置源极/漏极区使其邻近于栅极电极下方的通道区。形成源极/漏极区，使其接近栅极电极，并再蚀刻凹陷部以移除侧壁间隙物的下部。在本发明的实施例中，蚀刻凹陷部持续至移除栅极电极的下部。如图6所示，执行等向性蚀刻以移除至少一部分的侧壁间隙物22的下部。在一些实施例中，持续等向性蚀刻步骤直到蚀刻至位于栅极电极18下方的鳍片12的一部分。依据鳍片的材料和适合的蚀刻技术，选择利用适合的传统等向性蚀刻剂以执行等向性蚀刻步骤。然而，如图6所示，虽然是执行等向性蚀刻，却制造出具有不均匀边界的扩大的凹陷部60。
如图7所示，源极或漏极区62包含之后形成于扩大的凹陷部60内的轻掺杂区64及重掺杂区66。源极或漏极区62可借助适当的磊晶技术(外延技术)形成。例如，轻掺杂区64可借助磊晶沉积半导体材料(例如在PMOS区使用Si或SiGe，在NMOS区使用Si、SiC或SiCP)而形成。重掺杂区66可借助磊晶沉积半导体材料(例如在PMOS区使用Ge或SiGe，在NMOS区使用SiP或SiCP)而形成，此半导体材料可依据半导体装置所需的功能，使用适量的已知掺杂质来掺杂。
为了提升半导体制造工艺的控制性及半导体操作参数的控制性，需要形成与栅极电极具有大抵均匀的间隔的源极及漏极区。在一些实施例中，源极及漏极区的大抵均匀的间隔可借助在凹陷部内形成均匀的掺杂区，之后蚀刻此掺杂区而达成。
如图8所示，在凹陷部26的表面形成均匀的掺杂区28。掺杂区28可借助在鳍片12内植入掺杂质至大抵上均匀的深度而形成。植入掺杂质至大抵上均匀的深度可借助共形(conformally)掺杂凹陷部26的表面而达成。掺杂区28可以是在鳍片12上并位于凹陷部26的表面的膜层，其厚度介于约0.5nm至约10nm的范围。在本发明的一些实施例中，掺杂区28借助等离子体掺杂而形成。
在一些实施例中，在设有感应耦合等离子体(inductively coupled plasma,ICP)源的等离子体掺杂装置内实施等离子体掺杂。在一些实施例中，在掺杂步骤的过程中，半导体晶圆的温度可维持在40℃以下。掺杂质材料的气体可以是适合的掺杂质气体，包含AsH3或B2H6与惰性承载气体(例如He或Ar)的组合。在一些实施例中，掺杂质气体的质量浓度占总气体浓度(掺杂质气体+承载气体)约0.01质量％至约5质量％。在一些实施例中，在等离子体掺杂步骤的过程中，气体的流速介于约5cm3/min至约2000cm3/min的范围。在一些实施例中，在掺杂步骤的过程中，等离子体掺杂装置内的压力介于约0.05Pa至约10Pa的范围。在一些实施例中，等离子体可在约100W至约2500W的功率下产生。
如图9所示，相对于鳍片12未被掺杂的部分，可选择性地蚀刻鳍片12表面的共形掺杂区28，由此使凹陷部26均匀地延伸至鳍片12的位于栅极结构16下方的部分，而形成扩大的U型凹陷部70。在一些实施例中，U型凹陷部70的宽度介于约10nm至约40nm的范围。可借助实施等向性蚀刻技术而选择性蚀刻掺杂区28。在一些实施例中，使用对掺杂区28具有选择性的液态蚀刻剂。适合的液态蚀刻剂包含硫酸(H2SO4)和过氧化氢(H2O2)的混合物(也被称为SPM或食人鱼(piranha)蚀刻)。
如图10所示，源极或漏极区30包含之后形成在扩大的凹陷部70内的轻掺杂区32及重掺杂区34，以形成半导体装置100。源极或漏极区30可借助一道或多道磊晶或外延(epitaxial,epi)工艺形成，使得Si部件、SiGe部件、Ge部件、SiAs部件、SiP部件、SiCP部件、上述的组合或其它适合的部件结晶化而形成在鳍上。磊晶工艺包含CVD沉积技术(例如，气相磊晶(vapor-phase epitaxy,VPE)及/或超高真空CVD(ultra-high vacuum CVD,UHV-CVD))、原子层沉积(atomic layer deposition,ALD)、分子束磊晶(molecular beamepitaxy)及/或其它适合的工艺。
例如，轻掺杂区32可借助磊晶沉积半导体材料而形成，例如在PMOS区沉积Si或SiGe，在NMOS区沉积SiAs或SiP。重掺杂区34可借助磊晶沉积半导体材料而形成，例如在PMOS区沉积SiGe或Ge，在NMOS区沉积SiP、SiCP、SiAs或上述的组合。半导体材料可依据半导体装置所需的功能，借助离子布植掺杂适量的已知掺杂质。
离子布植的掺杂质可为n型掺杂质，例如砷或磷作为NMOS的n型掺杂质；掺杂质可为p型掺杂质，例如硼作为PMOS的p型掺杂质。在一些实施例中，掺杂轻掺杂区32的植入能量介于约10keV-60keV，剂量介于约1×1013dopants/cm2至约5×1014dopants/cm2的范围间。掺杂重掺杂区34的植入能量介于约10keV-80keV，剂量介于约8×1014dopants/cm2至约2×1016dopants/cm2的范围间。源极/漏极区30的掺杂使半导体非晶化，需要再结晶以活化源极/漏极区30。在离子布植掺杂质后，使半导体装置退火，例如借助快速热退火、毫秒退火或激光退火，以再结晶源极及漏极区30。在一些实施例中，可在重掺杂区34上形成覆盖层35。覆盖层34例如包含氮化层、Si层、SiP层、SiC层或其它适合的覆盖层。在一些实施例中，覆盖层35包含SiP层，其具有约0.1×1020atoms/cm3至约9×1020atoms/cm3的范围间的P掺杂浓度。
如上所述，本发明实施例可使用SiAs来形成NMOS装置的轻掺杂区32和重掺杂区34的一者或两者。例如，在一些情况下，轻掺杂区32可由SiAs形成，而重掺杂区34可由SiP、SiCP或上述组合形成。在一些实施例中，轻掺杂区32和重掺杂区34的两者均可由SiAs形成。在一些实施例中，轻掺杂区32可由SiP形成，而重掺杂区34可由SiAs形成。在一些实施例中，轻掺杂区32可由SiAs形成，而重掺杂区34可由SiAs、SiP或上述的组合形成。
利用SiAs形成NMOS装置的源极或漏极区30具有一些吸引人的理由。例如，相对于活化SiP掺杂质，活化SiAs掺杂质可用较少的热预算(例如较低的活化退火温度及/或时间)而达成。在一些情况下，活化SiAs掺杂质所使用的热预算比活化SiP掺杂质的热预算少约15％至约20％。此外，在一些实施例中，利用SiAs形成的轻掺杂区32比利用SiP形成的轻掺杂区32薄。在一些情况下，利用SiAs形成的轻掺杂区32的厚度约为用SiP形成的轻掺杂区32的厚度的0.5至0.8倍。在一些实施例中，如图10所示，利用SiAs形成的轻掺杂区32的厚度“T”约等于0.1nm至约5nm。在一些实施例中，如图10所示，利用SiAs形成的重掺杂区34的宽度“W”约等于5nm至约20nm。给定上述的轻掺杂区32的厚度“T”、重掺杂区34的宽度“W”及U型凹陷部70的宽度，可定义上述三者几何尺寸的不同比例。例如，可定义厚度“T”及宽度“W”之间的比例、可定义厚度“T”及U型凹陷部70的宽度之间的比例，以及可定义宽度“W”及U型凹陷部70的宽度之间的比例。在一些实施例中，由于使用SiAs形成的轻掺杂区32具有较薄的厚度T，之后沉积的重掺杂区34可较靠近通道(例如栅极电极18下方的鳍片区)，由此改善装置效能。此外，由于使用SiAs形成的轻掺杂区32具有较薄的厚度，之后沉积的重掺杂区34可延伸更多的距离“D”至鳍片内，由此改善装置效能。并且，由于砷的扩散少于磷的扩散，因此相对于使用SiP形成的源极或漏极区30，使用SiAs形成的源极或漏极区30具有较尖的形状，且具有更多的陡接面。此外，较少的砷扩散指的是使用SiAs形成的源极或漏极区30会有较少的掺杂质扩散至装置通道区，由此提升装置效能。
在使用SiAs形成轻掺杂区32和重掺杂区34的一者或两者(例如NMOS装置的轻掺杂区和重掺杂区)的实施例中，砷(As)的掺杂浓度(例如剂量)约等于磷(P)的掺杂浓度的1.2至1.5倍(例如使用SiP形成源极或漏极区30的装置)。例如，当装置使用SiP形成轻掺杂区32和重掺杂区34时，轻掺杂区32的P的掺杂浓度约为1×1020atoms/cm3至约8×1020atoms/cm3，重掺杂区34的P的掺杂浓度约为8×1020atoms/cm3至约5×1021atoms/cm3。在一些实施例中，当装置使用SiAs形成轻掺杂区32和重掺杂区34时，轻掺杂区32的As的掺杂浓度约为1.2×1020atoms/cm3至约1.2×1021atoms/cm3，重掺杂区34的As的掺杂浓度约为9.6×1020atoms/cm3至约7.5×1021atoms/cm3。
图11绘示形成CMOS装置的其它实施例。CMOS装置具有复数个区域，包含NMOS区及PMOS区。PMOS和NMOS区一般借助浅沟槽隔离区来隔开。绝缘层38共形地形成在栅极电极18和鳍片12的第一区24上方。在一些实施例中，绝缘层38为氮化物层。此步骤仅绘示一个区(NMOS或PMOS)，借助相同的步骤，在NMOS及PMOS区两者执行移除掺杂区。
进行至图12，非等向性蚀刻绝缘层38，露出鳍片12的第一区24，之后非等向性蚀刻鳍片12的第一区24而形成凹陷部26。利用适合的惯用的非等向性蚀刻技术来执行蚀刻步骤。
如图13所示，均匀的掺杂区28形成在凹陷部26的表面。掺杂区28可借助等离子体掺杂形成，如以下叙述，将掺杂质植入鳍片12内至大抵上均匀的深度。可借助共形掺杂凹陷26的表面使掺杂质植入至大抵上均匀的深度。如图14所示，如同下述，相对于鳍片12未掺杂部分，能选择性蚀刻鳍片12的共形掺杂表面的部分(凹陷部26用线标示的部份)，由此形成一扩大的凹陷部70。扩大的凹陷部70均匀地延伸至鳍片12内，并且位于栅极结构16下方的部分。
NMOS和PMOS区为分别独立地形成。例如，如图15所示，当半导体材料磊晶沉积至PMOS区110扩大的凹陷部70内，以形成包含轻掺杂区42和重掺杂区44的源极或漏极区40时，可遮住(例如借助阻挡层)NMOS区。可依据半导体装置所需的功能，借助适合的磊晶技术形成源极或漏极区40后，使用已知的掺杂质以适当的量而离子布植。在一些实施例中，用来形成轻掺杂区42所沉积的半导体材料是Si或SiGe，用来形成重掺杂区44所沉积的半导体材料是SiGe或Ge。
在一些实施例中，如图16所示，形成PMOS区110后，在磊晶沉积半导体材料至NMOS区120的扩大的凹陷部70内时，移除位于NMOS区120上的阻挡层，并遮住(例如借助阻挡层)PMOS区110。NMOS区120包含了包括轻掺杂区48及重掺杂区50的源极或漏极区46。可依据半导体装置所需的功能，借助适合的磊晶技术形成源极或漏极区46后，使用已知的掺杂质以适当的量而离子布植。在一些实施例中，用来形成轻掺杂区48所沉积的半导体材料是SiAs或SiP，用来形成重掺杂区50所沉积的半导体材料是SiAs、SiP或SiCP或上述组合。形成PMOS和NMOS区步骤是可以互换的。可在遮住PMOS区时，先形成NMOS里的源极和漏极，并且在之后遮住NMOS区时，形成PMOS里的源极和漏极。
本发明实施例至此所描述的例示的半导体装置100是高压阈(high voltagethreshold,HVT)装置。在本发明实施例的其它实施例形成了标准压阈(standard voltagethreshold,SVT)装置200及低压阈(low voltage threshold,LVT)装置300。
如图17和图18所示，在本发明一些实施中，形成SVT装置200。在SVT装置200中，在鳍片12内形成的掺杂区28厚度比HVT装置100的掺杂区28厚。在一些实施例中，SVT装置200的掺杂区28比HVT装置100的掺杂区28厚约0.5nm至2nm。在SVT装置200中，在鳍的第二区36内，掺杂区28及随后形成的源极和漏极区30延伸至栅极电极18下方。
如图19和图20所示，在本发明一些实施中，形成LVT装置300。在LVT装置300中，在鳍片12内形成的掺杂区28厚度比SVT装置200的掺杂区28厚。在一些实施例中，LVT装置300的掺杂区28比SVT装置200的掺杂区28厚约0.5nm至2nm。相对于SVT装置200，在LVT装置300中，在鳍的第二区36内，掺杂区28及随后形成的源极和漏极区30还延伸至栅极电极18下方。
在本发明的一些实施例中，形成源极/漏极电极接触至各自的源极/漏极区。电极可由适合的导电材料形成，例如铜、钨、镍、钛或类似材料。在一些实施例中，金属硅化物形成在导电材料和源极/漏极的界面以增加界面的导电性。在一个示例中，利用镶嵌及/或双镶嵌工艺以形成以铜为基础的多层内连线结构。在其它实施例中，利用钨形成钨插塞。
根据本发明的实施例，之后的工艺也可在半导体基底上形成各种接触窗/通孔/线及多层内连线部件(例如金属层和层间介电层)，配置为连接各种FinFET装置的部件或结构。例如，多层内连线包含垂直内连线，例如传统的通孔或接触窗，以及水平内连线，例如金属线。
本发明的一实施例提供半导体装置。半导体装置包含在基底上沿第一方向延伸的鳍(鳍片)，以及在鳍上沿第二方向延伸的栅极结构。此栅极结构包含：在鳍上的栅极介电层；在栅极介电层上的栅极电极；以及位于栅极电极的第一横向表面上，且沿第二方向延伸的第一绝缘栅极间隙物。此半导体装置还包含源极/漏极区，其形成于鳍内邻近于栅极电极的区域内，且源极/漏极区的一部分沿第一方向，以大体上固定的距离延伸在绝缘栅极间隙物下方。
本发明的其它实施例提供半导体装置的形成方法，此方法包含在基底上形成沿第一方向延伸的鳍(鳍片)，及在鳍上形成沿第二方向延伸的复数个(多个)栅极结构。栅极结构包含：位于鳍上的栅极介电层、位于栅极介电层上的栅极电极，及位于栅极电极的相对两侧表面上沿第二方向延伸的绝缘栅极间隙物。此形成方法还包含移除第一区位于相邻栅极结构间的鳍的一部分，以在鳍内形成凹陷部，在凹陷部的表面上形成掺杂区。此形成方法进一步包含移除掺杂区以形成扩大的凹陷部，且在扩大的凹陷部的表面上形成源极/漏极区，源极/漏极区沿第二方向延伸于相邻的栅极电极的绝缘栅极间隙物的下方。
本发明的其它实施例提供半导体装置的形成方法，此方法包含在基底上形成一个或更多个沿第一方向延伸的鳍，一个或更多个鳍包含至少一个沿第一方向的第二区及在每一个第二区的任一侧之沿第一方向的第一区，在鳍的第二区上形成沿第二方向延伸的栅极结构。此栅极结构包含位于鳍上的栅极介电层、位于栅极介电层上的栅极电极，及形成于栅极电极的相对两侧表面上的一对沿第二方向延伸的绝缘栅极间隙物。此形成方法还包含移除第一区内的鳍的一部分，以在第一区内形成凹陷部，在凹陷部的表面上形成掺杂区。此形成方法进一步包含移除掺杂区以形成扩大的凹陷部，及在扩大的凹陷部的表面上形成源极/漏极区，其中源极/漏极区沿第二方向延伸在相邻的绝缘栅极间隙物下方。
本发明的一些实施例提供半导体装置。上述半导体装置包含由基底延伸的鳍片及设置于鳍片上的栅极结构。栅极结构包含位于鳍片上的栅极介电层、位于栅极介电层上的栅极电极、及沿着栅极电极的侧壁而形成的侧壁间隙物。在一些实施例中，上述半导体装置包含形成于鳍片内且与栅极结构相邻U型凹陷部。上述半导体装置还包含第一源/漏极层，其共形地形成在U型凹陷部的表面上。在一些情况下，至少一部分的第一源/漏极层延伸在相邻的栅极结构下方。此外，上述半导体装置包含形成在第一源/漏极层上的第二源/漏极层。在一些实施例中，第一源/漏极层及第二源/漏极层的至少一者包括砷(As)。在一些实施例中，第一源/漏极层及第二源/漏极层两者均包含砷(As)。在一些实施例中，第一源/漏极层包含砷(As)，且第二源/漏极层包含P、C或上述的组合。在一些实施例中，第一源/漏极层包含P，且第二源/漏极层包含砷(As)。在一些实施例中，第一源/漏极层包括砷(As)，且该第二源/漏极层包括As、P或上述的组合。在一些实施例中，上述半导体装置进一步包含覆盖层，其形成在第二源/漏极层上。在一些实施例中，第一源/漏极层的厚度介于约0.1nm至约5nm的范围间。在一些实施例中，第一源/漏极层包含SiAs，且第一源/漏极层的砷掺杂浓度介于约1.2×1020atoms/cm3至约1.2×1021atoms/cm3的范围间。在一些实施例中，第二源/漏极层包含SiAs，且其中第二源/漏极层的砷掺杂浓度介于约9.6×1020atoms/cm3至约7.5×1021atoms/cm3的范围间。
本发明的一些实施例提供半导体装置。上述半导体装置包含第一栅极结构，其设置在鳍片的第一区上。上述半导体装置还包含第二栅极结构，其设置在鳍片的第二区上。上述半导体装置进一步包含形成于鳍片内的凹陷部。在一些实施例中，凹陷部与第一栅极结构和第二栅极结构相邻。在一些实施例中，上述半导体装置进一步包含形成在凹陷部的表面上的第一层，并包含形成在第一层上的第二层。在一些实施例中，第一层在相邻的第一栅极结构和第二栅极结构下方延伸第一距离。此外，在一些实施例中，第一层及第二层的至少一者包含砷化硅(SiAs)。在一些实施例中，第一层及第二层的两者均包含砷化硅(SiAs)。在一些实施例中，第一层包含砷化硅(SiAs)，且第二层包含SiP、SiCP或上述的组合。在一些实施例中，第一层包含SiP，且第二层包含砷化硅(SiAs)。在一些实施例中，第一层包含砷化硅(SiAs)，且第二层包含SiAs、SiP或上述的组合。在一些实施例中，第一栅极结构包含第一栅极电极及第一间隙物，第一间隙物沿着第一栅极电极的第一侧壁形成且具有第一宽度，其中第二栅极结构包含第二栅极电极及第二间隙物，第二间隙物沿着第二栅极电极的第二侧壁形成且具有第二宽度，且凹陷部与第一侧壁及第二侧壁相邻。在一些实施例中，第一距离等于或小于第一宽度和第二宽度。在一些实施例中，第一距离大于第一宽度和第二宽度。
本发明的一些实施例提供半导体装置的形成方法。上述方法包含在鳍片上形成栅极结构，鳍片由基底延伸。在一些实施例中，栅极结构包含位于鳍片上的栅极介电层、位于栅极介电层上的栅极电极，及沿着栅极电极的侧壁而形成的侧壁间隙物。在一些实施例中，上述方法还包含蚀刻鳍片的相邻栅极结构的一部分，以形成凹陷部。上述方法进一步包含在凹陷部的表面上形成共形掺杂层。此外，上述方法包含移除共形掺杂层以形成扩大的凹陷部。上述方法还包含在扩大的凹陷部上形成源极/漏极区。在一些情况下，源极/漏极区包含第一层及第二层。第一层形成在扩大的凹陷部的表面上。第二层形成在第一层上。在一些实施例中，源极/漏极区延伸在相邻的栅极结构的侧壁间隙物下方。此外，在一些实施例中，第一层及第二层的至少一者包含砷化硅(SiAs)。在一些实施例中，上述形成方法进一步包含在扩大的凹陷部内形成源极/漏极区，其中第一层及第二层的两者均包含砷化硅(SiAs)。在一些实施例中，上述形成方法进一步包含在扩大的凹陷部的表面上共形地形成第一层，其中第一层的厚度介于约0.1nm至约5nm的范围间。
以上叙述了许多实施例的特征，使所属技术领域中的一般技术人员能够清楚理解本发明的概念。所属技术领域中的一般技术人员能够理解的是，其可利用本发明实施例内容作为基础，以设计或更改其它工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中的一般技术人员还能够理解的是，不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作各种更改、替代与修饰。

Claims (10)

1.一种半导体装置，包括：
一鳍片，由一基底延伸；
一栅极结构，设置于该鳍片上，其中该栅极结构包括位于该鳍片上的一栅极介电层、位于该栅极介电层上的一栅极电极、以及沿着该栅极电极的一侧壁而形成的一侧壁间隙物；
一U型凹陷部，形成于该鳍片内，且与该栅极结构相邻；
一第一源/漏极层，共形地形成在该U型凹陷部的一表面上，其中该第一源/漏极层至少部分地在相邻的该栅极结构的下方延伸；以及
一第二源/漏极层，形成在该第一源/漏极层上，
其中该第一源/漏极层及该第二源/漏极层的至少一者包括As。
2.如权利要求1所述的半导体装置，其中该第一源/漏极层及该第二源/漏极层的两者包括As。
3.如权利要求1所述的半导体装置，其中该第一源/漏极层包括As，且该第二源/漏极层包括P、C或上述材料的组合。
4.如权利要求1所述的半导体装置，其中该第一源/漏极层包括P，且该第二源/漏极层包括As。
5.如权利要求1所述的半导体装置，其中该第一源/漏极层包括As，且该第二源/漏极层包括As、P或上述材料的组合。
6.一种半导体装置，包括：
一第一栅极结构，设置在一鳍片的一第一区上，及一第二栅极结构，设置在该鳍片的一第二区上；
一凹陷部，形成于该鳍片内，其中该凹陷部与该第一栅极结构和该第二栅极结构相邻；
一第一层，形成在该凹陷部的一表面上，其中该第一层在相邻的该第一栅极结构和该第二栅极结构的下方延伸一第一距离；以及
一第二层，形成在该第一层上，
其中该第一层及该第二层的至少一者包括砷化硅，即SiAs。
7.如权利要求6所述的半导体装置，其中该第一栅极结构包括一第一栅极电极及一第一间隙物，该第一间隙物沿着该第一栅极电极的一第一侧壁形成且具有一第一宽度，其中该第二栅极结构包括一第二栅极电极及一第二间隙物，该第二间隙物沿着该第二栅极电极的一第二侧壁形成且具有一第二宽度，且其中该凹陷部与该第一侧壁及该第二侧壁相邻。
8.一种半导体装置的形成方法，包括：
在一鳍片上形成一栅极结构，该鳍片由一基底延伸，其中该栅极结构包括位于该鳍片上的一栅极介电层、位于该栅极介电层上的一栅极电极、以及沿着该栅极电极的一侧壁而形成的一侧壁间隙物；
蚀刻该鳍片相邻该栅极结构的一部分，以形成一凹陷部；
在该凹陷部的一表面内形成一共形掺杂层；
移除该共形掺杂层以形成一扩大的凹陷部；以及
在该扩大的凹陷部内形成一源极/漏极区，其中该源极/漏极区包括一第一层及一第二层，该第一层形成在该扩大的凹陷部的一表面上，该第二层形成在该第一层上，其中该源极/漏极区在相邻的该栅极结构的该侧壁间隙物下方延伸，且其中该第一层及该第二层的至少一者包括砷化硅，即SiAs。
9.如权利要求8所述的半导体装置的形成方法，还包括：在该扩大的凹陷部内形成该源极/漏极区，其中该第一层及该第二层均包括砷化硅。
10.如权利要求8所述的半导体装置的形成方法，还包括：在该扩大的凹陷部的该表面上共形地形成该第一层，其中该第一层的一厚度介于0.1nm至5nm的范围间。
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