KR20190055677A - 에피택셜 소스/드레인을 갖는 반도체 디바이스 - Google Patents

에피택셜 소스/드레인을 갖는 반도체 디바이스 Download PDF

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Abstract

반도체 디바이스 및 반도체 디바이스를 제조하는 방법이 제공된다. 몇몇 실시예들에서, 반도체 디바이스는 기판으로부터 연장되는 핀, 및 핀 위에 배치되는 게이트 구조물을 포함한다. 게이트 구조물은 핀 위에 형성되는 게이트 유전체, 게이트 유전체 위에 형성되는 게이트 전극, 및 게이트 전극의 측벽을 따라 형성되는 측벽 스페이서를 포함한다. 몇몇 경우들에서, U자형 리세스가 핀 내에 그리고 게이트 구조물에 인접해 있다. U자형 리세스의 표면에 제 1 소스/드레인층이 컨포멀하게 형성되고, 제 1 소스/드레인층은 인접해 있는 게이트 구조물 아래로 적어도 부분적으로 연장된다. 제 1 소스/드레인층 위에 제 2 소스/드레인층이 형성된다. 제 1 소스/드레인층 및 제 2 소스/드레인층 중 적어도 하나는 실리콘 비소(SiAs)를 포함한다.

Description

에피택셜 소스/드레인을 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH EPITAXIAL SOURCE/DRAIN}
본 출원은 "에피택셜 소스/드레인을 갖는 반도체 디바이스"라는 명칭으로 2016년 1월 4일에 출원된 미국 특허 출원 제 14/987,509 호의 일부 계속 출원이며, 이 출원의 개시는 그 전체가 참조로서 본원에 포함된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 삼차원 설계들의 개발을 초래시켜왔다. FinFET 디바이스들은 일반적으로, 반도체 트랜지스터 디바이스들의 채널 및 소스/드레인 영역들이 형성되고 높은 애스팩트비(aspect ratio)들을 갖는 반도체 핀들을 포함한다. 더 빠르고, 더 신뢰할 수 있으며, 더 잘 제어되는 반도체 트랜지스터 디바이스들을 생산하기 위해, 핀 구조물의 측부들을 따라 그리고 핀 구조물 위에 게이트가 형성되어(예를 들어 핀 구조물을 둘러쌈) 채널 및 소스/드레인 영역들의 증가된 표면 면적의 이점을 이용한다. 몇몇 디바이스들에서, 캐리어 이동도를 향상시키기 위해, 예를 들어 실리콘 게르마늄(silicon germanium; SiGe), 실리콘 인(silicon phosphide; SiP) 또는 실리콘 탄화물(silicon carbide; SiC)을 이용하는 FinFET의 소스/드레인(source/drain; S/D) 부분들 내의 스트레이닝된 재료들이 사용될 수 있다.
본 개시는 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들이 축척대로 도시되지 않았으며 단지 예시 목적들을 위해서만 사용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 5는 본 개시의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 예시적인 프로세스를 도시한다.
도 6 및 도 7은 반도체 디바이스를 제조하기 위한 다른 프로세스를 도시한다.
도 8 내지 도 10은 본 개시의 실시예에 따른 반도체 디바이스를 제조하기 위한 예시적인 프로세스의 추가적인 동작들을 도시한다.
도 11 내지 도 16은 본 개시의 다른 예시적인 실시예에 따른 반도체 디바이스를 제조하기 위한 예시적인 프로세스를 도시한다.
도 17 및 도 18은 본 개시에 따른 다른 예시적인 실시예에 따른 반도체 디바이스를 도시한다.
도 19 및 도 20은 본 개시에 따른 다른 예시적인 실시예에 따른 반도체 디바이스를 도시한다.
다음의 개시가 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 점이 이해될 것이다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시되는 범위들 또는 값들에 제한되는 것은 아니고, 프로세스 조건들 및/또는 디바이스의 희망하는 특성들에 의존할 수 있다. 또한, 다음의 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들에 개재되어 형성될 수 있는 실시예들을 포함할 수 있다. 다양한 피처들은 단순화 및 명확성을 위해 상이한 축척들로 임의적으로 도시될 수 있다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 디바이스는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다. 추가적으로, 용어 “제조되는”은 “포함하는” 또는 “구성되는” 중 어느 하나를 의미할 수 있다.
본 개시의 다양한 실시예들은 반도체 디바이스들 및 그 형성 방법들에 관한 것이다. 다양한 실시예들에서, 반도체 디바이스는 FinFET 트랜지스터들을 포함한다. FinFET 트랜지스터들은 기판 위에 형성되는 핀 구조물들 상에 형성되는 전계 효과 트랜지스터들이다. 몇몇 실시예들에서, 핀들은 어레이로 형성된다.
본 개시의 실시예에 따르면, 반도체 디바이스를 제조하기 위한 방법은, 도 1에 도시된 바와 같이 반도체 기판(10) 위의 하나 이상의 핀(12)을 포함하는 핀 구조물을 형성하는 단계를 포함한다. 일 실시예에서, 반도체 기판(10)은 실리콘 기판이다. 대안적으로, 반도체 기판(10)은 게르마늄, 실리콘 게르마늄, 갈륨 비소 또는 다른 적절한 반도체 재료들을 포함할 수 있다. 또한 대안적으로, 반도체 기판은 에피택셜층을 포함할 수 있다. 예를 들어, 반도체 기판은 벌크 반도체 위에 있는 에피택셜층을 가질 수 있다. 또한, 반도체 기판은 성능 증대를 위해 스트레이닝(straining)될 수 있다. 예를 들어, 에피택셜층은 벌크 실리콘 위에 있는 실리콘 게르마늄층 또는 벌크 실리콘 게르마늄 위에 있는 실리콘층과 같이, 벌크 반도체의 재료와는 상이한 반도체 재료를 포함할 수 있다. 그러한 스트레이닝된 기판들은 선택적 에피택셜 성장(selective epitaxial growth; SEG)에 의해 형성될 수 있다. 또한, 반도체 기판은 반도체 온 절연체(semiconductor-on­insulator; SOI) 기판을 포함할 수 있다. 또한 대안적으로, 반도체 기판은 가령 SIMOX(separation by implantation of oxygen) 기술, 웨이퍼 본딩, SEG, 또는 다른 적절한 방법에 의해 형성되는 매립 산화물(buried oxide; BOX)층과 같은 매립 유전체층을 포함할 수 있다. 다른 실시예들에서, 기판은 SiC 및 SiGe과 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP과 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 몇몇 실시예들에서, 반도체 기판(10)은 예를 들어 약 1x1015 cm-3 내지 약 2x1015 cm-3 범위 내의 불순물 농도를 갖는 p형(p-type) 실리콘 기판이다. 다른 실시예들에서, 반도체 기판(10)은 약 1x1015 cm-3 내지 약 2x1015 cm-3 범위 내의 불순물 농도를 갖는 n형(n-type) 실리콘 기판이다.
핀들(12)은 반도체 기판(10) 위에 배치되고, 핀들(12)은 반도체 기판(10)과 동일한 재료로 제조될 수 있으며 반도체 기판(10)으로부터 연속적으로 연장될 수 있다. 핀들(12)은 반도체 기판(10)을 선택적으로 에칭함으로써 형성될 수 있다. 대안적으로, 핀들(12)은 EPI 퍼스트 방법을 사용하여 형성될 수 있다. EPI 퍼스트 방법들에서, 반도체 기판(10) 상에 에피택셜층이 형성되고, 이어서 에피택셜층이 후속하여 패터닝되어 핀들(12)을 형성한다.
반도체 기판(10) 상에 핀들(12)을 규정하기 위해 포토리소그래피 프로세스가 사용될 수 있다. 몇몇 실시예들에서, 반도체 기판(10) 상에 하드마스크층이 형성된다. 하드마스크층은 SiN 및 SiO2의 이중층(bilayer)을 포함할 수 있다. 반도체 기판 상에 포토레지스트층이 스핀온(spin-on) 코팅된다. 포토레지스트는 화학방사선(actinic radiation)에의 포토레지스트의 선택적 노출에 의해 패터닝된다. 일반적으로, 패터닝은 포토레지스트 코팅(예를 들어, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱(rinsing), 드라잉(예를 들어, 하드 베이킹), 다른 적절한 프로세스들, 또는 이들의 조합들을 포함할 수 있다. 대안적으로, 포토리소그래피 노광 프로세스는, 무마스크(maskless) 포토리소그래피, 전자 빔 라이팅(writing), 직접 라이팅, 이온 빔 라이팅, 및/또는 나노 임프린팅(nano-imprinting)과 같은 다른 적절한 방법들에 의해 구현되거나 또는 이들에 의해 대체된다.
후속하여 하드마스크층의 노광된 영역을 에칭함으로써 포토레지스트층의 패턴이 하드마스크층에 전사된다. 후속하여 반도체 기판의 에칭 동안 하드마스크층이 마스크로서 사용된다. 반도체 기판은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭의 조합을 포함하는 다양한 방법들에 의해 에칭될 수 있다. 건식 에칭 프로세스는 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C4F8), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 산소 함유 가스, 요오드(iodine) 함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 또는 이들의 조합들을 구현할 수 있다. 에칭 프로세스는 에칭 선택비(selectivity), 유연성(flexibility) 및 희망하는 에칭 프로파일을 얻기 위한 다단계 에칭을 포함할 수 있다.
몇몇 실시예들에서, 반도체 디바이스는 핀(12)의 저부들을 따라 반도체 기판(10) 위에 형성되는 절연 재료를 포함한다. 절연 재료는 복수의 핀들을 포함하는 실시예들에서 복수의 핀들 사이에 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(14)을 형성한다. STI 영역들(14)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적절한 재료들, 또는 이들의 조합들을 포함할 수 있다. STI 영역들(14)은 임의의 적절한 프로세스에 의해 형성될 수 있다. 일 실시예와 같이, STI 영역들(14)은 화학적 기상 증착(chemical vapor deposition; CVD)을 사용하여 하나 이상의 유전체 재료로 핀들 사이의 영역을 충전함으로써 형성된다. 몇몇 실시예들에서, 충전된 영역은 실리콘 질화물 또는 실리콘 산화물로 충전된 열 산화물 라이너층과 같은 다중층 구조물을 가질 수 있다. STI 영역의 형성 후 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 급속 열 어닐링(rapid thermal annealing; RTA), 레이저 어닐링 프로세스들, 또는 다른 적절한 어닐링 프로세스들을 포함한다.
몇몇 실시예들에서, STI 영역들(14)은 유동가능(flowable) CVD를 사용하여 형성된다. 유동가능 CVD에서, 실리콘 산화물 대신 유동가능 유전체 재료들이 퇴적된다. 유동가능 유전체 재료들은 그들의 명칭이 암시하듯이, 퇴적 동안 “유동”하여 높은 애스펙트비(aspect ratio)로 갭들 또는 공간들을 충전할 수 있다. 보통, 퇴적되는 막이 유동하도록 실리콘 함유 프리커서들에 다양한 화학물들이 추가된다. 몇몇 실시예들에서, 질소 하이드라이드 본드(nitrogen hydride bond)들이 추가된다. 유동가능 유전체 프리커서들, 특히 유동가능 실리콘 산화물 프리커서들의 예시들은, 실리케이트, 실록산, MSQ(methyl silsesquioxane), HSQ(hydrogen silsesquioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 TSA(trisilylamine)와 같은 실릴 아민(silyl-amine)을 포함한다. 이들 유동가능 실리콘 산화물 재료들은 다수의 동작 프로세스에서 형성된다. 유동가능 막이 퇴적된 후 경화되고 이어서 어닐링되어 원치않는 엘리먼트(들)를 제거하여 실리콘 산화물을 형성한다. 원치않는 엘리먼트(들)가 제거될 때, 유동가능 막은 고밀도화되고 수축된다. 몇몇 실시예들에서, 다수의 어닐링 프로세스들이 수행된다. 유동가능 막은 가령 약 600 °C 내지 약 1200 °C 범위 내의 온도에서, 총 1 시간 이상과 같이 장기간 동안 한 번 이상 큐어링되고 어닐링된다.
화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 동작이 수행되어 STI 영역으로부터 과잉 재료를 제거하고 실질적으로 평면을 제공한다. 후속하여 핀들 내에 도펀트가 주입되어 n웰들 및 p웰들을 형성하고 이어서 디바이스가 후속하여 어닐링된다. STI 영역이 에치백되어 STI 영역의 일부분을 제거하고 게이트 구조물 및 소스/드레인 영역들이 후속하여 형성되는 핀들의 상단 부분들을 노출시킨다. 게이트 구조물의 형성은 추가적인 퇴적, 패터닝, 및 에칭 프로세스들을 포함할 수 있다. STI 제거는 플라즈마로 HF + NH3 또는 플라즈마로 NF3 + NH3을 사용하는 반등방성(semi-isotropic) 에칭; 또는 희석된 HF와 같은 등방성 에칭과 같은 적절한 에칭 프로세스에 의해 수행된다.
몇몇 실시예들에서, 도 2에 도시된 바와 같이 핀 구조물들 위에 하나 이상의 게이트 구조물(16)이 형성된다. 게이트 구조물 형성 프로세스는 게이트 유전체(20)를 퇴적시키는 동작, 게이트 전극 재료를 퇴적시키는 동작, 및 퇴적된 게이트 재료를 게이트 전극들(18)로 패터닝하는 동작을 포함할 수 있다. 후속하여 게이트 전극들(18) 상에 측벽 스페이서들(22)이 형성된다. 도 3은 핀들(12) 및 게이트 구조물(16)의 배열을 도시하는, 도 2의 라인(A-A)을 따라 취해진 단면이다. 도 4는 핀(12)의 제 2 영역들(36) 위에 있는 게이트 구조물들(16)의 배열을 도시하는, 도 2의 라인(B-B)을 따라 취해진 단면이다. 도 4 및 후속 도면들 내의 핀들(12) 상의 점선들은 핀 주위를 둘러싸는 게이트 전극의 투사(projection)를 도시한다. 후속 도면들에서 도면들을 단순화하기 위해 게이트 전극들 아래에 있는 게이트 유전체층은 도시되지 않는다.
게이트 유전체(20)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 하이 k(high-k) 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합들을 포함할 수 있다. 몇몇 실시예들에서의 게이트 전극(18)은 폴리실리콘으로 형성되고 게이트 전극 위에 형성되는 하드마스크를 포함할 수 있다. 하드마스크는 SiO2, SiN, 또는 SiCN을 포함하는 적절한 하드마스크 재료로 제조될 수 있다. 게이트 전극 구조물은 계면층들, 캡핑(capping)층들, 확산/배리어층들, 유전체층들, 도전층들, 다른 적절한 층들, 및 이들의 조합들과 같은 추가적인 층들을 포함할 수 있다. 게이트 전극(18)은 폴리실리콘 대신에, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 몰리브데늄, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 재료들, 또는 이들의 조합들과 같은 임의의 다른 적절한 재료를 포함할 수 있다.
몇몇 실시예들에서, FinFET은 게이트 퍼스트 방법 또는 게이트 라스트 방법을 사용하여 제조될 수 있다. 하이 k 유전체 및 금속 게이트[HK(high-k)/MG(metal gate)]를 사용하는 실시예들에서, 게이트 전극을 형성하기 위해 게이트 라스트 방법이 이용된다. 게이트 라스트 방법에서, 더미 게이트가 형성되고, 고온 어닐링 동작 후 추후 동작에서 더미 게이트가 후속하여 제거되며, 하이 k 유전체 및 금속 게이트(HK/MG)가 형성된다.
본 개시의 실시예들에 따르면, 하이 k 게이트 유전체(20)는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물 알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이 k 유전체 재료들, 또는 이들의 조합들을 포함할 수 있다. 금속 게이트 재료는 Ti, TiN, 티타늄 알루미늄 합금, Al, AlN, Ta, TaN, TaC, TaCN, TaSi 등의 하나 이상의 층을 포함할 수 있다.
몇몇 실시예들에서, 측벽 스페이서들(22)은 소스/드레인 영역들과 같은 후속하여 형성되는 도핑되는 영역들을 오프셋(offset)시키는데 사용된다. 측벽 스페이서들(22)은 또한 소스/드레인 영역 (접합) 프로파일을 설계하거나 또는 수정하기 위해 사용될 수 있다. 측벽 스페이서들(22)은 적절한 퇴적 및 에칭 기술들에 의해 형성될 수 있고, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 다른 적절한 재료들, 또는 이들의 조합들을 포함할 수 있다. 몇몇 실시예들에서, 측벽 스페이서들은 복수의 층들을 포함한다. 복수의 층들은 그 위에 질화물 또는 탄화물층을 갖는 산화물층을 포함할 수 있다.
도 5로 주의를 돌리면, 핀(12)이 제 1 영역(24)에서 이방성으로 에칭되어 U자형 리세스(26)를 형성한다. 에칭 동작은 적절한 종래의 이방성 에칭 기술들을 사용하여 실행된다.
FinFET의 성능을 향상시키기 위해, 소스/드레인 영역들을 게이트 전극 아래에 있는 채널 영역에 인접하게 위치시키는 것이 바람직하다. 소스/드레인 영역들을 게이트 전극에 가까이 근접하게 형성하기 위해, 리세스가 더 에칭되어 측벽 스페이서들을 언더컷한다. 본 개시의 실시예들에서, 리세스의 에칭이 계속되어 게이트 전극을 언더컷한다. 도 6에 도시된 바와 같이, 등방성 에칭이 수행되어 측벽 스페이서들(22)의 적어도 일부분을 언더컷한다. 몇몇 실시예들에서, 에칭 동작이 계속되어 게이트 전극(18) 아래에 있는 핀(12)의 일부분을 더 에칭한다. 등방성 에칭 동작은 핀 재료에 대해 선택적인 적절한 종래의 등방성 에천트들 및 적절한 에칭 기술들을 사용하여 실행된다. 그러나, 등방성 에칭은 도 6에 도시된 바와 같이 불균일한 경계부를 갖는 확장된 리세스(60)를 생성한다.
도 7에 도시된 바와 같이, 경도핑된(lightly doped) 영역(64) 및 고도핑된(highly doped) 영역(66)을 포함하는 소스 또는 드레인 영역들(62)이 확장된 리세스(60) 내에 후속하여 형성된다. 소스 또는 드레인 영역들(62)은 적절한 에피택시 기술에 의해 형성될 수 있다. 예를 들어, 적어도 몇몇의 기존의 프로세스들에서, 경도핑된 영역(64)은 PMOS 영역에 대한 Si 또는 SiGe, 및 NMOS 영역에 대한 Si, SiC, 또는 SiCP와 같은 반도체 재료의 에피택셜 퇴적에 의해 형성될 수 있다. 고도핑된 영역(66)은 PMOS 영역에 대한 SiGe 또는 Ge, 및 NMOS 영역에 대한 SiP 또는 SiCP와 같은 반도체 재료의 에피택셜 퇴적에 의해 형성될 수 있다. 반도체 재료들은 반도체 디바이스의 원하는 기능에 따라 적절한 양의 공지의 도펀트들로 도핑될 수 있다.
반도체 제조 프로세스에 대한 제어 및 반도체 동작 파라미터들에 대한 제어를 향상시키기 위해, 소스 및 드레인 영역들을 게이트 전극으로부터 실질적으로 균일한 간격으로 형성하는 것이 바람직하다. 소스 및 드레인 영역들의 실질적으로 균일한 간격은, 다양한 실시예들에 따라 리세스 내에 균일하게 도핑된 영역을 형성하고 이어서 도핑된 영역을 에칭함으로써 달성될 수 있다.
도 8에 도시된 바와 같이, 균일하게 도핑된 영역(28)이 리세스(26)의 표면에 형성된다. 도핑된 영역(28)은 핀(12) 내에 실질적으로 균일한 깊이로 도펀트를 주입함으로써 형성될 수 있다. 실질적으로 균일한 깊이의 도펀트 주입은 리세스(26)의 표면을 컨포멀하게(conformally) 도핑함으로써 달성될 수 있다. 도핑된 영역(28)은 약 0.5 nm 내지 약 10 nm의 두께를 갖는, 리세스(26)의 표면 내의 핀(12) 상의 층일 수 있다. 본 개시의 몇몇 실시예들에서 도핑된 영역(28)은 플라즈마 도핑에 의해 형성된다.
플라즈마 도핑은 몇몇 실시예들에서 유도 결합 플라즈마(inductively coupled plasma; ICP) 소스가 구비된 플라즈마 도핑 장치로 수행된다. 반도체 웨이퍼의 온도는 몇몇 실시예들에서 도핑 동작 동안 40 °C 아래로 유지될 수 있다. 도펀트 재료 가스는 He 또는 Ar과 같은 불활성 캐리어 가스와 조합된 AsH3 또는 B2H6을 포함하는 적절한 도펀트 가스일 수 있다. 도펀트 가스 질량 농도는 몇몇 실시예들에서 총 가스 농도(도펀트 가스 + 캐리어 가스)를 기준으로 약 0.01 질량 % 내지 약 5 질량 % 범위이다. 플라즈마 도핑 동작 동안의 가스 유동률은 몇몇 실시예들에서 약 5 cm3/min 내지 약 2000 cm3/min 범위이다. 도핑 동작 동안의 플라즈마 도핑 장치의 압력은 몇몇 실시예들에서 약 0.05 Pa 내지 약 10 Pa 범위이다. 플라즈마는 몇몇 실시예들에서 약 100 W 내지 약 2500 W 범위의 전력으로 생성될 수 있다.
핀(12)의 표면에 있는 컨포멀하게 도핑된 영역(28)은 핀(12)의 도핑되지 않은 일부분에 대해 선택적으로 에칭될 수 있고, 이에 의해 리세스(26)를 게이트 구조물(16) 아래에 있는 핀(12)의 일부분까지 균일하게 연장하여 도 9에 도시된 바와 같이 실질적으로 균일한 확장된 U자형 리세스(70)를 형성한다. 몇몇 실시예들에서, U자형 리세스(70)의 폭은 약 10 nm 내지 40 nm 사이이다. 도핑된 영역(28)의 선택적 에칭은 등방성 에칭 기술을 사용하여 수행될 수 있다. 몇몇 실시예들에서, 도핑된 영역(28)에 대해 선택적인 액체 에천트가 사용된다. 적절한 액체 에천트들은 황산(H2SO4) 및 과산화수소(H2O2)의 혼합물[SPM 또는 피라나(piranha) 에칭으로도 공지됨]을 포함한다.
도 10에 도시된 바와 같이, 경도핑된 영역(32) 및 고도핑된 영역(34)을 포함하는 소스 또는 드레인 영역들(30)이 확장된 리세스(70) 내에 후속하여 형성되어 반도체 디바이스(100)를 형성한다. 소스 또는 드레인 영역들(30)은, Si 피처들, SiGe 피처들, Ge 피처들, SiAs 피처들, SiP 피처들, SiCP 피처들, 이들의 조합, 또는 다른 적절한 피처들이 핀들 상에 결정질 상태로 형성되도록, 하나 이상의 에피택시 또는 에피택셜(epi) 프로세스에 의해 형성될 수 있다. 에피택시 프로세스들은 CVD 증착 기술들[예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초 고진공 CVD(ultra-high vacuum CVD; UHV-CVD)], 원자 층 증착(atomic layer deposition; ALD), 분자 빔 에피택시, 및/또는 다른 적절한 프로세스들을 포함한다.
예를 들어, 경도핑된 영역(32)은 PMOS 영역에 대한 Si 또는 SiGe, 및 NMOS 영역에 대한 SiAs 또는 SiP과 같은 반도체 재료의 에피택셜 퇴적에 의해 형성될 수 있다. 고도핑된 영역(34)은 PMOS 영역에 대한 SiGe 또는 Ge, 및 NMOS 영역에 대한 SiP, SiCP, SiAs, 또는 이들의 조합과 같은 반도체 재료의 에피택셜 퇴적에 의해 형성될 수 있다. 반도체 재료들은 반도체 디바이스의 원하는 기능에 따라 이온 주입에 의해 적절한 양의 공지의 도펀트들로 도핑될 수 있다.
이온 주입은 NMOS 디바이스에 대한 비소 또는 인과 같은 n형 도펀트, 또는 PMOS 디바이스에 대한 붕소와 같은 p형 도펀트일 수 있다. 도핑에 대한 주입 에너지들 및 투여량들은 몇몇 실시예들에서 경도핑된 영역(32)을 도핑하는 것에 대해 각각 약 10 keV 내지 60 keV 및 약 1x1013 dopants/cm2 내지 5x1014 dopants/cm2 범위이다. 도핑에 대한 주입 에너지들 및 투여량들은 몇몇 실시예들에서 고도핑된 영역(34)을 도핑하는 것에 대해 각각 약 10 keV 내지 80 keV 및 약 8x1014 dopants/cm2 내지 2x1016 dopants/cm2 범위이다. 소스/드레인 영역들(30)의 도핑은 반도체를 비정질화하고, 이는 이어서 소스/드레인 영역들(30)을 활성화시키기 위해 재결정화되어야 한다. 도펀트의 이온 주입 후, 가령 급속 열/밀리 초/레이저 어닐링에 의해 반도체 디바이스들이 어닐링되어 소스 및 드레인 영역들(30)을 재결정화한다. 몇몇 실시예들에서, 고도핑된 영역(34) 위에 캡핑층(35)이 형성될 수 있다. 예시로서, 캡핑층(35)은 질화물층, Si층, SiP층, SiC층, 또는 다른 적절한 캡핑 재료를 포함할 수 있다. 몇몇 실시예들에서, 캡핑층(35)은 약 0.1x1020 atoms/cm3 내지 9x1020 atoms/cm3의 P 도펀트 농도를 갖는 SiP층을 포함할 수 있다.
위에서 언급된 바와 같이, 본 개시의 실시예들은 NMOS 디바이스들에 대한 경도핑된 영역(32) 및 고도핑된 영역(34) 중 하나 또는 둘 다를 형성하기 위해 SiAs를 사용할 수 있다. 예를 들어, 몇몇 경우들에서, 경도핑된 영역(32)은 SiAs로 형성될 수 있고, 고도핑된 영역(34)은 SiP, SiCP, 또는 이들의 조합으로 형성될 수 있다. 몇몇 실시예들에서, 경도핑된 영역(32) 및 고도핑된 영역(34) 둘 다는 SiAs로 형성될 수 있다. 몇몇 실시예들에서, 경도핑된 영역(32)은 SiP으로 형성될 수 있고 고도핑된 영역(34)은 SiAs로 형성될 수 있다. 몇몇 경우들에서, 경도핑된 영역(32)은 SiAs로 형성될 수 있고, 고도핑된 영역(34)은 SiAs, SiP, 또는 이들의 조합으로 형성될 수 있다.
NMOS 디바이스들에 대해 소스 또는 드레인 영역들(30)을 형성하기 위해 SiAs를 사용하는 것은 여러 이유로 매력적이다. 예를 들어, SiAs 내의 도펀트 활성화는, 예를 들어 SiP 내의 도펀트 활성화와 비교하여 더 낮은 열 버짓(thermal budget)(예를 들어, 더 낮은 활성화 어닐링 온도 및/또는 시간)을 사용하여 달성될 수 있다. 몇몇 경우들에서, SiAs 내의 도펀트 활성화를 달성하기 위해 사용되는 열 버짓은 SiP 내의 도펀트를 활성화시키기 위해 사용되는 열 버짓보다 약 15 % 내지 20 % 더 낮을 수 있다. 추가적으로 그리고 몇몇 실시예들에서, SiAs를 사용하여 형성되는 경도핑된 영역(32)은 SiP을 사용하여 형성되는 경도핑된 영역(32)보다 더 얇을 수 있다. 몇몇 경우들에서, SiAs를 사용하여 형성되는 경도핑된 영역(32)은 SiP을 사용하여 형성되는 경도핑된 영역(32)의 두께의 약 0.5배 내지 0.8배일 수 있다. 몇몇 실시예들에서, SiAs를 사용하여 형성되는 경도핑된 영역(32)은 도 10에 도시된 바와 같이 약 0.1 nm 내지 5 nm와 동일한 두께 ‘T’를 가질 수 있다. 몇몇 실시예들에서, 고도핑된 영역(34)은 도 10에 도시된 바와 같이 약 5 nm 내지 20 nm와 동일한 폭 ‘W’를 가질 수 있다. 위에서 설명된 경도핑된 영역(32)의 두께 ‘T’, 고도핑된 영역(34)의 폭 ‘W’, 및 U자형 리세스의 폭이 주어지면, 이들 3개의 기하구조들간의 다양한 비율들이 규정될 수 있다. 예를 들어, 두께 ‘T’와 폭 ‘W’ 사이의 비율이 규정될 수 있고, 두께 ‘T’와 U자형 리세스(70)의 폭 사이의 비율이 규정될 수 있으며, 폭 ‘W’와 U자형 리세스(70)의 폭 사이의 비율이 규정될 수 있다. 경도핑된 영역(32)에 대해 SiAs를 이용하는 적어도 몇몇 실시예들에서, 더 얇은 층 두께(T)로 인해, 후속하여 퇴적되는 고도핑된 영역(34)은 채널[예를 들어, 게이트 전극(18) 아래에 있는 핀 영역]에 더 가까이 있을 수 있고 이에 의해 디바이스 성능을 향상시킨다. 또한, 경도핑된 영역(32)에 대해 사용되는 SiAs의 더 얇은 층 두께 때문에, 후속하여 퇴적되는 고도핑된 영역(34)은 핀 내로 거리 ‘D’로 더 연장될 수 있고 이에 의해 디바이스 성능을 향상시킨다. 또한, 비소가 인보다 덜 확산되기 때문에, SiAs로 형성되는 소스 또는 드레인 영역들(30)은 SiP로 형성되는 소스 또는 드레인 영역들(30)보다 더 예리하고 더 급격한 접합부들을 가질 것이다. 또한, 비소가 덜 확산된다는 것은 SiAs로 형성되는 소스 또는 드레인 영역들(30)이 디바이스 채널 영역 내로의 도펀트 확산을 감소시킬 것이고 이에 의해 디바이스 성능을 향상시킨다는 것을 의미한다.
(예들 들어, NMOS 디바이스들에 대해) 경도핑된 영역(32) 및 고도핑된 영역(34) 중 하나 또는 둘 다에 대해 SiAs를 이용하는 실시예들에 대해, 비소(As) 도펀트 농도(예를 들어, 투여량)는 [예를 들어, 소스 또는 드레인 영역들(30)을 형성하기 위해 SiP을 사용하는 디바이스에서의] 인(P) 도펀트 농도의 약 1.2배 내지 1.5배와 동일할 수 있다. 예를 들어, 경도핑된 영역(32) 및 고도핑된 영역(34)에 대해 SiP을 사용하는 디바이스를 고려하면, 경도핑된 영역(32)에 대한 P 도펀트 농도는 약 1x1020 atoms/cm3 내지 8x1020 atoms/cm3이고, 고도핑된 영역(34)에 대한 P 도펀트 농도는 약 8x1020 atoms/cm3 내지 5x1021 atoms/cm3이다. 따라서, 몇몇 실시예들에서, 경도핑된 영역(32) 및/또는 고도핑된 영역(34)에 대해 SiAs를 사용하는 디바이스는, 경도핑된 영역(32)에 대해 약 1.2x1020 atoms/cm3 내지 1.2x1021 atoms/cm3의 범위 내의 As 도펀트 농도, 및 고도핑된 영역(34)에 대해 약 9.6x1020 atoms/cm3 내지 7.5x1021 atoms/cm3의 범위 내의 As 도펀트 농도를 가질 수 있다.
도 11은 CMOS 디바이스를 형성하는 다른 실시예를 예시한다. CMOS 디바이스는 NMOS 영역 및 PMOS 영역을 포함하는 복수의 영역들을 갖는다. PMOS 및 NMOS 영역들은 일반적으로 STI 영역에 의해 분리된다. 게이트 전극(18) 및 핀(12)의 제 1 영역(24) 위에 절연층(38)이 컨포멀하게 형성된다. 절연층은 몇몇 실시예들에서 질화물층(38)이다. 도핑된 영역의 제거를 거치는 동일한 동작들이 NMOS 및 PMOS 영역들 둘 다에 대해 수행되므로, 동작들은 한 영역(NMOS 또는 PMOS)에 대해서만 설명된다.
도 12로 주의를 돌리면, 절연층(38)이 이방성으로 에칭되어 핀(12)의 제 1 영역(24)을 노출시키고, 이이서 핀(12)의 제 1 영역(24)이 이방성으로 에칭되어 리세스(26)를 형성한다. 에칭 동작은 적절한 종래의 이방성 에칭 기술들을 사용하여 실행된다.
도 13에 도시된 바와 같이, 균일하게 도핑된 영역(28)이 리세스(26)의 표면에 형성된다. 도핑된 영역(28)은 본원에서 설명된 바와 같이 핀(12) 내에 실질적으로 균일한 깊이로 도펀트를 주입하는 플라즈마 도핑에 의해 형성될 수 있다. 도펀트를 주입하는 실질적으로 균일한 깊이는 리세스(26)의 표면을 컨포멀하게 도핑함으로써 달성될 수 있다. 도 14에 도시된 바와 같이, 리세스(26)를 라이닝하는 핀(12)의 일부분의 컨포멀하게 도핑된 표면은 핀(12)의 도핑되지 않은 일부분에 대해 선택적으로 에칭될 수 있고, 이에 의해 본원에서 설명된 바와 같이 게이트 구조물(16) 아래에 있는 핀(12)의 일부분 내로 균일하게 연장되는 확장된 리세스(70)를 형성한다.
NMOS 및 PMOS 영역들은 서로 독립적으로 형성된다. 예를 들어, 도 15에 도시된 바와 같이 경도핑된 영역(42) 및 고도핑된 영역(44)을 포함하는 소스 또는 드레인 영역들(40)을 형성하기 위해, 반도체 재료들이 PMOS 영역(110)의 확장된 리세스(70) 내에 에피택셜방식으로 퇴적되는 동안 NMOS 영역이 (예를 들어, 블록킹층에 의해) 블록킹될 수 있다. 소스 또는 드레인 영역들(40)은, 반도체 디바이스의 원하는 기능에 따라 적절한 에피택시 기술에 이은 적절한 양의 공지의 도펀트들의 이온 주입에 의해 형성될 수 있다. 몇몇 실시예들에서, 퇴적되어 경도핑 영역(42)을 형성하는 반도체 재료는 Si 또는 SiGe이고, 퇴적되어 고도핑 영역(44)을 형성하는 반도체 재료는 SiGe 또는 Ge이다.
PMOS 영역(110)을 형성한 후, 몇몇 실시예들에서 NMOS 영역(120) 위에 있는 블록킹층이 제거되고, 도 16에 도시된 바와 같이 반도체 재료들이 NMOS 영역(120)의 확장된 리세스(70) 내에 에피택셜방식으로 퇴적되는 동안 PMOS 영역(110)이 (예를 들어, 블록킹층에 의해) 블록킹된다. NMOS 영역(120)은 경도핑된 영역(48) 및 고도핑된 영역(50)을 포함하는 소스 또는 드레인 영역들(46)을 포함한다. 소스 또는 드레인 영역들(46)은, 반도체 디바이스의 원하는 기능에 따라 적절한 에피택시 기술에 이은 적절한 양의 공지의 도펀트들의 이온 주입에 의해 형성될 수 있다. 몇몇 실시예들에서, 퇴적되어 경도핑 영역(48)을 형성하는 반도체 재료는 SiAs 또는 SiP이고, 퇴적되어 고도핑 영역(50)을 형성하는 반도체 재료는 SiAs, SiP, SiCP, 또는 이들의 조합이다. PMOS 및 NMOS 영역들을 형성하기 위한 동작들은 상호변경가능하다. PMOS 영역을 블록킹하는 동안 NMOS 내에 소스 및 드레인이 먼저 형성될 수 있고, 이어서 NMOS 영역을 블록킹하는 동안 PMOS 영역 내에 소스 및 드레인이 후속하여 형성된다.
본 개시에서 지금까지 설명된 예시적인 반도체 디바이스들(100)은 고전압 임계(high voltage threshold; HVT) 디바이스들이다. 본 개시의 다른 실시예들에서 표준 전압 임계(standard voltage threshold; SVT) 디바이스(200) 및 저전압 임계(low voltage threshold; LVT) 디바이스(300)가 형성된다.
도 17 및 도 18에 도시된 바와 같이, 본 개시의 몇몇 실시예들에서 SVT 디바이스(200)가 형성된다. SVT 디바이스에서, 도핑된 영역(28)은 HVT 디바이스(100)에서의 도핑된 영역(28)보다 더 큰 핀(12) 내의 두께로 형성된다. 몇몇 실시예들에서, SVT 디바이스(200)의 도핑된 영역(28)은 HVT 디바이스(100)의 도핑된 영역(28)보다 약 0.5 nm 내지 2 nm 더 두껍다. SVT 디바이스(200)에서, 도핑된 영역(28) 및 후속하여 형성되는 소스 및 드레인 영역들(30)은 핀의 제 2 영역(36) 내로 게이트 전극(18) 아래로 더 연장된다.
도 19 및 도 20에 도시된 바와 같이, 본 개시의 몇몇 실시예들에서 LVT 디바이스(300)가 형성된다. LVT 디바이스에서, 도핑된 영역(28)은 SVT 디바이스(200)에서의 도핑된 영역(28)보다 더 큰 핀(12) 내의 두께로 형성된다. 몇몇 실시예들에서, LVT 디바이스(300)의 도핑된 영역(28)은 SVT 디바이스(200)의 도핑된 영역(28)보다 약 0.5 nm 내지 2 nm 더 두껍다. LVT 디바이스(300)에서, 도핑된 영역(28) 및 후속하여 형성되는 소스 및 드레인 영역들(30)은, SVT 디바이스가 형성될 때보다 핀의 제 2 영역(36) 내로 게이트 전극(18) 아래로 더 연장된다.
본 개시의 몇몇 실시예들에서, 각각의 소스/드레인 영역들에 접촉하는 소스/드레인 전극들이 형성된다. 전극들은 구리, 텅스텐, 니켈, 티타늄 등과 같은 적절한 도전성 재료로 형성될 수 있다. 몇몇 실시예들에서, 도전성 재료와 소스/드레인 계면에 금속 규화물이 형성되어 계면에서의 도전성을 향상시킨다. 일 예시에서, 구리 기반 다중층 상호연결 구조물들을 형성하기 위해 다마신(damascene) 및/또는 듀얼 다마신 프로세스가 사용된다. 몇몇 실시예들에서, 텅스텐 플러그들을 형성하기 위해 텅스텐이 사용된다.
본 개시의 실시예들에 따른 후속 프로세싱은 또한, FinFET 디바이스의 다양한 피처들 또는 구조물들을 연결하도록 구성되는, 반도체 기판 상의 다양한 접촉부들/비아들/라인들 및 다중층 상호연결 피처들(예를 들어, 금속층들 및 층간 유전체들)을 형성할 수 있다. 예를 들어, 다중층 상호연결부는 종래의 비아들 또는 접촉부들과 같은 수직 상호연결부들, 및 금속 라인들과 같은 수평 상호연결부들을 포함한다.
본 개시의 일 실시예에서, 반도체 디바이스가 제공된다. 반도체 디바이스는 기판 위의 제 1 방향을 따라 연장되는 핀 및 핀 위에 있는 제 2 방향을 따라 연장되는 게이트 구조물을 포함한다. 게이트 구조물은 핀 위에 있는 유전체층, 게이트 유전체층 위에 있는 게이트 전극, 및 제 2 방향을 따라 연장되는, 게이트 전극의 제 1 측면 상의 제 1 절연 게이트 측벽을 포함한다. 게이트 전극 구조물에 인접해 있는 영역 내의 핀 내에 소스/드레인 영역이 형성된다. 소스/드레인 영역의 일부분은 제 1 방향을 따라 실질적으로 일정한 거리만큼 절연 게이트 측벽 아래로 연장된다.
본 개시의 다른 실시예에서, 반도체 디바이스를 제조하기 위한 방법이 제공된다. 방법은 기판 위에 제 1 방향으로 연장되는 핀을 형성하는 단계, 및 핀 위에 제 2 방향으로 연장되는 복수의 게이트 구조물들 형성하는 단계를 포함한다. 게이트 구조물들은 핀 위에 있는 게이트 유전체층, 게이트 유전체층 위에 있는 게이트 전극들, 및 제 2 방향을 따라 연장되는, 게이트 전극들의 양 측면들 상의 절연 게이트 측벽들을 포함한다. 인접해 있는 게이트 구조물들 사이의 제 1 영역 내의 핀의 일부분이 제거되어 핀 내에 리세스를 형성한다. 리세스의 표면에 도핑된 영역이 형성된다. 도핑된 영역이 제거되어 확장된 리세스를 형성하고, 확장된 리세스의 표면에 소스/드레인 영역이 형성된다. 소스/드레인 영역은 인접해 있는 게이트 전극 구조물들의 절연 게이트 측벽들 아래로 제 2 방향을 따라 연장된다.
본 개시의 다른 실시예에서, 반도체 디바이스를 제조하기 위한 방법이 제공된다. 방법은 기판 위에 제 1 방향으로 연장되는 하나 이상의 핀을 형성하는 단계를 포함한다. 하나 이상의 핀은 제 1 방향을 따르는 적어도 하나의 제 2 영역 및 제 1 방향을 따르는 각각의 제 2 영역의 한 측부 상의 제 1 영역들을 포함한다. 게이트 구조물은 핀들의 제 2 영역 위에서 제 2 방향을 따라 연장된다. 게이트 구조물은 핀 위에 있는 게이트 유전체층, 게이트 유전체층 위에 있는 게이트 전극, 및 제 2 방향을 따라 연장되는, 게이트 전극의 양 측면들 상에 형성되는 한 쌍의 절연 게이트 측벽들을 포함한다. 제 1 영역들 내의 핀의 일부분이 제거되어 제 1 영역들 내에 리세스들을 형성한다. 리세스들의 표면에 도핑된 영역들이 형성된다. 도핑된 영역들이 제거되어 확장된 리세스들을 형성하고, 확장된 리세스들의 표면에 소스/드레인 영역들이 형성된다. 소스/드레인 영역들은 인접해 있는 절연 게이트 측벽들 아래로 제 2 방향을 따라 연장된다.
또 다른 실시예에서, 기판으로부터 연장되는 핀 및 핀 위에 배치되는 게이트 구조물을 포함하는 반도체 디바이스가 논의된다. 몇몇 예시들에서, 게이트 구조물은 핀 위에 형성되는 게이트 유전체, 게이트 유전체 위에 형성되는 게이트 전극, 및 게이트 전극의 측벽을 따라 형성되는 측벽 스페이서를 포함한다. 다양한 실시예들에서, 반도체 디바이스는, 핀 내에 형성되고 게이트 구조물에 인접해 있는 U자형 리세스, 및 U자형 리세스의 표면 상에 컨포멀하게 형성되는 제 1 소스/드레인층을 더 포함한다. 몇몇 경우들에서, 제 1 소스/드레인층은 인접해 있는 게이트 구조물 아래로 적어도 부분적으로 연장된다. 또한, 반도체 디바이스는 제 1 소스/드레인층 위에 형성되는 제 2 소스/드레인층을 포함한다. 다양한 실시예들에서, 제 1 소스/드레인층 및 제 2 소스/드레인층 중 적어도 하나는 실리콘 비소(silicon arsenide; SiAs)를 포함한다.
또 다른 실시예에서, 핀의 제 1 영역 위에 배치되는 제 1 게이트 구조물, 핀의 제 2 영역 위에 배치되는 제 2 게이트 구조물, 및 핀 내에 형성되는 리세스를 포함하는 반도체 디바이스가 논의된다. 몇몇 실시예들에서, 리세스가 제 1 게이트 구조물 및 제 2 게이트 구조물 각각에 인접해 있다. 몇몇 예시들에서, 반도체 디바이스는 리세스의 표면 상에 형성되는 제 1 층 및 제 1 층 위에 형성되는 제 2 층을 더 포함한다. 몇몇 경우들에서, 제 1 층은 인접해 있는 제 1 게이트 구조물 및 인접해 있는 제 2 게이트 구조물 각각의 아래로 제 1 거리만큼 연장된다. 추가적으로, 몇몇 실시예들에서, 제 1 층 및 제 2 층 중 적어도 하나는 실리콘 비소(SiAs)를 포함한다.
다른 실시예들에서, 기판으로부터 연장되는 핀 위에 게이트 구조물을 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법이 논의된다. 몇몇 실시예들에서, 게이트 구조물은 핀 위에 형성되는 게이트 유전체, 게이트 유전체 위에 형성되는 게이트 전극, 및 게이트 전극의 측벽을 따라 형성되는 측벽 스페이서를 포함한다. 다양한 예시들에서, 방법은 게이트 구조물에 인접해 있는 핀의 일부분을 에칭하여 리세스를 형성하는, 핀의 일부분을 에칭하는 단계, 리세스의 표면에 컨포멀하게 도핑된 층을 형성하는 단계, 컨포멀하게 도핑된 층을 제거하여 확장된 리세스를 형성하는 단계, 및 확장된 리세스 내에 소스/드레인 영역을 형성하는 단계를 더 포함한다. 몇몇 경우들에서, 소스/드레인 영역은 확장된 리세스의 표면 상에 형성되는 제 1 층, 및 제 1 층 위에 형성되는 제 2 층을 포함한다. 몇몇 실시예들에서, 소스/드레인 영역은 인접해 있는 게이트 구조물의 측벽 스페이서 아래로 연장된다. 또한, 몇몇 실시예들에서, 제 1 층 및 제 2 층 중 적어도 하나는 실리콘 비소(SiAs)를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들 또는 예시들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에서 소개되는 실시예들 또는 예시들과 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변형하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 점을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
기판으로부터 연장되는 핀;
상기 핀 위에 배치되는 게이트 구조물 - 상기 게이트 구조물은 상기 핀 위에 형성되는 게이트 유전체, 상기 게이트 유전체 위에 형성되는 게이트 전극, 및 상기 게이트 전극의 측벽을 따라 형성되는 측벽 스페이서를 포함함 - ;
상기 핀 내에 그리고 상기 게이트 구조물에 인접하게 형성되는 U자형 리세스;
상기 U자형 리세스의 표면에 컨포멀하게(conformally) 형성되는 제 1 소스/드레인층 - 상기 제 1 소스/드레인층은 인접해 있는 상기 게이트 구조물 아래로 적어도 부분적으로 연장됨 - ; 및
상기 제 1 소스/드레인층 위에 형성되는 제 2 소스/드레인층을 포함하고,
상기 제 1 소스/드레인층 및 상기 제 2 소스/드레인층 중 적어도 하나는 실리콘 비소(silicon arsenide; SiAs)를 포함하는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제 1 소스/드레인층 및 상기 제 2 소스/드레인층 둘 다는 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 제 1 소스/드레인층은 실리콘 비소(SiAs)를 포함하고, 상기 제 2 소스/드레인층은 SiP, SiCP, 또는 이들의 조합을 포함하는 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 제 1 소스/드레인층은 SiP을 포함하고, 상기 제 2 소스/드레인층은 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 제 1 소스/드레인층은 실리콘 비소(SiAs)를 포함하고, 상기 제 2 소스/드레인층은 SiAs, SiP, 또는 이들의 조합을 포함하는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 제 2 소스/드레인층 위에 형성되는 캡핑(capping)층을 더 포함하는, 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제 1 소스/드레인층은 0.1 나노미터 내지 5 나노미터와 동일한 두께를 갖는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 제 1 소스/드레인층은 SiAs를 포함하고, 상기 제 1 소스/드레인층은 1.2x1020 atoms/cm3 내지 1.2x1021 atoms/cm3 범위 내의 As 도펀트 농도를 갖는 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서, 상기 제 2 소스/드레인층은 SiAs를 포함하고, 상기 제 2 소스/드레인층은 9.6x1020 atoms/cm3 내지 7.5x1021 atoms/cm3 범위 내의 As 도펀트 농도를 갖는 것인, 반도체 디바이스.
실시예 10. 반도체 디바이스에 있어서,
핀의 제 1 영역 위에 배치되는 제 1 게이트 구조물, 및 상기 핀의 제 2 영역 위에 배치되는 제 2 게이트 구조물;
상기 핀 내에 형성되는 리세스 - 상기 리세스는 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물 각각에 인접해 있음 - ;
상기 리세스의 표면에 형성되는 제 1 층 - 상기 제 1 층은 인접해 있는 제 1 게이트 구조물 및 인접해 있는 제 2 게이트 구조물 각각 아래로 제 1 거리만큼 연장됨 - ; 및
상기 제 1 층 위에 형성되는 제 2 층을 포함하고,
상기 제 1 층 및 상기 제 2 층 중 적어도 하나는 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스.
실시예 11. 실시예 10에 있어서, 상기 제 1 층 및 상기 제 2 층 둘 다는 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스.
실시예 12. 실시예 10에 있어서, 상기 제 1 층은 실리콘 비소(SiAs)를 포함하고, 상기 제 2 층은 SiP, SiCP, 또는 이들의 조합을 포함하는 것인, 반도체 디바이스.
실시예 13. 실시예 10에 있어서, 상기 제 1 층은 SiP을 포함하고, 상기 제 2 층은 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스.
실시예 14. 실시예 10에 있어서, 상기 제 1 층은 실리콘 비소(SiAs)를 포함하고, 상기 제 2 층은 SiAs, SiP, 또는 이들의 조합을 포함하는 것인, 반도체 디바이스.
실시예 15. 실시예 10에 있어서, 상기 제 1 게이트 구조물은 제 1 게이트 전극, 및 상기 제 1 게이트 전극의 제 1 측벽을 따라 형성되는 제 1 폭을 갖는 제 1 스페이서를 포함하고, 상기 제 2 게이트 구조물은 제 2 게이트 전극, 및 상기 제 2 게이트 전극의 제 2 측벽을 따라 형성되는 제 2 폭을 갖는 제 2 스페이서를 포함하며, 상기 리세스는 상기 제 1 측벽 및 상기 제 2 측벽 각각에 인접해 있는 것인, 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제 1 거리는 상기 제 1 폭 및 상기 제 2 폭 각각과 동일하거나 상기 제 1 폭 및 상기 제 2 폭 각각보다 더 작은 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서, 상기 제 1 거리는 상기 제 1 폭 및 상기 제 2 폭 각각보다 더 큰 것인, 반도체 디바이스.
실시예 18. 반도체 디바이스를 제조하는 방법에 있어서,
기판으로부터 연장되는 핀 위에 게이트 구조물 - 상기 게이트 구조물은 상기 핀 위에 형성되는 게이트 유전체, 상기 게이트 유전체 위에 형성되는 게이트 전극, 및 상기 게이트 전극의 측벽을 따라 형성되는 측벽 스페이서를 포함함 - 을 형성하는 단계;
상기 게이트 구조물에 인접해 있는 상기 핀의 일부분을 에칭하여 리세스를 형성하는, 상기 핀의 일부분을 에칭하는 단계;
상기 리세스의 표면에 컨포멀하게 도핑된 층을 형성하는 단계;
상기 컨포멀하게 도핑된 층을 제거하여 확장된 리세스를 형성하는 단계; 및
상기 확장된 리세스 내에 소스/드레인 영역을 형성하는 단계를 포함하고, 상기 소스/드레인 영역은 상기 확장된 리세스의 표면 상에 형성되는 제 1 층, 및 상기 제 1 층 위에 형성되는 제 2 층을 포함하며, 상기 소스/드레인 영역은 인접해 있는 상기 게이트 구조물의 측벽 스페이서 아래로 연장되고, 상기 제 1 층 및 상기 제 2 층 중 적어도 하나는 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 19. 실시예 18에 있어서, 상기 확장된 리세스 내에 소스/드레인 영역을 형성하는 단계를 더 포함하고, 상기 제 1 층 및 상기 제 2 층 둘 다는 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스 제조 방법.
실시예 20. 실시예 18에 있어서, 상기 제 1 층을 상기 확장된 리세스의 표면에 컨포멀하게 형성하는 단계를 더 포함하고, 상기 제 1 층은 0.1 나노미터 내지 5 나노미터와 동일한 두께를 갖는 것인, 반도체 디바이스 제조 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판으로부터 연장되는 핀;
    상기 핀 위에 배치되는 게이트 구조물 - 상기 게이트 구조물은 상기 핀 위에 형성되는 게이트 유전체, 상기 게이트 유전체 위에 형성되는 게이트 전극, 및 상기 게이트 전극의 측벽을 따라 형성되는 측벽 스페이서를 포함함 - ;
    상기 핀 내에 그리고 상기 게이트 구조물에 인접하게 형성되는 U자형 리세스;
    상기 U자형 리세스의 표면에 컨포멀하게(conformally) 형성되는 제 1 소스/드레인층 - 상기 제 1 소스/드레인층은 인접해 있는 상기 게이트 구조물 아래로 적어도 부분적으로 연장됨 - ; 및
    상기 제 1 소스/드레인층 위에 형성되는 제 2 소스/드레인층을 포함하고,
    상기 제 1 소스/드레인층 및 상기 제 2 소스/드레인층 중 적어도 하나는 실리콘 비소(silicon arsenide; SiAs)를 포함하는 것인, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 소스/드레인층 및 상기 제 2 소스/드레인층 둘 다는 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 소스/드레인층은 실리콘 비소(SiAs)를 포함하고, 상기 제 2 소스/드레인층은 SiP, SiCP, 또는 이들의 조합을 포함하는 것인, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 소스/드레인층은 SiP을 포함하고, 상기 제 2 소스/드레인층은 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 소스/드레인층은 실리콘 비소(SiAs)를 포함하고, 상기 제 2 소스/드레인층은 SiAs, SiP, 또는 이들의 조합을 포함하는 것인, 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 제 2 소스/드레인층 위에 형성되는 캡핑(capping)층을 더 포함하는, 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 제 1 소스/드레인층은 0.1 나노미터 내지 5 나노미터와 동일한 두께를 갖는 것인, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    핀의 제 1 영역 위에 배치되는 제 1 게이트 구조물, 및 상기 핀의 제 2 영역 위에 배치되는 제 2 게이트 구조물;
    상기 핀 내에 형성되는 리세스 - 상기 리세스는 상기 제 1 게이트 구조물 및 상기 제 2 게이트 구조물 각각에 인접해 있음 - ;
    상기 리세스의 표면에 형성되는 제 1 층 - 상기 제 1 층은 인접해 있는 제 1 게이트 구조물 및 인접해 있는 제 2 게이트 구조물 각각 아래로 제 1 거리만큼 연장됨 - ; 및
    상기 제 1 층 위에 형성되는 제 2 층을 포함하고,
    상기 제 1 층 및 상기 제 2 층 중 적어도 하나는 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스.
  9. 제 8 항에 있어서, 상기 제 1 게이트 구조물은 제 1 게이트 전극, 및 상기 제 1 게이트 전극의 제 1 측벽을 따라 형성되는 제 1 폭을 갖는 제 1 스페이서를 포함하고, 상기 제 2 게이트 구조물은 제 2 게이트 전극, 및 상기 제 2 게이트 전극의 제 2 측벽을 따라 형성되는 제 2 폭을 갖는 제 2 스페이서를 포함하며, 상기 리세스는 상기 제 1 측벽 및 상기 제 2 측벽 각각에 인접해 있는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판으로부터 연장되는 핀 위에 게이트 구조물 - 상기 게이트 구조물은 상기 핀 위에 형성되는 게이트 유전체, 상기 게이트 유전체 위에 형성되는 게이트 전극, 및 상기 게이트 전극의 측벽을 따라 형성되는 측벽 스페이서를 포함함 - 을 형성하는 단계;
    상기 게이트 구조물에 인접해 있는 상기 핀의 일부분을 에칭하여 리세스를 형성하는, 상기 핀의 일부분을 에칭하는 단계;
    상기 리세스의 표면에 컨포멀하게 도핑된 층을 형성하는 단계;
    상기 컨포멀하게 도핑된 층을 제거하여 확장된 리세스를 형성하는 단계; 및
    상기 확장된 리세스 내에 소스/드레인 영역을 형성하는 단계를 포함하고, 상기 소스/드레인 영역은 상기 확장된 리세스의 표면 상에 형성되는 제 1 층, 및 상기 제 1 층 위에 형성되는 제 2 층을 포함하며, 상기 소스/드레인 영역은 인접해 있는 상기 게이트 구조물의 측벽 스페이서 아래로 연장되고, 상기 제 1 층 및 상기 제 2 층 중 적어도 하나는 실리콘 비소(SiAs)를 포함하는 것인, 반도체 디바이스 제조 방법.
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