DE102018100114A1 - Halbleitervorrichtung mit einer/einem epitaktischen source/drain - Google Patents

Halbleitervorrichtung mit einer/einem epitaktischen source/drain Download PDF

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Abstract

Eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung werden bereitgestellt. In einigen Ausführungsformen umfasst die Halbleitervorrichtung eine Finne, die sich von einem Substrat erstreckt, und eine Gatestruktur, die über der Finne angeordnet ist. Die Gatestruktur umfasst ein Gatedielektrikum, das über der Finne ausgebildet ist, eine Gateelektrode, die über dem Gatedielektrikum ausgebildet ist, und einen Seitenwandspacer, der entlang einer Seitenwand der Gateelektrode ausgebildet ist. In manchen Fällen befindet sich eine U-förmige Aussparung innerhalb der Finne und benachbart zu der Gatestruktur. Eine erste Source-/Drainschicht wird konform auf einer Fläche der U-förmigen Aussparung ausgebildet, wobei sich die erste Source-/Drainschicht zumindest teilweise unter der benachbarten Gatestruktur erstreckt. Eine zweite Source-/Drainschicht wird über der ersten Source-/Drainschicht ausgebildet ist. Mindestens eine von der ersten und der zweiten Source-/Drainschicht umfasst Siliziumarsenid (SiAs).

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung stellt eine Continuation-in-Part der US-Patentanmeldung Nr. 14/987,509 dar, die am 4. Januar 2016 eingerichtet wurde und den Titel „SEMICONDUCTOR DEVICE WITH EPITAXIAL SOURCE/DRAIN“ trägt deren Offenbarung hier durch Rückbezug in ihrer Gänze aufgenommen ist.
  • STAND DER TECHNIK
  • Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Herstellung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z.B. einem Fin-Feldeffekttransistor (FinFET). FinFET-Vorrichtungen umfassen typischerweise Halbleiterfinnen mit hohen Aspektverhältnissen, in denen ein Kanalgebiet und Source-/Draingebiete von Halbleiter-Transistorvorrichtungen ausgebildet werden. Ein Gate wird über den Seiten der Finnenstruktur und entlang von ihnen (z.B. umschließend, wrapping) ausgebildet, wodurch der Vorteil des erhöhten Flächeninhalts des Kanalgebiets und der Source-/Draingebiete genutzt wird, um schnellere, zuverlässigere und besser gesteuerte Halbleiter-Transistorvorrichtungen zu erzeugen. In manchen Vorrichtungen können verspannte Materialien in Source-/Drainabschnitten (S/D-Abschnitten) des FinFET, die zum Beispiel Siliziumgermanium (SiGe), Siliziumphosphid (SiP) oder Siliziumkarbid (SiC) nutzen, verwendet werden, um die Ladungsträgerbeweglichkeit zu verbessern.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 5 zeigen einen Beispielprozess zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 und 7 zeigen einen anderen Prozess zum Herstellen einer Halbleitervorrichtung.
    • 8 bis 10 zeigen weitere Vorgänge eines Beispielprozesses zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11 bis 16 zeigen einen Beispielprozess zum Herstellen einer Halbleitervorrichtung gemäß eines anderen Ausführungsbeispiels der vorliegenden Offenbarung.
    • 17 und 18 zeigen eine Halbleitervorrichtung gemäß einem anderen Ausführungsbeispiel gemäß der vorliegenden Offenbarung.
    • 19 und 20 zeigen eine Halbleitervorrichtung gemäß einem anderen Ausführungsbeispiel gemäß der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem kann der Begriff „gefertigt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
  • Verschiedene Ausführungsformen der Offenbarung betreffen Halbleitervorrichtungen und Verfahren zum Ausbilden von diesen. In verschiedenen Ausführungsformen umfasst die Halbleitervorrichtung FinFET-Transistoren. FinFET-Transistoren sind Feldeffekttransistoren, die auf Finnenstrukturen ausgebildet werden, welche über einem Substrat ausgebildet sind. In einigen Ausführungsformen werden die Finnen in einem Array ausgebildet.
  • Gemäß einer Ausführungsform der Offenbarung umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Ausbilden einer Finnenstruktur, die eine oder mehrere Finnen 12 über einem Halbleitersubstrat 10 umfasst, wie in 1 dargestellt. In einer Ausführungsform ist das Halbleitersubstrat 10 ein Siliziumsubstrat. Alternativ kann das Halbleitersubstrat 10 Germanium, Siliziumgermanium, Galliumarsenid oder andere geeignete Halbleitermaterialien umfassen. Alternativ kann außerdem das Halbleitersubstrat eine Epitaxieschicht umfassen. Zum Beispiel kann das Halbleitersubstrat eine epitaktische Schicht, die über einem Bulk-Halbleiter liegt, umfassen. Außerdem kann das Halbleitersubstrat zur Verbesserung der Leistungsfähigkeit verspannt werden. Zum Beispiel kann die Epitaxieschicht ein Halbleitermaterial umfassen, das von dem Bulk-Halbleiter verschieden ist, wie z.B. eine Schicht aus Siliziumgermanium, die über Bulk-Silizium liegt, oder eine Schicht aus Silizium, die über Bulk-Siliziumgermanium liegt. Solche verspannte Substrate können durch selektives epitaktisches Aufwachsen (SEG) ausgebildet werden. Außerdem kann das Halbleitersubstrat eine SOI-Struktur (Halbleiter auf einem Isolator) umfassen. Alternativ kann das Halbleitersubstrat außerdem eine vergrabene dielektrische Schicht, wie z.B. eine vergrabene Oxidschicht (BOX), umfassen, wie jene, die durch eine SIMOX-Technologie (Trennung durch Sauerstoffimplantation), Waferbonden, SEG oder ein anderes geeignetes Verfahren ausgebildet wird. In anderen Ausführungsformen kann das Substrat einen Verbindungshalbleiter, der IV-IV-Verbindungshalbleiter, wie z.B. SiC und SiGe, III-V-Verbindungshalbleiter, wie z.B. GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen. In bestimmten Ausführungsformen ist das Halbleitersubstrat 10 zum Beispiel ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1×1015 cm-3 bis ungefähr 2×1015 cm-3. In anderen Ausführungsformen ist das Halbleitersubstrat 10 ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1×1015 cm-3 bis ungefähr 2×1015 cm-3.
  • Finnen 12 werden über dem Halbleitersubstrat 10 angeordnet und die Finnen 12 können aus demselben Material gefertigt werden wie das Halbleitersubstrat 10 und sie können sich durchgehend von dem Halbleitersubstrat 10 erstrecken. Die Finnen 12 können durch selektives Ätzen des Halbleitersubstrats 10 ausgebildet werden. Alternativ können die Finnen 12 unter Verwendung eines EPI-Zuerst-Verfahrens ausgebildet werden. Bei den EPI-Zuerst-Verfahren wird eine Epitaxieschicht auf dem Halbleitersubstrat 10 ausgebildet, und dann wird die Epitaxieschicht anschließend strukturiert, um Finnen 12 auszubilden.
  • Ein fotolithografischer Prozess kann verwendet werden, um Finnen 12 auf dem Halbleitersubstrat 10 zu definieren. In einigen Ausführungsformen wird eine Hartmaskenschicht auf dem Halbleitersubstrat 10 ausgebildet. Die Hartmaskenschicht kann eine Doppelschicht aus SiN und SiO2 umfassen. Eine Fotolackschicht wird auf das Halbleitersubstrat mit einer Rotation aufgeschichtet. Der Fotolack wird durch selektives Belichten des Fotolacks mit aktinischer Strahlung strukturiert. Im Allgemeinen kann das Strukturieren ein Fotolackbeschichten (z.B. Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach dem Belichten, Entwickeln des Fotolacks, Spülen, Trocknen (z.B. Hardbake), andere geeignete Prozesse oder Kombinationen davon umfassen. Alternativ wird der fotolithografische Belichtungsprozess durch andere geeignete Verfahren, wie z.B. maskenlose Fotolithografie, Elektronenstahlschreiben, Direktschreiben, Ionenstrahlschreiben und/oder Nano-Einprägung, implementiert oder ersetzt.
  • Die Struktur der Fotolackschicht wird anschließend auf die Hartmaskenschicht durch Ätzen des belichteten Bereichs der Hartmaskenschicht übertragen. Die Hartmaskenschicht wird anschließend als eine Maske während des Ätzens des Halbleitersubstrats verwendet. Das Halbleitersubstrat kann mithilfe verschiedener Verfahren, die ein Trockenätzen, ein Nassätzen oder eine Kombination aus Trockenätzen und Nassätzen umfassen, geätzt werden. Der Trockenätzprozess kann ein Fluor-haltiges Gas (z.B. CF4, SF6, CH2F2, CHF3 und/oder C4F8), ein Chlor-haltiges Gas (z.B. Cl2, CHCl3, CCl4 und/oder BCl3), ein Brom-haltiges Gas (z.B. HBr und/oder CHBr3), ein Sauerstoff-haltiges Gas, ein Iod-haltiges Gas, andere geeignete Gase und/oder Plasmen oder Kombinationen davon implementieren. Der Ätzprozess kann ein mehrstufiges Ätzen umfassen, um Ätzselektivität, Flexibilität und ein gewünschtes Ätzprofil zu erzielen.
  • In bestimmten Ausführungsformen umfasst die Halbleitervorrichtung ein Isolationsmaterial, das über dem Halbleitersubstrat 10 entlang unterer Abschnitte der Finne 12 ausgebildet wird. Das Isolationsmaterial bildet in Ausführungsform, die mehrere Finnen umfassen, STI-Gebiete (flache Grabenisolation) 14 zwischen mehreren Finnen. Die STI-Gebiete 14 können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, andere geeignete Materialien und Kombinationen davon umfassen. Die STI-Gebiete 14 können mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden. Als eine Ausführungsform werden die STI-Gebiete 14 durch Füllen des Gebiets zwischen Finnen mit einem oder mehreren dielektrischen Materialien unter Verwendung einer chemischen Gasphasenabscheidung (CVD) ausgebildet. In einigen Ausführungsformen kann das gefüllte Gebiet eine mehrschichtige Struktur, wie z.B. eine Liner-Schicht aus thermischem Oxid, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist, aufweisen. Ein Ausheilungsprozess kann nach dem Ausbilden des STI-Gebiets durchgeführt werden. Der Ausheilungsprozess umfasst einen RTA-Prozess (rapid thermal annealing, schnelle thermische Ausheilung), Laserausheilungsprozesse (Laser-Annealing-Prozesse) oder andere geeignete Ausheilungsprozesse.
  • In einigen Ausführungsformen werden die STI-Gebiete 14 unter Verwendung einer fließfähigen CVD ausgebildet. In einer fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie ihr Name nahelegt, während einer Abscheidung „fließen“, um Spalte oder Räume mit einem hohen Aspektverhältnis zu füllen. Üblicherweise werden verschiedene Chemien siliziumhaltigen Vorstufen hinzugefügt, um zu ermöglichen, dass der abgeschiedene Film fließt. In einigen Ausführungsformen werden Stickstoffhydrid-Bindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorstufen, insbesondere fließfähige Siliziumoxid-Vorstufen, umfassen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Hydrogensilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie z.B. Trisilylamine (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Prozess mit mehreren Vorgängen ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er gehärtet und dann ausgeheilt, um ein unerwünschtes Element (unerwünschte Elemente) zu entfernen, um Siliziumoxid zu bilden. Wenn das unerwünschte Element (die unerwünschten Elemente) entfernt wurde (wurden), verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Ausheilungsprozesse ausgeführt. Der fließfähige Film wird mehr als einmal bei Temperaturen, wie z.B. in einem Bereich von ungefähr 600 °C bis ungefähr 1200 °C und für einen längeren Zeitraum, wie z.B. insgesamt eine Stunde oder länger, gehärtet und ausgeheilt.
  • Ein chemisch-mechanischer Poliervorgang (CMP) wird durchgeführt, um überschüssiges Material aus dem STI-Gebiet zu entfernen und eine im Wesentlichen plane Fläche bereitzustellen. Ein Dotierstoff wird anschließend in die Finnen implantiert, um n- und p-Wannen auszubilden und dann wird die Vorrichtung anschließend ausgeheilt. Das STI-Gebiet wird zurückgeätzt, um einen Abschnitt des STI-Gebiets zu entfernen, und die oberen Abschnitte der Finnen, wo die Gatestruktur, freizulegen, und Source-/Draingebiete werden anschließend ausgebildet. Das Ausbilden der Gatestruktur kann zusätzliche Abscheidungs-, Strukturierungs- und Ätzprozesse umfassen. Das STI-Entfernen wird mithilfe eines geeigneten Ätzprozesses, wie z.B. eines semi-isotropen Ätzens unter Verwendung von HF + NH3 mit einem Plasma oder NF3 + NH3 mit einem Plasma, oder eines isotropen Ätzens, wie z.B. verdünnter HF, durchgeführt werden.
  • In bestimmten Ausführungsformen werden eine oder mehrere Gatestrukturen 16 über den Finnenstrukturen ausgebildet, wie in 2 dargestellt. Der Prozess zum Ausbilden von Gatestrukturen kann die Vorgänge des Abscheidens eines Gatedielektrikums 20, Abscheidens eines Gateelektrodenmaterials, und Strukturierens des abgeschiedenen Gatematerials zu Gateelektroden 18 umfassen. Seitenwandspacer 22 werden anschließend auf den Gateelektroden 18 ausgebildet. 3 ist ein entlang der Linie A-A von 2 gezeichneter Querschnitt, der die Anordnung der Finnen 12 und der Gatestruktur 16 zeigt. 4 ist ein entlang der Linie B-B von 2 gezeichneter Querschnitt, der die Anordnung der Gatestrukturen 16 zeigt, die über zweiten Gebieten 36 der Finne 12 liegen. Gestrichelte Linien der Finnen 12 in 4 und nachfolgenden Zeichnungen zeigen die Projektion der Gateelektrode, die die Finne umschließt. In nachfolgenden Zeichnungen ist es nicht gezeigt, dass die Gatedielektrikumsschicht unter den Gateelektroden liegt, um die Zeichnungen zu vereinfachen.
  • Das Gatedielektrikum 20 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein High -k-Dielektrikumsmaterial, ein anderes geeignetes dielektrisches Material und/oder Kombinationen davon umfassen. Die Gateelektrode 18 wird in bestimmten Ausführungsformen aus Polysilizium ausgebildet und kann eine über der Gateelektrode ausgebildete Hartmaske umfassen. Die Hartmaske kann aus einem geeigneten Hartmaskenmaterial gefertigt werden, das SiO2, SiN oder SiCN umfasst. Die Gateelektrodenstruktur kann zusätzliche Schichten, wie z.B. Grenzflächenschichten, Abdeckschichten, Diffusions-/Sperrschichten, dielektrische Schichten, leitfähige Schichten und andere geeignete Schichten und Kombinationen davon umfassen. Anstelle von Polysilizium kann die Gateelektrode 18 ein beliebiges geeignetes Material, wie z.B. Aluminium, Kupfer, Titan, Tantal, Wolfram, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAIN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien oder Kombinationen davon, umfassen
  • In bestimmten Ausführungsformen kann der FinFET unter Verwendung eines Gate-Zuerst-Verfahrens oder eines Gate-Zuletzt-Verfahrens hergestellt werden. In Ausführungsformen, die ein High-k-Dielektrikum und ein Metallgate (HG/MG) verwenden, wird ein Gate-Zuletzt-Verfahren eingesetzt, um die Gateelektrode auszubilden. In dem Gate-Zuletzt-Verfahren wird ein Dummy-Gate ausgebildet, das Dummy-Gate wird anschließend bei einem späteren Vorgang nach einem Ausheilungsvorgang bei hoher Temperatur entfernt, und das High-k-Dielektrikum und ein Metallgate (HK/MG) wird ausgebildet.
  • Gemäß den Ausführungsformen der Offenbarung kann das High-k-Gatedielektrikum 20 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2 - Al2O3), andere geeignete High-k-Dielektrikumsmaterialien oder Kombinationen davon umfassen. Das Metallgatematerial kann eine oder mehrere Schichten aus Ti, TiN, Titan-Aluminiumlegierung, Al, AlN, Ta, TaN, TaC, TaCN, TaSi und dergleichen umfassen.
  • In einigen Ausführungsformen werden die Seitenwandspacer 22 verwendet, um anschließend ausgebildete dotierte Gebiete, wie z.B. Source-/Draingebiete, zu versetzen. Die Seitenwandspacer 22 können ferner verwendet werden, um das (Übergangs-)Profil der Source-/Draingebiete auszugestalten und zu modifizieren. Die Seitenwandspacer 22 können mithilfe von geeigneten Abscheidungs- und Ätztechniken ausgebildet werden, und können Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid, andere geeignete Materialien oder Kombinationen davon umfassen. In bestimmten Ausführungsformen umfassen die Seitenwandspacer mehrere Schichten. Die mehreren Schichten können eine Oxidschicht mit einer darüberliegenden Nitrid- oder Karbidschicht umfassen.
  • Unter Bezugnahme auf 5 wird die Finne 12 an einem ersten Gebiet 24 anisotrop geätzt, um eine U-förmige Aussparung 26 auszubilden. Der Ätzvorgang wird unter Verwendung geeigneter herkömmlicher anisotroper Ätztechniken ausgeführt.
  • Um die Leistungsfähigkeit des FinFET zu verbessern, ist es wünschenswert, Source-/Draingebiete benachbart zu dem unter der Gateelektrode liegenden Kanalgebiet anzuordnen. Um die Source-/Draingebiete in enger Nähe der Gateelektrode auszubilden, wird die Aussparung weiter geätzt, um die Seitenwandspacer zu unterätzen. In Ausführungsformen der Offenbarung wird das Ätzen der Aussparung fortgesetzt, um die Gateelektrode zu unterätzen. Wie in 6 dargestellt, wird ein isotropes Ätzen durchgeführt, um zumindest einen Abschnitt der Seitenwandspacer 22 zu unterätzen. In bestimmten Ausführungsformen wird der Ätzvorgang fortgesetzt, um einen Abschnitt der Finne 12, der unter der Gateelektrode 18 liegt, weiter zu ätzen. Der isotrope Ätzvorgang wird unter Verwendung geeigneter herkömmlicher isotroper Ätzmittel, die gegenüber dem Finnenmaterial selektiv sind, und geeigneter Ätztechniken ausgeführt. Ein isotropes Ätzen erzeugt jedoch eine vergrößerte Aussparung 60 mit einer nicht gleichmäßigen Grenze, wie in 6 dargestellt.
  • Source- oder Draingebiete 62, die ein schwach dotiertes Gebiet 64 und ein stark dotiertes Gebiet 66 umfassen, werden anschließend in der vergrößerten Aussparung 60 ausgebildet, wie in 7 dargestellt. Die Source-Draingebiete 62 können mithilfe einer geeigneten epitaktischen Technik ausgebildet werden. Zum Beispiel kann zumindest in einigen vorhandenen Prozessen das schwach dotierte Gebiet 64 durch eine epitaktische Abscheidung eines Halbleitermaterials, wie z.B. Si oder SiGe für ein PMOS-Gebiet, und Si, SiC oder SiCP für ein NMOS-Gebiet, ausgebildet werden. Das stark dotierte Gebiet 66 kann durch eine epitaktische Abscheidung eines Halbleitermaterials, wie z.B. SiGe oder Ge für ein PMOS-Gebiet, und SiP oder SiCP für ein NMOS-Gebiet, ausgebildet werden. Die Halbleitermaterialien können mit einer geeigneten Menge an bekannten Dotierstoffen gemäß der gewünschten Funktion der Halbleitervorrichtung dotiert werden.
  • Für eine verbessere Steuerung der Halbleiterfertigungsprozesses und Steuerung der Halbleiterbetriebsparameter ist es wünschenswert, die Source- und Draingebiete mit einem im Wesentlichen gleichmäßigen Abstand von der Gateelektrode auszubilden. Im Wesentlichen gleichmäßige Abstände der Source- und Draingebiete können gemäß verschiedenen Ausführungsformen erzielt werden, indem ein gleichmäßig dotiertes Gebiet in der Aussparung ausgebildet wird und anschließend das dotierte Gebiet geätzt wird.
  • Wie in 8 dargestellt, wird ein gleichmäßig dotiertes Gebiet 28 in einer Fläche der Aussparung 26 ausgebildet. Das dotierte Gebiet 28 kann durch Implantieren eines Dotierstoffs bis zu einer im Wesentlichen gleichmäßigen Tiefe in der Finne 12 ausgebildet werden. Die im Wesentlichen gleichmäßige Tiefe der Implantation eines Dotierstoffs kann durch konformes Dotieren der Fläche der Aussparung 26 erzielt werden. Das dotierte Gebiet 28 kann eine Schicht auf der Finne 12 in der Fläche der Aussparung 26 sein, die eine Dicke von ungefähr 0,5 nm bis ungefähr 10 nm aufweist. In bestimmten Ausführungsformen der vorliegenden Offenbarung wird das dotierte Gebiet 28 durch Plasmadotierung ausgebildet.
  • Eine Plasmadotierung wird in bestimmten Ausführungsformen in einer Plasmadotierungsvorrichtung durchgeführt, die mit einer ICP-Quelle (induktiv gekoppeltes Plasma) ausgestattet ist. Die Temperatur des Halbleiterwafers kann in bestimmten Ausführungsformen während des Dotierungsvorgangs unter 40 °C gehalten werden. Das Dotierstoffgas kann ein geeignetes Dotiergas, das AsH3 oder B2H6 umfasst, in Verbindung mit einem inerten Trägergas, wie z.B. He oder Ar, sein. Die Dotierstoffgasmassenkonzentration liegt auf der Grundlage der Gesamtgaskonzentration (Dotiergas + Trägergas) in bestimmten Ausführungsformen im Bereich von ungefähr 0,01 bis ungefähr 5 Massenprozent. Die Gasdurchflussrate während des Plasmadotierungsvorgangs liegt in bestimmten Ausführungsformen im Bereich von ungefähr 5 bis ungefähr 2000 cm3/min. Der Druck in der Plasmadotierungsvorrichtung liegt in bestimmten Ausführungsformen während des Dotierungsvorgangs im Bereich von ungefähr 0,05 Pa bis ungefähr 10 Pa. Das Plasma kann in bestimmten Ausführungsformen bei einer Leistung erzeugt werden, die im Bereich von ungefähr 100 W bis ungefähr 2500 W liegt.
  • Das konform dotierte Gebiet 28 an der Oberfläche der Finne 12 kann in Bezug auf den undotierten Abschnitt der Finne 12 selektiv geätzt werden, wodurch die Aussparung 26 in den Abschnitt der Finne 12, der unter der Gatestruktur 16 liegt, gleichmäßig erweitert wird, um eine im Wesentlichen gleichmäßige vergrößerte U-förmige Aussparung 70 auszubilden, wie in 9 dargestellt. In einigen Ausführungsformen liegt eine Breite der U-förmigen Aussparung 70 zwischen ungefähr 10 nm bis 40 nm. Das selektive Ätzen des dotierten Gebiets 28 kann unter Verwendung einer isotropen Ätztechnik durchgeführt werden. Ein flüssiges Ätzmittel, das gegenüber dem dotierten Gebiet 28 selektiv ist, wird in bestimmten Ausführungsformen verwendet. Geeignete flüssige Ätzmittel umfassen eine Mischung aus Schwefelsäure (H2SO4) und Wasserstoffperoxid (H2O2) (auch als Peroxomonoschwefelsäure, SPM oder Piranha-Ätzung bekannt).
  • Source- oder Draingebiete 30, die ein schwach dotiertes Gebiet 32 und ein stark dotiertes Gebiet 34 umfassen, werden anschließend in der vergrößerten Aussparung 70 ausgebildet, um eine Halbleitervorrichtung 100 auszubilden, wie in 10 dargestellt. Die Source- oder Draingebiete 30 können durch einen oder mehrere Epitaxie- oder epitaktische (Epi-) Prozesse ausgebildet werden, so dass Si-Merkmale, SiGe-Merkmale, Ge-Merkmale, SiAs-Merkmale, SiP-Merkmale, SiCP-Merkmale, eine Kombination davon oder andere geeignete Merkmale in einem kristallinen Zustand auf den Finnen ausgebildet werden. Die epitaktischen Prozesse umfassen CVD-Abscheidungstechniken (z.B. Gasphasenepitaxie (VPE) und/oder eine Ultrahochvakuum-CVD (UHV-CVD)), eine Atomlagenabscheidung (ALD), eine Molekularstrahlepitaxie und/oder andere geeignete Prozesse.
  • Zum Beispiel kann das schwach dotierte Gebiet 32 durch eine epitaktische Abscheidung eines Halbleitermaterials, wie z.B. Si oder SiGe für ein PMOS-Gebiet, und SiAs oder SiP für ein NMOS-Gebiet, ausgebildet werden. Das stark dotierte Gebiet 34 kann durch eine epitaktische Abscheidung eines Halbleitermaterials, wie z.B. SiGe oder Ge für ein PMOS-Gebiet, und SiP, SiCP, SiAs oder einer Kombination davon für ein NMOS-Gebiet, ausgebildet werden. Die Halbleitermaterialien können mit einer geeigneten Menge an bekannten Dotierstoffen gemäß der gewünschten Funktion der Halbleitervorrichtung durch Ionenimplantation dotiert werden.
  • Die Ionenimplantation kann ein n-Typ-Dotierstoff, wie z.B. Arsen oder Phosphor, für eine NMOS-Vorrichtung, oder ein p-Typ-Dotierstoff, wie z.B. Bor, für eine PMOS-Vorrichtung sein. Implantat-Energien und -dosen für eine Dotierung liegen in bestimmten Ausführungsformen jeweils im Bereich von ungefähr 10 bis 60 keV und von ungefähr 1×1013 bis 5×1014 Dotanden/cm2 für eine Dotierung des schwach dotiertes Gebiets 32. Implantat-Energien und -dosen für eine Dotierung liegen in bestimmten Ausführungsformen jeweils im Bereich von ungefähr 10 keV bis 80 keV und von ungefähr 8×1014 bis 2×1016 Dotanden/cm2 für eine Dotierung des stark dotiertes Gebiets 34. Die Dotierung der Source-/Draingebiete 30 amorphisiert den Halbleiter, der dann rekristallisiert werden muss, um die Source-/Draingebiet 30 zu aktivieren. Nach der Ionenimplantation des Dotierstoffs werden die Halbleitervorrichtungen z.B. mithilfe einer schnellen thermischen/Millisekunden-/Laserausheilung ausgeheilt, um die Source- und Draingebiete 30 zu rekristallisieren. In einigen Ausführungsformen kann eine Abdeckschicht 35 über dem stark dotierten Gebiet 34 ausgebildet werden. Als ein Beispiel kann die Abdeckschicht 35 eine Nitrid-Schicht, eine Si-Schicht, eine SiP-Schicht, eine SiC-Schicht oder ein anderes geeignetes Abdeckmaterial umfassen. In einigen Ausführungsformen kann die Abdeckschicht 35 eine SiP-Schicht umfassen, die eine P-Dotierstoffkonzentration von ungefähr 0,1×1020 bis 9×1020Atome/cm3 aufweist.
  • Wie vorstehend erwähnt, können Ausführungsformen der vorliegenden Offenbarung SiAs verwenden, um eines oder beide von dem schwach dotierten Gebiet 32 und dem stark dotierten Gebiet 34 für NMOS-Vorrichtungen auszubilden. In manchen Fällen kann zum Beispiel das schwach dotierte Gebiet 32 aus SiAs ausgebildet werden und das stark dotierte Gebiet 34 kann aus SiP, SiCP oder einer Kombination davon ausgebildet werden. In einigen Ausführungsformen können sowohl das schwach dotierte Gebiet 32 als auch das stark dotierte Gebiet 34 aus SiAs ausgebildet werden. In manchen Beispielen kann das schwach dotierte Gebiet 32 aus SiP ausgebildet werden und das stark dotierte Gebiet 34 kann aus SiAs ausgebildet werden. In manchen Fällen kann das schwach dotierte Gebiet 32 aus SiAs ausgebildet werden und das stark dotierte Gebiet 34 kann aus SiAs, SiP oder einer Kombination davon ausgebildet werden.
  • Das Verwenden von SiAs zum Ausbilden der Source- oder Draingebiete 30 für NMOS-Vorrichtungen ist aus mehreren Gründen attraktiv. Zum Beispiel kann eine Dotierstoffaktivierung innerhalb von SiAs im Vergleich zu einer Dotierstoffaktivierung innerhalb von SiP zum Beispiel unter Verwendung eines niedrigeren thermischen Budgets (z.B. einer niedrigeren Aktivierungsausheilungstemperatur und/oder Zeit) erzielt werden. In manchen Fällen kann das zum Erzielen einer Dotierstoffaktivierung in SiAs verwendete thermische Budget ungefähr 15 bis 20 % niedriger sein als jenes, das zum Aktivieren von Dotierstoffen in SiP verwendet wird. Zusätzlich und in einigen Ausführungsformen kann ein unter Verwendung von SiAs ausgebildetes schwach dotiertes Gebiet 32 dünner sein als ein schwach dotiertes Gebiet 32, das unter Verwendung von SiP ausgebildet wird. In manchen Fällen kann ein unter Verwendung von SiAs ausgebildetes schwach dotiertes Gebiet 32 das 0,5-bis 0,8-Fache der Dicke eines schwach dotierten Gebiets 32, das unter Verwendung von SiP ausgebildet wird, aufweisen. In einigen Ausführungsformen kann ein unter Verwendung von SiAs ausgebildetes schwach dotiertes Gebiet 32 eine Dicke ,T aufweisen, die ungefähr 0,1 bis 5 nm beträgt, wie in 10 dargestellt. In einigen Ausführungsformen kann ein stark dotiertes Gebiet 34 eine Breite ,W‘ aufweisen, die ungefähr 5 bis 20 nm beträgt, wie in 10 dargestellt. Angesichts der Dicke ,T‘ des schwach dotierten Gebiets 32, der Breite ,W‘ des stark dotierten Gebiets 34 und der Breite der U-förmigen Aussparung 70, die vorstehend beschrieben wurden, können verschiedene Verhältnisse unter diesen drei Geometrien definiert werden. Zum Beispiel kann ein Verhältnis zwischen der Dicke ,T und der Breite ,W definiert werden, ein Verhältnis zwischen der Dicke ,T‘ und der Breite der U-förmigen Aussparung 70 kann definiert werden, und ein Verhältnis zwischen der Breite ,W‘ und der Breite der U-förmigen Aussparung 70 kann definiert werden. Zumindest in einigen Ausführungsformen, die SiAs für das schwach dotierte Gebiet 32 verwenden, und aufgrund seiner dünnen Schichtdicke ,T kann sich das anschließend abgeschiedene stark dotierte Gebiet 34 näher an dem Kanal (z.B. Finnengebiet, das unter der Gateelektrode 18 liegt) befinden und dadurch die Vorrichtungsleistungsfähigkeit verbessern. Aufgrund der dünnen Schichtdicke des für das schwach dotiere Gebiet 32 verwendeten SiAs kann sich außerdem das anschließend abgeschiedene stark dotierte Gebiet 34 um eine weitere Distanz D in die Finne erstrecken und dadurch die Vorrichtungsleistungsfähigkeit verbessern. Da Arsen weniger als Phosphor diffundiert, weisen des Weiteren Source- oder Draingebiete 30, die mit SiAs ausgebildet werden, schärfere und abruptere Übergänge auf als Source- oder Draingebiete 30, die mit SiP ausgebildet werden. Außerdem bedeutet eine geringere Arsendiffusion, dass Source- oder Draingebiete 30, die mit SiAs ausgebildet sind, eine reduzierte Dotierstoffdiffusion in ein Vorrichtungskanalgebiet aufweisen, wodurch die Vorrichtungsleistungsfähigkeit erhöht wird.
  • Für Ausführungsformen, die SiAs für eines oder beide von dem schwach dotierten Gebiet 32 und dem stark dotierten Gebiet 34 (z.B. für NMOS-Vorrichtungen) einsetzen, kann die Konzentration (z.B. Dosis) des Arsen-Dotierstoffs (As) ungefähr das 1,2- bis 1,5-Fache einer Konzentration der Phosphor-Dotierstoffs (P) betragen (z.B. in einer Vorrichtung, die SiP zum Ausbilden der Source- oder Draingebiete 30 verwendet). Zum Beispiel wird in Betracht eine Vorrichtung gezogen, die SiP für das schwach dotierte Gebiet 32 und das stark dotierte Gebiet 34 verwendet, wobei die P-Dotierstoffkonzentration ungefähr 1×1020 bis 8×1020 Atome/cm3 für das schwach dotierte Gebiet 32 beträgt, und wobei die P-Dotierstoffkonzentration ungefähr 8×1020 bis 5×1021 Atome/cm3 für das stark dotierte Gebiet 34 beträgt. Daher kann in einigen Ausführungsformen eine Vorrichtung, die SiAs für das schwach dotierte Gebiet 32 und/oder das stark dotierte Gebiet 34 verwendet, eine As-Dotierstoffkonzentration in einem Bereich von ungefähr 1,2×1020 bis 1,2×1021 Atome/cm3 für das schwach dotierte Gebiet 32 aufweisen, und eine As-Dotierstoffkonzentration in einem Bereich von ungefähr 9,6×1020 bis 7,5×1021 Atome/cm3 für das stark dotierte Gebiet 34 aufweisen.
  • 11 stellt eine andere Ausführungsform zum Ausbilden einer CMOS-Vorrichtung dar. Die CMOS-Vorrichtung weist mehrere Gebiete auf, die ein NMOS-Gebiet und ein PMOs-Gebiet umfassen. Die PMOS- und NMOS-Gebiete sind typischerweise durch ein STI-Gebiet getrennt. Eine Isolationsschicht 38 wird über der Gateelektrode 18 und dem ersten Gebiet 24 der Finne 12 konform ausgebildet. Die Isolationsschicht ist in bestimmten Ausführungsformen eine Nitridschicht 38. Es werden die Vorgänge an lediglich einem Gebiet (NMOS oder PMOS) dargestellt, da durch das Entfernen des dotierten Gebiets dieselben Vorgänge sowohl an dem NMOS- als auch dem PMOS-Gebiet durchgeführt werden.
  • Unter Bezugnahme auf 12 wird die Isolationsschicht 38 anisotrop geätzt, wodurch das erste Gebiet 24 der Finne 12 freigelegt wird, und dann wird das erste Gebiet 24 der Finne 12 anisotrop geätzt, um eine Aussparung 26 auszubilden. Der Ätzvorgang wird unter Verwendung geeigneter herkömmlicher anisotroper Ätztechniken ausgeführt.
  • Wie in 13 dargestellt, wird ein gleichmäßig dotiertes Gebiet 28 in einer Fläche der Aussparung 26 ausgebildet. Das dotierte Gebiet 28 kann durch eine Plasmadotierung ausgebildet werden, wie hier erläutert, die ein Dotierstoff bis zu einer im Wesentlichen gleichmäßigen Tiefe in die Finne 12 implantiert. Die im Wesentlichen gleichmäßige Tiefe der Implantation eines Dotierstoffs kann durch konformes Dotieren der Fläche der Aussparung 26 erzielt werden. Wie in 14 dargestellt, kann die konform dotierte Fläche des Abschnitts der Finne 12, der die Aussparung 26 auskleidet, in Bezug auf den undotierten Abschnitt der Finne 12 selektiv geätzt werden, wodurch eine vergrößerte Aussparung 70 ausgebildet wird, die sich gleichmäßig in den Abschnitt der Finne 12, der unter der Gatestruktur 16 liegt, erstreckt, wie hier erläutert.
  • Das NMOS- und das PMOS-Gebiet werden unabhängig voneinander ausgebildet. Zum Beispiel kann das NMOS-Gebiet (z.B. durch eine Blockierungsschicht) blockiert werden, während Halbleitermaterialien in der vergrößerten Aussparung 70 des PMOS-Gebiets 110 epitaktisch abgeschieden werden, wie in 15 dargestellt, um Source- oder Draingebiete 40 auszubilden, die ein schwach dotiertes Gebiet 42 und ein stark dotiertes Gebiet 44 umfassen. Die Source- oder Draingebiete 40 können durch eine geeignete epitaktische Technik, auf die eine Ionenimplantation einer geeigneter Menge bekannter Dotierstoffe gemäß der gewünschten Funktion der Halbleitervorrichtung folgt, ausgebildet werden. In bestimmten Ausführungsformen ist das Halbleitermaterial, das zum Ausbilden des schwach dotierten Gebiets 42 abgeschieden wird, Si oder SiGe, und das Halbleitermaterial, das zum Ausbilden des stark dotierten Gebiets 44 abgeschieden wird, ist SiGe oder Ge.
  • Nach dem Ausbilden des PMOS-Gebiets 110 wird in einigen Ausführungsformen die über dem NMOS-Gebiet 120 liegende Blockierungsschicht entfernt, und das PMOS-Gebiet 110 wird (z.B. durch eine Blockierungsschicht) blockiert, während Halbleitermaterialien in der vergrößerten Aussparung 70 des NMOS-Gebiets 120 epitaktische abgeschieden werden, wie in 16 dargestellt. Das NMOS-Gebiet 120 umfasst Source- oder Draingebiete 46, die ein schwach dotiertes Gebiet 48 und ein stark dotiertes Gebiet 50 umfassen. Die Source- oder Draingebiete 46 können durch eine geeignete epitaktische Technik, auf die eine Ionenimplantation einer geeigneter Menge bekannter Dotierstoffe folgt, gemäß der gewünschten Funktion der Halbleitervorrichtung ausgebildet werden. In bestimmten Ausführungsformen ist das Halbleitermaterial, das zum Ausbilden des schwach dotierten Gebiets 48 abgeschieden wird, SiAs oder SiP, und das Halbleitermaterial, das zum Ausbilden des stark dotierten Gebiets 50 abgeschieden wird, ist SiAs, SiP, SiCP oder eine Kombination davon. Die Vorgänge zum Ausbilden des PMOS- und des NMOS-Gebiets sind austauschbar. Die Source und der Drain können zuerst in dem NMOS ausgebildet werden, während das PMOS-Gebiet blockiert wird, und dann können anschließend Source und Drain in dem PMOS-Gebiet ausgebildet werden, während das NMOS-Gebiet blockiert wird.
  • Die bisher in der vorliegenden Offenbarung beschriebenen Beispielhalbleitervorrichtungen 100 sind Vorrichtungen mit einem hohen Spannungsschwellenwert (HVT-Vorrichtungen). In anderen Ausführungsformen der vorliegenden Offenbarung werden Vorrichtungen mit einem Standard-Spannungsschwellenwert (SVT) 200 und einem niedrigen Spannungsschwellenwert (LVT) 300 ausgebildet.
  • Wie in 17 und 18 dargestellt, wird in bestimmten Ausführungsformen der Offenbarung eine SVT-Vorrichtung 200 ausgebildet. In der SVT-Vorrichtung wird das dotierte Gebiet 28 bis zu einer größeren Dicke in der Finne 12 ausgebildet als das dotierte Gebiet 28 in der HVT-Vorrichtung 100. In bestimmten Ausführungsformen ist das dotierte Gebiet 28 der SVT-Vorrichtung 200 ungefähr 0,5 nm bis 2 nm dicker als das dotierte Gebiet 28 der HVT-Vorrichtung 100. In der SVT-Vorrichtung 200 erstrecken sich das dotierte Gebiet 28 und die anschließend ausgebildeten Source- und Draingebiete 30 weiter unter die Gateelektrode 18 in dem zweiten Gebiet 38 der Finne.
  • Wie in 19 und 20 dargestellt, wird in bestimmten Ausführungsformen der Offenbarung eine LVT-Vorrichtung 300 ausgebildet. In der LVT-Vorrichtung wird das dotierte Gebiet 28 bis zu einer größeren Dicke in der Finne 12 ausgebildet als das dotierte Gebiet 28 in der SVT-Vorrichtung 200. In bestimmten Ausführungsformen ist das dotierte Gebiet 28 der LVT-Vorrichtung 300 ungefähr 0,5 nm bis 2 nm dicker als das dotierte Gebiet 28 der SVT-Vorrichtung 200. In der LVT-Vorrichtung 300 erstrecken sich das dotierte Gebiet 28 und die anschließend ausgebildeten Source- und Draingebiete 30 weiter unter die Gateelektrode 18 in dem zweiten Gebiet 36 der Finne als im Fall, wenn eine SVT-Vorrichtung ausgebildet wird.
  • In einigen Ausführungsformen der Offenbarung werden Source-/Drainelektroden ausgebildet, die die jeweiligen Source-/Draingebiete kontaktieren. Die Elektroden können aus einem geeigneten leitfähigen Material, wie z.B. Kupfer, Wolfram, Nickel, Titan oder dergleichen, ausgebildet werden. In einigen Ausführungsformen wird ein Metallsilizid an der Grenzfläche zwischen dem leitfähigen Material und der Source/dem Drain ausgebildet, um eine Leitfähigkeit an der Grenzfläche zu verbessern. In einem Beispiel wird ein Damascene- und/oder Dual-Damascene-Prozess verwendet, um kupferbasierte mehrschichtige Verbindungsstrukturen auszubilden. In einigen Ausführungsformen wird Wolfram verwendet, um Wolframstopfen auszubilden.
  • Eine anschließende Verarbeitung gemäß Ausführungsformen der Offenbarung kann auch verschiedene Kontakten/Durchkontaktierungen/Leitungen und mehrschichtige Verbindungsmerkmale (z.B. Metallschichten und dielektrische Zwischenschichten) auf dem Halbleitersubstrat ausbilden, die ausgelegt sind, um die verschiedenen Merkmale oder Strukturen der FinFET-Vorrichtung zu verbinden. Zum Beispiel umfasst eine Mehrfachschichtenverbindung vertikale Verbindungen, wie z.B. herkömmliche Durchkontaktierungen oder Kontakte, und horizontale Verbindungen, wie Metallleitungen.
  • In einer Ausführungsform der vorliegenden Offenbarung wird eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung umfasst eine Finne, die sich entlang einer ersten Richtung über einem Substrat erstreckt, und eine Gatestruktur, die sich in einer zweiten Richtung erstreckt und über der Finne liegt. Die Gatestruktur umfasst eine Gatedielektrikumsschicht, die über der Finne liegt, eine Gateelektrode, die über der Gatedielektrikumsschicht liegt, und eine erste isolierende Gate-Seitenwand auf einer ersten seitlichen Fläche der Gateelektrode, die sich entlang der zweiten Richtung erstreckt. Ein Source-/Draingebiet wird in der Finne in einem Gebiet, das zu der Gateelektrodenstruktur benachbart ist, ausgebildet. Ein Abschnitt des Source-/Draingebiets erstreckt sich unter der isolierenden Gate-Seitenwand auf einer im Wesentlichen konstanten Distanz entlang der ersten Richtung.
  • In einer anderen Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst ein Ausbilden einer Finne, die sich in einer ersten Richtung über einem Substrat erstreckt, und ein Ausbilden mehrerer Gatestrukturen, die sich in einer zweiten Richtung erstrecken und über der Finne liegen. Die Gatestrukturen umfassen eine Gatedielektrikumsschicht, die über der Finne liegt, Gateelektroden, die über der Gatedielektrikumsschicht liegen, und isolierende Gate-Seitenwände auf gegenüberliegenden seitlichen Flächen der Gateelektroden, die sich entlang der zweiten Richtung erstrecken. Ein Abschnitt der Finne in einem ersten Gebiet zwischen benachbarten Gatestrukturen wird entfernt, um eine Aussparung in der Finne auszubilden. Ein dotiertes Gebiet wird in einer Fläche der Aussparung ausgebildet. Das dotierte Gebiet wird entfernt, um eine vergrößerte Aussparung auszubilden, und ein Source-/Draingebiet wird in einer Fläche der vergrößerten Aussparung ausgebildet. Das Source-/Draingebiet erstreckt sich unter isolierenden Gate-Seitenwänden benachbarter Gateelektrodenstrukturen entlang der zweiten Richtung.
  • In einer anderen Ausführungsform der vorliegenden Offenbarung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst ein Ausbilden einer oder mehrerer Finne, die sich in einer ersten Richtung über einem Substrat erstrecken. Die eine oder die mehreren Finnen umfassen mindestens ein zweites Gebiet entlang der ersten Richtung und erste Gebiete auf jeder Seite jedes zweiten Gebiets entlang der ersten Richtung. Eine Gatestruktur erstreckt sich entlang einer zweiten Richtung und liegt über dem zweiten Gebiet der Finne. Die Gatestruktur umfasst eine Gatedielektrikumsschicht, die über der Finne liegt, eine Gateelektrode, die über der Gatedielektrikumsschicht liegt, und ein Paar isolierende Gate-Seitenwände, die auf gegenüberliegenden seitlichen Flächen der Gateelektrode ausgebildet sind, so dass sie sich entlang der zweiten Richtung erstrecken. Ein Abschnitt der Finnen wird in den ersten Gebieten entfernt, um Aussparungen in den ersten Gebieten auszubilden. Dotierte Gebiete werden in einer Fläche der Aussparungen ausgebildet. Die dotierten Gebiete werden entfernt, um vergrößerte Aussparungen auszubilden, und Source-/Draingebiete werden in einer Fläche der vergrößerten Aussparungen ausgebildet. Die Source-/Draingebiete erstrecken sich unter benachbarten isolierenden Gate-Seitenwänden entlang der zweiten Richtung.
  • In noch einer anderen Ausführungsform wird eine Halbleitervorrichtung besprochen, die eine Finne, die sich von einem Substrat erstreckt, und eine Gatestruktur, die über der Finne angeordnet ist, umfasst. In einigen Beispielen umfasst die Gatestruktur ein Gatedielektrikum, das über der Finne ausgebildet ist, eine Gateelektrode, die über dem Gatedielektrikum ausgebildet ist, und einen Seitenwandspacer, der entlang einer Seitenwand der Gateelektrode ausgebildet ist. In verschiedenen Ausführungsformen umfasst die Halbleitervorrichtung ferner eine U-förmige Aussparung, die innerhalb der Finne ausgebildet und zu der Gatestruktur benachbart ist, und eine erste Source-/Drainschicht, die auf einer Fläche der U-förmigen Aussparung konform ausgebildet ist. In manchen Fällen erstreckt sich die erste Source-/Drainschicht zumindest teilweise unter der benachbarten Gatestruktur. Außerdem umfasst die Halbleitervorrichtung eine zweite Source-/Drainschicht, die über der ersten Source-/Drainschicht ausgebildet ist. In verschiedenen Ausführungsformen umfasst mindestens eine von der ersten und der zweiten Source-/Drainschicht Siliziumarsenid (SiAs).
  • In einer noch anderen Ausführungsform wird eine Halbleitervorrichtung besprochen, die eine erste Gatestruktur, die über einem ersten Gebiet einer Finne angeordnet ist, eine zweite Gatestruktur, die über einem zweiten Gebiet der Finne angeordnet ist, und eine Aussparung, die innerhalb der Finne ausgebildet ist, umfasst. In einigen Ausführungsformen ist die Aussparung zu jeder von der ersten Gatestruktur und der zweiten Gatestruktur benachbart. In einigen Beispielen umfasst die Halbleitervorrichtung ferner eine erste Schicht, die auf einer Fläche der Aussparung ausgebildet ist, und eine zweite Schicht, die über der ersten Schicht ausgebildet ist. In manchen Fällen erstreckt sich die erste Schicht auf einer ersten Distanz unter jeder von der benachbarten ersten Gatestruktur und der benachbarten zweiten Gatestruktur. Zusätzlich umfasst in einigen Ausführungsformen mindestens eine von der ersten und der zweiten Schicht Siliziumarsenid (SiAs).
  • In einer anderen Ausführungsform wird ein Verfahren zum Herstellen einer Halbleitervorrichtung besprochen, das ein Ausbilden einer Gatestruktur über einer Finne, die sich von einem Substrat erstreckt, umfasst. In einigen Ausführungsformen umfasst die Gatestruktur ein Gatedielektrikum, das über der Finne ausgebildet ist, eine Gateelektrode, die über dem Gatedielektrikum ausgebildet ist, und einen Seitenwandspacer, der entlang einer Seitenwand der Gateelektrode ausgebildet ist. In verschiedenen Beispielen umfasst das Verfahren ferner ein Ätzen eines Abschnitts der Finne benachbart zu der Gatestruktur, um eine Aussparung auszubilden, ein Ausbilden einer konform dotierten Schicht innerhalb einer Fläche der Aussparung, Entfernen der konform dotierten Schicht, um eine vergrößerte Aussparung auszubilden, und Ausbilden eines Source-/Draingebiets innerhalb der vergrößerten Aussparung. In einigen Fällen umfasst das Source-/Draingebiet eine erste Schicht, die auf einer Fläche der vergrößerten Aussparung ausgebildet ist, und eine zweite Schicht, die über der ersten Schicht ausgebildet ist. In einigen Ausführungsformen erstreckt sich das Source-/Draingebiet unter dem Seitenwandspacer der benachbarten Gatestruktur. Außerdem umfasst in einigen Ausführungsformen mindestens eine von der ersten und der zweiten Schicht Siliziumarsenid (SiAs).
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen oder Beispielen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen oder Beispiele zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 14987509 [0001]

Claims (20)

  1. Halbleitervorrichtung, umfassend: eine Finne, die sich von einem Substrat erstreckt, eine Gatestruktur, die über der Finne angeordnet ist, wobei die Gatestruktur ein Gatedielektrikum, das über der Finne ausgebildet ist, eine Gateelektrode, die über dem Gatedielektrikum ausgebildet ist, und einen Seitenwandspacer, der entlang einer Seitenwand der Gateelektrode ausgebildet ist, umfasst, eine U-förmige Aussparung, die innerhalb der Finne ausgebildet und zu der Gatestruktur benachbart ist, eine erste Source-/Drainschicht, die auf einer Fläche der U-förmigen Aussparung konform ausgebildet ist, wobei sich die erste Source-/Drainschicht zumindest teilweise unter der benachbarten Gatestruktur erstreckt, und eine zweite Source-/Drainschicht, die über der ersten Source-/Drainschicht ausgebildet ist, wobei mindestens eine von der ersten und der zweiten Source-/Drainschicht Siliziumarsenid (SiAs) umfasst.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sowohl die erste als auch die zweite Source-/Drainschicht Siliziumarsenid (SiAs) umfassen.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die erste Source-/Drainschicht Siliziumarsenid (SiAs) umfasst und die zweite Source-/Drainschicht SiP, SiCP oder eine Kombination davon umfasst.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die erste Source-/Drainschicht SiP umfasst und die zweite Source-/Drainschicht Siliziumarsenid (SiAs) umfasst.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die erste Source-/Drainschicht Siliziumarsenid (SiAs) umfasst und die zweite Source-/Drainschicht SiAs, SiP oder eine Kombination davon umfasst.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die ferner eine Abdeckschicht umfasst, die über der zweiten Source-/Drainschicht ausgebildet ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Source-/Drainschicht eine Dicke aufweist, die ungefähr 0,1 bis 5 Nanometer beträgt.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 1 bis 3 und 5 bis 7, wobei die erste Source-/Drainschicht SiAs umfasst, und wobei die erste Source-Drainschicht eine As-Dotierstoffkonzentration in einem Bereich von ungefähr 1,2×1020 bis 1,2×1021 Atome/cm3 aufweist.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 1, 2, 4 bis 7, wobei die zweite Source-/Drainschicht SiAs umfasst, und wobei die zweite Source-Drainschicht eine As-Dotierstoffkonzentration in einem Bereich von ungefähr 9,6×1020 bis 7,5×1021 Atome/cm3 aufweist.
  10. Halbleitervorrichtung, umfassend: eine erste Gatestruktur, die über einem ersten Gebiet einer Finne angeordnet ist, und eine zweite Gatestruktur, die über einem zweiten Gebiet der Finne angeordnet ist, eine Aussparung, die innerhalb der Finne ausgebildet ist, wobei die Aussparung zu jeder von der ersten Gatestruktur und der zweiten Gatestruktur benachbart ist, eine erste Schicht, die auf einer Fläche der Aussparung ausgebildet ist, wobei sich die erste Schicht auf einer ersten Distanz unter jeder von der benachbarten ersten Gatestruktur und der benachbarten zweiten Gatestruktur erstreckt, und eine zweite Schicht, die über der ersten Schicht ausgebildet ist, wobei mindestens eine von der ersten und der zweiten Schicht Siliziumarsenid (SiAs) umfasst.
  11. Halbleitervorrichtung nach Anspruch 10, wobei sowohl die erste als auch die zweite Schicht Siliziumarsenid (SiAs) umfassen.
  12. Halbleitervorrichtung nach Anspruch 10, wobei die erste Schicht Siliziumarsenid (SiAs) umfasst und die zweite Schicht SiP, SiCP oder eine Kombination davon umfasst.
  13. Halbleitervorrichtung nach Anspruch 10, wobei die erste Schicht SiP umfasst und die zweite Schicht Siliziumarsenid (SiAs) umfasst.
  14. Halbleitervorrichtung nach Anspruch 10, wobei die erste Schicht Siliziumarsenid (SiAs) umfasst und die zweite Schicht SiAs, SiP oder eine Kombination davon umfasst.
  15. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 10 bis 14, wobei die erste Gatestruktur eine erste Gateelektrode und einen ersten Gatespacer umfasst, der eine erste Breite aufweist und der entlang einer ersten Seitenwand der ersten Gateelektrode ausgebildet ist, wobei die zweite Gatestruktur eine zweite Gateelektrode und einen zweiten Spacer umfasst, der eine zweite Breite aufweist und der entlang einer zweiten Seitenwand der zweiten Gateelektrode ausgebildet ist, und wobei die Aussparung zu jeder von der ersten Seitenwand und er der zweiten Seitenwand benachbart ist.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die erste Distanz kleiner gleich jeder von der ersten Breite und der zweiten Breite ist.
  17. Halbleitervorrichtung nach Anspruch 15, wobei die erste Distanz größer als jede von der ersten Breite und der zweiten Breite ist.
  18. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Ausbilden einer Gatestruktur über einer Finne, die sich von einem Substrat erstreckt, wobei die Gatestruktur ein Gatedielektrikum, das über der Finne ausgebildet ist, eine Gateelektrode, die über dem Gatedielektrikum ausgebildet ist, und einen Seitenwandspacer, der entlang einer Seitenwand der Gateelektrode ausgebildet ist, umfasst, Ätzen eines Abschnitts der Finne benachbart zu der Gatestruktur, um eine Aussparung auszubilden, Ausbilden einer konform dotierten Schicht innerhalb einer Fläche der Aussparung, Entfernen der konform dotierten Schicht, um eine vergrößerte Aussparung auszubilden, und Ausbilden eines Source-/Draingebiets innerhalb der vergrößerten Aussparung, wobei das Source-/Draingebiet eine erste Schicht, die auf einer Fläche der vergrößerten Aussparung ausgebildet ist, und eine zweite Schicht, die über der ersten Schicht ausgebildet ist, umfasst, wobei sich das Source-Draingebiet unter dem Seitenwandspacer der benachbarten Gatestruktur erstreckt, und wobei mindestens eine von der ersten und der zweiten Schicht Siliziumarsenid (SiAs) umfasst.
  19. Verfahren nach Anspruch 18, das ferner ein Ausbilden des Source-/Draingebiets innerhalb der vergrößerten Aussparung umfasst, wobei sowohl die erste als auch die zweite Schicht Siliziumarsenid (SiAs) umfassen.
  20. Verfahren nach Anspruch 18 oder 19, das ferner ein konformes Ausbilden der ersten Schicht auf der Fläche der vergrößerten Aussparung umfasst, wobei die erste Schicht eine Dicke aufweist, die ungefähr 0,1 bis 5 Nanometer beträgt.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020112695A1 (de) * 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung
US11489062B2 (en) 2019-05-31 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Optimized proximity profile for strained source/drain feature and method of fabricating thereof
US11133417B1 (en) * 2020-03-16 2021-09-28 Globalfoundries U.S. Inc. Transistors with a sectioned epitaxial semiconductor layer
US11757010B2 (en) 2020-04-28 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Multi-stage etching process for contact formation in a semiconductor device
TWI770956B (zh) * 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 半導體裝置與其製作方法
US11515313B2 (en) * 2020-06-22 2022-11-29 Taiwan Semiconductor Manufacturing Company Limited Gated ferroelectric memory cells for memory cell array and methods of forming the same
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140008736A1 (en) * 2012-07-05 2014-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with High Mobility and Strain Channel
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4455441B2 (ja) 2005-07-27 2010-04-21 株式会社東芝 半導体装置の製造方法
US7781799B2 (en) * 2007-10-24 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain strained layers
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
CN106158654B (zh) * 2015-04-20 2019-04-26 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10062688B2 (en) * 2016-01-04 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial source/drain
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US20140008736A1 (en) * 2012-07-05 2014-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with High Mobility and Strain Channel

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