DE102019128758A1 - Verfahren zur herstellung von halbleitervorrichtungen undhalbleitervorrichtungen - Google Patents

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Ding-I Liu
Yuh-Ta FAN
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Abstract

In einem Verfahren des Herstellens einer Halbleitervorrichtung wird eine Gatedielektrikumschicht über einer Kanalregion gebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumschicht gebildet, eine Schutzschicht wird an einer Oberflächenregion der ersten leitfähigen Schicht gebildet, eine metallische Schicht wird durch Aufbringen eines metallhaltigen Gases auf die Schutzschicht gebildet und die metallische Schicht wird durch eine Nassätzoperation unter Verwendung einer Lösung entfernt. Die Schutzschicht ist widerstandsfähig gegen die Lösung der Nassätzoperation.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Patentanmeldung Nr. 62/ 753,896 , eingereicht am 31. Oktober 2018, deren gesamter Inhalt hierin durch Verweis einbezogen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Bei der ansteigenden Abwärtsskalierung integrierter Schaltungen und zunehmend anspruchsvollen Anforderungen an die Geschwindigkeit integrierter Schaltungen benötigen Transistoren höhere Steuerströme mit immer kleineren Abmessungen. So wurden „Fin Feld-Effekt“-Transistoren (FinFET) entwickelt. FinFETs umfassen vertikale Halbleiterfinnen über einem Substrat. Die Halbleiterfinnen werden verwendet, um Source- und Drainregionen und Kanalregionen zwischen den Source- und Drainregionen zu bilden. „Shallow Trench Isolation“- (STI) Regionen werden gebildet, um die Halbleiterfinnen einzugrenzen. Die FinFETs umfassen auch Gatestapel, die an den Seitenwänden und den oberen Flächen der Halbleiterfinnen gebildet werden. Da Source-FinFETs eine dreidimensionale Kanalstruktur aufweisen, verlangen Ionenimplantierungsprozesse in den Kanal besondere Sorgfalt, um geometrische Effekte zu verringern.
  • Figurenliste
  • Die folgende ausführliche Beschreibung ist am besten zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird betont, dass dem Standardverfahren der Branche entsprechend verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur illustrativen Zwecken dienen. Die Abmessungen der verschiedenen Merkmale können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1A zeigt eine Querschnittsansicht einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
    • 1B zeigt ein Ablaufdiagramm zur Herstellung einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
    • 2A, 2B, 2C, 2D, 2E, 2F, 2G und 2H zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
    • 3A, 3B, 3C, 3D, 3E, 3F, 3G und 3H zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
    • 4A, 4B, 4C und 4D zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
    • 5A, 5B, 5C und 5D zeigen Querschnittsansichten verschiedener Stufen eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung bereitstellt. Spezifische Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend beabsichtigt. Beispielsweise sind die Abmessungen von Elementen nicht auf den offenbarten Bereich oder die Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Weiterhin kann die Ausbildung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Verschiedene Merkmale können der Einfachheit und Klarheit Willen willkürlich in verschiedenen Maßstäben bezeichnet sein. In den beiliegenden Zeichnungen können einige Schichten/Merkmale zur Vereinfachung weggelassen worden sein.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden. Weiterhin kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Ferner können in dem folgenden Herstellungsprozess eine oder mehrere Operationen in/zwischen den beschriebenen Operationen vorliegen und die Reihenfolge der Operationen kann geändert werden. In dieser Offenbarung bedeutet der Begriff „eines aus A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C), und bedeutet nicht ein Element aus A, ein Element aus B und ein Element aus C, wenn nicht anders beschrieben. In der gesamten Offenbarung werden eine Source und ein Drain austauschbar verwendet, und ein Source/Drain bezieht sich auf eines oder beides der Source und des Drains.
  • Offenbarte Ausführungsformen beziehen sich auf eine Halbleitervorrichtung, insbesondere einen Feldeffekttransistor (FET) und sein Herstellungsverfahren. Die Ausführungsformen, wie die hierin offenbarten, gelten allgemein nicht nur für FinFETs sondern auch für Doppelgate, Surroundgate, Omegagate oder „Gate-all-Around“-(GAA) Transistoren, und/oder Nanodrahttransistoren oder jede geeignete Vorrichtung mit einer Metallgatestruktur.
  • Wie in 1A gezeigt, wird in einigen Ausführungsformen eine erste leitfähige Schicht 110 über einer darunterliegenden Schicht 100 gebildet. Die darunterliegende Schicht 100 ist in einigen Ausführungsformen eine Dielektrikumschicht, eine Halbleiterschicht oder eine leitfähige (Metall- oder metallische) Schicht. In einigen Ausführungsformen ist die darunterliegende Schicht 100 eine dielektrische Schicht. Eine Schutzschicht 120 ist auf der ersten leitfähigen Schicht 110 gebildet, und eine zweite leitfähige Schicht 130 ist ferner über der Schutzschicht 120 gebildet. Die Schutzschicht 120 hat eine Funktion, physische Interaktion (z. B. Diffusion) und/oder chemische Reaktion zwischen der ersten leitfähigen Schicht 110 und der zweiten leitfähigen Schicht 130 zu verhindern. In einigen Ausführungsformen ist die zweite leitfähige Schicht 130 Teil einer Halbleitervorrichtung, und in anderen Ausführungsformen wird die zweite leitfähige Schicht 130 nachfolgend entfernt und bleibt nicht in der Halbleitervorrichtung.
  • In einigen Ausführungsformen ist die Schutzschicht 120 eine dotierte Schicht der ersten leitfähigen Schicht 110. Das Dotiermittel umfasst eines oder mehr aus Bor, Silizium, Kohlenstoff und Stickstoff. Die Dotiermittel werden in den Oberflächenabschnitt der ersten leitfähigen Schicht 110 eingeleitet, indem Gas, das die Dotiermittel oder Implantierungsionen der Dotiermittel enthält, in den Oberflächenabschnitt eingebracht wird. Das Quell- (Vorläufer-) Gas für die Gasaufbringung umfasst B2H6, Silan (SiH4), Disilan (Si2H6), Dichlorosilan (SiH2Cl2), Hexachlorodisilan (Si2Cl6), CF4, CHF3, NH3 und jedes andere geeignete Gas. In einigen Ausführungsformen wird das Gas für 1 s bis 60 s auf die Fläche der ersten leitfähigen Schicht 110 aufgebracht. In einigen Ausführungsformen wird Plasma, das die Dotiermittel enthält, verwendet. In einigen Ausführungsformen ist die Schutzschicht 120 eine Polymerschicht oder eine Dielektrikumschicht. In einigen Ausführungsformen wir die Schutzschicht 120 entfernt, nachdem die zweite leitfähige Schicht 130 entfernt wird.
  • In einigen Ausführungsformen ist die erste leitfähige Schicht 110 eine Schicht von Ti, TiN, TiAlC, Ta oder TaN. In einigen Ausführungsformen ist die zweite leitfähige Schicht 130 eine Schicht aus W, Co, Ni oder Mo. In anderen Ausführungsformen ist die zweite leitfähige Schicht 120 eine Schicht von Ti, TiN, TiAlC, Ta oder TaN. In bestimmten Ausführungsformen ist die erste leitfähige Schicht 110 TaN und die zweite leitfähige layer130 ist eine W-Schicht.
  • In einigen Ausführungsformen ist die Dicke der Schutzschicht 120 dünner oder dicker als die ersten und/oder zweiten leitfähigen Schichten 110 und 130, und liegt in einem Bereich von ca. 0,1 nm bis ca. 10 nm. Die Einheitlichkeit der Dicke der Schutzschicht liegt in einem Bereich von ca. 1 % bis ca. 10 % ((Max-Min)/Durchschn. × 100).
  • 1B zeigt ein Ablaufdiagramm zur Herstellung einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung. 2A bis 2H und 3A bis 3H zeigen eine Querschnittsansicht der Herstellung einer Halbleitervorrichtung nach einer Ausführungsform dieser Offenbarung. Es versteht sich, dass in dem sequenziellen Herstellungsverfahren eine oder mehrere weitere Operationen vor, während und nach den Stufen, die in 5A bis 5G dargestellt sind, bereitgestellt sein können und dass einige der nachfolgend beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Verfahren und/oder Operationen wie bezüglich der obigen Ausführungsformen beschrieben, können in der folgenden Ausführungsform eingesetzt werden, um eine ausführliche Beschreibung davon kann weggelassen werden.
  • Wie in 2A dargestellt, werden eine oder mehrere Finnenstrukturen 20 über einem Substrat 10 hergestellt. Das Substrat 10 ist beispielsweise ein p-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von ca. 1 × 1015 cm-3 bis ca. 1 × 1018 cm-3. In anderen Ausführungsformen ist das Substrat 10 ein n-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ca. 1 × 1015 cm-3 bis ca. 1 × 1018 cm-3. Alternativ dazu kann das Substrat 10 einen anderen elementaren Halbleiter umfassen, wie etwa Germanium; einen Verbindungshalbleiter, einschließlich Gruppe-IV-IV-Verbindungshalbleiter wie SiC und SiGe, Gruppe-III-V-Verbindungshalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen daraus. In einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI- (Silizium-auf-Isolator) Substrats. Amorphe Substrate, wie etwa amorphes Si oder amorphes SiC, oder Isoliermaterial, wie etwa Siliziumoxid, können ebenfalls als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Regionen umfassen, die geeignet mit Verunreinigungen dotiert wurden (z. B. p- oder n-Leitfähigkeit).
  • Die Finnenstrukturen 20 können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnenstrukturen 20 unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind, als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnenstrukturen zu strukturieren 20.
  • Wie in 2A gezeigt, sind zwei Finnenstrukturen 20, die sich in der Y-Richtung erstrecken, in der X-Richtung aneinander angrenzend angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf zwei beschränkt. Die Zahlen können eine, drei, vier oder fünf oder mehr sein. Weiterhin können eine oder mehrere Dummyfinnenstrukturen an beide Seiten der Finnenstrukturen 20 angrenzend angeordnet sein, um die Strukturtreue der Strukturierungsprozesse zu verbessern. Die Breite der Finnenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von ca. 5 nm bis ca. 40 nm und kann in bestimmten Ausführungsformen in einem Bereich von ca. 7 nm bis ca. 15 nm liegen. Die Höhe der Finnenstruktur 20 liegt in einigen Ausführungsformen in einem Bereich von ca. 100 nm bis ca. 300 nm und kann in anderen Ausführungsformen in einem Bereich von ca. 50 nm bis 100 nm liegen. Der Raum zwischen den Finnenstrukturen 20 liegt in einigen Ausführungsformen in einem Bereich von ca. 5 nm bis ca. 80 nm und kann in anderen Ausführungsformen in einem Bereich von ca. 7 nm bis 15 nm liegen. Ein Fachmann wird jedoch erkennen, dass die Abmessungen und Werte, die während der Beschreibungen genannt sind, nur Beispiele sind, und geändert werden können, um verschiedenen Maßstäben der integrierten Schaltungen zu entsprechen. In einigen Ausführungsformen ist die FinFET-Vorrichtung ein n-FinFET. In anderen Ausführungsformen ist die FinFET-Vorrichtung ein p-FinFET.
  • Nach Bildung der Finnenstrukturen 20 wird eine isolierungsisolierende Schicht 30 über den Finnenstrukturen 20 gebildet, wie in 2B gezeigt.
  • Die isolierungsisolierende Schicht 30 umfasst eine oder mehr Schichten isolierender Materialien wie etwa Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid, die durch LPCVD (chemische Niederdruckdampfphasenabscheidung), Plasma-CVD oder fließfähige CVD abgeschieden werden. In der fließfähigen CVD werden fließfähige Dielektrika statt Siliziumoxid abgeschieden. Fließfähige Dielektrika können, wie der Name angedeutet, bei der Abscheidung „fließen“, um Lücken oder Räume mit einem hohen Seitenverhältnis zu füllen. Üblicherweise werden verschiedene Chemikalien zu siliziumhaltigen Vorläufern hinzugefügt, damit der abgeschiedene Film fließen kann. In einigen Ausführungsformen werden Stickstoffhydridverbindungen zugegeben. Beispiele von fließfähigen dielektrischen Vorläufern, insbesondere fließfähigen Siliziumoxidvorläufern, umfassen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoffsilsesquioxan (HSQ), eine Mischung aus MSQ und HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie etwa Trisilylamin (TSA). Diese fließfähigen Siliziumoxidmaterialien werden in einem Mehrfachfunktionsverfahren gebildet. Nachdem der fließfähige Film abgeschieden ist, wird er ausgehärtet und getempert, um ein oder mehr unerwünschte(s) Element(e) zu entfernen, um Siliziumoxid zu bilden. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert sein. Die isolierungsisolierende Schicht 30 kann in einigen Ausführungsformen durch eine oder mehr Schichten aus Spin-on-Glass (SOG), SiO, SiON, SiOCN und/oder fluoriddotiertem Silikatglas (FSG) gebildet sein.
  • Nach dem Bilden der isolierungsisolierenden Schicht 30 über den Finnenstrukturen 20 erfolgt eine Planarisierungsoperation, um einen Teil der isolierungsisolierenden Schicht 30 zu entfernen. Die Planarisierungsoperation kann eine chemische-mechanische Politur (CMP) und/oder einen Zurückätzprozess umfassen. Dann wird die isolierungsisolierende Schicht 30 weiter entfernt, sodass ein oberer Abschnitt der Finnenstruktur 20, der eine Kanalschicht werden soll, offengelegt wird, wie in 2B gezeigt.
  • In bestimmten Ausführungsformen kann das teilweise Entfernen der isolierungsisolierenden Schicht 30 unter Verwendung eines Nassätzverfahrens ausgeführt werden, beispielsweise durch Tauchen des Substrats in Hydrofluorsäure (HF). In einer anderen Ausführungsform kann das teilweise Entfernen der isolierungsisolierenden Schicht 30 unter Verwendung eines Trockenätzverfahrens ausgeführt werden. Beispielsweise kann ein Trockenätzverfahren unter Verwendung von CHF3 oder BF3 als Ätzgase verwendet werden.
  • nach dem Bilden der isolierungsisolierenden Schicht 30 kann ein thermaler Prozess, beispielsweise ein Temperprozess, ausgeführt werden, um die Qualität der isolierungsisolierenden Schicht 30 zu verbessern. In bestimmten Ausführungsformen erfolgt der thermale Prozess durch Aufbringen von schnellem thermalem Tempern (RTA) bei einer Temperatur im Bereich von ca. 900 °C bis ca. 1050 °C für ca. 1,5 Sekunden bis ca. 10 Sekunden in einer Schutzgasumgebung, wie etwa einer N2-, Ar- oder He-Umgebung.
  • Dann wird eine Dummygatestruktur 40 über einem Teil der Finnenstrukturen 20 gebildet, wie in 2C gezeigt.
  • Eine Dielektrikumschicht und eine Polysiliziumschicht werden über der isolierungsisolierenden Schicht 30 und den offengelegten Finnenstrukturen 20 gebildet, und dann werden Strukturierungsoperationen ausgeführt, um eine Dummygatestruktur zu erhalten, die eine Dummygateelektrodenschicht 44, die aus Polysilizium besteht, und eine Dummygatedielektrikumschicht 42 umfasst. Die Strukturierung der Polysiliziumschicht wird in einigen Ausführungsformen durch Verwendung einer Hartmaske gebildet, die eine Siliziumnitridschicht und eine Oxidschicht umfasst. Die Dummygatedielektrikumschicht 42 kann Siliziumoxid sein, das durch CVD, PVD, ALD, e-Strahlverdampfung oder einen anderen geeigneten Prozess gebildet wird. In einigen Ausführungsformen umfasst die Dummygatedielektrikumschicht 42 eine oder mehr Schichten Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Dielektrika mit hohem k-Wert. In einigen Ausführungsformen liegt eine Dicke der Dummygatedielektrikumschicht in einem Bereich von ca. 1 nm bis ca. 5 nm.
  • In einigen Ausführungsformen ist die Dummygateelektrodenschicht 44 ein dotiertes Polysilizium mit einheitlicher oder nichteinheitlicher Dotierung. In dieser Ausführungsform liegt die Breite der Dummygateelektrodenschicht 44 im Bereich von ca. 30 nm bis ca. 60 nm. In einigen Ausführungsformen liegt eine Dicke der Dummygateelektrodenschicht in einem Bereich von ca. 30 nm bis ca. 50 nm. Weiterhin können eine oder mehrere Dummygatestrukturen an beide Seiten Dummygatestruktur 40 angrenzend angeordnet sein, um die Strukturtreue der Strukturierungsprozesse zu verbessern. Die Breite der Dummygatestruktur 40 liegt in einigen Ausführungsformen in einem Bereich von ca. 5 nm bis ca. 40 nm und kann in bestimmten Ausführungsformen in einem Bereich von ca. 7 nm bis ca. 15 nm liegen.
  • Ferner sind, wie in 2C dargestellt, Seitenwandabstandhalter 46 an gegenüberliegenden Seitenflächen der Dummygatestrukturen 40 gebildet. Eine Isoliermaterialschicht für Seitenwandabstandhalter 46 ist über der Dummygatestruktur 40 gebildet. Die Isoliermaterialschicht ist in einer konformen Weise abgeschieden, sodass sie so gebildet ist, um im Wesentlichen gleiche Dicken auf vertikalen Flächen aufzuweisen, wie etwa auf Seitenwänden, horizontalen Flächen bzw. der Oberseite der Dummygatestruktur 40. In einigen Ausführungsformen weist die Isoliermaterialschicht eine Dicke in einem Bereich von ca. 5 nm bis ca. 20 nm auf. Die Isoliermaterialschicht umfasst eines oder mehr aus SiN, SiON und SiCN oder ein anderes geeignetes Dielektrikum. Die Isoliermaterialschicht kann durch ALD oder CVD oder ein anderes geeignetes verfahren gebildet werden. Als nächstes werden untere Abschnitte der Isoliermaterialschicht durch anisotropes Ätzen entfernt, wodurch die Seitenwandabstandhalter 46 gebildet werden. In einigen Ausführungsformen umfassen die Seitenwandabstandhalter 46 zwei bis vier Schichten verschiedener Isoliermaterialien. In einigen Ausführungsformen ist ein Abschnitt der Dummygatedielektrikumschicht 42 zwischen den Seitenwandabstandhaltern 46 und der isolierungsisolierenden Schicht 30 angeordnet. In anderen Ausführungsformen ist kein Abschnitt der Dummygatedielektrikumschicht 42 zwischen den Seitenwandabstandhaltern 46 und der isolierungsisolierenden Schicht 30 angeordnet.
  • danach wird eine Source-/Drainregion der Finnenstruktur 20, die nicht durch die Dummygatestruktur 40 bedeckt ist, in einigen Ausführungsformen abgeätzt (zurückgesetzt), um einen Source-/Drain-Ausschnitt zu bilden, wie in 2D gezeigt, um einen Ausschnitt 22 zu bilden. Nachdem der Source-Drain-Ausschnitt 22 gebildet ist, werden eine oder mehr Source-/Drain-Epitaxieschichten 60 in dem Source-Drain-Ausschnitt 22 gebildet, wie in 2E gezeigt. In einigen Ausführungsformen werden eine erste epitaktische Schicht, eine zweite epitaktische Schicht und eine dritte epitaktische Schicht gebildet. In andren Ausführungsformen wird kein Ausschnitt gebildet und die epitaktischen Schichten werden über der Finnenstruktur gebildet.
  • In einigen Ausführungsformen umfasst die erste epitaktische Schicht SiP oder SiCP für einen n-FinFET, und in einigen Ausführungsformen mit B dotiertes SiGe für einen p-FinFET. Eine Menge an P (Phosphor) in der ersten epitaktischen Schicht liegt in einigen Ausführungsformen in einem Bereich von etwa 1 × 1018 Atomen/cm3 bis ca. 1 × 1020 Atomen/cm3. Die Dicke der ersten epitaktischen Schicht liegt in einigen Ausführungsformen in einem Bereich von ca. 5 nm bis 20 nm, und in anderen Ausführungsformen in einem Bereich von ca. 5 nm bis ca. 15 nm. Wenn die erste epitaktische Schicht SiGe ist, ist eine Menge des Ge in einigen Ausführungsformen ca. 25 atomare % bis ca. 32 atomare % und in anderen Ausführungsformen ca. 28 atomare % bis ca. 30 atomare %. Die zweite epitaktische Schicht umfasst in einigen Ausführungsformen SiP oder SiCP für einen n-FinFET, und mit B dotiertes SiGe für einen p-FinFET. In einigen Ausführungsformen ist die Menge an Phosphor in der zweiten epitaktischen Schicht höher als die Menge an Phosphor der ersten epitaktischen Schicht und liegt in einem Bereich von ca. 1 × 1020 Atomen/cm3 bis ca. 2 × 1020 Atomen/cm3. Die Dicke der zweiten epitaktischen Schicht liegt in dieser Ausführungsform in einem Bereich von ca. 20 nm bis 40 nm oder in anderen Ausführungsformen einem Bereich von ca. 25 nm bis ca. 35 nm. Wenn die zweite epitaktische Schicht SiGe ist, ist eine Menge des Ge in einigen Ausführungsformen ca. 35 atomare % bis ca. 55 atomare % und in anderen Ausführungsformen ca. 41 atomare % bis ca. 46 atomare %. Die dritte epitaktische Schicht kann eine epitaktische SiP-Schicht umfassen. Die dritte epitaktische Schicht ist eine Opferschicht zur Silizidbildung in der Source/Drain. Eine Menge an Phosphor in der dritten epitaktischen Schicht ist in einigen Ausführungsformen geringer als die Menge an Phosphor der zweiten epitaktischen Schicht und liegt in einem Bereich von ca. 1 × 1018 Atomen/cm3 bis ca. 1 × 1021 Atomen/cm3. Wenn die dritte epitaktische Schicht SiGe ist, ist eine Menge des Ge in einigen Ausführungsformen weniger als ca. 20 atomare % und in anderen Ausführungsformen ca. 1 atomare % bis ca. 18 atomare %.
  • In mindestens einer Ausführungsform sind die epitaktischen Schichten epitaktisch durch einen LPCVD-Prozess, molekulare Strahlepiaxie, atomare Schichtabscheidung oder ein anderes geeignetes Verfahren aufgebaut. Der LPCVD-Prozess erfolgt bei einer Temperatur von ca. 400 bis 850 °C und unter einem Druck von ca. 1 Torr bis 200 Torr, unter Verwendung von Silizium-Source-Gas wie SiH4, Si2H6, oder Si3H8; Germanium-Source-Gas wie GeH4 oder G2H6; Kohlenstoff-Source-Gas wie CH4 oder SiH3CH3 und Phosphor-Source-Gas wie PH3.
  • Dann wird, wie in 2F und 2G gezeigt, eine Zwischenschichtdielektrikum- (ILD) Schicht 50 über der epitaktischen S/D Schicht 60 und der Dummygatestruktur 40 gebildet. Die Materialien für die ILD-Schicht 50 umfassen Verbindungen, die Si, O, C und/oder H umfassen, wie Siliziumoxid, SiCOH und SiOC. Organische Materialien wie Polymere können für die ILD-Schicht 50 verwendet werden.
  • Nach Bildung der ILD-Schicht 50 wird eine Planarisierungsoperation wie CMP ausgeführt, sodass der obere Abschnitt der Dummygateelektrodenschicht 44 offengelegt wird, wie in 2F und 2G gezeigt. In einigen Ausführungsformen wird, bevor die ILD-Schicht 50 gebildet wird, eine Kontaktätzstoppschicht gebildet, wie etwa eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht.
  • Dann werden die Dummygateelektrodenschicht 44 und die Dummygatedielektrikumschicht 42 entfernt, wodurch ein Gateabstand 47 gebildet wird, wie in FIG gezeigt. 2H. Die Dummygatestrukturen können unter Verwendung von Plasmatrockenätzen und/oder Nassätzen entfernt werden. Wenn die Dummygateelektrodenschicht 44 Polysilizium ist, und die ILD-Schicht 40 Siliziumoxid ist, kann ein Nassätzmittel wie eine TMAH-Lösung verwendet werden, um selektiv die Dummygateelektrodenschicht 44 zu entfernen. Die Dummygatedielektrikumschicht 42 wird daher unter Verwendung von trockenem Plasmaätzen und/oder Nassätzen entfernt.
  • 3A zeigt die Struktur nach Offenlegen der Kanalregion der Finnenstrukturen 20 in dem Gateabstand 47. In 3A bis 3H werden die Seitenwandabstandhalter 46 und der ILD-Schicht 50 um der Einfachheit halber ausgelassen.
  • Wie in 3B gezeigt, wird in Operation 210 von 1B eine Grenzflächenschicht 61 auf der Finnenstruktur 20 gebildet, und in Operation 215 aus 1B wird eine Gatedielektrikumschicht 62 auf der Grenzflächenschicht 61 gebildet. In einigen Ausführungsformen wird die Grenzflächenschicht 61 durch Verwendung chemischer Oxidation gebildet. In einigen Ausführungsformen umfasst die Grenzflächenschicht 61 eines aus Siliziumoxid, Siliziumnitrid und gemischtem Siliziumgermaniumoxid. Die Dicke der Grenzflächenschicht 61 liegt in einigen Ausführungsformen in einem Bereich von etwa 0,2 nm bis etwa 6 nm. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht 62 eine oder mehr Schichten eines Dielektrikums, wie Siliziumoxid, Siliziumnitrid oder ein Dielektrikum mit höherem k-Wert, ein anderes geeignetes Dielektrikum und/oder Kombinationen daraus. Beispiele von Dielektrika mit hohem k-Wert umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxidaluminiumoxid- (HfO2-Al2O3) Legierung, La2O3, HfO2-La2O3, Y2O3 oder andere geeignete Dielektrika mit hohem k-Wert und/oder Kombinationen daraus. Die Gatedielektrikumschicht 62 kann durch CVD, ALD oder jedes geeignete Verfahren gebildet werden. In einer Ausführungsform wird die Gatedielektrikumschicht 62 unter Verwendung eines stark konformen Abscheidungsprozess gebildet, wie etwa ALD, um die Bildung der Gatedielektrikumschicht mit einer einheitlichen Dicke um jede Kanalschicht 20 sicherzustellen. Die Dicke der Gatedielektrikumschicht 62 liegt in einer Ausführungsform in einem Bereich von etwa 1 nm bis etwa 100 nm.
  • Dann wird, wie in 3C gezeigt bei Operation 220 von 1B eine erste leitfähige Schicht 63 und eine erste Deckschicht 64 gebildet. Die erste leitfähige Schicht 63 und die erste Deckschicht 64 werden in einigen Ausführungsformen durch CVD, ALD oder jedes geeignete Verfahren gebildet. In einigen Ausführungsformen wird die erste Deckschicht 64 nach dem Bilden der ersten leitfähigen Schicht 63 ohne Brechen des Vakuums gebildet. In anderen Ausführungsformen wird die erste Deckschicht 64 nach dem Bilden der ersten leitfähigen Schicht 63 nach Brechen des Vakuums gebildet.
  • In einigen Ausführungsformen ist die erste leitfähige Schicht 63 eines aus Ti, TiN, Ta oder TaN. In bestimmten Ausführungsformen ist die erste leitfähige Schicht 63 TiN. In einigen Ausführungsformen besteht die erste Deckschicht 64 aus einem aus Si, SiGe oder Ge. Die erste Deckschicht 64 ist in einigen Ausführungsformen amorph oder polykristallin.
  • In einigen Ausführungsformen wird bei Operation 225 von 1B nach Bilden der ersten Deckschicht 64 eine erste Temperoperation für ca. 1 ns (Spitzentempern wie etwa ein Lasertempern) bis ca. 360 s bei einer Temperatur von ca. 550 °C bis ca. 1300 °C ausgeführt. In anderen Ausführungsformen erfolgt das erste Tempern bei einer Temperatur von ca. 900 °C bis ca. 1100 °C, und in anderen Ausführungsformen liegt die Temperatur bei 600 °C bis 800 °C.
  • In einigen Ausführungsformen wird vor der Bildung der ersten Deckschicht 64 die gestapelte Struktur, einschließlich der Grenzflächenschicht 61, die Gatedielektrikumschicht 62 und die erste leitfähige Schicht 63 für ca. 4 s bis ca. 15 min bei einer Temperatur von ca. Zimmertemperatur (25 °C) bis ca. 550 °C mit einem fluorhaltigen Gas (z. B. F2 und/oder NF3) getränkt. Dann wird in einigen Ausführungsformen die erste Deckschicht 64 gebildet und eine zweite Temperoperation erfolgt für ca. 1 ns (Spitzentempern, wie etwa Lasertempern) bis ca. 360 s bei einer Temperatur von ca. 550 °C bis ca. 1300 °C. In einigen Ausführungsformen liegt die Temperatur bei 900 °C bis 1100 °C. Dies führt in einigen Ausführungsformen zu einer Diffusion des Fluors in die erste Deckschicht 64, die erste leitfähige Schicht 63 und die Gatedielektrikumschicht 62. In einigen Ausführungsformen umfasst die erste leitfähige Schicht 63 Fluor mit einer Menge von 0,02 atomaren% bis 75 atomaren%. In einigen Ausführungsformen umfasst die erste Gatedielektrikumschicht 62 Fluor mit einer Menge von 0,01 atomaren% bis 40 atomaren%. Die Fluortränkungsoperation verbessert die Grenzfläche zwischen der Gatedielektrikumschicht mit hohem k-Wert und der Kanalregion sowie die Einheitlichkeit der Grenzspannungen unter den FETs.
  • Die Reihenfolge des Fluortränkens und der Bildung der Si-Deckschicht 64 ist nicht auf die obige Reihenfolge beschränkt. In einigen Ausführungsformen erfolgt das Fluortränken vor dem Bilden der Si-Deckschicht 64, oder das Fluortränken erfolgt gleichzeitig mit dem Bilden der Si-Deckschicht 64. Das Fluortränken kann während der Abscheidung der Si-Deckschicht durch Einführen von F2-Gas bei einer Temperatur etwa in einem Bereich von ca. 300 °C bis ca. 450 °C erfolgen. In einigen Ausführungsformen erfolgt das Fluortränken nach dem Bilden der Si-Deckschicht 64. In anderen Ausführungsformen erfolgt die Fluortränkungsoperation in dieser Stufe nicht.
  • Nach der zweiten Temperoperation wird die erste Deckschicht 64 in Operation 230 von 1B entfernt.
  • Dann wird, wie in 3D in Operation 235 von 1B gezeigt, die zweite leitfähige Schicht 65 über der ersten leitfähigen Schicht 63 gebildet. In einigen Ausführungsformen wird die zweite leitfähige Schicht 65 aus TaN gebildet und dient als Ätzstoppbarriereschicht. Die zweite leitfähige Schicht 65 kann durch ALD, PVD, CVD, e-Strahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. In einigen Ausführungsformen liegt die Dicke der zweiten leitfähigen Schicht 65 in einem Bereich von ca. 1,0 nm bis ca. 10,0 nm, und in anderen Ausführungsformen liegt die Dicke in einem Bereich von ca. 2,0 nm bis ca. 5,0 nm.
  • Dann wird, wie in 3E gezeigt, in Operation 240 von 1B eine Schutzschicht 66 auf einer Fläche der zweiten leitfähigen Schicht 65 gebildet. In dieser Ausführungsform ist die Schutzschicht 66 eine modifizierte Oberflächenregion der zweiten leitfähigen Schicht 65. Die modifizierte Schicht hat einen Widerstand gegen eine nachfolgende nasse Operation unter Verwendung von H3PO4.
  • In einigen Ausführungsformen ist die Schutzschicht 66 eine dotierte Schicht der ersten leitfähigen Schicht 63. Das Dotiermittel umfasst eines oder mehr aus Bor, Silizium, Kohlenstoff und Stickstoff. Die Dotiermittel werden in den Oberflächenabschnitt der ersten leitfähigen Schicht 63 eingeleitet, indem Gas, das die Dotiermittel oder Implantierungsionen der Dotiermittel enthält, in den Oberflächenabschnitt eingebracht wird. In einigen Ausführungsformen ist die Schutzschicht 66 eine borhaltige Schicht einer TaN-Schicht 63, die durch Aufbringen von B2H6-Gas auf die Fläche der TaN-Schicht 63 gebildet wird. In einigen Ausführungsformen wird die Fläche der TaN-Schicht mit B2H6-Gas bei einer Temperatur in einem Bereich von ca. 250 °C bis ca. 400 °C behandelt. In einigen Ausführungsformen wird das B2H6-Gas auf die Fläche des TaN 65 für 1 s bis 60 s aufgebracht. Innerhalb der Bereiche der Borbehandlungsbedingungen ist es möglich, ein ausreichendes Volumen der borhaltigen Schicht zu erreichen. In einigen Ausführungsformen liegt die Borkonzentration der borhaltigen Schicht 66 in einem Bereich von ca. 3 atomaren % bis 10 atomaren %, und % in anderen Ausführungsformen in einem Bereich von ca. 4 atomaren % bis ca. 6 atomaren. Die Dicke der borhaltigen Schicht 66 liegt in einigen Ausführungsformen in einem Bereich von ca. 0,1 nm bis ca. 1,0 nm, und in anderen Ausführungsformen in einem Bereich von ca. 0,2 nm bis ca. 0,5 nm. In anderen Ausführungsformen, wird eine Ionenimplantierungsoperation unter Verwendung von BF2 eingesetzt, um die borhaltige Schicht 66 zu bilden.
  • Dann wird, wie in 3F gezeigt, in Operation 245 von 1B eine dritte leitfähige Schicht 67 über der Schutzschicht 66 gebildet und eine vierte leitfähige Schicht 68 wird über der dritten leitfähigen Schicht 67 gebildet. In einigen Ausführungsformen sind die dritten und/oder vierten leitfähigen Schichten metallische Schichten. In einigen Ausführungsformen ist die dritte leitfähige Schicht 67 eine W-(Wolfram-) Schicht, und die vierte leitfähige Schicht 68 ist eine TiN-Schicht.
  • Die W-Schicht 67 wirkt in einigen Ausführungsformen als eine Nukleierungsschicht für die TiN-Schicht 68. In einigen Ausführungsformen wird die W-Schicht 67 durch ALD unter Verwendung von WF6 als Vorläufergas bei einer Temperatur in einem Bereich von ca. 200 °C bis ca. 400 °C gebildet. In einigen Ausführungsformen ist das WF6-Vorläufergas fünf bis zehn Mal angewendet. Ein Spülgas wird zwischen der Zufuhr des Vorläufergases zugeführt. Das Spülgas umfasst in einigen Ausführungsformen eines oder mehr als Ar, He und N2. Dies schafft in einigen Ausführungsformen die W-Schicht 67 mit einer Dicke in einem Bereich von ca. 0,1 nm bis ca. 2 nm. In einigen Ausführungsformen umfasst die W-Schicht 67 Fluor. In einigen Ausführungsformen umfasst die W-Schicht 67 unterbrochenen Wolframinseln (Körner). Dann wird bei einer Temperatur in einem Bereich von ca. 350 °C bis ca. 550 °C eine TiN-Schicht 68 über der W-Schicht 67 gebildet. Die Dicke der TiN-Schicht 68 liegt in einigen Ausführungsformen in einem Bereich von ca. 0,5 nm bis ca. 10 nm, und in anderen Ausführungsformen in einem Bereich von ca. 1 nm bis ca. 5 nm.
  • Nachfolgend wird in einigen Ausführungsformen in Operation 250 von 1B eine dritte Temperoperation für ca. 1 ns (Spitzentempern, wie etwa Lasertempern) bis ca. 360 s bei einer Temperatur von ca. 450 °C bis ca. 650 °C durchgeführt. In einigen Ausführungsformen wirken die TiN-Schicht 68 und/oder die W-Schicht 67 als eine Deckschicht für das Tempern. In einigen Ausführungsformen führt dies zur Diffusion des Fluor aus dem WF6-Gas für die W-Schicht in die erste leitfähige Schicht 63 und die Gatedielektrikumschicht 62. In einigen Ausführungsformen diffundiert das Fluor auch in die TiN-Schicht 68.
  • Dann wird, wie in 3G gezeigt, in Operation 255 von 1B die TiN-Schicht 68 und die W-Schicht 67 entfernt. In einigen Ausführungsformen werden die TiN-Schicht 68 und die W-Schicht 67 durch eine wässrige Lösung entfernt, die H3PO4, H2O2 und H2O umfasst. Durch die Schutzschicht 66 wird eine chemische Reaktion und/oder eine physische Interaktion zwischen der TaN-Schicht 65 und der W-Schicht unterdrückt, und die wässrige Lösung verursacht keinen Schaden an der TaN-Schicht 65. In einigen Ausführungsformen ist die Ätzrate der TiN-Schicht 68 und/oder der W-Schicht 67 durch die wässrige Lösung ca. 100 bis 10000 Mal die Ätzrate der TaN-Schicht 65. Die Verlustmenge in der Dicke der TaN-Schicht 65 beträgt in einigen Ausführungsformen weniger als 10 % der Ausgangsdicke. In einigen Ausführungsformen beträgt der Verlust ca. 1% oder mehr der Ausgangsdicke in einigen Ausführungsformen. Die Verlustmenge in der Dicke der TaN-Schicht 65 beträgt in einigen Ausführungsformen weniger als 0,5 nm. In einigen Ausführungsformen beträgt der Verlust ca. 0,1 nm oder mehr. In einigen Ausführungsformen wird nach Entfernen der TiN-Schicht 68 und der W-Schicht 67 die Fläche der TaN-Schicht 65 nass gereinigt.
  • Wenn die Schutzschicht 66 nicht auf oder in der Fläche der TaN-Schicht 65 gebildet wird, kann Wolfram aus WF6-Gas in die TaN-Schicht 65 diffundieren und eine WNx-Schicht oder -Regionen erzeugen. In einem solchen Fall werden die WNx-Schicht oder -Regionen durch die wässrige Lösung, die H3PO4 enthält, entfernt, was zu einem Verlust der Dicke in der TaN-Schicht 65 führt. Durch Verwendung der Schutzschicht 66 kann der Verlust der Dicke der TaN-Schicht 65 verhindert oder unterdrückt werden.
  • Nachdem die TiN-Schicht 67 und die W-Schicht 68 entfernt wurden, werden eine oder mehr Austrittsarbeitsanpassungsschichten 82 und eine Körpergatemetallschicht 84 über der TaN-Schicht 65 (oder der borhaltigen Schutzschicht 66) wie in 3H gezeigt, in Operation 260 von 1B gebildet.
  • In einigen Ausführungsformen besteht die Austrittsarbeitsanpassungsschicht 82 aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN, WN, TaAlC, TiC, TaC, Co, Al, TiAl oder TiAlC oder einer mehrfachen Schicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal FET werden eines oder mehr aus TaN, TaAlC, TiN, TiC, Co oder TiAl als die Austrittsarbeitsanpassungsschicht verwendet, und für einen p-Kanal-FET werden eines oder mehr aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, WN, TiC und Co als die Austrittsarbeitsanpassungsschicht verwendet. Die Austrittsarbeitsanpassungsschicht kann durch ALD, PVD, CVD, e-Strahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Ferner kann die Austrittsarbeitsanpassungsschicht für den n-Kanal-FET und den p-Kanal-FET getrennt gebildet werden die verschiedene Metallschichten verwenden können. In einigen Ausführungsformen wird die Austrittsarbeitsanpassungsschicht 82 abgeschieden und selektiv von einigen Transistoren entfernt, indem eine oder mehr Lithographie- und Ätzoperationen eingesetzt werden.
  • Die Körpermetallschicht 84 umfasst eine oder mehr Schichten aus leitfähigem Material, wie Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen daraus. Die Körpermetallschicht 84 kann durch CVD, ALD, Elektroplattierung oder ein anderes geeignetes Verfahren gebildet werden.
  • Nach dem Bilden der Gateelektrode werden weitere CMOS-Prozess ausgeführt, um verschiedene Merkmale zu bilden, wie etwa eine oder mehr Zwischenschichtdielektrikumschichten, Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten und Passivierungsschichten usw.
  • 4A bis 4D zeigen Querschnittsansichten der Herstellung einer Halbleitervorrichtung nach einer anderen Ausführungsform dieser Offenbarung. Es versteht sich, dass in dem sequenziellen Herstellungsverfahren eine oder mehrere weitere Operationen vor, während und nach den Stufen, die in 4A bis 4D dargestellt sind, bereitgestellt sein können und dass einige der nachfolgend beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Verfahren und/oder Operationen wie bezüglich der obigen Ausführungsformen beschrieben, können in der folgenden Ausführungsform eingesetzt werden, um eine ausführliche Beschreibung davon kann weggelassen werden.
  • In dieser Ausführungsform ist die Schutzschicht eine zusätzliche Schicht, die auf der Fläche der zweiten leitfähigen Schicht 65 gebildet wird.
  • Nach dem Bilden der zweiten leitfähigen Schicht 65 (z. B. einer TaN-Schicht) wie in 3D gezeigt, wird eine Schutzschicht 72 auf der oberen Fläche der zweiten leitfähigen Schicht 65 gebildet, wie in 4A gezeigt. In einigen Ausführungsformen umfasst die Schutzschicht 72 ein leitfähiges Material, wie Ta, dotiert mit B, Si, N und C, Ti, dotiert mit B, Si, C und/oder N, Silizid oder einem anderen geeigneten Material. In bestimmten Ausführungsformen wird Ta, das B und N enthält, als die Schutzschicht 72 verwendet. Die Schutzschicht 72 kann durch CVD, ALD, Elektroplattierung oder ein anderes geeignetes Verfahren gebildet werden. In einigen Ausführungsformen liegt die Dicke der Schutzschicht in einem Bereich von ca. 1 nm bis ca. 10 nm, und in anderen Ausführungsformen in einem Bereich von ca. 2 nm bis ca. 5 nm.
  • Dann wird, ähnlich wie die Operationen, die mit Bezug auf 3F erklärt wurden, eine dritte leitfähige Schicht 67 über der Schutzschicht 72 gebildet und eine vierte leitfähige Schicht 68 über der dritten leitfähigen Schicht 67 gebildet, wie in 4B gezeigt. In einigen Ausführungsformen ist die dritte leitfähige Schicht 67 eine Wolfram- (W-) Schicht, und die vierte leitfähige Schicht 68 ist eine TiN-Schicht. Nachfolgend erfolgt eine dritte Temperoperation für ca. 1 ns (Spitzentempern, wie etwa Lasertempern) bis ca. 360 s bei einer Temperatur von ca. 450 °C bis ca. 650 °C.
  • Als nächstes wird, ähnlich wie die Operationen, die mit Bezug auf 3G erklärt wird, die TiN-Schicht 68 und die W-Schicht 67 entfernt, wie in 4C gezeigt. In einigen Ausführungsformen werden die TiN-Schicht 68 und die W-Schicht 67 durch eine wässrige Lösung entfernt, die H3PO4, H2O2 und H2O umfasst. Durch die Schutzschicht 72 wird eine chemische Reaktion und/oder eine physische Interaktion zwischen der TaN-Schicht 65 und der W-Schicht unterdrückt. Die wässrige Lösung verursacht keinen Schaden an der TaN-Schicht 65. Die Verlustmenge in der Dicke der TaN-Schicht 65 beträgt in einigen Ausführungsformen weniger als 10 % der Ausgangsdicke. Die Verlustmenge in der Dicke der TaN-Schicht 65 beträgt in einigen Ausführungsformen weniger als 0,5 nm.
  • Nach dem Entfernen der TiN-Schicht 67 und W-Schicht 68, ähnlich wie die Operationen, die mit Verweis auf 3H erklärt wurden, werden eine oder mehr Austrittsarbeitsanpassungsschichten 82 und eine Körpergatemetallschicht 84 über der Schutzschicht 72 gebildet, wie in 4D gezeigt.
  • 5A bis 5D zeigen Querschnittsansichten der Herstellung einer Halbleitervorrichtung nach einer anderen Ausführungsform dieser Offenbarung. Es versteht sich, dass in dem sequenziellen Herstellungsverfahren eine oder mehrere weitere Operationen vor, während und nach den Stufen, die in 5A bis 5D dargestellt sind, bereitgestellt sein können und dass einige der nachfolgend beschriebenen Operationen für weitere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Verfahren und/oder Operationen wie bezüglich der obigen Ausführungsformen beschrieben, können in der folgenden Ausführungsform eingesetzt werden, um eine ausführliche Beschreibung davon kann weggelassen werden.
  • In dieser Ausführungsform wird die Schutzschicht entfernt, bevor die Austrittsarbeitsanpassungsschicht gebildet wird.
  • Nach dem Bilden der zweiten leitfähigen Schicht 65 (z. B. einer TaN-Schicht) wie in 3D gezeigt, wird eine Schutzschicht 74 auf der oberen Fläche der zweiten leitfähigen Schicht 65 gebildet. In einigen Ausführungsformen umfasst die Schutzschicht 74 ein leitfähiges Material, wie Ta, dotiert mit B, Si, N und C, Ti, dotiert mit B, Si, C und/oder N, Silizid oder einem anderen geeigneten Material. In bestimmten Ausführungsformen wird Ta, das B und N enthält, als die Schutzschicht 74 verwendet. In anderen Ausführungsformen umfasst die Schutzschicht 74 ein Isolierungsmaterial wie Siliziumoxid, Siliziumnitrid, SiON und SiCN, Polymer oder jedes andere geeignete Isolierungsmaterial. In anderen Ausführungsformen umfasst die Schutzschicht 74 ein Halbleitermaterial, wie Silizium, SiGe und Ge oder jedes andere geeignete Halbleitermaterial. Die Schutzschicht 74 kann durch CVD, ALD, Elektroplattierung oder ein anderes geeignetes Verfahren gebildet werden. In einigen Ausführungsformen liegt die Dicke der Schutzschicht 74 in einem Bereich von ca. 1 nm bis ca. 10 nm, und in einem Bereich von ca. 2 nm bis ca. 5 nm in anderen Ausführungsformen.
  • Dann wird, ähnlich wie die Operationen, die mit Bezug auf 3F und 4B erklärt wurden, eine dritte leitfähige Schicht 67 über der Schutzschicht 74 gebildet und eine vierte leitfähige Schicht 68 über der dritten leitfähigen Schicht 67 gebildet, wie in 5B gezeigt. In einigen Ausführungsformen ist die dritte leitfähige Schicht 67 eine Wolfram- (W-) Schicht, und die vierte leitfähige Schicht 68 ist eine TiN-Schicht. Nachfolgend erfolgt eine dritte Temperoperation für ca. 1 ns (Spitzentempern, wie etwa Lasertempern) bis ca. 360 s bei einer Temperatur von ca. 450 °C bis ca. 650 °C.
  • Als nächstes wird, ähnlich wie die Operationen, die mit Bezug auf 3G und 4C die TiN-Schicht 68 und die W-Schicht 67 entfernt. In einigen Ausführungsformen werden die TiN-Schicht 68 und die W-Schicht 67 durch eine wässrige Lösung entfernt, die H3PO4, H2O2 und H2O umfasst. Durch die Schutzschicht 74 wird eine chemische Reaktion und/oder eine physische Interaktion zwischen der TaN-Schicht 65 und der W-Schicht unterdrückt, und die wässrige Lösung verursacht keinen Schaden an der TaN-Schicht 65. Die Verlustmenge in der Dicke der TaN-Schicht 65 beträgt in einigen Ausführungsformen weniger als 10 % der Ausgangsdicke. Die Verlustmenge in der Dicke der TaN-Schicht 65 beträgt in einigen Ausführungsformen weniger als 0,5 nm. Ferner wird die Schutzschicht 74 entfernt, wie in 5C gezeigt.
  • Nachdem die Schutzschicht 74 entfernt wird, werden ähnlich wie die Operationen, die bezüglich 3H und 4D erklärt wurden, eine oder mehr Austrittsarbeitsanpassungsschichten 82 und eine Körpergatemetallschicht 84 über der zweiten leitfähigen Schicht 65 (z. B. TaN-Schicht) gebildet, wie in 5D gezeigt.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hierin beschrieben sind, biete n mehrere Vorteile im Vergleich mit dem bestehenden Stand der Technik. In dieser Ausführungsformen wird eine Schutzschicht auf oder in der Fläche einer TaN-Schicht einer Metallgatestruktur eines FET gebildet. Die Schutzschicht verhindert oder unterdrückt einen Verlust der Dicke in der TaN-Schicht, der andernfalls durch eine nachfolgende nasse Operation unter Verwendung einer wässrigen Lösung mit H3PO4 verursacht würde.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hierin besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele verschiedene Vorteile bieten können.
  • Nach einem Aspekt dieser Vorrichtung wird in einem Verfahren der Herstellung einer Halbleitervorrichtung eine Gatedielektrikumschicht über einer Kanalregion gebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumschicht gebildet, eine Schutzschicht wird an einer Oberflächenregion der ersten leitfähigen Schicht gebildet, eine metallische Schicht wird durch Aufbringen eines metallhaltigen Gases auf die Schutzschicht gebildet und die metallische Schicht wird durch eine Nassätzoperation unter Verwendung einer Lösung entfernt. Die Schutzschicht ist widerstandsfähig gegen die Lösung der Nassätzoperation. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen ist die erste leitfähige Schicht TaN. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen wird die Schutzschicht durch Einbringen von Bor in die Oberflächenregion der ersten leitfähige Schicht gebildet. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen wird die Schutzschicht durch Aufbringen eines borhaltigen Gases auf die Fläche der ersten leitfähige Schicht gebildet. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen ist das borhaltige Gas B2H6. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen wird die Schutzschicht durch Implantieren von Bor in die Oberflächenregion der ersten leitfähige Schicht gebildet. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die metallische Schicht eine W-Schicht. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen wird die W-Schicht durch ein Gas gebildet, das WF6 enthält. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die Lösung H3PO4. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen beträgt ein Verlust einer Dicke der TaN-Schicht nach der Nassätzoperation weniger als 0,5 nm im Vergleich mit einer Dicke der TaN-Schicht in der gebildeten Form.
  • Nach einem anderen Aspekt dieser Vorrichtung wird in einem Verfahren der Herstellung einer Halbleitervorrichtung eine Gatedielektrikumschicht über einer Kanalregion gebildet, eine erste leitfähige Schicht wird über der Gatedielektrikumschicht gebildet, eine zweite leitfähige Schicht wird über der ersten leitfähigen Schicht gebildet, eine Schutzschicht wird auf einer Fläche oder an einer Oberflächenregion der ersten leitfähigen Schicht gebildet, eine metallische Schicht wird durch Verwendung eines metallhaltigen Gases über der Schutzschicht gebildet und die metallische Schicht wird durch eine Nassätzoperation unter Verwendung einer Lösung entfernt, die H3PO4 enthält. Die Schutzschicht ist widerstandsfähig gegen die Lösung der Nassätzoperation. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen ist die erste leitfähige Schicht TiN und die zweite leitfähige Schicht ist TaN. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen wird die Schutzschicht durch Aufbringen eines Gases gebildet, das ein Element verwendet, das aus der Gruppe bestehend aus B, N, C und Si auf eine Fläche der zweiten leitfähigen Schicht gewählt ist. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen wird die Schutzschicht durch CVD oder ALD gebildet. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die metallische Schicht eine W-Schicht, die durch Verwendung eines Gases gebildet wird, das WF6 umfasst. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen wird, nach Bildung der metallischen Schicht, eine Temperoperation mit einer Temperatur von 450 °C bis 650 °C durchgeführt. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen wird, nach Bildung der ersten leitfähigen Schicht und vor Bildung der zweiten leitfähigen Schicht, eine erste Deckschicht über der ersten leitfähigen Schicht gebildet, eine Temperoperation ausgeführt, nachdem die erste Deckschicht gebildet ist, und die erste Deckschicht wird nach der Temperoperation entfernt. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen besteht die erste Deckschicht aus kristallinem, polykristallinem oder amorphem Silizium. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst das Bilden einer metallischen Schicht das Aufbringen des metallhaltigen Gases über der Schutzschicht zum Bilden einer Nukleationsschicht und das Bilden einer TiN-Schicht über der Nukleationsschicht, und nach Bilden der TiN-Schicht erfolgt eine zweite Temperoperation.
  • Nach einem anderen Aspekt dieser Vorrichtung wird in einem Verfahren der Herstellung einer Halbleitervorrichtung eine erste leitfähige Schicht über einer darunterliegenden Schicht gebildet, eine borhaltige Schicht wird durch Einbringen von Bor in die erste leitfähige Schicht gebildet, ein Gas, das ein oder mehr Elemente enthält, das in der Lage ist, sich mit der ersten leitfähigen Schicht zu mischen, wird angewendet, und eine zweite leitfähige Schicht wird über der borhaltigen Schicht gebildet. Eine gemischte Schicht kann in einer wässrigen Lösung gelöst werden, die H3PO4 enthält.
  • Nach einem Aspekt dieser Vorrichtung umfasst eine Halbleitervorrichtung eine Kanalschicht, eine Gatedielektrikumschicht, die über der Kanalschicht angeordnet ist, eine erste leitfähige Schicht, die über der Gatedielektrikumschicht angeordnet ist, eine Schutzschicht, die über der ersten leitfähigen Schicht angeordnet ist, und eine zweite leitfähige Schicht, die über der Schutzschicht angeordnet ist. Die Schutzschicht umfasst eine, die aus der Gruppe aus einer borhaltigen Schicht, einer siliziumhaltigen Schicht, einer kohlenstoffhaltigen Schicht und einer stickstoffhaltigen Schicht gewählt ist. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen liegt eine Dicke der Schutzschicht in einem Bereich von 0,1 nm bis 1,0 nm. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen ist die erste leitfähige Schicht eine TaN-Schicht. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen ist die Deckschicht eine borhaltige Schicht. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die borhaltige Schicht Bor in einer Menge von 4 atomaren% bis 10 atomaren%. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die zweite leitfähige Schicht eine oder mehr Austrittsarbeitsanpassungsschichten und eine Körpermetallschicht. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen besteht die Körpermetallschicht aus W. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die erste leitfähige Schicht Fluor in einer Menge von 0,02 atomaren% bis 75 atomaren%. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die Gatedielektrikumschicht Fluor in einer Menge von 0,01 atomaren% bis 40 atomaren%.
  • Nach einem anderen Aspekt dieser Vorrichtung umfasst eine Halbleitervorrichtung eine Kanalschicht, eine Gatedielektrikumschicht, die über der Kanalschicht angeordnet ist, eine erste leitfähige Schicht, die über der Gatedielektrikumschicht angeordnet ist, eine zweite leitfähige Schicht, die über der ersten leitfähigen Schicht angeordnet ist, und eine dritte leitfähige Schicht, die über der zweiten leitfähigen Schicht angeordnet ist. Eine obere Oberflächenregion der zweiten leitfähigen Schicht umfasst Bor. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die obere Oberflächenregion Bor in einer Menge von 4 atomaren% bis 10 atomaren%. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen liegt eine Dicke der oberen Oberflächenregion, die Bor umfasst, in einem Bereich von 0,1 nm bis 0,5 nm. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen ist die zweite leitfähige Schicht TaN. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen ist die erste leitfähige Schicht TiN. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen ist die dritte leitfähige Schicht eine oder mehr Schichten aus Ti, TiN, WN, TaAlC, TiC, TaC, TiAl und TiAlC. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen umfasst die Halbleitervorrichtung ferner eine vierte leitfähige Schicht, die über der dritten leitfähigen Schicht angeordnet ist. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen liegt eine Dicke der zweiten leitfähigen Schicht in einem Bereich von 1,0 nm bis 5,0 nm.
  • Nach einem anderen Aspekt dieser Vorrichtung umfasst eine Halbleitervorrichtung eine Finnenstruktur, die eine Kanalregion, eine Gatedielektrikumschicht, die über der Kanalregion angeordnet ist, eine TiN-Schicht, die über der Gatedielektrikumschicht angeordnet ist, eine TaN-Schicht, die über der TiN-Schicht angeordnet ist, eine Schutzschicht, die über der TaN-Schicht angeordnet ist, eine Austrittsarbeitsanpassungsschicht, die über der Schutzschicht angeordnet ist, und eine Metagateschicht, die über der Austrittsarbeitsanpassungsschicht angeordnet ist. Die Schutzschicht ist widerstandsfähig gegen eine Lösung, die H3PO4 enthält. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen enthält die Schutzschicht eines oder mehr aus C, Si und B. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen besteht die Schutzschicht aus Ta, das N und B enthält. In einer oder mehr aus den vorherigen und folgenden Ausführungsformen liegt die Dicke der Schutzschicht in einem Bereich von 1 nm bis 10 nm.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen oder Beispiele, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleuten sollte bekannt sein, dass sie die vorliegende Offenbarung leicht als Grundlage für den Entwurf oder die Modifizierung anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen oder Beispiele zu erreichen. Fachleute sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/753896 [0001]

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer Gatedielektrikumschicht über einer Kanalregion; Bilden einer ersten leitfähigen Schicht über der Gatedielektrikumschicht; Bilden einer Schutzschicht an einer Oberflächenregion der ersten leitfähigen Schicht; Bilden einer metallischen Schicht durch Aufbringen eines metallhaltigen Gases auf die Schutzschicht; Entfernen der metallischen Schicht durch eine Nassätzoperation unter Verwendung einer Lösung, wobei die Schutzschicht gegen die Lösung der Nassätzoperation widerstandsfähig ist.
  2. Verfahren nach Anspruch 1, wobei die erste leitfähige Schicht TaN ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Schutzschicht durch Einbringen von Bor in die Oberflächenregion der ersten leitfähigen Schicht gebildet wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Schutzschicht durch Aufbringen eines borhaltigen Gases auf eine Fläche der ersten leitfähigen Schicht gebildet wird.
  5. Verfahren nach Anspruch 4, wobei das borhaltige Gas B2H6 ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Schutzschicht durch Implantieren von Bor in die Oberflächenregion der ersten leitfähigen Schicht gebildet wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die metallische Schicht eine W-Schicht umfasst.
  8. Verfahren nach Anspruch 7, wobei die W-Schicht durch ein Gas gebildet wird, das WF6 enthält.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Lösung H3PO4 umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Verlust der Dicke der TaN-Schicht nach der Nassätzoperation weniger als 0,5 nm im Vergleich zu der Dicke der TaN-Schicht in der gebildeten Form beträgt.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer Gatedielektrikumschicht über einer Kanalregion; Bilden einer ersten leitfähigen Schicht über der Gatedielektrikumschicht; Bilden einer zweiten leitfähigen Schicht über der ersten leitfähigen Schicht; Bilden einer Schutzschicht auf einer Oberfläche oder an einer Oberflächenregion der ersten leitfähigen Schicht; Bilden einer metallischen Schicht durch Verwenden eines metallhaltigen Gases über der Schutzschicht; und Entfernen der metallischen Schicht durch eine Nassätzoperation unter Verwendung einer Lösung, die H3PO4 enthält, wobei die Schutzschicht gegen die Lösung der Nassätzoperation widerstandsfähig ist.
  12. Verfahren nach Anspruch 11, wobei die erste leitfähige Schicht TiN ist und die zweite leitfähige Schicht TaN ist.
  13. Verfahren nach Anspruch 11 oder 12, wobei die Schutzschicht durch Aufbringen eines Gases auf eine Fläche der zweiten leitfähigen Schicht gebildet wird, wobei das Gas ein Element verwendet, das aus der Gruppe bestehend aus B, N, C und Si gewählt ist.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die Schutzschicht durch CVD oder ALD gebildet wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei die metallische Schicht eine W-Schicht umfasst, die durch Verwendung eines Gases gebildet wird, das WF6 enthält.
  16. Verfahren nach einem der Ansprüche 11 bis 15, ferner umfassend das Durchführen einer Temperoperation bei einer Temperatur von 450 °C bis 650 °C nach dem Bilden der metallischen Schicht.
  17. Verfahren nach einem der Ansprüche 11 bis 16, ferner umfassend, nach dem Bilden der ersten leitfähigen Schicht und vor dem Bilden der zweiten leitfähigen Schicht: Bilden einer ersten Deckschicht über der ersten leitfähigen Schicht; Durchführen einer Temperoperation nach Bilden der ersten Deckschicht; und Entfernen der ersten Deckschicht nach der Temperoperation.
  18. Verfahren nach Anspruch 17, wobei die erste Deckschicht aus kristallinem, polykristallinem oder amorphem Silizium besteht.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei: das Bilden der metallischen Schicht das Aufbringen des metallhaltigen Gases über der Schutzschicht, um eine Nukleationsschicht zu bilden, und das Bilden einer TiN-Schicht über der Nukleationsschicht umfasst, und nach Bilden der TiN-Schicht eine zweite Temperoperation durchgeführt wird.
  20. Halbleitervorrichtung, umfassend: eine Kanalschicht; eine Gatedielektrikumschicht, die über der Kanalschicht angeordnet ist; eine erste leitfähige Schicht, die über der Gatedielektrikumschicht angeordnet ist; eine Schutzschicht, die auf der ersten leitfähigen Schicht angeordnet ist; eine zweite leitfähige Schicht, die über der Schutzschicht angeordnet ist, wobei: die Schutzschicht eines aus der Gruppe aus einer borhaltigen Schicht, einer siliziumhaltigen Schicht, einer kohlenstoffhaltigen Schicht und einer stickstoffhaltigen Schicht umfasst.
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