DE102021105456A1 - Halbleitervorrichtung und verfahren - Google Patents

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Hsin-Yi Lee
Cheng-Lung Hung
Chi On Chui
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

Gemäß einer Ausführungsform weist eine Vorrichtung Folgendes auf: einen ersten Kanalbereich; einen zweiten Kanalbereich; und eine Gate-Struktur, die um den ersten Kanalbereich und den zweiten Kanalbereich angeordnet ist, wobei die Gate-Struktur Folgendes umfasst: eine dielektrische Gate-Schicht; ein erstes p-Typ-Austrittarbeitsmetall auf der dielektrischen Gate-Schicht, wobei das erste p-Typ-Austrittarbeitsmetall Fluor und Aluminium aufweist; ein zweites p-Typ-Austrittarbeitsmetall auf dem ersten p-Typ-Austrittarbeitsmetall, wobei das zweite p-Typ-Austrittarbeitsmetall eine niedrigere Konzentration von Fluor und eine niedrigere Konzentration von Aluminium als das erste p-Typ-Austrittarbeitsmetall aufweist; und eine Füllschicht auf dem zweiten p-Typ-Austrittarbeitsmetall.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der U.S. vorläufigen Anmeldung Nr. 63/140,288 , die am 22. Januar 202 eingereicht wurde und hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, wie z. B. in PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Vorrichtungen. Halbleitervorrichtungen werden in der Regel hergestellt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten nacheinander auf ein Halbleitersubstrat aufgebracht werden und die verschiedenen Materialschichten mit Hilfe der Lithografie strukturiert werden, um Schaltungskomponenten und Elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Bauteile (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerung der Mindestmerkmalsgröße, wodurch mehr Bauteile auf einer bestimmten Fläche integriert werden können. Mit der Verringerung der minimalen Feature-Größen entstehen jedoch zusätzliche Probleme, die es zu lösen gilt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden detaillierten Beschreibung zu verstehen, wenn sie zusammen mit den beiliegenden Figuren gelesen werden. Es wird darauf hingewiesen, dass in Übereinstimmung mit der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden, um die Klarheit der Diskussion.
    • 1 zeigt ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) in einer dreidimensionalen Ansicht, gemäß einigen Ausführungsformen.
    • Die 2 bis 22B sind Ansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
    • 23 ist ein Flussdiagramm eines Beispielverfahrens zur Bildung von Ersatzgates für Nano-FETs gemäß einigen Ausführungsformen.
    • 24 ist eine Ansicht von Nano-FETs, in Übereinstimmung mit einigen anderen Ausführungsformen.
    • Die 25A bis 26 sind Ansichten von FinFETs gemäß einigen Ausführungsformen.
    • Die 27 und 28 sind Ansichten von Vorrichtungen gemäß einigen Ausführungsformen.
    • Die 29 und 30 sind Ansichten von Vorrichtungen gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen bzw. Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können. Darüber hinaus kann die vorliegende Offenbarung Referenzzahlen und/oder -Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und stellt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen dar.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unter“, „oberhalb“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen werden Gate-Strukturen für Transistoren mit einer fluorbehandelten Austrittarbeitsmetallschicht (WFM, „work function metal layer“) gebildet. Die Fluorbehandlung kann z. B. die Durchführung einer Fluor-Einweichung einer WFM-Schicht umfassen, wodurch Fluor auch in ein darunterliegendes Gate-Dielektrikum (z. B. ein Gate-Dielektrikum mit hohem k-Wert) diffundieren kann. Vor der Fluorbehandlung wird die WFM-Schicht einer Aluminiumbehandlung unterzogen, um die Wirksamkeit der Fluorbehandlung zu erhöhen. Als Ergebnis kann eine Flachbandspannung (VFB, „flat band voltage“) des resultierenden Transistors in Richtung eines Bandrands des Metalls der WFM-Schicht erhöht werden, eine Schwellenspannung des resultierenden Transistors kann gesenkt werden, und die Vorrichtungsleistung kann verbessert werden.
  • Die Ausführungsformen werden in einem bestimmten Kontext beschrieben, einem Chip mit Nano-FETs. Verschiedene Ausführungsformen können jedoch auf Chips angewendet werden, die andere Arten von Transistoren (z. B. FinFETs, planare Transistoren o. Ä.) anstelle von oder in Kombination mit den Nano-FETs umfassen.
  • 1 zeigt ein Beispiel für Nano-FETs (z. B. Nanodraht-FETs, Nanosheet-FETs o. Ä.) gemäß einigen Ausführungsformen. 1 ist eine dreidimensionale Ansicht, in der einige Merkmale der Nano-FETs zur Veranschaulichung weggelassen sind. Bei den Nano-FETs kann es sich um Nanosheet-Feldeffekttransistoren (NSFETs), Nanodraht-Feldeffekttransistoren (NWFETs), Gate-Allaround-Feldeffekttransistoren (GAAFETs) oder Ähnliches handeln.
  • Die Nano-FETs umfassen Nanostrukturen 66 (z. B. Nanosheets, Nanodrähte oder Ähnliches) über Finnen 62 auf einem Substrat 50 (z. B. einem Halbleitersubstrat), wobei die Nanostrukturen 66 als Kanalbereiche für die Nano-FETs wirken. Die Nanostrukturen 66 können p-Typ-Nanostrukturen, n-Typ-Nanostrukturen oder eine Kombination davon umfassen. Isolationsbereiche 70, wie z. B. shallow trench isolation (STI)-Bereiche, sind zwischen benachbarten Finnen 62 angeordnet, die über und zwischen benachbarten Isolationsbereichen 70 hervorstehen können. Obwohl die Isolationsbereiche 70 als vom Substrat 50 getrennt beschrieben/abgebildet sind, kann sich der Begriff „Substrat“, wie hier verwendet, auf das Halbleitersubstrat allein oder eine Kombination aus dem Halbleitersubstrat und den Isolationsbereichen beziehen. Außerdem kann, obwohl ein unterer Abschnitt der Finnen 62 als einzelnes, durchgehendes Material mit dem Substrat 50 dargestellt ist, der untere Abschnitt der Finnen 62 und/oder das Substrat 50 ein einzelnes Material oder eine Vielzahl von Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 62 auf den Abschnitt, der sich über und zwischen den benachbarten Isolationsbereichen 70 erstreckt.
  • Die Gate-Dielektrika 122 sind über den oberen Oberflächen der Finnen 62 und entlang der oberen Oberflächen, Seitenwände und unteren Oberflächen der Nanostrukturen 66 angeordnet. Gate-Elektroden 124 sind über den Gate-Dielektrika 122 angeordnet. Epitaxiale Source-/Drain-Bereiche 98 sind auf den Finnen 62 an gegenüberliegenden Seiten der Gate-Dielektrika 122 und der Gate-Elektroden 124 angeordnet. Die epitaxialen Source-/Drain-Bereiche 98 können von verschiedenen Finnen 62 gemeinsam genutzt werden. Beispielsweise können benachbarte epitaxiale Source/Drain-Bereiche 98 elektrisch verbunden sein, beispielsweise durch Verschmelzen der epitaxialen Source/Drain-Bereiche 98 durch epitaxiales Wachstum oder durch Koppeln der epitaxialen Source/Drain-Bereiche 98 mit einem gleichen Source/Drain-Kontakt.
  • In 1 sind ferner Referenzquerschnitte dargestellt, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 124 und in einer Richtung, z. B. senkrecht zu einer Stromflussrichtung zwischen den epitaxialen Source-/Drain-Bereichen 98 eines Nano-FETs. Der Querschnitt B-B' verläuft entlang einer Längsachse einer Nanostruktur 66 und in einer Richtung von beispielsweise einem Stromfluss zwischen den epitaxialen Source-/Drain-Bereichen 98 des Nano-FETs. Der Querschnitt C-C' ist parallel zum Querschnitt A-A' und erstreckt sich durch die epitaxialen Source/Drain-Bereiche 98 der Nano-FETs. Nachfolgende Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Einige der hier beschriebenen Ausführungsformen werden im Zusammenhang mit Nano-FETs diskutiert, die mit einem Gate-Last-Prozess hergestellt werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Außerdem betrachten einige Ausführungsformen Aspekte, die in planaren Vorrichtungen verwendet werden, z. B. in planaren FETs oder in Finnen-Feldeffekttransistoren (FinFETs).
  • Die 2 bis 22B sind Ansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. Die 2, 3, 4, 5 und 6 sind dreidimensionale Ansichten, die eine ähnliche dreidimensionale Ansicht wie 1 zeigen. Die 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14, 15, 16, 17, 18, 19, 20A, 21A und 22A zeigen den in 1 dargestellten Referenzquerschnitt A-A', mit der Ausnahme, dass zwei Finnen dargestellt sind. Die 7B, 8B, 9B, 10B, 11B, 12B, 13B, 20B, 21B und 22B zeigen den in 1 dargestellten Bezugsquerschnitt B-B'. Die 9C und 9D zeigen den in 1 dargestellten Bezugsquerschnitt C-C', wobei zwei Finnen dargestellt sind.
  • In 2 ist ein Substrat 50 zur Bildung von Nano-FETs dargestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie z. B. ein Bulk-Halbleiter, ein Halbleiterauf-Isolator (SOI)-Substrat oder ähnliches, das dotiert (z. B. mit einem p- oder n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie z. B. ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann z. B. eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder ähnliches sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z. B. ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid, Kombinationen davon oder ähnliches umfassen.
  • Das Substrat 50 hat einen n-Typ-Bereich 50N und einen p-Typ-Bereich 50P. Der n-Typ-Bereich 50N kann zur Bildung von n-Typ-Vorrichtungen, wie NMOS-Transistoren, z. B. n-Typ-Nano-FETs, dienen, und der p-Typ-Bereich 50P kann zur Bildung von p-Typ-Vorrichtungen, wie PMOS-Transistoren, z. B. p-Typ-Nano-FETs, dienen. Der n-Typ-Bereich 50N kann physikalisch vom p-Typ-Bereich 50P getrennt sein (nicht gesondert dargestellt), und eine beliebige Anzahl von Vorrichtungen (z. B. andere aktive Vorrichtungen , dotierte Bereiche, Isolationsstrukturen usw.) kann zwischen dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P angeordnet sein. Obwohl ein n-Typ-Bereich 50N und ein p-Typ-Bereich 50P dargestellt sind, kann eine beliebige Anzahl von n-Typ-Bereichen 50N und p-Typ-Bereichen 50P vorgesehen werden.
  • Das Substrat 50 kann leicht mit einer p-Typ- oder einer n-Typ-Verunreinigung dotiert sein. Eine Anti-Punch-Through-Implantation (APT) kann an einem oberen Teil des Substrats 50 durchgeführt werden, um einen APT-Bereich zu bilden. Während der APT-Implantation können Dotierstoffe in das Substrat 50 implantiert werden. Die Dotierstoffe können einen Leitfähigkeitstyp aufweisen, der dem Leitfähigkeitstyp der Source-/Drain-Bereiche entgegengesetzt ist, die anschließend in jedem der n-Typ-Bereiche 50N und der p-Typ-Bereiche 50P gebildet werden. Der APT-Bereich kann sich unter den Source-/Drain-Bereichen in den Nano-FETs erstrecken. Die APT-Region kann verwendet werden, um die Leckage von den Source-/Drain-Regionen zum Substrat 50 zu reduzieren. In einigen Ausführungsformen kann die Dotierungskonzentration im APT-Bereich im Bereich von etwa 1018 cm-3 bis etwa 1019 cm-3 liegen.
  • Über dem Substrat 50 wird ein Mehrschichtstapel 52 ausgebildet. Der Mehrschichtstapel 52 enthält abwechselnd erste Halbleiterschichten 54 und zweite Halbleiterschichten 56. Die ersten Halbleiterschichten 54 werden aus einem ersten Halbleitermaterial ausgebildet und die zweiten Halbleiterschichten 56 werden aus einem zweiten Halbleitermaterial ausgebildet. Die Halbleitermaterialien können jeweils aus den in Frage kommenden Halbleitermaterialien des Substrats 50 ausgewählt werden. In der dargestellten Ausführungsform umfasst der Mehrschichtstapel 52 jeweils drei Schichten aus den ersten Halbleiterschichten 54 und den zweiten Halbleiterschichten 56. Es sollte verstanden werden, dass der Mehrschichtstapel 52 eine beliebige Anzahl der ersten Halbleiterschichten 54 und der zweiten Halbleiterschichten 56 umfassen kann.
  • In der dargestellten Ausführungsform, und wie später noch genauer beschrieben wird, werden die ersten Halbleiterschichten 54 entfernt und die zweiten Halbleiterschichten 56 strukturiert, um Kanalbereiche für die Nano-FETs sowohl im n-Typ-Bereich 50N als auch im p-Typ-Bereich 50P zu bilden. Die ersten Halbleiterschichten 54 sind Opferschichten (oder Dummy-Schichten), die in der nachfolgenden Bearbeitung entfernt werden, um die oberen und unteren Oberflächen der zweiten Halbleiterschichten 56 freizulegen. Das erste Halbleitermaterial der ersten Halbleiterschichten 54 ist ein Material, das eine hohe Ätzselektivität gegenüber dem Ätzen der zweiten Halbleiterschichten 56 aufweist, wie z. B. Silizium-Germanium. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 56 ist ein Material, das für Kanalbereiche sowohl für n-Typ- als auch für p-Typ-Nano-FETs geeignet ist, wie z. B. Silizium.
  • In einer anderen Ausführungsform (nicht gesondert dargestellt) werden die ersten Halbleiterschichten 54 strukturiert, um Kanalbereiche für Nano-FETs in einem Bereich (z. B. dem p-Typ-Bereich 50P) zu bilden, und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für Nano-FETs in einem anderen Bereich (z. B. dem n-Typ-Bereich 50N) zu bilden. Das erste Halbleitermaterial der ersten Halbleiterschichten 54 kann für p-Typ-Nano-FETs geeignet sein, z. B. Silizium-Germanium (z. B. SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), reines oder im Wesentlichen reines Germanium, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder Ähnliches. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 56 kann für n-Typ nano-FETs geeignet sein, wie z. B. Silizium, Siliziumkarbid, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder ähnliches. Das erste Halbleitermaterial und das zweite Halbleitermaterial können eine hohe Ätzselektivität gegenüber dem gegenseitigen Ätzen aufweisen, so dass die ersten Halbleiterschichten 54 entfernt werden können, ohne die zweiten Halbleiterschichten 56 im n-Typ-Bereich 50N zu entfernen, und die zweiten Halbleiterschichten 56 entfernt werden können, ohne die ersten Halbleiterschichten 54 im p-Typ-Bereich 50P zu entfernen.
  • Jede der Schichten des Mehrschichtstapels 52 kann durch ein Verfahren wie Dampfphasenepitaxie (VPE) oder Molekularstrahlepitaxie (MBE) aufgewachsen oder durch ein Verfahren wie chemische Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD) oder Ähnliches abgeschieden werden. Jede der Schichten kann eine geringe Dicke haben, z. B. eine Dicke in einem Bereich von etwa 5 nm bis etwa 30 nm. In einigen Ausführungsformen sind einige Schichten (z. B. die zweiten Halbleiterschichten 56) so ausgebildet, dass sie dünner sind als andere Schichten (z. B. die ersten Halbleiterschichten 54). Beispielsweise können in Ausführungsformen, in denen die ersten Halbleiterschichten 54 Opferschichten (oder Dummy-Schichten) sind und die zweiten Halbleiterschichten 56 strukturiert werden, um Kanalbereiche für die Nano-FETs zu bilden, die ersten Halbleiterschichten 54 eine erste Dicke T1 und die zweiten Halbleiterschichten 56 eine zweite Dicke T2 aufweisen, wobei die zweite Dicke T2 etwa 30 % bis etwa 60 % geringer als die erste Dicke T1 ist. Durch die Ausbildung der zweiten Halbleiterschichten 56 mit einer geringeren Dicke können die Kanalbereiche mit einer größeren Dichte ausgebildet werden.
  • In 3 werden Gräben in das Substrat 50 und den Mehrschichtstapel 52 strukturiert, um Finnen 62, erste Nanostrukturen 64 und zweite Nanostrukturen 66 zu bilden. Die Finnen 62 sind Halbleiterstreifen, die im Substrat 50 strukturiert sind. Die ersten Nanostrukturen 64 und die zweiten Nanostrukturen 66 umfassen die restlichen Abschnitte der ersten Halbleiterschichten 54 bzw. der zweiten Halbleiterschichten 56. Die Gräben können durch ein beliebiges geeignetes Ätzverfahren strukturiert werden, z. B. durch reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE) o. Ä. oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Finnen 62 und die Nanostrukturen 64, 66 können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen 62 und die Nanostrukturen 64, 66 mit einem oder mehreren fotolithografischen Verfahren strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungs-Verfahren. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungs-Prozesse die Fotolithografie und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die z. B. kleinere Abstände aufweisen als die, die sonst mit einem einzelnen, direkten Fotolithografieprozess erreicht werden können. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und mit einem Fotolithografieprozess strukturiert. Entlang der strukturierten Opferschicht werden Abstandshalter in einem selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann als Masken verwendet werden, um die Finnen 62 und die Nanostrukturen 64, 66 zu strukturieren. In einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Nanostrukturen 64, 66 verbleiben.
  • Die Finnen 62 und die Nanostrukturen 64, 66 können jeweils Breiten in einem Bereich von etwa 8 nm bis etwa 40 nm aufweisen. In der dargestellten Ausführungsform haben die Finnen 62 und die Nanostrukturen 64, 66 im Wesentlichen die gleiche Breite im n-Typ-Bereich 50N und im p-Typ-Bereich 50P. In einer anderen Ausführungsform sind die Finnen 62 und die Nanostrukturen 64, 66 in einem Bereich (z. B. dem n-Typ-Bereich 50N) breiter oder schmaler als die Finnen 62 und die Nanostrukturen 64, 66 in dem anderen Bereich (z. B. dem p-Typ-Bereich 50P).
  • In 4 werden die STI-Bereiche 70 über dem Substrat 50 und zwischen benachbarten Finnen 62 ausgebildet. Die STI-Bereiche 70 sind um mindestens einen Abschnitt der Finnen 62 angeordnet, so dass die Nanostrukturen 64, 66 zwischen benachbarten STI-Bereichen 70 hervorstehen. In der dargestellten Ausführungsform sind die oberen Oberflächen der STI-Bereiche 70 koplanar (innerhalb von Prozessabweichungen) mit den oberen Oberflächen der Finnen 62. In einigen Ausführungsformen liegen die Oberseiten der STI-Bereiche 70 über oder unter den Oberseiten der Finnen 62. Die STI-Bereiche 70 trennen die Merkmale von benachbarten Vorrichtungen.
  • Die STI-Bereiche 70 können durch jede geeignete Methode âusgebildet werden. Zum Beispiel kann ein Isolationsmaterial über dem Substrat 50 und den Nanostrukturen 64, 66 und zwischen benachbarten Finnen 62 gebildet werden. Das Isolationsmaterial kann ein Oxid, wie z. B. Siliziumoxid, ein Nitrid, wie z. B. Siliziumnitrid, oder eine Kombination davon sein und kann durch ein CVD-Verfahren (Chemical Vapor Deposition), wie z. B. HDP-CVD (High Density Plasma CVD), FCVD (Flowable CVD) oder eine Kombination davon, gebildet werden. Andere Isolationsmaterialien, die durch ein beliebiges geeignetes Verfahren gebildet werden, können verwendet werden. In einigen Ausführungsformen ist das Isolationsmaterial durch FCVD gebildetes Siliziumoxid. Sobald das Isolationsmaterial gebildet ist, kann ein Glühvorgang durchgeführt werden. In einer Ausführungsform wird das Isolationsmaterial so gebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 64, 66 bedeckt. Obwohl die STI-Bereiche 70 jeweils als eine einzelne Schicht dargestellt sind, können in einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann in einigen Ausführungsformen zunächst eine Auskleidung (nicht gesondert dargestellt) entlang der Oberflächen des Substrats 50, der Finnen 62 und der Nanostrukturen 64, 66 gebildet werden. Danach kann ein Füllmaterial, wie die zuvor beschriebenen, über der Auskleidung gebildet werden.
  • Anschließend wird ein Abtragungsprozess auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Nanostrukturen 64, 66 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder Ähnliches verwendet werden. In Ausführungsformen, in denen eine Maske auf den Nanostrukturen 64, 66 verbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen des Isolationsmaterials und der Maske (falls vorhanden) oder der Nanostrukturen 64, 66 koplanar (innerhalb von Prozessvariationen). Dementsprechend sind die Oberseiten der Maske (falls vorhanden) oder der Nanostrukturen 64, 66 durch das Isolationsmaterial hindurch freigelegt. In der dargestellten Ausführungsform verbleibt keine Maske auf den Nanostrukturen 64, 66. Das Isolationsmaterial wird dann vertieft, um die STI-Bereiche 70 zu bilden. Das Isolationsmaterial wird so vertieft, dass zumindest ein Abschnitt der Nanostrukturen 64, 66 zwischen benachbarten Abschnitten des Isolationsmaterials hervorsteht. Ferner können die oberen Oberflächen der STI-Bereiche 70 eine flache Oberfläche, wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. eine Vertiefung) oder eine Kombination davon aufweisen. Die oberen Oberflächen der STI-Bereiche 70 können durch eine geeignete Ätzung flach, konvex und/oder konkav gebildet werden. Das Isolationsmaterial kann durch ein geeignetes Ätzverfahren vertieft werden, z. B. durch ein Verfahren, das selektiv auf das Material des Isolationsmaterials wirkt (z. B. das Isolationsmaterial der STI-Bereiche 70 selektiv mit einer schnelleren Rate ätzt als die Materialien der Finnen 62 und der Nanostrukturen 64, 66). Zum Beispiel kann eine Oxidentfernung mit verdünnter Flusssäure (dHF) durchgeführt werden.
  • Der zuvor beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 62 und die Nanostrukturen 64, 66 gebildet werden können. In einigen Ausführungsformen können die Finnen 62 und/oder die Nanostrukturen 64, 66 unter Verwendung einer Maske und eines epitaxialen Wachstumsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaxiestrukturen können in den Gräben epitaxial aufgewachsen werden, und die dielektrische Schicht kann so vertieft werden, dass die Epitaxiestrukturen aus der dielektrischen Schicht herausragen, um die Finnen 62 und/oder die Nanostrukturen 64, 66 zu bilden. Die epitaxialen Strukturen können die zuvor beschriebenen alternierenden Halbleitermaterialien umfassen, wie z. B. das erste Halbleitermaterial und das zweite Halbleitermaterial. In einigen Ausführungsformen, in denen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien während des Wachstums in situ dotiert werden, was vorherige und/oder nachfolgende Implantationen überflüssig machen kann, obwohl in situ und Implantationsdotierung zusammen verwendet werden können.
  • Ferner können geeignete Mulden (nicht gesondert dargestellt) im Substrat 50, in den Finnen 62 und/oder in den Nanostrukturen 64, 66 gebildet werden. In einigen Ausführungsformen kann eine p-Typ-Mulde im n-Typ-Bereich 50N und eine n-Typ-Mulde im p-Typ-Bereich 50P ausgebildet werden. In einigen Ausführungsformen werden sowohl im n-Typ-Bereich 50N als auch im p-Typ-Bereich 50P eine p-Typ-Mulde oder eine n-Typ-Mulde ausgebildet.
  • In Ausführungsformen mit unterschiedlichen Mulden-Typen können unterschiedliche Implantationsschritte für den n-Typ-Bereich 50N und den p-Typ-Bereich 50P unter Verwendung einer Maske (nicht separat abgebildet) wie z. B. eines Fotoresists erreicht werden. Zum Beispiel kann ein Fotoresist über den Finnen 62, den Nanostrukturen 64, 66 und den STI-Bereichen 70 im n-Typ-Bereich 50N gebildet werden. Der Fotoresist wird strukturiert, um den p-Typ-Bereich 50P freizulegen. Der Fotoresist kann mit Hilfe eines Aufschleuderverfahrens gebildet und mit geeigneten Fotolithografie^-Techniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Typ-Verunreinigung in den p-Typ-Bereich 50P implantiert, und der Fotolack kann als Maske wirken, um im Wesentlichen zu verhindern, dass n-Typ-Verunreinigungen in den n-Typ-Bereich 50N implantiert werden. Bei den n-Typ-Verunreinigungen kann es sich um Phosphor, Arsen, Antimon oder ähnliches handeln, die in den Bereich mit einer Konzentration im Bereich von etwa 1013 cm-3 bis etwa 1014 cm-3 implantiert werden. Nach der Implantation kann der Fotoresist entfernt werden, z. B. durch einen geeigneten Veraschungsprozess.
  • Nach oder vor dem Implantieren des p-Typ-Bereichs 50P wird eine Maske (nicht gesondert dargestellt), z. B. ein Fotoresist, über den Finnen 62, den Nanostrukturen 64, 66 und den STI-Bereichen 70 im p-Typ-Bereich 50P gebildet. Der Fotoresist wird strukturiert, um den n-Typ-Bereich 50N freizulegen. Der Fotoresist kann mit Hilfe eines Aufschleuderverfahrens gebildet und mit geeigneten Fotolithografie-Techniken strukturiert werden. Sobald der Fotoresist strukturiert ist, kann eine Implantation von p-Typ-Verunreinigungen in den n-Typ-Bereich 50N durchgeführt werden, und der Fotoresist kann als Maske wirken, um im Wesentlichen zu verhindern, dass p-Typ-Verunreinigungen in den p-Typ-Bereich 50P implantiert werden. Bei den p-Typ-Verunreinigungen kann es sich um Bor, Borfluorid, Indium oder ähnliches handeln, die in den Bereich mit einer Konzentration im Bereich von etwa 1013 cm-3 bis etwa 1014 cm-3 implantiert werden. Nach der Implantation kann der Fotoresist entfernt werden, z. B. durch einen geeigneten Veraschungsprozess.
  • Nach den Implantationen des n-Typ-Bereichs 50N und des p-Typ-Bereichs 50P kann ein Glühprozess durchgeführt werden, um die Implantationsschäden zu reparieren und die implantierten p-Typ- und/oder n-Typ-Verunreinigungen zu aktivieren. In einigen Ausführungsformen, in denen epitaxiale Strukturen für die Finnen 62 und/oder die Nanostrukturen 64, 66 epitaxial aufgewachsen werden, können die aufgewachsenen Materialien während des Wachstums in situ dotiert werden, was die Implantationen überflüssig machen kann, obwohl in situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 5 wird eine dielektrische Dummy-Schicht 72 auf den Finnen 62 und den Nanostrukturen 64, 66 ausgebildet. Die dielektrische Dummy-Schicht 72 kann aus einem dielektrischen Material wie z. B. Siliziumoxid, Siliziumnitrid, einer Kombination davon oder Ähnlichem gebildet werden, das nach geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden kann. Eine Dummy-Gate-Schicht 74 wird über der dielektrischen Dummy-Schicht 72 gebildet, und eine Maskenschicht 76 wird über der Dummy-Gate-Schicht 74 gebildet. Die Dummy-Gate-Schicht 74 kann über der dielektrischen Dummy-Schicht 72 abgeschieden und dann planarisiert werden, z. B. durch ein CMP. Die Maskenschicht 76 kann über der Dummy-Gate-Schicht 74 abgeschieden werden. Die Dummy-Gate-Schicht 74 kann aus einem leitfähigen oder nicht leitfähigen Material bestehen, wie z. B. amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), ein Metall, ein metallisches Nitrid, ein metallisches Silizid, ein metallisches Oxid oder ähnliches, das durch physikalische Gasphasenabscheidung (PVD), CVD oder ähnliches abgeschieden werden kann. Die Dummy-Gate-Schicht 74 kann aus einem oder mehreren Materialien gebildet werden, die eine hohe Ätzselektivität gegenüber dem Ätzen von Isolationsmaterialien aufweisen, z. B. den STI-Bereichen 70 und/oder der dielektrischen Dummy-Schicht 72. Die Maskenschicht 76 kann aus einem dielektrischen Material wie z. B. Siliziumnitrid, Siliziumoxynitrid o. ä. gebildet werden. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 74 und eine einzelne Maskenschicht 76 über dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P gebildet. In der dargestellten Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 die Finnen 62, die Nanostrukturen 64, 66 und die STI-Bereiche 70, so dass sich die dielektrische Dummy-Schicht 72 über die STI-Bereiche 70 und zwischen der Dummy-Gate-Schicht 74 und den STI-Bereichen 70 erstreckt. In einer anderen Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 nur die Finnen 62 und die Nanostrukturen 64, 66.
  • In 6 wird die Maskenschicht 76 mit geeigneten Fotolithografie- und Ätztechniken strukturiert, um Masken 86 zu bilden. Die Struktur der Masken 86 wird dann mit einem geeigneten Ätzverfahren auf die Dummy-Gate-Schicht 74 übertragen, um Dummy-Gates 84 zu bilden. Das Muster der Masken 86 kann optional weiter auf die dielektrische Dummy-Schicht 72 durch eine geeignete Ätztechnik übertragen werden, um Dummy-Dielektrika 82 zu bilden. Die Dummy-Gates 84 decken Abschnitte der Nanostrukturen 64, 66 ab, die bei der nachfolgenden Verarbeitung zur Bildung von Kanalbereichen freigelegt werden. Insbesondere erstrecken sich die Dummy-Gates 84 entlang der Abschnitte der Nanostrukturen 66, die zur Bildung von Kanalbereichen 68 strukturiert werden sollen. Die Struktur der Masken 86 kann verwendet werden, um benachbarte Dummy-Gates 84 physisch zu trennen. Die Dummy-Gates 84 können auch Längsrichtungen aufweisen, die im Wesentlichen senkrecht (innerhalb von Prozessabweichungen) zu den Längsrichtungen der Finnen 62 verlaufen. Die Masken 86 können optional nach der Strukturierung entfernt werden, z. B. durch eine geeignete Ätztechnik.
  • Die 7A bis 22B veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Vorrichtungen der Ausführungsform. In den 7A bis 13B und den 20A bis 22B sind Merkmale im n-Typ-Bereich 50N und im p-Typ-Bereich 50P dargestellt. Beispielsweise können die dargestellten Strukturen sowohl auf den n-Typ-Bereich 50N als auch auf den p-Typ-Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Typ-Bereichs 50N und des p-Typ-Bereichs 50P werden im Text zu jeder Figur beschrieben.
  • In den 7A und 7B werden Gate-Abstandshalter 90 über den Nanostrukturen 64, 66, auf freiliegenden Seitenwänden der Masken 86 (falls vorhanden), den Dummy-Gates 84 und den Dummy-Dielektrika 82 ausgebildet. Die Gate-Abstandshalter 90 können durch konformes Abscheiden eines oder mehrerer dielektrischer Materialien und anschließendes Ätzen des/der dielektrischen Materialien gebildet werden. Akzeptable dielektrische Materialien umfassen Oxide wie Siliziumoxid oder Aluminiumoxid, Nitride wie Siliziumnitrid, Carbide wie Siliziumcarbid, Kombinationen davon wie Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid oder Siliziumoxycarbonitrid oder ähnliches. Die dielektrischen Materialien können durch einen konformen Abscheidungsprozess ausgebildet werden, wie z. B. chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD) oder ähnliches. In der dargestellten Ausführungsform umfassen die Gate-Abstandshalter 90 jeweils mehrere Schichten, z. B. eine erste Abstandshalterschicht 90A und eine zweite Abstandshalterschicht 90B. In einigen Ausführungsformen werden die ersten Abstandshalterschichten 90A und die zweiten Abstandshalterschichten 90B aus Siliziumoxycarbonitrid (z. B. SiOxNyC1-x-y, wobei x und y im Bereich von 0 bis 1 liegen) ausgebildet. Beispielsweise können die ersten Abstandsschichten 90A aus einer ähnlichen oder einer anderen Zusammensetzung von Siliziumoxycarbonitrid gebildet sein als die zweiten Abstandsschichten 90B. Zur Strukturierung des/der dielektrischen Materials/Materialien kann ein geeigneter Ätzprozess, wie z. B. ein Trockenätzverfahren, ein Nassätzverfahren oder eine Kombination davon, durchgeführt werden. Das Ätzen kann anisotrop sein. Das/die dielektrische(n) Material(e) weisen nach dem Ätzen Abschnitte auf, die an den Seitenwänden der Dummy-Gates 84 verbleiben (und somit die Gate-Abstandshalter 90 bilden). Nach dem Ätzen können die Gate-Abstandshalter 90 gerade Seitenwände (wie dargestellt) oder gekrümmte Seitenwände (nicht gesondert dargestellt) aufweisen. Wie nachfolgend näher beschrieben wird, kann das dielektrische Material bzw. können die dielektrischen Materialien nach dem Ätzen auch Teile aufweisen, die an den Seitenwänden der Finnen 62 und/oder der Nanostrukturen 64, 66 verbleiben (und somit Finnenabstandshalter bilden).
  • Außerdem können Implantationen durchgeführt werden, um leicht dotierte Source/Drain-Bereiche (LDD) zu bilden (nicht gesondert dargestellt). In den Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann, ähnlich wie bei den zuvor beschriebenen Implantaten für die Mulden, eine Maske (nicht gesondert dargestellt), z. B. ein Fotolack, über dem n-Typ-Bereich 50N gebildet werden, während der p-Typ-Bereich 50P freigelegt wird, und Verunreinigungen des geeigneten Typs (z. B. p-Typ) können in die Finnen 62 und/oder die im p-Typ-Bereich 50P freigelegten Nanostrukturen 64, 66 implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske (nicht gesondert dargestellt), wie z. B. ein Fotoresist, über dem p-Typ-Bereich 50P gebildet werden, während der n-Typ-Bereich 50N freigelegt wird, und Verunreinigungen des geeigneten Typs (z. B. n-Typ) können in die Finnen 62 und/oder die im n-Typ-Bereich 50N freigelegten Nanostrukturen 64, 66 implantiert werden. Die Maske kann dann entfernt werden. Bei den n-Typ-Verunreinigungen kann es sich um jede der zuvor beschriebenen n-Typ-Verunreinigungen handeln, und bei den p-Typ-Verunreinigungen kann es sich um jede der zuvor beschriebenen p-Typ-Verunreinigungen handeln. Während des Implantierens bleiben die Kanalbereiche 68 von den Dummy-Gates 84 bedeckt, so dass die Kanalbereiche 68 im Wesentlichen frei von den Verunreinigungen bleiben, die zur Bildung der LDD-Bereiche implantiert wurden. Die LDD-Bereiche können eine Konzentration von Verunreinigungen im Bereich von etwa 1015 cm-3 bis etwa 1019 cm-3 aufweisen. Ein Glühprozess kann verwendet werden, um Implantatschäden zu reparieren und die implantierten Verunreinigungen zu aktivieren.
  • Es wird darauf hingewiesen, dass die vorhergehende Offenbarung allgemein einen Prozess zur Bildung von Abstandshaltern und LDD-Regionen beschreibt. Es können auch andere Verfahren und Abläufe verwendet werden. Beispielsweise können weniger oder zusätzliche Abstandshalter verwendet werden, eine andere Reihenfolge von Schritten kann verwendet werden, zusätzliche Abstandshalter können gebildet und entfernt werden und/oder ähnliches. Darüber hinaus können die n-Typ-Vorrichtungen und die p-Typ-Vorrichtungen mit unterschiedlichen Strukturen und Schritten gebildet werden.
  • In den 8A und 8B werden Source-/Drain-Vertiefungen 94 in den Nanostrukturen 64, 66 ausgebildet. In der dargestellten Ausführungsform erstrecken sich die Source-/Drain-Vertiefungen 94 durch die Nanostrukturen 64, 66 und in die Finnen 62. Die Source-/Drain-Vertiefungen 94 können sich auch in das Substrat 50 hinein erstrecken. In verschiedenen Ausführungsformen können sich die Source/Drain-Vertiefungen 94 bis zu einer Oberseite des Substrats 50 erstrecken, ohne das Substrat 50 zu ätzen; die Finnen 62 können so geätzt werden, dass die Unterseiten der Source/Drain-Vertiefungen 94 unterhalb der Oberseiten der STI-Bereiche 70 angeordnet sind; oder Ähnliches. Die Source/Drain-Vertiefungen 94 können durch Ätzen der Nanostrukturen 64, 66 unter Verwendung eines anisotropen Ätzprozesses, wie z. B. eines RIE, eines NBE oder ähnlichem, gebildet werden. Die Gate-Abstandshalter 90 und die Dummy-Gates 84 maskieren gemeinsam Abschnitte der Finnen 62 und/oder der Nanostrukturen 64, 66 während der Ätzprozesse, die zur Bildung der Source/Drain-Vertiefungen 94 verwendet werden. Es kann ein einzelner Ätzprozess verwendet werden, um jede der Nanostrukturen 64, 66 zu ätzen, oder es können mehrere Ätzprozesse verwendet werden, um die Nanostrukturen 64, 66 zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der Source/Drain-Vertiefungen 94 zu stoppen, nachdem die Source/Drain-Vertiefungen 94 eine gewünschte Tiefe erreicht haben.
  • Optional werden innere Abstandshalter 96 an den Seitenwänden der verbleibenden Abschnitte der ersten Nanostrukturen 64 ausgebildet, z. B. an den Seitenwänden, die durch die Source/Drain-Vertiefungen 94 freigelegt sind. Wie später noch genauer beschrieben wird, werden anschließend Source-/Drain-Bereiche in den Source-/Drain-Vertiefungen 94 gebildet und die ersten Nanostrukturen 64 werden anschließend durch entsprechende Gate-Strukturen ersetzt. Die inneren Abstandshalter 96 dienen als Isolationsmerkmale zwischen den nachfolgend gebildeten Source-/Drain-Bereichen und den nachfolgend gebildeten Gate-Strukturen. Darüber hinaus können die inneren Abstandshalter 96 verwendet werden, um eine Beschädigung der nachfolgend gebildeten Source-/Drain-Bereiche durch nachfolgende Ätzprozesse, wie z. B. Ätzprozesse, die zum anschließenden Entfernen der ersten Nanostrukturen 64 verwendet werden, im Wesentlichen zu verhindern.
  • Um die inneren Abstandshalter 96 zu bilden, können beispielsweise die Source/Drain-Vertiefungen 94 seitlich erweitert werden. Insbesondere können Abschnitte der Seitenwände der ersten Nanostrukturen 64, die durch die Source/Drain-Vertiefungen 94 freigelegt sind, vertieft werden. Obwohl die Seitenwände der ersten Nanostrukturen 64 als gerade dargestellt sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können durch einen geeigneten Ätzprozess vertieft werden, z. B. durch einen, der selektiv für das Material der ersten Nanostrukturen 64 ist (z. B. das Material der ersten Nanostrukturen 64 selektiv mit einer schnelleren Rate ätzt als das Material der zweiten Nanostrukturen 66). Das Ätzen kann isotrop sein. Wenn beispielsweise die zweiten Nanostrukturen 66 aus Silizium und die ersten Nanostrukturen 64 aus Silizium-Germanium bestehen, kann der Ätzprozess ein Nassätzverfahren unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder ähnlichem sein. In einer anderen Ausführungsform kann der Ätzprozess ein Trockenätzen unter Verwendung eines Gases auf Fluorbasis, wie z. B. Fluorwasserstoff (HF)-Gas, sein. In einigen Ausführungsformen kann derselbe Ätzprozess kontinuierlich durchgeführt werden, um sowohl die Source/Drain-Vertiefungen 94 zu bilden als auch die Seitenwände der ersten Nanostrukturen 64 auszusparen. Die inneren Abstandshalter 96 können dann durch konformes Bilden eines isolierenden Materials und anschließendes Ätzen des isolierenden Materials gebildet werden. Das isolierende Material kann Siliziumnitrid oder Siliziumoxynitrid sein, obwohl jedes geeignete Material, wie Materialien mit niedriger Dielektrizitätskonstante (niedrigem k-Wert) mit einem k-Wert von weniger als etwa 3,5, verwendet werden kann. Das isolierende Material kann durch ein konformes Abscheideverfahren, wie ALD, CVD oder ähnliches, abgeschieden werden. Das Ätzen des Isoliermaterials kann anisotrop sein. Zum Beispiel kann der Ätzprozess ein Trockenätzverfahren sein, wie ein RIE, ein NBE oder ähnliches. Obwohl die äußeren Seitenwände der inneren Abstandshalter 96 als bündig mit den Seitenwänden der Gate-Abstandshalter 90 dargestellt sind, können sich die äußeren Seitenwände der inneren Abstandshalter 96 über die Seitenwände der Gate-Abstandshalter 90 hinaus erstrecken oder von diesen zurückgesetzt sein. Mit anderen Worten, die inneren Abstandshalter 96 können die Seitenwandaussparungen teilweise, vollständig oder übermäßig ausfüllen. Obwohl die Seitenwände der inneren Abstandshalter 96 als gerade dargestellt sind, können die Seitenwände der inneren Abstandshalter 96 konkav oder konvex sein.
  • In den 9A und 9B werden epitaxiale Source-/Drain-Bereiche 98 in den Source-/Drain-Vertiefungen 94 ausgebildet. Die epitaxialen Source-/Drain-Bereiche 98 sind in den Source-/Drain-Vertiefungen 94 so ausgebildet, dass jedes Dummy-Gate 84 (und seine entsprechenden Kanalbereiche 68) zwischen jeweils benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 98 angeordnet ist. In einigen Ausführungsformen werden die Gate-Abstandshalter 90 verwendet, um die epitaxialen Source-/Drain-Bereiche 98 von den Dummy-Gates 84 zu trennen, und die inneren Abstandshalter 96 werden verwendet, um die epitaxialen Source-/Drain-Bereiche 98 von den ersten Nanostrukturen 64 durch einen geeigneten seitlichen Abstand zu trennen, so dass die epitaxialen Source-/Drain-Bereiche 98 keinen Kurzschluss mit nachfolgend gebildeten Gates der resultierenden Nano-FETs verursachen. Ein Material der epitaxialen Source-/Drain-Bereiche 98 kann so gewählt werden, dass es in den jeweiligen Kanalbereichen 68 Spannungen ausübt und dadurch die Leistung verbessert.
  • Die epitaxialen Source-/Drain-Bereiche 98 im n-Typ-Bereich 50N können durch Maskierung des p-Typ-Bereichs 50P gebildet werden. Dann werden die epitaxialen Source-/Drain-Bereiche 98 im n-Typ-Bereich 50N in den Source-/Drain-Vertiefungen 94 im n-Typ-Bereich 50N epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 98 können jedes geeignete Material umfassen, das für n-Typ-Nano-FETs geeignet ist. Beispielsweise können die epitaxialen Source-/Drain-Bereiche 98 im n-Typ-Bereich 50N Materialien umfassen, die eine Zugspannung auf die Kanalbereiche 68 ausüben, wie Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder ähnliches. Die epitaxialen Source-/Drain-Bereiche 98 im n-Typ-Bereich 50N können Oberflächen aufweisen, die von den jeweiligen Oberflächen der Finnen 62 und der Nanostrukturen 64, 66 erhaben sind, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 98 im p-Typ-Bereich 50P können durch Maskierung des n-Typ-Bereichs 50N gebildet werden. Dann werden die epitaxialen Source-/Drain-Bereiche 98 im p-Typ-Bereich 50P in den Source-/Drain-Vertiefungen 94 im p-Typ-Bereich 50P epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 98 können jedes geeignete Material umfassen, das für p-Typ-Nano-FETs geeignet ist. Beispielsweise können die epitaxialen Source-/Drain-Bereiche 98 im p-Typ-Bereich 50P Materialien umfassen, die eine Druckspannung auf die Kanalbereiche 68 ausüben, wie Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder Ähnliches. Die epitaxialen Source-/Drain-Bereiche 98 im p-Typ-Bereich 50P können Oberflächen aufweisen, die sich von den jeweiligen Oberflächen der Finnen 62 und der Nanostrukturen 64, 66 abheben, und können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 98, die Nanostrukturen 64, 66 und/oder die Finnen 62 können mit Dotierstoffen implantiert werden, um Source-/Drain-Bereiche zu bilden, ähnlich dem zuvor beschriebenen Verfahren zur Bildung von LDD-Bereichen, gefolgt von einer Ausheilung. Die Source-/Drain-Bereiche können eine Störstellenkonzentration im Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen. Die n-Typ- und/oder p-Typ-Verunreinigungen für die Source/Drain-Bereiche können beliebige der zuvor beschriebenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 98 während des Wachstums in situ dotiert werden.
  • Als Ergebnis der Epitaxieprozesse, die zur Bildung der epitaxialen Source-/Drain-Bereiche 98 verwendet werden, weisen die oberen Oberflächen der epitaxialen Source-/Drain-Bereiche Facetten auf, die sich seitlich nach außen über die Seitenwände der Finnen 62 und der Nanostrukturen 64, 66 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source/Drain-Bereiche 98 ineinander übergehen, wie in 9C dargestellt. In einigen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 98 nach Abschluss des Epitaxieprozesses getrennt, wie in 9D dargestellt. In den dargestellten Ausführungsformen wird die Abstandsätzung, die zur Bildung der Gate-Abstandshalter 90 verwendet wird, so angepasst, dass auch Finnen-Abstandshalter 92 an den Seitenwänden der Finnen 62 und/oder der Nanostrukturen 64, 66 gebildet werden. Die Finnenabstandshalter 92 werden so gebildet, dass sie einen Abschnitt der Seitenwände der Finnen 62 abdecken, die sich über die STI-Bereiche 70 erstrecken, wodurch das epitaxiale Wachstum blockiert wird. In einer anderen Ausführungsform wird die Abstandsätzung, die zur Bildung der Gate-Abstandshalter 90 verwendet wird, so eingestellt, dass keine Finnen-Abstandshalter gebildet werden, so dass sich die epitaxialen Source/Drain-Bereiche 98 bis zur Oberfläche der STI-Bereiche 70 erstrecken können.
  • Die epitaxialen Source-/Drain-Bereiche 98 können eine oder mehrere Halbleitermaterialschichten umfassen. Beispielsweise können die epitaxialen Source-/Drain-Bereiche 98 jeweils eine Zwischenschicht 98A, eine Hauptschicht 98B und eine Endschicht 98C (oder allgemeiner eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht) umfassen. Für die epitaxialen Source-/Drain-Bereiche 98 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Jede der Liner-Schicht 98A, der Hauptschicht 98B und der Abschluss-Schicht 98C kann aus unterschiedlichen Halbleitermaterialien gebildet und auf unterschiedliche Dotierstoffkonzentrationen dotiert sein. In einigen Ausführungsformen kann die Zwischenschicht 98A eine geringere Dotierstoffkonzentration als die Hauptschicht 98B haben, und die Endschicht 98C kann eine höhere Dotierstoffkonzentration als die Zwischenschicht 98A und eine geringere als die Hauptschicht 98B haben. In Ausführungsformen, in denen die epitaxialen Source-/Drain-Bereiche 98 drei Halbleitermaterialschichten umfassen, können die Liner-Schichten 98A in den Source-/Drain-Vertiefungen 94 aufgewachsen werden, die Hauptschichten 98B können auf den Liner-Schichten 98A aufgewachsen werden, und die Abschluss-Schichten 98C können auf den Hauptschichten 98B aufgewachsen werden.
  • In den 10A und 10B wird eine erste ILD 104 über den epitaxialen Source-/Drain-Bereichen 98, den Gate-Abstandshaltern 90, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 abgeschieden. Die erste ILD 104 kann aus einem dielektrischen Material bestehen und durch ein beliebiges geeignetes Verfahren, wie CVD, plasmaunterstütztes CVD (PECVD), FCVD oder ähnliches, abgeschieden werden. Akzeptable dielektrische Materialien können Phosphorsilikatglas (PSG), Bor-Silikatglas (BSG), bor-dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder ähnliches sein. Andere Isoliermaterialien, die durch ein beliebiges geeignetes Verfahren gebildet werden, können verwendet werden.
  • In einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL, „contact etch stop layer“) 102 zwischen der ersten ILD 104 und den epitaxialen Source-/Drain-Bereichen 98, den Gate-Abstandshaltern 90 und den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 gebildet. Die CESL 102 kann aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder ähnlichem gebildet werden, das eine hohe Ätzselektivität gegenüber dem Ätzen der ersten ILD 104 aufweist. Die CESL 102 kann durch ein beliebiges geeignetes Verfahren, wie z. B. CVD, ALD oder ähnliches, gebildet werden.
  • In den 11A und 11B wird ein Entfernungsprozess durchgeführt, um die Oberseiten der ersten ILD 104 mit den Oberseiten der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 zu planarisieren. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder Ähnliches verwendet werden. Der Planarisierungsprozess kann auch die Masken 86 auf den Dummy-Gates 84 und Abschnitte der Gate-Abstandshalter 90 entlang der Seitenwände der Masken 86 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Gate-Abstandshalter 90, der ersten ILD 104, der CESL 102 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 koplanar (innerhalb von Prozessabweichungen). Dementsprechend sind die Oberseiten der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 durch die erste ILD 104 hindurch freigelegt. In der dargestellten Ausführungsform verbleiben die Masken 86, und der Planarisierungsprozess ebnet die Oberseiten der ersten ILD 104 mit den Oberseiten der Masken 86.
  • In den 12A und 12B werden die Masken 86 (falls vorhanden) und die Dummy-Gates 84 in einem Ätzprozess entfernt, so dass Ausnehmungen 110 entstehen. Abschnitte der Dummy-Dielektrika 82 in den Ausnehmungen 110 werden ebenfalls entfernt. In einigen Ausführungsformen werden die Dummy-Gates 84 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess beinhalten, bei dem Reaktionsgas(e) verwendet werden, die die Dummy-Gates 84 selektiv mit einer schnelleren Rate ätzen als die erste ILD 104 oder die Gate-Abstandshalter 90. Während des Entfernens können die Dummy-Dielektrika 82 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 84 geätzt werden. Die Dummy-Dielektrika 82 werden dann entfernt. Jede Ausnehmung 110 legt Abschnitte der Kanalbereiche 68 frei und/oder überlagert sie. Abschnitte der zweiten Nanostrukturen 66, die als die Kanalbereiche 68 wirken, sind zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 98 angeordnet.
  • Die verbleibenden Abschnitte der ersten Nanostrukturen 64 werden dann entfernt, um die Ausnehmungen 110 zu erweitern. Die verbleibenden Abschnitte der ersten Nanostrukturen 64 können durch einen geeigneten Ätzprozess entfernt werden, der das Material der ersten Nanostrukturen 64 selektiv mit einer schnelleren Rate ätzt als das Material der zweiten Nanostrukturen 66. Das Ätzen kann isotrop sein. Wenn beispielsweise die ersten Nanostrukturen 64 aus Silizium-Germanium und die zweiten Nanostrukturen 66 aus Silizium bestehen, kann der Ätzprozess ein Nassätzverfahren unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder ähnlichem sein. In einigen Ausführungsformen wird ein Beschneidungsprozess (nicht gesondert dargestellt) durchgeführt, um die Dicken der freiliegenden Abschnitte der zweiten Nanostrukturen 66 zu reduzieren. Wie in den 14 bis 19 (nachfolgend detaillierter beschrieben) deutlicher dargestellt, können die verbleibenden Abschnitte der zweiten Nanostrukturen 66 abgerundete Ecken aufweisen.
  • In den 13A und 13B wird in den Ausnehmungen 110 eine dielektrische Gate-Schicht 112 ausgebildet. Auf der Gate-Dielektrikum-Schicht 112 ist eine Gate-Elektrodenschicht 114 ausgebildet. Die Gate-Dielektrikum-Schicht 112 und die Gate-Elektroden-Schicht 114 sind Schichten für Ersatzgates und umhüllen jeweils alle (z. B. vier) Seiten der zweiten Nanostrukturen 66.
  • Die dielektrische Gate-Schicht 112 ist auf den Seitenwänden und/oder den Oberseiten der Finnen 62, auf den Oberseiten, den Seitenwänden und den Unterseiten der zweiten Nanostrukturen 66 und auf den Seitenwänden der Gate-Abstandshalter 90 angeordnet. Die dielektrische Gate-Schicht 112 kann auch auf den Oberseiten der ersten ILD 104 und den Gate-Abstandshaltern 90 ausgebildet werden. Die dielektrische Gate-Schicht 112 kann ein Oxid wie Siliziumoxid oder ein Metalloxid, ein Silikat wie ein Metallsilikat, Kombinationen davon, Mehrfachschichten davon oder ähnliches umfassen. Die dielektrische Gate-Schicht 112 kann ein dielektrisches Material mit einem k-Wert größer als etwa 7,0 umfassen, wie z. B. ein Metalloxid oder ein Silikat aus Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Obwohl in den 13A und 13B eine einlagige Gate-Dielektrikum-Schicht 112 dargestellt ist, kann die Gate-Dielektrikum-Schicht 112, wie nachfolgend näher beschrieben wird, eine Grenzflächenschicht und eine Hauptschicht umfassen.
  • Die Gate-Elektrodenschicht 114 kann ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon, Mehrfachschichten davon oder Ähnliches umfassen. Obwohl in den 13A und 13B eine einlagige Gate-Elektrodenschicht 114 dargestellt ist, kann die Gate-Elektrodenschicht 114, wie nachfolgend näher beschrieben wird, eine beliebige Anzahl von Austrittarbeitsabstimmungsschichten, eine beliebige Anzahl von Haftschichten und ein Füllmaterial umfassen.
  • Die Bildung der dielektrischen Gate-Schichten 112 im n-Typ-Bereich 50N und im p-Typ-Bereich 50P kann gleichzeitig erfolgen, so dass die dielektrische Gate-Schichten 112 in jedem Bereich aus den gleichen Materialien gebildet werden, und die Bildung der Gate-Elektrodenschichten 114 kann gleichzeitig erfolgen, so dass die Gate-Elektrodenschichten 114 in jedem Bereich aus den gleichen Materialien gebildet werden. In einigen Ausführungsformen können die dielektrische Gate-Schichten 112 in jedem Bereich durch unterschiedliche Prozesse gebildet werden, so dass die dielektrische Gate-Schichten 112 aus unterschiedlichen Materialien bestehen und/oder eine unterschiedliche Anzahl von Schichten aufweisen können, und/oder die Gate-Elektrodenschichten 114 in jedem Bereich können durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Elektrodenschichten 114 aus unterschiedlichen Materialien bestehen und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden. In der folgenden Beschreibung werden die Gate-Elektrodenschichten 114 im n-Typ-Bereich 50N und die Gate-Elektrodenschichten 114 im p-Typ-Bereich 50P separat ausgebildet.
  • Die 14 bis 19 veranschaulichen einen Prozess, bei dem dielektrische Gate-Schichten 112 und Gate-Elektrodenschichten 114 für Ersatzgates in den Ausnehmungen 110 im p-Typ-Bereich 50P gebildet werden. Merkmale in Bereichen, die einem Bereich 50R in 13A ähnlich sind, sind dargestellt. 23 ist ein Flussdiagramm eines beispielhaften Verfahrens 200 zur Bildung der Ersatz-Gate-Schichten im p-Typ-Bereich 50P gemäß einigen Ausführungsformen. Die 14 bis 19 werden in Verbindung mit 23 beschrieben. Die Gate-Elektrodenschichten 114 umfassen eine WFM-Schicht, die mit Fluor behandelt wurde. Der Behandlungsprozess umfasst das Einweichen der WFM-Schicht mit einem aluminiumhaltigen Vorläufer und das anschließende Einweichen der WFM-Schicht mit einem fluorhaltigen Vorläufer. Als Ergebnis der Fluorbehandlung kann eine Flachbandspannung (VFB) des resultierenden Transistors in Richtung eines Bandrands des Metalls der WFM-Schicht erhöht werden, eine Schwellenspannung des resultierenden Transistors kann gesenkt werden, und die Vorrichtungsleistung kann verbessert werden. Der n-Typ-Bereich 50N kann zumindest während der Ausbildung der Gate-Elektrodenschichten 114 im p-Typ-Bereich 50P maskiert werden
  • In 14 und Schritt 202 des Verfahrens 200 wird die dielektrische Gate-Schicht 112 in den Ausnehmungen 110 des p-Typ-Bereichs 50P abgeschieden. Die Herstellungsverfahren für die dielektrische Gate-Schicht 112 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen. Die Gate-Dielektrikum-Schicht 112 umhüllt alle (z. B. vier) Seiten der zweiten Nanostrukturen 66. In der dargestellten Ausführungsform ist die Gate-Dielektrikum-Schicht 112 mehrlagig und umfasst eine erste Gate-Dielektrikum-Schicht 112A (z. B. eine Grenzflächenschicht) und eine darüber liegende zweite Gate-Dielektrikum-Schicht 112B (z. B. eine High-k-dielektrische Schicht). Die erste dielektrische Gate-Schicht 112A kann aus Siliziumoxid und die zweite dielektrische Gate-Schicht 112B aus Hafniumoxid gebildet sein.
  • In 15 und Schritt 204 des Verfahrens 200 wird eine Schicht aus einem ersten leitfähigen Material 114A konform auf der Gate-Dielektrikum-Schicht 112 im p-Typ-Bereich 50P abgeschieden. Das erste leitfähige Material 114A ist ein p-Typ-Austrittarbeitsmetall (PWFM) wie Titannitrid, Tantalnitrid, Titansiliziumnitrid, Wolframnitrid, Molybdännitrid oder dergleichen, das durch CVD, ALD, PECVD, PVD oder dergleichen abgeschieden werden kann. Daher kann die Schicht des ersten leitfähigen Materials 114A als Austrittarbeitsabstimmungsschicht bezeichnet werden. Das erste leitfähige Material 114A kann eine Dicke im Bereich von etwa 10 Å bis etwa 20 Å aufweisen. Das erste leitfähige Material 114A kann so abgeschieden werden, dass es jede der zweiten Nanostrukturen 66 umgibt. Nachdem das erste leitfähige Material 114A abgeschieden wurde, können Öffnungen 116 in den Bereichen 501 zwischen den zweiten Nanostrukturen 66 verbleiben.
  • In 16 und Schritt 206 des Verfahrens 200 wird ein Behandlungsprozess an den freiliegenden Oberflächen des ersten leitfähigen Materials 114A durchgeführt. Der Behandlungsprozess umfasst eine Aluminiumbehandlung 118 und eine Fluorbehandlung 120. Durch die Fluorbehandlung 120 wird Fluor in das erste leitfähige Material 114A und (optional) in die zweite dielektrische Gate-Schicht 112B eingebracht. Wie nachfolgend näher beschrieben wird, erhöht die Aluminiumbehandlung 118 die Wirksamkeit der Fluorbehandlung 120, so dass im Vergleich zu anderen Behandlungsverfahren mehr Fluor in die zweite dielektrische Gate-Schicht 112B und/oder das erste leitfähige Material 114A eingebracht wird.
  • In Schritt 208 des Verfahrens 200 wird die Aluminiumbehandlung 118 auf das erste leitfähige Material 114A aufgebracht. In einigen Ausführungsformen ist die Aluminiumbehandlung 118 ein Abscheidungsprozess (z. B. ein ALD-Prozess, ein CVD-Prozess oder Ähnliches), der das Fließen eines aluminiumhaltigen Vorläufers über die Oberflächen des ersten leitfähigen Materials 114A umfasst. Insbesondere kann die Aluminiumbehandlung 118 durchgeführt werden, indem das Substrat 50 in eine Abscheidekammer gelegt und der aluminiumhaltige Vorläufer in die Abscheidekammer gegeben wird. In einigen Ausführungsformen ist die aluminiumhaltige Vorläufer ein Organoaluminium wie Triethylaluminium (TEA) (Al2(C2H5)6), Trimethylaluminium (TMA) (Al2(CH3)6) oder ähnliches. Während der Aluminiumbehandlung 118 dissoziiert das Aluminium aus der aluminiumhaltigen Vorläufer und wird in das erste leitfähige Material 114A eingebracht, während die andere Gruppe (z. B. Ethylgruppe, Methylgruppe usw.), an die das Aluminium gebunden ist, aus der aluminiumhaltigen Vorläufer dissoziiert und aus der Abscheidungskammer evakuiert wird. Als Ergebnis der Aluminiumbehandlung 118 kann das erste leitfähige Material 114A Aluminium in einer Konzentration in einem Bereich von etwa 0,5 at.% bis etwa 25 at.% umfassen.
  • Die Aluminiumbehandlung 118 kann bei einer Temperatur im Bereich von ca. 250 °C bis ca. 475 °C durchgeführt werden, z. B. durch Halten der Abscheidekammer bei einer Temperatur in diesem Bereich. Durch die Durchführung der Aluminiumbehandlung 118 bei einer Temperatur in diesem Bereich wird eine gewünschte Menge Aluminium in das erste leitfähige Material 114A eingebracht, so dass eine ausreichende Menge an Stellen entsteht, an die sich Fluor binden kann. Wird die Aluminiumbehandlung 118 bei einer Temperatur außerhalb dieses Bereichs durchgeführt, wird möglicherweise nicht die gewünschte Menge an Aluminium in das erste leitfähige Material 114A eingebracht. Wenn die Temperatur der Aluminiumbehandlung 118 weniger als 250 °C beträgt, dissoziiert der aluminiumhaltige Vorläufer nicht richtig und erzeugt keine ausreichende Menge an Stellen, an die sich Fluor in dem ersten leitfähigen Material 114A binden kann. Wenn die Temperatur der Aluminiumbehandlung 118 höher als 475 °C ist, kann die Menge an Aluminium, die aus der aluminiumhaltigen Vorläufer dissoziiert, zu groß sein, um präzise gesteuert zu werden.
  • Die Aluminiumbehandlung 118 kann für eine Dauer im Bereich von ca. 1 Sekunde bis ca. 15 Minuten durchgeführt werden, z. B. durch Fließen des aluminiumhaltigen Vorläufers in der Abscheidekammer für eine Dauer in diesem Bereich. Durch die Durchführung der Aluminiumbehandlung 118 für eine Dauer in diesem Bereich wird eine gewünschte Menge an Aluminium in das erste leitfähige Material 114A eingebracht, so dass eine ausreichende Menge an Stellen entsteht, an die sich Fluor binden kann. Wird die Aluminiumbehandlung 118 für eine Dauer außerhalb dieses Bereichs durchgeführt, wird möglicherweise nicht die gewünschte Menge an Aluminium in das erste leitfähige Material 114A eingebracht. Wenn die Aluminiumbehandlung 118 für weniger als etwa 1 Sekunde durchgeführt wird, wird eine unzureichende Menge an Stellen, an die sich Fluor binden kann, in dem ersten leitfähigen Material 114A erzeugt. Wenn die Aluminiumbehandlung 118 länger als etwa 15 Minuten durchgeführt wird, kann eine übermäßige Menge an Aluminium in die Vorrichtung eingebracht werden, wodurch sich die Schwellenspannung des resultierenden Transistors unerwünscht verändert.
  • In einigen Ausführungsformen ist die Aluminiumbehandlung 118 ein Abscheidungsprozess, bei dem eine einzige Chemikalie (z. B. TEA, TMA o. Ä.) ohne eine weitere Chemikalie verwendet wird, die eine Reduktions-Oxidations-Reaktion auslösen würde. Daher wird bei der Aluminiumbehandlung 118 kein kontinuierlicher Film auf dem ersten leitfähigen Material 114A abgeschieden. Wie nachfolgend näher beschrieben wird, können jedoch diskrete Taschen mit Aluminiumrückständen auf der oberen Oberfläche des ersten leitfähigen Materials 114A gebildet werden.
  • In anderen Ausführungsformen können sich auf dem ersten leitfähigen Material 114A keine Rückstände der Aluminiumbehandlung 118 bilden. 24 zeigt zum Beispiel eine Ausführungsform, bei der keine Aluminiumrückstände gebildet werden. Stattdessen kann das Aluminium in das erste leitfähige Material 114A diffundieren.
  • In einigen Ausführungsformen führt die Aluminiumbehandlung 118 nicht zu einer Aluminiumdiffusion in die darunterliegende dielektrische Gate-Schicht 112, so dass die darunterliegende dielektrische Gate-Schicht 112 (z.B. die zweite dielektrische Gate-Schicht 112B) frei von Aluminium ist. In einer anderen Ausführungsform kann die Aluminiumbehandlung 118 weiterhin zu einer Aluminiumdiffusion in die darunterliegende dielektrische Gate-Schicht 112 (z. B. die zweite dielektrische Gate-Schicht 112B) führen, und Aluminium kann in der zweiten dielektrische Gate-Schicht 112B mit einer Röntgen-Fotoelektronen-Spektroskopie-Analyse nachgewiesen werden.
  • Fluor bindet leicht an Aluminium. Das Einbringen von Aluminium in die zweite dielektrische Gate-Schicht 112B und/oder das erste leitfähige Material 114A während der Aluminiumbehandlung 118 erhöht die Anzahl der Stellen, an die sich Fluor während der Fluorbehandlung 120 binden kann. Somit erhöht die Durchführung der Aluminiumbehandlung 118 die Wirksamkeit der Fluorbehandlung 120.
  • In Schritt 210 des Verfahrens 200 wird die Fluorbehandlung 120 auf das erste leitfähige Material 114A angewendet. In einigen Ausführungsformen ist die Fluorbehandlung 120 ein Abscheidungsprozess (z. B. ein ALD-Prozess, ein CVD-Prozess oder ähnliches), der das Fließen eines fluorhaltigen Vorläufers über die Oberflächen des ersten leitfähigen Materials 114A umfasst. Insbesondere kann die Fluorbehandlung 120 durchgeführt werden, indem das Substrat 50 in eine Abscheidekammer gelegt und der fluorhaltige Vorläufer in die Abscheidekammer gegeben wird. In einigen Ausführungsformen ist der fluorhaltige Vorläufer WFx, NFx, TiFx, TaFx, HfFx, oder dergleichen, wobei x eine ganze Zahl im Bereich von 1 bis 6 ist. Zum Beispiel kann der fluorhaltige Vorläufer WF6 und/oder NF3 sein. Während der Fluorbehandlung 120 dissoziiert das Fluor aus dem fluorhaltigen Vorläufer und wird in das erste leitfähige Material 114A eingebracht, wobei es sich mit dem Aluminium verbindet, das zuvor in das erste leitfähige Material 114A eingebracht wurde. Als Ergebnis der Fluorbehandlung 120 kann das erste leitfähige Material 114A Fluor in einer Konzentration im Bereich von etwa 2,5 at% bis etwa 30 at% umfassen.
  • Die Fluorbehandlung 120 kann bei einer Temperatur in einem Bereich von ca. 250 °C bis ca. 475 °C durchgeführt werden, z. B. durch Halten der Abscheidekammer bei einer Temperatur in diesem Bereich. Die Durchführung der Fluorbehandlung 120 bei einer Temperatur in diesem Bereich bewirkt eine gewünschte Veränderung des ersten leitfähigen Materials 114A und/oder seiner darunterliegenden Schichten. Die Durchführung der Fluorbehandlung 120 bei einer Temperatur außerhalb dieses Bereichs hat möglicherweise keine Auswirkung auf die gewünschte Veränderung des ersten leitfähigen Materials 114A und/oder seiner darunterliegenden Schichten. Wenn die Temperatur der Fluorbehandlung 120 weniger als 250 °C beträgt, dissoziiert der fluorhaltige Vorläufer nicht richtig und bewirkt nicht die gewünschte Veränderung des ersten leitfähigen Materials 114A und/oder seiner darunterliegenden Schichten. Wenn die Temperatur der Fluorbehandlung 120 größer als 475 °C ist, kann die Menge an Fluor, die aus dem fluorhaltigen Vorläufer dissoziiert, zu groß sein, um präzise gesteuert zu werden.
  • Die Fluorbehandlung 120 kann für eine Dauer in einem Bereich von etwa 1 Sekunde bis etwa 15 Minuten durchgeführt werden, z. B. indem der fluorhaltige Vorläufer für eine Dauer in diesem Bereich in die Abscheidungskammer fließt. Durch die Durchführung der Fluorbehandlung 120 für eine Dauer in diesem Bereich wird eine Schwellenspannung des resultierenden Transistors um einen gewünschten Betrag eingestellt. Wird die Fluorbehandlung 120 für eine Dauer außerhalb dieses Bereichs durchgeführt, wird die Schwellenspannung des resultierenden Transistors möglicherweise nicht um den gewünschten Wert eingestellt. Wenn die Fluorbehandlung 120 für weniger als etwa 1 Sekunde durchgeführt wird, kann die durch den Behandlungsprozess eingebrachte Fluormenge nicht ausreichen, um eine Schwellenspannung des resultierenden Transistors abzustimmen. Wenn die Fluorbehandlung 120 länger als etwa 15 Minuten durchgeführt wird, kann eine übermäßige Menge an Fluor in das Vorrichtung eingebracht werden, was zu einer Verringerung der kapazitätsäquivalenten Dicke (CET) führt (z. B. Nachwachsen der ersten dielektrischen Gate-Schicht 112A).
  • In einigen Ausführungsformen ist die Fluorbehandlung 120 ein Abscheidungsprozess, bei dem eine einzige Chemikalie (z. B. WF6, NF3 oder ähnliches) ohne eine weitere Chemikalie verwendet wird, die eine Reduktions-Oxidations-Reaktion auslösen würde. Daher wird bei der Fluorbehandlung 120 kein kontinuierlicher Film auf dem ersten leitfähigen Material 114A abgeschieden. In anderen Ausführungsformen, in denen der fluorhaltige Vorläufer auch ein Metall enthält, können diskrete Taschen („Pockets“) mit einem Rückstand des Metalls auf der oberen Oberfläche des ersten leitfähigen Materials 114A gebildet werden. In Ausführungsformen, in denen der fluorhaltige Vorläufer, der während der Fluorbehandlung 120 verwendet wird, WF6 ist, kann der Rückstand ein Wolframrückstand sein, der auf dem ersten leitfähigen Material 114A gebildet wird. Der Behandlungsprozess kann somit einen Rückstand 114B aus einem oder mehreren Metallen bilden, einschließlich Restaluminium des aluminiumhaltigen Vorläufers, der während der Aluminiumbehandlung 118 verwendet wurde (z. B. Aluminium, das sich nicht mit Fluor verbunden hat) und/oder Restmetall des fluorhaltigen Vorläufers, der während der Fluorbehandlung 120 verwendet wurde (z. B. Wolfram, wenn der fluorhaltige Vorläufer WF6 ist). Jede Tasche des Rückstands 114B kann von anderen Taschen des Rückstands 114B getrennt sein, und es wird kein kontinuierlicher Film auf dem ersten leitfähigen Material 114A gebildet. Der Rückstand 114B kann auf freiliegenden Oberflächen des ersten leitfähigen Materials 114A gebildet werden, einschließlich in Bereichen 501 der Gate-Strukturen zwischen den zweiten Nanostrukturen 66. In einigen Ausführungsformen, in denen der Rückstand 114B Aluminium- und Wolframrückstände enthält und die zweite dielektrische Gate-Schicht 112B Hafniumoxid enthält, kann ein Verhältnis von Aluminium zu Hafnium in den Bereichen 501 weniger als etwa 0.1 (wie in einem Bereich von etwa 0,005 bis etwa 0,1) oder weniger als etwa 0,005 sein, und ein Verhältnis von Wolfram zu Hafnium in den Bereichen 501 kann weniger als etwa 0,1 (wie in einem Bereich von etwa 0,005 bis etwa 0,1) oder weniger als etwa 0,005 sein. Wenn das Verhältnis von Wolfram zu Hafnium oder das Verhältnis von Aluminium zu Hafnium in den Bereichen 501 größer als etwa 0,1 ist, kann die resultierende Vorrichtung nicht eine gewünschte Schwellenspannung haben (z. B. kann die Schwellenspannung zu hoch sein).
  • In anderen Ausführungsformen, bei denen der fluorhaltige Vorläufer kein Metall umfasst (z. B. ist der fluorhaltige Vorläufer NF3), werden möglicherweise keine Rückstände aus der Fluorbehandlung 120 auf dem ersten leitfähigen Material 114A gebildet. 24 zeigt beispielsweise eine Ausführungsform, bei der kein Metallrückstand gebildet wird und der fluorhaltige Vorläufer, der während der Fluorbehandlung 120 verwendet wird, NF3 ist.
  • In einigen Ausführungsformen kann die Fluorbehandlung 120 ferner zu einer Fluordiffusion in eine darunterliegende dielektrische Gate-Schicht 112 (z. B. die zweite dielektrische Gate-Schicht 112B) führen, und Fluor kann in der zweiten dielektrischen Gate-Schicht 112B mit einer Röntgen-Fotoelektronen-Spektroskopie-Analyse beobachtet werden. Beispielsweise kann in Ausführungsformen, bei denen die zweite dielektrische Gate-Schicht 112B Hafniumoxid enthält, ein Verhältnis von Fluor zu Hafnium in den Bereichen 501 (z. B. in der zweiten dielektrische Gate-Schicht 112B) in einem Bereich von etwa 0,015 bis etwa 0,2 als Ergebnis der Fluorbehandlung 120 liegen. Wenn das Verhältnis von Fluor zu Hafnium in den Bereichen 501 weniger als etwa 0,015 beträgt, ist die Menge an Fluor möglicherweise nicht ausreichend, um eine Schwellenspannung des resultierenden Transistors einzustellen. Wenn das Verhältnis von Fluor zu Hafnium in den Bereichen 501 größer als etwa 0,2 ist, kann eine übermäßige Menge an Fluor in die zweite dielektrische Gate-Schicht 112B eingebracht worden sein, was zu einer CET-Einbuße führt (z. B. Nachwachsen der ersten dielektrische Gate-Schicht 112A). Als Ergebnis der Fluorbehandlung 120 kann die zweite dielektrische Gate-Schicht 112B Fluor in einer Konzentration in einem Bereich von etwa 2,5 at.% bis etwa 30 at.% umfassen.
  • Wie oben erwähnt, erhöht das Einbringen von Aluminium in das erste leitfähige Material 114A während der Aluminiumbehandlung 118 die Menge der Stellen, an die sich Fluor während der Fluorbehandlung 120 binden kann. Darüber hinaus sind Al-F-Bindungen stabiler als Ti-F-Bindungen, und so kann die Menge an Fluor, die in das erste leitfähige Material 114A eingebracht wird, stabiler bleiben und mit der Zeit weniger abnehmen als bei anderen Behandlungsverfahren. In experimentellen Daten haben beispielsweise Ausführungsformen, bei denen eine TEA-Behandlung vor einer WF6-Behandlung durchgeführt wurde, die Fluorkonzentration des ersten leitfähigen Materials 114A um bis zu 10,8 Atom-% erhöht, was eine positive Verschiebung der effektiven Austrittsarbeit um mehr als 50 mV ermöglicht.
  • In einigen Ausführungsformen werden die Aluminiumbehandlung 118 und die Fluorbehandlung 120 in situ durchgeführt, z. B. in derselben Abscheidekammer, ohne dass das Vakuum in der Abscheidekammer zwischen der Aluminiumbehandlung 118 und der Fluorbehandlung 120 unterbrochen wird. Die Durchführung des Behandlungsprozesses kann beispielsweise Folgendes umfassen: Platzieren des Substrats 50 in der Abscheidekammer; Fließen des aluminiumhaltigen Vorläufers in die Abscheidekammer (wodurch die Aluminiumbehandlung 118 durchgeführt wird); Evakuieren des aluminiumhaltigen Vorläufers aus der Abscheidekammer; Fließen des fluorhaltigen Vorläufers in die Abscheidekammer (wodurch die Fluorbehandlung 120 durchgeführt wird); Evakuieren des fluorhaltigen Vorläufers aus der Abscheidekammer; und Entfernen des Substrats 50 aus der Abscheidekammer. In verschiedenen Ausführungsformen werden die Aluminiumbehandlung 118 und die Fluorbehandlung 120 bei derselben Temperatur und für dieselbe Dauer durchgeführt; die Aluminiumbehandlung 118 und die Fluorbehandlung 120 werden bei derselben Temperatur und für unterschiedliche Dauer durchgeführt; die Aluminiumbehandlung 118 und die Fluorbehandlung 120 werden bei unterschiedlichen Temperaturen und für dieselbe Dauer durchgeführt; oder die Aluminiumbehandlung 118 und die Fluorbehandlung 120 werden bei unterschiedlichen Temperaturen und für unterschiedliche Dauer durchgeführt.
  • Dementsprechend wird, wie zuvor beschrieben, in verschiedenen Ausführungsformen eine fluorbehandelte WFM-Schicht (z. B. das erste leitfähige Material 114A) gebildet, und während der Bildung der fluorbehandelten WFM-Schicht kann Fluor in eine darunterliegende dielektrische Gate-Schicht 112 (z. B. die zweite dielektrische Gate-Schicht 112B) diffundieren. Infolgedessen kann die Flachbandspannung (VFB) des resultierenden Transistors in Richtung eines Bandrands des Metalls der WFM-Schicht erhöht werden, eine Schwellenspannung der resultierenden Vorrichtung kann verringert werden, und die Vorrichtungsleistung kann verbessert werden. In experimentellen Daten haben beispielsweise Ausführungsform-Fluorbehandlungen unter Anwendung einer WF6-Tränkung zu einer positiven effektiven Austrittarbeitsverschiebung an einem Metall-Oxid-Halbleiterkondensator von etwa 15 mV auf etwa 130 mV nach Bildungsgas-Glühen geführt.
  • In 17 und Schritt 212 des Verfahrens 200 wird eine Schicht aus einem zweiten leitfähigen Material 114C konform auf den Rückstand 114B (falls vorhanden) und/oder das erste leitfähige Material 114A abgeschieden. Das zweite leitfähige Material 114C ist ein p-Typ-Austrittarbeitsmetall (PWFM) wie Titannitrid, Tantalnitrid, Titansiliziumnitrid, Wolframnitrid, Molybdännitrid oder dergleichen, das durch CVD, ALD, PECVD, PVD oder dergleichen abgeschieden werden kann. Daher kann die Schicht des zweiten leitfähigen Materials 114C als Austrittarbeitsabstimmungsschicht bezeichnet werden. Das zweite leitfähige Material 114C kann eine Dicke im Bereich von etwa 10 Å bis etwa 20 Å haben. Da das zweite leitfähige Material 114C nach der Aluminiumbehandlung 118 und der Fluorbehandlung 120 abgeschieden wird, kann das zweite leitfähige Material 114C frei von Fluor und Aluminium sein oder zumindest eine geringere Fluorkonzentration von Fluor und Aluminium aufweisen als das erste leitfähige Material 114A.
  • In einigen Ausführungsformen unterscheidet sich das erste leitfähige Material 114A von dem zweiten leitfähigen Material 114C. Zum Beispiel kann das erste leitfähige Material 114A Titannitrid und das zweite leitfähige Material 114C Tantalnitrid sein. In einigen Ausführungsformen ist das erste leitfähige Material 114A das gleiche wie das zweite leitfähige Material 114C. Zum Beispiel können das erste leitfähige Material 114A und das zweite leitfähige Material 114C jeweils Titannitrid sein.
  • Das zweite leitfähige Material 114C kann einen verbleibenden Teil des Bereichs 501 zwischen den zweiten Nanostrukturen 66 füllen (z. B. die Öffnungen 116 füllen, siehe 15 und 16). Beispielsweise kann das zweite leitfähige Material 114C auf das erste leitfähige Material 114A aufgebracht werden, bis es ineinander übergeht und zusammenläuft, und in einigen Ausführungsformen kann eine Grenzfläche 1141 durch einen ersten Abschnitt des zweiten leitfähigen Materials 114C (z. B. einen Abschnitt des Abschnitts des zweiten leitfähigen Materials 114C um eine zweite Nanostruktur 66) gebildet werden, der einen zweiten Abschnitt des zweiten leitfähigen Materials 114C (z. B. einen benachbarten Abschnitt des Abschnitts des zweiten leitfähigen Materials 114C um eine benachbarte zweite Nanostruktur 66) in dem Bereich 501 berührt.
  • In 18 und Schritt 214 des Verfahrens 200 werden die verbleibenden Abschnitte der Gate-Elektrodenschichten 114 abgeschieden, um die verbleibenden Abschnitte der Ausnehmungen 110 im p-Typ-Bereich 50P zu füllen. Insbesondere wird eine Füllschicht 114E auf dem zweiten leitfähigen Material 114C abgeschieden. Optional wird eine Haftschicht 114D zwischen der Füllschicht 114E und dem zweiten leitfähigen Material 114C gebildet. Nach Abschluss der Bildung umfassen die Gate-Elektrodenschichten 114 im p-Typ-Bereich 50P das erste leitfähige Material 114A, den Rest 114B (falls vorhanden), das zweite leitfähige Material 114C, die Haftschicht 114D und die Füllschicht 114E.
  • Die Haftschicht 114D kann konform über dem zweiten leitfähigen Material 114C abgeschieden werden. Die Haftschicht 114D kann aus einem leitfähigen Material wie Titannitrid, Tantalnitrid oder ähnlichem gebildet werden, das durch CVD, ALD, PECVD, PVD oder ähnlichem abgeschieden werden kann. Die Haftschicht 114D kann alternativ auch als Haftschicht bezeichnet werden und verbessert die Haftung zwischen dem zweiten leitfähigen Material 114C und der Füllschicht 114E.
  • Die Füllschicht 114E wird über der Haftschicht 114D abgeschieden. In einigen Ausführungsformen kann die Füllschicht 114E aus einem leitfähigen Material wie Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Ähnlichem gebildet werden, das durch CVD, ALD, PECVD, PVD oder Ähnliches abgeschieden werden kann. Die Füllschicht 114E füllt die verbleibenden Abschnitte der Ausnehmungen 110 im p-Typ-Bereich 50P.
  • Im p-Typ-Bereich 50P können die dielektrische Gate-Schichten 112 (z. B. die erste dielektrische Gate-Schicht 112A und die zweite dielektrische Gate-Schicht 112B) und die Gate-Elektrodenschichten 114 (z. B. das erste leitfähige Material 114A, der Rest 114B (falls vorhanden), das zweite leitfähige Material 114C, die Haftschicht 114D und die Füllschicht 114E) jeweils auf den oberen Oberflächen, den Seitenwänden und den unteren Oberflächen der zweiten Nanostrukturen 66 ausgebildet sein. Der Rückstand 114B kann an einer Grenzfläche zwischen dem ersten leitfähigen Material 114A und dem zweiten leitfähigen Material 114C gebildet werden, und ein Metallelement des Rückstands 114B kann sich von einem Metallelement des ersten leitfähigen Materials 114A und/oder einem Metallelement des zweiten leitfähigen Materials 114C unterscheiden.
  • 19 zeigt die dielektrische Gate-Schichten 112 und Gate-Elektrodenschichten 114 für Ersatzgates, die in den Ausnehmungen 110 im n-Typ-Bereich 50N ausgebildet werden. Es sind Merkmale in Bereichen dargestellt, die einem Bereich 50R in 13A ähnlich sind. In einigen Ausführungsformen können die dielektrischen Gate-Schichten 112 im n-Typ-Bereich 50N und im p-Typ-Bereich 50P gleichzeitig ausgebildet werden. Ferner können zumindest Abschnitte der Gate-Elektrodenschichten 114 im n-Typ-Bereich 50N entweder vor oder nach der Bildung der Gate-Elektrodenschichten 114 im p-Typ-Bereich 50P gebildet werden (siehe 14 bis 18), und zumindest Abschnitte der Gate-Elektrodenschichten 114 im n-Typ-Bereich 50N können gebildet werden, während der p-Typ-Bereich 50P maskiert ist. So können die Gate-Elektrodenschichten 114 im n-Typ-Bereich 50N andere Materialien umfassen als die Gate-Elektrodenschichten 114 im p-Typ-Bereich 50P. Zum Beispiel können die Gate-Elektrodenschichten 114 im n-Typ-Bereich 50N eine Schicht aus einem dritten leitfähigen Material 114F umfassen. Das dritte leitfähige Material 114F ist ein n-Typ-Austrittarbeitsmetall (NWFM), wie z. B. Titanaluminium, Titanaluminiumcarbid, Tantalaluminium, Tantalcarbid, Kombinationen davon oder ähnliches, das durch CVD, ALD, PECVD, PVD oder ähnliches abgeschieden werden kann. Daher kann die Schicht des dritten leitfähigen Materials 114F als Austrittarbeitsabstimmungsschicht bezeichnet werden. Da das dritte leitfähige Material 114F nach der Aluminiumbehandlung 118 und der Fluorbehandlung 120 abgeschieden wird, kann das dritte leitfähige Material 114F frei von Fluor und Aluminium sein oder zumindest eine geringere Fluorkonzentration an Fluor und Aluminium aufweisen als das erste leitfähige Material 114A. Die Gate-Elektrodenschichten 114 im n-Typ-Bereich 50N können auch eine Haftschicht 114D und eine Füllschicht 114E umfassen. Die Haftschicht 114D im n-Typ-Bereich 50N kann (oder auch nicht) die gleiche Materialzusammensetzung haben und gleichzeitig mit der Haftschicht 114D im p-Typ-Bereich 50P abgeschieden werden. Die Füllschicht 114E im n-Typ-Bereich 50N kann (oder muss nicht) die gleiche Materialzusammensetzung aufweisen und gleichzeitig mit der Füllschicht 114E im p-Typ-Bereich 50P abgeschieden werden.
  • In einigen Ausführungsformen unterscheidet sich das dritte leitfähige Material 114F von dem ersten leitfähigen Material 114A und dem zweiten leitfähigen Material 114C. Zum Beispiel können das erste leitfähige Material 114A und das zweite leitfähige Material 114C jeweils Titannitrid oder Tantalnitrid sein, während das dritte leitfähige Material 114F Aluminiumnitrid ist.
  • In den 20A und 20B wird ein Entfernungsprozess durchgeführt, um die überschüssigen Abschnitte der Materialien der dielektrischen Gate-Schicht 112 und der Gate-Elektrodenschicht 114 zu entfernen, die sich über den oberen Oberflächen der ersten ILD 104 und der Gate-Abstandshalter 90 befinden, wodurch Gate-Dielektrikum 122 und Gate-Elektroden 124 gebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder Ähnliches verwendet werden. Die Gate-Dielektrikum-Schicht 112 weist im planarisierten Zustand Teile auf, die in den Ausnehmungen 110 verbleiben (und so die Gate-Dielektrika 122 bilden). Die Gate-Elektrodenschicht 114 weist im planarisierten Zustand Teile auf, die in den Ausnehmungen 110 verbleiben (und somit die Gate-Elektroden 124 bilden). Die Oberseiten der Gate-Abstandshalter 90, der CESL 102, der ersten ILD 104, der Gate-Dielektrika 122 (z. B. die ersten dielektrische Gate-Schichten 112A und die zweiten dielektrische Gate-Schichten 112B, siehe 18) und der Gate-Elektroden 124 (z. B. das erste leitfähige Material 114A, das zweite leitfähige Material 114C, die Haftschicht 114D, die Füllschicht 114E und das dritte leitfähige Material 114F, siehe 18 und 19) sind (innerhalb von Prozessschwankungen) koplanar. Die Gate-Dielektrika 122 und die Gate-Elektroden 124 bilden Ersatzgates der resultierenden Nano-FETs. Jedes jeweilige Paar aus einem Gate-Dielektrikum 122 und einer Gate-Elektrode 124 kann zusammenfassend als „Gate-Struktur“ bezeichnet werden. Die Gate-Strukturen erstrecken sich jeweils entlang der oberen Oberflächen, der Seitenwände und der unteren Oberflächen eines Kanalbereichs 68 der zweiten Nanostrukturen 66.
  • In den 21A und 21B wird eine zweite ILD 134 über den Gate-Abstandshaltern 90, dem CESL 102, der ersten ILD 104, den Gate-Dielektrika 122 und den Gate-Elektroden 124 abgeschieden. In einigen Ausführungsformen ist die zweite ILD 134 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen wird die zweite ILD 134 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder ähnlichem gebildet und kann durch ein beliebiges geeignetes Verfahren, wie CVD und PECVD, abgeschieden werden.
  • In einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) 132 zwischen der zweiten ILD 134 und den Gate-Abstandshaltern 90, der CESL 102, der ersten ILD 104, den Gate-Dielektrika 122 und den Gate-Elektroden 124 gebildet. Die ESL 132 kann ein dielektrisches Material umfassen, wie z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder ähnliches, das eine hohe Ätzselektivität gegenüber dem Ätzen der zweiten ILD 134 aufweist.
  • In den 22A und 22B werden Gate-Kontakte 142 und Source-/Drain-Kontakte 144 ausgebildet, um die Gate-Elektroden 124 bzw. die epitaxialen Source-/Drain-Bereiche 98 zu kontaktieren. Die Gate-Kontakte 142 sind physikalisch und elektrisch mit den Gate-Elektroden 124 gekoppelt, und die Source/Drain-Kontakte 144 sind physikalisch und elektrisch mit den epitaxialen Source/Drain-Bereichen 98 gekoppelt.
  • Um die Gate-Kontakte 142 und die Source-/Drain-Kontakte 144 zu bilden, werden beispielsweise Öffnungen für die Gate-Kontakte 142 durch die zweite ILD 134 und die ESL 132 und Öffnungen für die Source-/Drain-Kontakte 144 durch die zweite ILD 134, die ESL 132, die erste ILD 104 und die CESL 102 gebildet. Die Öffnungen können mit geeigneten Fotolithographie- und Ätztechniken gebildet werden. In den Öffnungen wird eine Auskleidung (nicht gesondert dargestellt), wie z. B. eine Diffusionssperrschicht, eine Haftschicht oder ähnliches, und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder Ähnliches umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder ähnliches sein. Ein Planarisierungsprozess, wie z. B. ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 134 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Gate-Kontakte 142 und die Source/Drain-Kontakte 144 in den Öffnungen. Die Gate-Kontakte 142 und die Source-/Drain-Kontakte 144 können in verschiedenen Prozessen oder im selben Prozess gebildet werden. Obwohl sie in den gleichen Querschnitten dargestellt sind, können die Gate-Kontakte 142 und die Source-/Drain-Kontakte 144 in unterschiedlichen Querschnitten ausgebildet werden, wodurch ein Kurzschließen der Kontakte vermieden werden kann.
  • Optional werden an der Grenzfläche zwischen den epitaxialen Source/Drain-Bereichen 98 und den Source/Drain-Kontakten 144 Metall-Halbleiter-Legierungsbereiche 146 gebildet. Die Metall-Halbleiter-Legierungsbereiche 146 können Silizidbereiche sein, die aus einem Metallsilizid (z. B. Titansilizid, Kobaltsilizid, Nickelsilizid usw.) gebildet werden, Germanidbereiche, die aus einem Metallgermanid (z. B. Titangermanid, Kobaltgermanid, Nickelgermanid usw.) gebildet werden, Silizium-Germanidbereiche, die sowohl aus einem Metallsilizid als auch aus einem Metallgermanid gebildet werden, oder ähnliches. Die Metall-Halbleiter-Legierungsbereiche 146 können vor dem/den Material(en) der Source-/Drain-Kontakte 144 gebildet werden, indem ein Metall in den Öffnungen für die Source-/Drain-Kontakte 144 abgeschieden und dann ein thermischer Glühvorgang durchgeführt wird. Das Metall kann jedes Metall sein, das in der Lage ist, mit den Halbleitermaterialien (z. B. Silizium, Silizium-Germanium, Germanium usw.) der epitaxialen Source/Drain-Bereiche 98 zu reagieren, um eine Metall-Halbleiter-Legierung mit geringem Widerstand zu bilden, wie z. B. Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen. Das Metall kann durch ein Abscheideverfahren wie ALD, CVD, PVD o. ä. abgeschieden werden. Nach dem thermischen Glühen kann ein Reinigungsprozess, wie z. B. eine Nassreinigung, durchgeführt werden, um jegliches Restmetall von den Öffnungen für die Source/Drain-Kontakte 144 zu entfernen, z. B. von den Oberflächen der Metall-Halbleiter-Legierungsbereiche 146. Das Material bzw. die Materialien der Source-/Drain-Kontakte 144 können dann auf den Metall-Halbleiterlegierungsbereichen 146 ausgebildet werden.
  • 24 ist eine Ansicht von Nano-FETs, gemäß einigen anderen Ausführungsformen. Diese Ausführungsform ähnelt der für 18 beschriebenen, außer dass der Rückstand 114B nicht zwischen dem ersten leitfähigen Material 114A und dem zweiten leitfähigen Material 114C gebildet wird. Dies kann beispielsweise erreicht werden, wenn das gesamte Aluminium des aluminiumhaltigen Vorläufers, der während der Aluminiumbehandlung 118 verwendet wird, während der Fluorbehandlung 120 an Fluor bindet (siehe 16) und/oder wenn der fluorhaltige Vorläufer, der während der Fluorbehandlung 120 verwendet wird, kein Metall enthält. In Ausführungsformen, in denen die fluorhaltige Vorläufer NF3 ist und das gesamte Aluminium an Fluor bindet, wird der Rest 114B beispielsweise nicht gebildet.
  • Wie oben erwähnt, betrachten einige Ausführungsformen Aspekte, die in planaren Vorrichtungen verwendet werden, z. B. in planaren FETs oder in Finnen-Feldeffekt-Transistoren (FinFETs). Die 25A bis 26 sind Ansichten von FinFETs gemäß einigen Ausführungsformen. Die 25A und 25B zeigen eine ähnliche Ansicht wie die 22A und 22B, und 26 zeigt eine ähnliche Ansicht wie 18, jedoch mit FinFETs anstelle von Nano-FETs. In der dargestellten Ausführungsform schließen die Finnen 62 die Kanalbereiche 68 ein, und die Gate-Strukturen erstrecken sich entlang der Seitenwände und der Oberseiten der Finnen 62. 26 zeigt eine Ausführungsform, bei der die Gate-Strukturen den Rest 114B umfassen, aber der Rest 114B kann in ähnlicher Weise wie zuvor für 24 beschrieben weggelassen werden.
  • Einige Ausführungsformen sehen den Wegfall bestimmter Austrittarbeitsabstimmungsschichten vor. Die 27 und 28 sind Ansichten von Vorrichtungen gemäß einigen Ausführungsformen. 27 zeigt Nano-FETs, in einer ähnlichen Ansicht wie 18, und 28 zeigt FinFETs, in einer ähnlichen Ansicht wie 26. In diesen Ausführungsformen wird das erste leitfähige Material 114A behandelt, aber das zweite leitfähige Material 114C entfällt. Die Fertigungskomplexität kann durch den Wegfall des zweiten leitfähigen Materials 114C reduziert werden.
  • Einige Ausführungsformen sehen die Fluorbehandlung anderer Austrittarbeitsabstimmungsschichten vor. Die 29 und 30 sind Ansichten von Vorrichtungen gemäß einigen Ausführungsformen. 29 zeigt Nano-FETs, in einer ähnlichen Ansicht wie 18, und 30 zeigt FinFETs, in einer ähnlichen Ansicht wie 26. In diesen Ausführungsformen sind sowohl das erste leitfähige Material 114A als auch das zweite leitfähige Material 114C umfassen, aber das zweite leitfähige Material 114C wird anstelle des ersten leitfähigen Materials 114A behandelt. Somit kann der Rückstand 114B auf dem zweiten leitfähigen Material 114C statt auf dem ersten leitfähigen Material 114A gebildet werden. Die Behandlung des zweiten leitfähigen Materials 114C anstelle des ersten leitfähigen Materials 114A kann die Bildung von Vorrichtungen mit anderen gewünschten Schwellenspannungen ermöglichen.
  • Ausführungsformen können Vorteile erzielen. Die Durchführung der Fluorbehandlung 120 bildet einen Gate-Stapel mit einer fluorbehandelten WFM-Schicht. Die Fluorbehandlung kann z. B. die Durchführung einer Fluor-Einweichung einer WFM-Schicht umfassen, wodurch Fluor auch in ein darunterliegendes Gate-Dielektrikum (z. B. ein Gate-Dielektrikum mit hohem k-Wert) diffundieren kann. Die Durchführung der Aluminiumbehandlung 118 erhöht die Wirksamkeit der Fluorbehandlung 120, so dass mehr Fluor in die WFM-Schicht eingebracht wird. Infolgedessen kann eine Flachbandspannung des resultierenden Transistors in Richtung eines Bandrands des Metalls der WFM-Schicht erhöht werden, eine Schwellenspannung des resultierenden Transistors kann gesenkt werden, und die Vorrichtungsleistung kann verbessert werden.
  • In einer Ausführungsform enthält eine Vorrichtung: einen ersten Kanalbereich; einen zweiten Kanalbereich; und eine Gate-Struktur um den ersten Kanalbereich und den zweiten Kanalbereich herum, wobei die Gate-Struktur enthält: eine dielektrische Gate-Schicht; ein erstes p-Typ-Austrittarbeitsmetall auf der dielektrischen Gate-Schicht, wobei das erste p-Typ-Austrittarbeitsmetall Fluor und Aluminium enthält; ein zweites p-Typ-Austrittarbeitsmetall auf dem ersten p-Typ-Austrittarbeitsmetall, wobei das zweite p-Typ-Austrittarbeitsmetall eine niedrigere Konzentration von Fluor und eine niedrigere Konzentration von Aluminium als das erste p-Typ-Austrittarbeitsmetall aufweist; und eine Füllschicht auf dem zweiten p-Typ-Austrittarbeitsmetall. In einigen Ausführungsformen der Vorrichtung ist ein erster Bereich der Gate-Struktur zwischen dem ersten Kanalbereich und dem zweiten Kanalbereich angeordnet, und ein Verhältnis von Fluor zu Aluminium im ersten Bereich der Gate-Struktur liegt in einem Bereich von 0,005 bis 0,1. In einigen Ausführungsformen der Vorrichtung enthält die Gate-Struktur ferner: Metallreste an einer Grenzfläche zwischen dem ersten p-Typ-Austrittarbeitsmetall und dem zweiten p-Typ-Austrittarbeitsmetall, wobei die Metallreste Aluminium und Wolfram umfassen. In einigen Ausführungsformen der Vorrichtung ist ein erster Bereich der Gate-Struktur zwischen dem ersten Kanalbereich und dem zweiten Kanalbereich angeordnet, und ein Verhältnis von Fluor zu Wolfram im ersten Bereich der Gate-Struktur liegt in einem Bereich von 0,005 bis 0,1. In einigen Ausführungsformen der Vorrichtung enthält die dielektrische Gate-Schicht Fluor und Hafnium. In einigen Ausführungsformen der Vorrichtung ist ein erster Bereich der Gate-Struktur zwischen dem ersten Kanalbereich und dem zweiten Kanalbereich angeordnet, und das Verhältnis von Fluor zu Hafnium im ersten Bereich der Gate-Struktur liegt in einem Bereich von 0,015 bis 0,2.
  • In einer Ausführungsform enthält ein Vorrichtung: einen Kanalbereich; eine Grenzflächenschicht auf dem Kanalbereich; eine dielektrische Gate-Schicht mit hohem k-Wert auf der Grenzflächenschicht; eine erste Austrittarbeitsabstimmschicht auf der dielektrischen Gate-Schicht mit hohem k-Wert, wobei die erste Austrittarbeitsabstimmschicht ein erstes p-Typ-Austrittarbeitsmetall, Aluminium in dem ersten p-Typ-Austrittarbeitsmetall und Fluor in dem ersten p-Typ-Austrittarbeitsmetall enthält; eine zweite Austrittarbeitsabstimmungsschicht auf der ersten Austrittarbeitsabstimmungsschicht, wobei die zweite Austrittarbeitsabstimmungsschicht ein zweites p-Typ-Austrittarbeitsmetall enthält, wobei die zweite Austrittarbeitsabstimmungsschicht frei von Fluor und Aluminium ist; eine Haftschicht auf der zweiten Austrittarbeitsabstimmungsschicht; und eine Füllschicht auf der Haftschicht. In einigen Ausführungsformen der Vorrichtung enthält die dielektrische Gate-Schicht mit hohem k-Wert Fluor und Hafnium, wobei die dielektrische Gate-Schicht mit hohem k-Wert frei von Aluminium ist. In einigen Ausführungsformen der Vorrichtung sind die erste Austrittarbeitsabstimmungsschicht und die zweite Austrittarbeitsabstimmungsschicht Titannitrid. In einigen Ausführungsformen der Vorrichtung ist die erste Austrittarbeitsabstimmungsschicht Titannitrid und die zweite Austrittarbeitsabstimmungsschicht Tantalnitrid.
  • In einer Ausführungsform umfasst ein Verfahren: Abscheiden einer dielektrischen Gate-Schicht auf einem Kanalbereich; Abscheiden eines ersten p-Typ-Austrittarbeitsmetalls auf der dielektrischen Gate-Schicht; Durchführen einer Aluminiumbehandlung des ersten p-Typ-Austrittarbeitsmetalls; nach dem Durchführen der Aluminiumbehandlung Durchführen einer Fluorbehandlung des ersten p-Typ-Austrittarbeitsmetalls; und nach dem Durchführen der Fluorbehandlung Abscheiden eines zweiten p-Typ-Austrittarbeitsmetalls auf dem ersten p-Typ-Austrittarbeitsmetall. In einigen Ausführungsformen des Verfahrens wird durch die Aluminiumbehandlung Aluminium in das erste p-Typ-Austrittarbeitsmetall eingebracht, durch die Fluorbehandlung wird Fluor in das erste p-Typ-Austrittarbeitsmetall eingebracht, und das während der Fluorbehandlung eingebrachte Fluor verbindet sich mit dem während der Aluminiumbehandlung eingebrachten Aluminium. In einigen Ausführungsformen des Verfahrens ist die Aluminiumbehandlung ein erster Abscheidungsprozess, der eine Oberfläche des ersten p-Typ-Austrittarbeitsmetalls einer aluminiumhaltigen Vorläufer aussetzt, und die Fluorbehandlung ist ein zweiter Abscheidungsprozess, der die Oberfläche des ersten p-Typ-Austrittarbeitsmetalls einer fluorhaltigen Vorläufer aussetzt. In einigen Ausführungsformen des Verfahrens ist der fluorhaltige Vorläufer WFx, NFx, TiFx, TaFx oder HfF
  • , und x ist eine ganze Zahl in einem Bereich von 1 bis 6. In einigen Ausführungsformen des Verfahrens ist die aluminiumhaltige Vorläufer Triethylaluminium oder Trimethylaluminium. In einigen Ausführungsformen des Verfahrens werden der erste Abscheidungsprozess und der zweite Abscheidungsprozess in derselben Abscheidungskammer durchgeführt. In einigen Ausführungsformen des Verfahrens werden der erste Abscheidungsprozess und der zweite Abscheidungsprozess bei der gleichen Temperatur durchgeführt. In einigen Ausführungsformen des Verfahrens werden der erste Abscheidungsprozess und der zweite Abscheidungsprozess bei unterschiedlichen Temperaturen durchgeführt. In einigen Ausführungsformen des Verfahrens diffundiert während der Aluminiumbehandlung kein Aluminium in die dielektrische Gate-Schicht. In einigen Ausführungsformen des Verfahrens diffundiert während der Fluorbehandlung Fluor in die dielektrische Gate-Schicht.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwenden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Die Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/140288 [0001]

Claims (20)

  1. Vorrichtung, die Folgendes umfasst: einen ersten Kanalbereich; einen zweiten Kanalbereich; und eine Gate-Struktur, die um den ersten Kanalbereich und den zweiten Kanalbereich angeordnet ist, wobei die Gate-Struktur Folgendes umfasst: eine dielektrische Gate-Schicht, ein erstes p-Typ-Austrittarbeitsmetall auf der dielektrischen Gate-Schicht, wobei das erste p-Typ-Austrittarbeitsmetall Fluor und Aluminium umfasst, ein zweites p-Typ-Austrittarbeitsmetall auf dem ersten p-Typ-Austrittarbeitsmetall, wobei das zweite p-Typ-Austrittarbeitsmetall eine niedrigere Konzentration an Fluor und eine niedrigere Konzentration an Aluminium aufweist als das erste p-Typ-Austrittarbeitsmetall, und eine Füllschicht auf dem zweiten p-Typ-Austrittarbeitsmetall.
  2. Vorrichtung nach Anspruch 1, wobei ein erster Bereich der Gate-Struktur zwischen dem ersten Kanalbereich und dem zweiten Kanalbereich angeordnet ist, und wobei ein Verhältnis von Fluor zu Aluminium in dem ersten Bereich der Gate-Struktur in einem Bereich von 0,005 bis 0,1 liegt.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die Gate-Struktur ferner Folgendes umfasst: Metallreste an einer Grenzfläche zwischen dem ersten p-Typ-Austrittarbeitsmetall und dem zweiten p-Typ-Austrittarbeitsmetall, wobei die Metallreste Aluminium und Wolfram umfassen.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei ein erster Bereich der Gate-Struktur zwischen dem ersten Kanalbereich und dem zweiten Kanalbereich angeordnet ist, und wobei ein Verhältnis von Fluor zu Wolfram in dem ersten Bereich der Gate-Struktur in einem Bereich von 0,005 bis 0,1 liegt.
  5. Das Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die dielektrische Gate-Schicht Fluor und Hafnium umfasst.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei ein erster Bereich der Gate-Struktur zwischen dem ersten Kanalbereich und dem zweiten Kanalbereich angeordnet ist, und wobei ein Verhältnis von Fluor zu Hafnium in dem ersten Bereich der Gate-Struktur in einem Bereich von 0,015 bis 0,2 liegt.
  7. Vorrichtung, die Folgendes umfasst: einen Kanalbereich; eine Grenzflächenschicht auf dem Kanalbereich; eine dielektrische Gate-Schicht mit hohem k-Wert auf der Grenzflächenschicht; eine erste Austrittarbeitsabstimmschicht auf der dielektrischen Gate-Schicht mit hohem k-Wert, wobei die erste Austrittarbeitsabstimmschicht ein erstes p-Typ-Austrittarbeitsmetall, Aluminium in dem ersten p-Typ-Austrittarbeitsmetall und Fluor in dem ersten p-Typ-Austrittarbeitsmetall aufweist; eine zweite Austrittarbeitsabstimmungsschicht auf der ersten Austrittarbeitsabstimmungsschicht, wobei die zweite Austrittarbeitsabstimmungsschicht ein zweites p-Typ-Austrittarbeitsmetall aufweist, wobei die zweite Austrittarbeitsabstimmungsschicht frei von Fluor und Aluminium ist, eine Haftschicht auf der zweiten Austrittarbeitsabstimmungsschicht; und eine Füllschicht auf der Haftschicht.
  8. Vorrichtung nach Anspruch 7, wobei die dielektrische Gate-Schicht mit hohem k-Wert Fluor und Hafnium umfasst, wobei die dielektrische Gate-Schicht mit hohem k-Wert frei von Aluminium ist.
  9. Vorrichtung nach Anspruch 7 oder 8, wobei die erste Austrittarbeitsabstimmungsschicht und die zweite Austrittarbeitsabstimmungsschicht Titannitrid sind.
  10. Vorrichtung nach Anspruch 7 oder 8, wobei die erste Austrittarbeitsabstimmungsschicht Titannitrid ist und die zweite Austrittarbeitsabstimmungsschicht Tantalnitrid ist.
  11. Verfahren, das Folgendes umfasst: Abscheiden einer dielektrischen Gate-Schicht auf einem Kanalbereich; Abscheiden eines ersten p-Typ-Austrittarbeitsmetalls auf der dielektrischen Gate-Schicht; Durchführen einer Aluminiumbehandlung des ersten p-Typ-Austrittarbeitsmetalls; nach dem Durchführen der Aluminiumbehandlung, Durchführen einer Fluorbehandlung des ersten p-Typ-Austrittarbeitsmetalls; und nach dem Durchführen der Fluorbehandlung, Abscheiden eines zweiten p-Typ-Austrittarbeitsmetalls auf dem ersten p-Typ-Austrittarbeitsmetall.
  12. Verfahren nach Anspruch 11, wobei die Aluminiumbehandlung Aluminium in das erste p-Typ-Austrittarbeitsmetall einbringt, wobei die Fluorbehandlung Fluor in das erste p-Typ-Austrittarbeitsmetall einbringt, wobei das während der Fluorbehandlung eingebrachte Fluor an das während der Aluminiumbehandlung eingebrachte Aluminium bindet.
  13. Verfahren nach Anspruch 11 oder 12, wobei die Aluminiumbehandlung ein erster Abscheidungsprozess ist, der eine Oberfläche des ersten p-Typ-Austrittarbeitsmetalls einem aluminiumhaltigen Vorläufer aussetzt, und wobei die Fluorbehandlung ein zweiter Abscheidungsprozess ist, der die Oberfläche des ersten p-Typ-Austrittarbeitsmetalls einem fluorhaltigen Vorläufer aussetzt.
  14. Verfahren nach Anspruch 13, wobei der fluorhaltige Vorläufer WFx, NFx, TiFx, TaFx oder HfFx ist, und wobei x eine ganze Zahl in einem Bereich von 1 bis 6 ist.
  15. Verfahren nach Anspruch 13 oder 14, wobei der aluminiumhaltige Vorläufer Triethylaluminium oder Trimethylaluminium ist.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei der erste Abscheidungsprozess und der zweite Abscheidungsprozess in derselben Abscheidungskammer durchgeführt werden.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei der erste Abscheidungsprozess und der zweite Abscheidungsprozess bei derselben Temperatur durchgeführt werden.
  18. Verfahren nach einem der Ansprüche 13 bis 16, wobei der erste Abscheidungsprozess und der zweite Abscheidungsprozess bei unterschiedlichen Temperaturen durchgeführt werden.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei während der Aluminiumbehandlung kein Aluminium in die dielektrische Gate-Schicht diffundiert.
  20. Verfahren nach einem der Ansprüche 11 bis 18, wobei während der Fluorbehandlung Fluor in die dielektrische Gate-Schicht diffundiert.
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