KR102503924B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시형태에서, 디바이스는 제1 채널 영역; 제2 채널 영역; 및 상기 제1 채널 영역 및 상기 제2 채널 영역 주위의 게이트 구조물을 포함하고, 상기 게이트 구조물은 게이트 유전체층; 상기 게이트 유전체층 상의 제1 p-타입 일함수 금속으로서, 불소 및 알루미늄을 포함하는 제1 p-타입 일함수 금속; 상기 제1 p-타입 일함수 금속 상의 제2 p-타입 일함수 금속으로서, 상기 제1 p-타입 일함수 금속보다 낮은 불소 농도와 낮은 알루미늄 농도를 가지는 제2 p-타입 일함수 금속; 및 상기 제2 p-타입 일함수 금속 상의 충전층을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은 2021년 1월 22일에 출원된 미국 가출원 No. 63/140,288의 이익을 주장하며, 이 출원은 여기에 참조로 편입된다.
반도체 디바이스는, 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용분야에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 또는 유전체층, 도전성 층 및 반도체 물질층을 순차적으로 퇴적하고, 그 위에 회로 구성요소 및 소자를 형성하기 위해 리소그래피를 사용하여 다양한 물질층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처(minimum feature) 크기를 지속적으로 감소시킴으로써 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 개선해 왔고, 이는 주어진 영역에 더 많은 부품이 집적될 수 있게 허용했다. 그러나 최소 피처 크기가 줄어듦에 따라 해결해야 할 추가적인 문제가 발생했다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들(features)이 일정 비율로 도시된 것은 아님에 유의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1은 일부 실시형태에 따른 3차원 뷰의 나노구조물 전계-효과 트랜지스터(나노-FET)의 실시예를 도시한다.
도 2 내지 22b는 일부 실시형태에 따른 나노-FET의 제조에서 중간 단계의 도면이다.
도 23은 일부 실시형태에 따른 나노-FET용 대체 게이트를 형성하기 위한 예시적인 방법의 흐름도이다.
도 24는 일부 다른 실시형태에 따른 나노-FET의 도면이다.
도 25a 내지 26은 일부 실시형태에 따른 FinFET의 도면이다.
도 27 및 28은 일부 실시형태에 따른 디바이스의 도면이다.
도 29 및 30은 일부 실시형태에 따른 디바이스의 도면이다.
다음의 개시는 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 컴포넌트 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피처를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)"등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같은 한 구성요소 또는 피처의 다른 구성요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 배향(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
다양한 실시형태에 따르면, 트랜지스터를 위한 게이트 구조물이 불소 처리된 일함수 금속(work function metal)(WFM)층을 구비하도록 형성된다. 예를 들어, 불소 처리는 WFM층 상에 불소 침지(soak)를 수행하는 것을 포함할 수 있으며, 이는 불소를 하부의 게이트 유전체(예를 들어, 고-유전상수(high-k) 게이트 유전체)로 확산시킬 수도 있다. 알루미늄 처리가 상기 불소 처리의 효과를 높이기 위해 불소 처리 전에 WFM층 상에 수행된다. 그 결과, 제조된 트랜지스터의 플랫밴드(flatband) 전압(VFB)이 WFM층의 금속의 밴드 에지 쪽으로 증가될 수 있고, 제조된 트랜지스터의 문턱 전압이 감소될 수 있으며, 디바이스 성능이 개선될 수 있다.
실시형태는 특정 맥락, 나노-FET를 포함하는 다이(die)에서 설명된다. 그러나, 다양한 실시예가 나노-FET 대신에 또는 이와 조합하여 다른 유형의 트랜지스터(예를 들어, 핀 전계효과 트랜지스터(FinFET), 평면 트랜지스터 등)를 포함하는 다이에 적용될 수 있다.
도 1은 일부 실시형태에 따른 나노-FET(예를 들어, 나노와이어 FET, 나노시트 FET 등)의 실시예를 도시한다. 도 1은 3차원 도면이고, 여기서 나노-FET의 일부 피처들은 설명의 명확성을 위해 생략되어 있다. 나노-FET는 나노시트 전계효과 트랜지스터(NSFET), 나노와이어 전계효과 트랜지스터(NWFET), 게이트-올-어라운드 전계효과 트랜지스터(GAAFET) 등일 수 있다.
나노-FET는 기판(50)(예를 들어, 반도체 기판) 상의 핀(62) 위에 나노구조물(66)(예를 들어, 나노시트, 나노와이어 등)을 포함하고, 상기 나노구조물(66)은 나노-FET에 대한 채널 영역으로서 작용한다. 나노구조물(66)은 p-타입 나노구조물, n-타입 나노구조물, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리(shallow trench isolation, STI) 영역과 같은 격리 영역(70)이 인접한 핀(62) 사이에 배치되며, 핀들은 인접한 격리 영역들(70) 사이로부터 그 위로 돌출될 수 있다. 격리 영역(70)은 기판(50)과 분리되어 있는 것으로 설명/도시되지만, 본원에서 사용된 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 격리 영역의 조합을 지칭할 수 있다. 부가적으로, 핀(62)의 하부는 기판(50)과 단일의 연속 물질인 것으로 도시되어 있지만, 핀(62)의 하부 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이러한 맥락에서, 핀(62)은 인접한 격리 영역들(70) 사이로부터 그 위로 연장되는 부분을 지칭한다.
게이트 유전체(122)는 핀(62)의 상부 표면 위에 있고 나노구조물(66)의 상부 표면, 측벽 및 하부 표면을 따라 있다. 게이트 전극(124)은 게이트 유전체(122) 위에 있다. 에피택셜 소스/드레인 영역(98)은 게이트 유전체(122) 및 게이트 전극(124)의 양 측(opposing sides)에서 핀(62) 상에 배치된다. 에피택셜 소스/드레인 영역(98)은 다양한 핀들(62) 사이에 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역(98)은 에피택셜 성장에 의해 상기 에피택셜 소스/드레인 영역들(98)을 병합(coalescing)함으로써, 또는 에피택셜 소스/드레인 영역들(98)을 동일한 소스/드레인 콘택트(contact)와 결합하는 등의 방법으로, 전기적으로 연결될 수 있다.
도 1은 이후의 도면에서 사용되는 기준 단면들을 추가로 도시한다. 단면 A-A'는 게이트 전극(124)의 길이방향 축을 따라, 그리고 예를 들면, 나노-FET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름 방향에 수직인 방향으로 있다. 단면 B-B'는 나노구조물(66)의 길이방향 축을 따라, 그리고 예를 들면 나노-FET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름 방향으로 있다. 단면 C-C'는 단면 A-A'와 평행하며, 나노-FET의 에피택셜 소스/드레인 영역들(98)을 통해 연장된다. 후속 도면들은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 설명되는 일부 실시형태는 게이트-라스트(gate-last) 프로세스를 사용하여 형성된 나노-FET의 맥락에서 설명된다. 다른 실시형태에서, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시형태는 평면(planar) FET 또는 핀 전계효과 트랜지스터(FinFET)와 같은 평면 디바이스에서 사용되는 측면들을 고려한다.
도 2 내지 22b는 일부 실시형태에 따른 나노-FET의 제조에서 중간 단계의 도면이다. 도 2, 3, 4, 5 및 6은 도 1과 유사한 3차원 뷰를 보여주는 3차원 도면이다. 도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14, 15, 16, 17, 18, 19, 20a, 21a 및 22a는 2개의 핀이 도시된 것을 제외하고는 도 1에 도시된 기준 단면 A-A'를 도시한다. 도 7b, 8b, 9b, 10b, 11b, 12b, 13b, 20b, 21b 및 22b는 도 1에 도시된 기준 단면 B-B'를 도시한다. 도 9c 및 9d는 2개의 핀이 도시된 것을 제외하고는 도 1에 도시된 기준 단면 C-C'를 도시한다.
도 2에서, 나노-FET를 형성하기 위해 기판(50)이 제공된다. 기판(50)은 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있고, 이는 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층에 형성된 반도체 물질층이다. 절연체층은 예를 들어, 매립 산화물(buried oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 그래디언트(gradient) 기판과 같은 다른 기판들도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 혼정 반도체; 이들의 조합 등을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 갖는다. n-타입 영역(50N)은 NMOS 트랜지스터, 예를 들어 n-타입 나노-FET와 같은 n-타입 디바이스를 형성하기 위한 것일 수 있고, p-타입 영역(50P)은 PMOS 트랜지스터, 예를 들어 p-타입 나노-FET와 같은 p-타입 디바이스를 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 p-타입 영역(50P)과 물리적으로 분리될 수 있으며(별도로 도시되지 않음), 임의의 수의 디바이스 피처(예를 들어, 다른 능동(active) 디바이스, 도핑된 영역, 격리 구조물 등)가 n-타입 영역(50N)과 p-타입 영역(50P) 사이에 배치될 수 있다. 하나의 n-타입 영역(50N)과 하나의 p-타입 영역(50P)이 도시되어 있지만, 임의의 수의 n-타입 영역(50N) 및 p-타입 영역(50P)이 제공될 수 있다.
기판(50)은 p-타입 또는 n-타입 불순물로 가볍게 도핑될 수 있다. 기판(50)의 상부에 안티-펀치-쓰루(anti-punch-through, APT) 주입이 APT 영역을 형성하기 위해 수행될 수 있다. APT 주입 동안, 도펀트가 기판(50)에 주입될 수 있다. 상기 도펀트는 n-타입 영역(50N) 및 p-타입 영역(50P)의 각각에 이후에 형성될 소스/드레인 영역의 도전성 타입과는 반대인 도전성 타입을 가질 수 있다. APT 영역은 나노-FET의 소스/드레인 영역 아래로 확장될 수 있다. APT 영역은 소스/드레인 영역으로부터 기판(50)으로의 누설(leakage)을 감소시키는 데 사용될 수 있다. 일부 실시형태에서, APT 영역의 도핑 농도는 약 1018 cm-3 내지 약 1019 cm-3의 범위일 수 있다.
다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교번하는(alternating) 제1 반도체층(54) 및 제2 반도체층(56)을 포함한다. 제1 반도체층(54)은 제1 반도체 물질로 형성되고, 제2 반도체층(56)은 제2 반도체 물질로 형성된다. 상기 반도체 물질은 기판(50)의 후보 반도체 물질들로부터 선택될 수 있다. 예시된 실시형태에서, 다층 스택(52)은 제1 반도체층(54) 및 제2 반도체층(56) 각각 3 개의 층을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체층(54) 및 제2 반도체층(56)을 포함할 수 있음이 이해될 것이다.
예시된 실시형태에서, 그리고 이후에 더 상세히 설명되는 바와 같이, 상기 제1 반도체층(54)은 제거될 것이고 상기 제2 반도체층(56)은 패터닝되어 n-타입 영역(50N)과 p-타입 영역(50P) 모두에 나노-FET를 위한 채널 영역을 형성한다. 제1 반도체층(54)은 희생층(또는 더미층)이며, 이는 후속 처리에서 제거되어 제2 반도체층(56)의 상부 표면 및 하부 표면을 노출시킨다. 제1 반도체층(54)의 제1 반도체 물질은 실리콘 게르마늄과 같이 제2 반도체층(56)의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는 물질이다. 제2 반도체층(56)의 제2 반도체 물질은 실리콘과 같이 n-타입 및 p-타입 나노-FET 모두의 채널 영역에 적합한 물질이다.
다른 실시형태(별도로 도시되지 않음)에서, 제1 반도체층(54)은 하나의 영역(예를 들어, p-타입 영역(50P))에서 나노-FET를 위한 채널 영역을 형성하도록 패터닝될 것이고, 제2 반도체층(56)은 다른 영역(예를 들어, n-타입 영역(50N))에서 나노-FET를 위한 채널 영역을 형성하도록 패터닝될 것이다. 제1 반도체층(54)의 제1 반도체 물질은 실리콘 게르마늄(예를 들어, SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 순수 또는 실질적으로 순수 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등과 같이, p-타입 나노-FET에 적합할 수 있다. 제2 반도체층(56)의 제2 반도체 물질은 실리콘, 실리콘 탄화물, III-V 화합물 반도체, II-VI 화합물 반도체 등과 같이, n-타입 나노-FET에 적합할 수 있다. 제1 반도체층(54)은 n-타입 영역(50N)에서 제2 반도체층(56)을 제거함이 없이 제거될 수 있고, 제2 반도체층(56)은 p-타입 영역(50P)에서 제1 반도체층(54)을 제거함이 없이 제거될 수 있도록, 제1 반도체 물질과 제2 반도체 물질은 서로의 에칭으로부터 높은 에칭 선택비를 가질 수 있다.
다층 스택(52)의 각 층은 기상 에피택시(vapor phase epitaxy, VPE) 또는 분자빔 에피택시(molecular beam epitaxy, MBE)와 같은 프로세스에 의해 성장될 수 있으며, 화학적 기상 퇴적(chemical vapor deposition, CVD) 또는 원자층 퇴적(atomic layer deposition, ALD) 등과 같은 프로세스에 의해 퇴적될 수 있다. 각각의 층은 약 5 nm 내지 약 30 nm 범위의 두께와 같이 작은 두께를 가질 수 있다. 일부 실시형태에서, 일부 층들(예를 들어, 제2 반도체층들(56))은 다른 층들(예를 들어, 제1 반도체층들(54))보다 얇게 형성된다. 예를 들어, 제1 반도체층(54)이 희생층(또는 더미층)이고 제2 반도체층(56)이 나노-FET를 위한 채널 영역을 형성하도록 패터닝되는 실시형태에서, 제1 반도체층(54)은 제1 두께(T1)를 가질 수 있고 제2 반도체층(56)은 제2 두께(T2)를 가질 수 있으며, 제2 두께(T2)는 제1 두께(T1)보다 약 30 % 내지 약 60 % 더 작을 수 있다. 제2 반도체층(56)을 더 얇은 두께로 형성하는 것은 채널 영역이 더 큰 밀도로 형성될 수 있게 한다.
도 3에서, 트렌치가 기판(50) 및 다층 스택(52)에 패터닝되어 핀(62), 제1 나노구조물(64) 및 제2 나노구조물(66)을 형성한다. 핀(62)은 기판(50)에 패터닝된 반도체 스트립(strips)이다. 제1 나노구조물(64) 및 제2 나노구조물(66)은 각각 제1 반도체층(54) 및 제2 반도체층(56)의 나머지 부분을 포함한다. 트렌치는 반응성 이온 에칭(reactive ion etch, RIE), 중성빔 에칭(neutral beam etch, NBE), 기타 유사 공정, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스에 의해 패터닝될 수 있다. 에칭은 이방성(anisotropic)일 수 있다.
핀(62) 및 나노구조물(64, 66)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(62) 및 나노구조물(64, 66)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기정렬(self-aligned) 프로세스를 결합하여, 예를 들어 단일의, 직접적인 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치(pitches)를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서(spacers)는 자기정렬 프로세스를 사용하여 상기 패터닝된 희생층과 나란히 형성된다. 그 다음 희생층은 제거되고, 나머지 스페이서는 핀(62) 및 나노구조물(64, 66)을 패터닝하기 위한 마스크로서 사용될 수 있다. 일부 실시형태에서, 마스크(또는 다른 층)는 나노구조물(64, 66) 상에 남아 있을 수 있다.
핀(62) 및 나노구조물(64, 66)은 각각 약 8 nm 내지 약 40 nm 범위의 폭을 가질 수 있다. 예시된 실시형태에서, 핀(62) 및 나노구조물(64, 66)은 n-타입 영역(50N) 및 p-타입 영역(50P)에서 실질적으로 동일한 폭을 갖는다. 다른 실시형태에서, 하나의 영역(예를 들어, n-타입 영역(50N))에서의 핀(62) 및 나노구조물(64, 66)은 다른 영역(예를 들어, p-타입 영역(50P))에서의 핀(62) 및 나노구조물(64, 66)보다 넓거나 좁다.
도 4에서, STI 영역(70)이 기판(50) 위에 그리고 인접한 핀들(62) 사이에 형성된다. STI 영역(70)은 나노구조물(64, 66)이 인접한 STI 영역들(70) 사이로부터 돌출되도록 핀(62)의 적어도 일 부분 주위에 배치된다. 예시된 실시형태에서, STI 영역(70)의 상부 표면은 핀(62)의 상부 표면과 (프로세스 편차 내에서) 동일 평면이다. 일부 실시형태에서, STI 영역(70)의 상부 표면은 핀(62)의 상부 표면의 위 또는 아래에 있다. STI 영역(70)은 인접한 디바이스들의 피처들을 분리한다.
STI 영역(70)은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 절연 물질이 기판(50)과 나노구조물(64, 66) 위에 그리고 인접한 핀들(62) 사이에 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 유사 물질, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD), 유사 공정, 또는 이들의 조합과 같은 화학적 기상 퇴적(CVD) 프로세스에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시형태에서, 절연 물질은 FCVD에 의해 형성된 실리콘 산화물이다. 상기 절연 물질이 형성되면 어닐링 프로세스가 수행될 수 있다. 일 실시형태에서, 절연 물질은 과잉의 절연 물질이 나노구조물(64, 66)을 덮도록 형성된다. STI 영역들(70)이 각각 단일의 층으로 도시되어 있지만, 일부 실시형태는 다수의 층을 사용할 수 있다. 예를 들어, 일부 실시형태에서는 라이너(liner)(별도로 도시되지 않음)가 먼저 기판(50), 핀(62) 및 나노구조물(64, 66)의 표면을 따라 형성될 수 있다. 그 후, 이전에 설명된 것과 같이 충전 물질이 상기 라이너 위에 형성될 수 있다.
그 다음 나노구조물(64, 66) 위의 과잉 절연 물질을 제거하기 위해 제거 프로세스가 상기 절연 물질에 적용된다. 일부 실시형태에서, 화학적 기계적 연마(CMP), 에치-백(etch-back) 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 사용될 수 있다. 마스크가 나노구조물(64, 66) 상에 남아 있는 실시형태에서, 상기 평탄화 프로세스는 마스크를 노출시키거나 마스크를 제거할 수 있다. 평탄화 프로세스 후에, 절연 물질 및 마스크(존재하는 경우) 또는 나노구조물(64, 66)의 상부 표면은 (프로세스 편차 내에서) 동일 평면이다. 따라서, 마스크(존재하는 경우) 또는 나노구조물(64, 66)의 상부 표면은 절연 물질을 통해 노출된다. 도시된 실시형태에서, 나노구조물(64, 66) 상에는 마스크가 남아 있지 않다. 그 다음 절연 물질은 STI 영역(70)을 형성하기 위해 리세싱된다. 절연 물질은 나노구조물(64, 66)의 적어도 일 부분이 절연 물질의 인접한 부분들 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역(70)의 상부 표면은 도시된 바와 같이 평평한 표면, 볼록한 표면, 오목한 표면(디싱(dishing) 등) 또는 이들의 조합을 가질 수 있다. STI 영역(70)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 절연 물질은 절연 물질의 물질에 대해 선택적(예를 들어, STI 영역(70)의 절연 물질을 핀(62) 및 나노구조물(64, 66)의 물질보다 더 빠른 속도로 선택적으로 에칭)인 것과 같은 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들면, 산화물 제거는 희석된 하이드로플루오릭(dilute hydrofluoric)(dHF) 산을 사용하여 수행될 수 있다.
이전에 설명된 프로세스는 핀(62) 및 나노구조물(64, 66)이 형성될 수 있는 방법에 관한 일 예시일 뿐이다. 일부 실시형태에서, 핀(62) 및/또는 나노구조물(64, 66)은 마스크 및 에피택셜 성장(epitaxial growth) 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 상기 유전체층을 통하여 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조물이 상기 트렌치에서 에피택셜하게(epitaxially) 성장될 수 있고, 유전체층은 상기 에피택셜 구조물이 핀(62) 및/또는 나노구조물(64, 66)을 형성하기 위해 상기 유전체층으로부터 돌출되도록 리세싱될 수 있다. 에피택셜 구조물은 제1 반도체 물질 및 제2 반도체 물질과 같이, 이전에 설명된 교번하는 반도체 물질을 포함할 수 있다. 에피택셜 구조물이 에피택셜하게 성장되는 일부 실시형태에서, 상기 에피택셜하게 성장된 물질은 성장 중에 인 사이튜(in situ) 도핑될 수 있으며, 이는 비록 인 사이튜 및 주입(implantation) 도핑이 함께 사용될 수 있기는 하지만 사전 및/또는 후속 주입을 필요 없게 할 수 있다.
또한, 적절한 웰(wells)(별도로 도시되지 않음)이 기판(50), 핀(62) 및/또는 나노구조물(64, 66)에 형성될 수 있다. 일부 실시형태에서, p-타입 웰은 n-타입 영역(50N)에 형성될 수 있고, n-타입 웰은 p-타입 영역(50P)에 형성될 수 있다. 일부 실시형태에서, p-타입 웰 또는 n-타입 웰이 n-타입 영역(50N) 및 p-타입 영역(50P) 모두에 형성된다.
상이한 웰 타입을 갖는 실시형태에서, n-타입 영역(50N) 및 p-타입 영역(50P)에 대해 상이한 주입 단계(implant steps)가 포토레지스트와 같은 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n-타입 영역(50N)에서 핀(62), 나노구조물(64, 66) 및 STI 영역(70) 위에 형성될 수 있다. 포토레지스트는 p-타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온(spin-on) 기술을 사용하여 형성될 수 있으며 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-타입 불순물 주입이 p-타입 영역(50P)에 수행되고, 상기 포토레지스트는 n-타입 불순물이 n-타입 영역(50N)에 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n-타입 불순물은 약 1013 cm-3 내지 약 1014 cm-3 범위의 농도로 상기 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에 포토레지스트는 허용 가능한 애싱(ashing) 프로세스 등에 의해 제거될 수 있다.
p-타입 영역(50P)의 주입 이후 또는 이전에, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p-타입 영역(50P)의 핀(62), 나노구조물(64, 66) 및 STI 영역(70) 위에 형성된다. 포토레지스트는 n-타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있으며 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면 n-타입 영역(50N)에 p-타입 불순물 주입이 수행될 수 있으며, 포토레지스트는 p-타입 불순물이 p-타입 영역(50P)에 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. p-타입 불순물은 약 1013 cm-3 내지 약 1014 cm-3 범위의 농도로 상기 영역에 주입된 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후에, 포토레지스트는 허용 가능한 애싱 프로세스 등에 의해 제거될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)의 주입 후, 주입 손상을 회복하고 주입된 p-타입 및/또는 n-타입 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 에피택셜 구조물이 핀(62) 및/또는 나노구조물(64, 66)에 대해 에피택셜하게 성장되는 일부 실시형태에서, 상기 성장된 물질은 성장 동안 인 사이튜 도핑될 수 있으며, 이는 인 사이튜 및 주입 도핑이 함께 사용될 수 있기는 하지만 주입을 필요 없게 할 수 있다.
도 5에서, 더미 유전체층(72)이 핀(62) 및 나노구조물(64, 66) 상에 형성된다. 더미 유전체층(72)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 물질로 형성될 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될(thermally grown) 수 있다. 더미 게이트층(74)이 더미 유전체층(72) 위에 형성되고, 마스크층(76)이 더미 게이트층(74) 위에 형성된다. 더미 게이트층(74)은 더미 유전체층(72) 위에 퇴적된 다음, CMP 등에 의해 평탄화될 수 있다. 마스크층(76)은 더미 게이트층(74) 위에 퇴적될 수 있다. 더미 게이트층(74)은 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속, 금속 질화물, 금속 실리사이드, 금속 산화물 등과 같이, 도전성 또는 비-도전성 물질로 형성될 수 있고, 물리적 기상 퇴적(PVD), CVD 등에 의해 퇴적될 수 있다. 더미 게이트층(74)은 절연 물질, 예를 들어 STI 영역(70) 및/또는 더미 유전체층(72)의 에칭으로부터 높은 에칭 선택비를 갖는 물질(들)로 형성될 수 있다. 마스크층(76)은 실리콘 질화물, 실리콘 산화질화물 등과 같은 유전체 물질로 형성될 수 있다. 이 실시예에서, 단일의 더미 게이트층(74) 및 단일의 마스크층(76)은 n-타입 영역(50N) 및 p-타입 영역(50P)에 걸쳐 형성된다. 도시된 실시형태에서, 더미 유전체층(72)이 STI 영역(70) 위에 그리고 더미 게이트층(74)과 STI 영역들(70) 사이에 연장되도록, 더미 유전체층(72)은 핀(62), 나노구조물(64, 66) 및 STI 영역(70)을 덮는다. 다른 실시형태에서, 더미 유전체층(72)은 핀(62)과 및 나노구조물(64, 66)만을 덮는다.
도 6에서, 상기 마스크층(76)은 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝되어 마스크(86)를 형성한다. 마스크(86)의 패턴은 그 다음 허용 가능한 에칭 기술에 의해 더미 게이트층(74)으로 전사되어(transferred) 더미 게이트(84)를 형성한다. 마스크(86)의 패턴은 허용 가능한 에칭 기술에 의해 더미 유전체층(72)에 선택적으로 추가로 전사되어 더미 유전체(82)를 형성한다. 더미 게이트(84)는 채널 영역을 형성하기 위해 후속 처리에서 노출될 나노구조물(64, 66)의 부분을 덮는다. 구체적으로, 더미 게이트(84)는 채널 영역(68)을 형성하기 위해 패터닝될 나노구조물(66)의 상기 부분을 따라 연장된다. 마스크(86)의 패턴은 인접한 더미 게이트(84)를 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(84)는 또한 핀(62)의 길이 방향에 실질적으로 수직인(프로세스 편차 내에서) 길이 방향을 가질 수 있다. 마스크(86)는 허용 가능한 에칭 기술 등에 의해 패터닝 후에 선택적으로 제거될 수 있다.
도 7a 내지 22b는 실시예 디바이스의 제조에서 다양한 부가적인 단계를 도시한다. 도 7a 내지 13b 및 도 20a 내지 22b는 n-타입 영역(50N) 및 p-타입 영역(50P) 중 하나에서 피처들을 도시한다. 예를 들어, 도시된 구조물들은 n-타입 영역(50N) 및 p-타입 영역(50P) 모두에 적용될 수 있다. n-타입 영역(50N)과 p-타입 영역(50P)의 구조물에 있어서 차이(존재하는 경우)는 각 도면과 함께 본문에서 설명된다.
도 7a 및 7b에서, 게이트 스페이서(90)가 마스크(86)(존재하는 경우), 더미 게이트(84) 및 더미 유전체(82)의 노출된 측벽 상에, 나노구조물(64, 66) 위에 형성된다. 게이트 스페이서(90)는 하나 이상의 유전체 물질(들)을 컨포멀하게(conformally) 퇴적하고 이어서 상기 유전체 물질(들)을 에칭함으로써 형성된다. 허용 가능한 유전체 물질은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 또는 실리콘 산화탄화질화물과 같은 이들의 조합; 또는 유사물질을 포함한다. 유전체 물질은 화학적 기상 퇴적(CVD), 플라즈마 강화 화학적 기상 퇴적(PECVD), 원자층 퇴적(ALD) 등과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있다. 도시된 실시형태에서, 게이트 스페이서(90)는 각각 다수의 층, 예를 들어 제1 스페이서층(90A) 및 제2 스페이서층(90B)을 포함한다. 일부 실시형태에서, 제1 스페이서층(90A) 및 제2 스페이서층(90B)은 실리콘 산화탄화질화물(예를 들어, SiOxNyC1-x-y, 여기서 x 및 y는 0 내지 1의 범위에 있음)로 형성된다. 예를 들어, 제1 스페이서층(90A)은 제2 스페이서층(90B)과 유사하거나 상이한 조성의 실리콘 산화탄화질화물로 형성될 수 있다. 건식 에칭, 습식 에칭, 유사 공정, 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스가 상기 유전체 물질(들)을 패터닝하기 위해 수행될 수 있다. 에칭은 이방성일 수 있다. 에칭될 때, 유전체 물질(들)은 더미 게이트(84)의 측벽 상에 남겨진 부분을 갖는다(따라서 게이트 스페이서(90)를 형성함). 에칭 후에, 게이트 스페이서(90)는 직선 측벽(도시된 바와 같음)을 가질 수 있거나 곡선 측벽(별도로 도시되지 않음)을 가질 수 있다. 이후에 더 상세히 설명되는 바와 같이, 에칭될 때 유전체 물질(들)은 또한 핀(62) 및/또는 나노구조물(64, 66)의 측벽 상에 남겨진 부분을 가질 수 있다(따라서 핀 스페이서를 형성함).
또한, 저농도 도핑된 소스/드레인(lightly doped source/drain, LDD) 영역(별도로 도시되지 않음)을 형성하기 위해 주입이 수행될 수 있다. 상이한 디바이스 타입을 갖는 실시형태에서, 앞서 설명한 웰에 대한 주입과 유사하게, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p-타입 영역(50P)은 노출시키는 한편 n-타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예를 들어, p-타입)의 불순물이 p-타입 영역(50P)에서 노출된 핀(62) 및/또는 나노구조물(64, 66)에 주입될 수 있다. 그 다음 마스크가 제거될 수 있다. 이어서, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 n-타입 영역(50N)은 노출시키는 한편, p-타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물(예를 들어, n-타입)이 n-타입 영역(50N)에서 노출된 핀(62) 및/또는 나노구조물(64, 66)에 주입될 수 있다. 그 다음 마스크가 제거될 수 있다. n-타입 불순물은 전술한 n-타입 불순물 중 임의의 것일 수 있고, p-타입 불순물은 전술한 p-타입 불순물 중 임의의 것일 수 있다. 주입하는 동안, 채널 영역(68)은 더미 게이트(84)에 의해 덮여진 채로 유지되어, 채널 영역(68)은 LDD 영역을 형성하기 위해 주입된 불순물이 실질적으로 없는 상태로 유지된다. LDD 영역은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물 농도를 가질 수 있다. 어닐링이 주입 손상을 회복하고 주입된 불순물을 활성화하기 위해 사용될 수 있다.
앞의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 순서(sequences)가 사용될 수 있다. 예를 들어, 더 적거나 부가적인 스페이서가 사용될 수 있고, 다른 순서의 단계가 사용될 수 있고, 추가적인 스페이서가 형성 및 제거되고, 및/또는 기타 방식으로 형성될 수 있다. 또한, n-타입 디바이스와 p-타입 디바이스는 서로 다른 구조물 및 단계를 사용하여 형성될 수 있다.
도 8a 및 8b에서, 소스/드레인 리세스(94)가 나노구조물(64, 66)에 형성된다. 도시된 실시형태에서, 소스/드레인 리세스(94)는 나노구조물(64, 66)을 통하여 그리고 핀(62)으로 연장된다. 소스/드레인 리세스(94)는 또한 기판(50) 내로 연장될 수 있다. 다양한 실시형태에서, 소스/드레인 리세스(94)는 기판(50)을 에칭함이 없이 기판(50)의 상부 표면까지 연장될 수 있고; 소스/드레인 리세스(94)의 하부 표면이 STI 영역(70)의 상부 표면 아래에 배치되도록 핀(62)이 에칭될 수 있다; 또는 기타 방식으로 형성될 수 있다. 소스/드레인 리세스(94)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 나노구조물(64, 66)을 에칭함으로써 형성될 수 있다. 게이트 스페이서(90) 및 더미 게이트(84)는 소스/드레인 리세스(94)를 형성하기 위해 사용되는 에칭 프로세스 동안 핀(62) 및/또는 나노구조물(64, 66)의 부분들을 집합적으로 마스킹한다. 단일의 에칭 프로세스가 각각의 나노구조물(64, 66)을 에칭하는 데 사용될 수 있거나, 다중 에칭 프로세스가 나노구조물(64, 66)을 에칭하는 데 사용될 수 있다. 소스/드레인 리세스(94)가 바람직한 깊이에 도달한 후에 소스/드레인 리세스(94)의 에칭을 중지하기 위해 시한 에칭(timed etch) 프로세스가 사용될 수 있다.
선택적으로, 내부 스페이서(96)가 제1 나노구조물(64)의 남아 있는 부분의 측벽, 예를 들어 소스/드레인 리세스(94)에 의해 노출된 측벽, 상에 형성된다. 이후에 더 상세히 설명되는 바와 같이, 소스/드레인 영역은 이후에 소스/드레인 리세스(94)에 형성되고, 제1 나노구조물(64)은 이후에 대응하는 게이트 구조물로 대체될 것이다. 내부 스페이서(96)는 이후에 형성되는 소스/드레인 영역과 이후에 형성되는 게이트 구조물 사이의 격리 피처로서 작용한다. 또한, 내부 스페이서(96)는 제1 나노구조물(64)을 후속적으로 제거하기 위해 사용되는 에칭 프로세스와 같은, 후속 에칭 프로세스에 의한 이후 형성되는 소스/드레인 영역에 대한 손상을 실질적으로 방지하기 위해 사용될 수 있다.
내부 스페이서(96)를 형성하기 위한 실시예로서, 소스/드레인 리세스(94)가 측방향으로(laterally) 확장될 수 있다. 구체적으로, 소스/드레인 리세스(94)에 의해 노출된 제1 나노구조물(64)의 측벽 부분들이 리세싱될 수 있다. 제1 나노구조물(64)의 측벽이 직선인 것으로 도시되어 있지만, 상기 측벽은 오목하거나 볼록할 수 있다. 측벽은 제1 나노구조물(64)의 물질에 선택적인 것과 같은 허용 가능한 에칭 프로세스에 의해 리세싱 될 수 있다(예를 들어, 제2 나노구조물(66)의 물질보다 빠른 속도로 제1 나노구조물(64)의 물질을 선택적으로 에칭함). 상기 에칭은 등방성(isotropic)일 수 있다. 예를 들어, 제2 나노구조물(66)이 실리콘으로 형성되고 제1 나노구조물(64)이 실리콘 게르마늄으로 형성되는 경우, 에칭 프로세스는 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용한 습식 에칭일 수 있다. 다른 실시형태에서, 에칭 프로세스는 불화 수소(HF) 가스와 같은 불소계 가스를 사용하는 건식 에칭일 수 있다. 일부 실시형태에서, 소스/드레인 리세스(94)를 형성하고 제1 나노구조물(64)의 측벽을 리세싱하기 위해 동일한 에칭 프로세스가 연속적으로 수행될 수 있다. 그 다음 내부 스페이서(96)는 절연 물질을 컨포멀하게 형성하고 이어서 상기 절연 물질을 에칭함으로써 형성될 수 있다. 상기 절연 물질은 실리콘 질화물 또는 실리콘 산화질화물일 수 있지만, 약 3.5 미만의 k-값을 갖는 저-유전상수(low-k) 물질과 같은 임의의 적절한 물질이 사용될 수 있다. 절연 물질은 ALD, CVD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 절연 물질의 에칭은 이방성일 수 있다. 예를 들어, 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭일 수 있다. 내부 스페이서(96)의 외부 측벽은 게이트 스페이서(90)의 측벽에 대해 동일한 평면으로 도시되어 있지만, 내부 스페이서(96)의 외부 측벽은 게이트 스페이서(90)의 측벽을 넘어서 연장되거나 이로부터 리세싱될 수 있다. 즉, 내부 스페이서(96)는 측벽 리세스를 부분적으로 채우거나, 완전히 채우거나, 과도하게 채울 수 있다. 더욱이, 내부 스페이서(96)의 측벽은 직선으로 도시되었지만, 내부 스페이서(96)의 측벽은 오목하거나 볼록할 수 있다.
도 9a 및 9b에서, 에피택셜 소스/드레인 영역(98)이 소스/드레인 리세스(94)에 형성된다. 각각의 더미 게이트(84)(및 그 대응하는 채널 영역(68))가 에피택셜 소스/드레인 영역(98)의 각각의 인접한 쌍들 사이에 배치되도록, 에피택셜 소스/드레인 영역(98)이 소스/드레인 리세스(94)에 형성된다. 일부 실시형태에서, 게이트 스페이서(90)는 더미 게이트(84)로부터 에피택셜 소스/드레인 영역(98)을 분리하는 데 사용되며, 내부 스페이서(96)는 에피택셜 소스/드레인 영역(98)이 결과적인 나노-FET의 후속적으로 형성된 게이트와 단락되지(short out) 않도록 적절한 측방향 거리만큼 제1 나노구조물(64)로부터 에피택셜 소스/드레인 영역(98)을 분리하는 데 사용된다. 에피택셜 소스/드레인 영역(98)의 물질은 각각의 채널 영역(68)에 스트레스(stress)를 가하여 성능을 향상시키도록 선택될 수 있다.
n-타입 영역(50N)의 에피택셜 소스/드레인 영역(98)은 p-타입 영역(50P)을 마스킹함으로써 형성될 수 있다. 그 다음, n-타입 영역(50N)의 에피택셜 소스/드레인 영역(98)이 n-타입 영역(50N)의 소스/드레인 리세스(94)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(98)은 n-타입 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, n-타입 영역(50N)의 에피택셜 소스/드레인 영역(98)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 채널 영역(68)에 인장 변형(tensile strain)을 가하는 물질을 포함할 수 있다. n-타입 영역(50N)의 에피택셜 소스/드레인 영역(98)은 핀(62) 및 나노구조물(64, 66)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facets)을 가질 수 있다.
p-타입 영역(50P)의 에피택셜 소스/드레인 영역(98)은 n-타입 영역(50N)을 마스킹함으로써 형성될 수 있다. 그 다음, p-타입 영역(50P)의 에피택셜 소스/드레인 영역(98)이 p-타입 영역(50P)의 소스/드레인 리세스(94)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(98)은 p-타입 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, p-타입 영역(50P)의 에피택셜 소스/드레인 영역(98)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같이 채널 영역(68)에 압축 변형(compressive strain)을 가하는 물질을 포함할 수 있다. p-타입 영역(50P)의 에피택셜 소스/드레인 영역(98)은 핀(62) 및 나노구조물(64, 66)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(98), 나노구조물(64, 66) 및/또는 핀(62)은 LDD 영역을 형성하기 위해 이전에 설명된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있고 어닐링이 뒤따른다. 상기 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-타입 및/또는 p-타입 불순물은 전술한 임의의 불순물일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(98)은 성장 동안 인 사이튜 도핑될 수 있다.
에피택셜 소스/드레인 영역(98)을 형성하기 위해 사용된 에피택시(epitaxy) 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 핀(62) 및 나노구조물(64, 66)의 측벽을 넘어 외측으로 측방향으로 확장되는 패싯을 갖는다. 일부 실시형태에서, 이러한 패싯은 도 9c에 도시된 바와 같이 인접한 에피택셜 소스/드레인 영역들(98)이 병합되도록 한다. 일부 실시형태에서, 인접한 에피택셜 소스/드레인 영역(98)은 도 9d에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태로 남아 있다. 도시된 실시형태에서, 게이트 스페이서(90)를 형성하는 데 사용되는 스페이서 에칭은 또한 핀(62) 및/또는 나노구조물(64, 66)의 측벽 상에 핀 스페이서(92)를 형성하도록 조정된다. 핀 스페이서(92)는 STI 영역(70) 위로 연장되는 핀(62)의 측벽의 일 부분을 덮도록 형성되어 에피택셜 성장을 차단한다. 다른 실시형태에서, 게이트 스페이서(90)를 형성하기 위해 사용되는 스페이서 에칭은 핀 스페이서를 형성하지 않도록 조정되어, 에피택셜 소스/드레인 영역(98)이 STI 영역(70)의 표면까지 연장될 수 있도록 한다.
에피택셜 소스/드레인 영역(98)은 하나 이상의 반도체 물질층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(98)은 각각 라이너층(98A), 메인층(98B) 및 마감층(98C)(또는 보다 일반적으로, 제1 반도체 물질층, 제2 반도체 물질층 및 제3 반도체 물질층)을 포함할 수 있다. 에피택셜 소스/드레인 영역(98)에 대해 임의의 수의 반도체 물질층이 사용될 수 있다. 라이너층(98A), 메인층(98B) 및 마감층(98C) 각각은 상이한 반도체 물질로 형성될 수 있고 상이한 도펀트 농도로 도핑될 수 있다. 일부 실시형태에서, 라이너층(98A)은 메인층(98B)보다 작은 도펀트 농도를 가질 수 있고, 마감층(98C)은 라이너층(98A)보다 크고 메인층(98B)보다 작은 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(98)이 3 개의 반도체 물질층을 포함하는 실시형태에서, 라이너층(98A)은 소스/드레인 리세스(94)에서 성장될 수 있고, 메인층(98B)은 라이너층(98A) 상에 성장될 수 있고, 마감층(98C)은 메인층(98B) 상에 성장될 수 있다.
도 10a 및 10b에서, 제1 ILD(104)가 에피택셜 소스/드레인 영역(98), 게이트 스페이서(90), 마스크(86)(존재하는 경우) 또는 더미 게이트(84) 위에 퇴적된다. 제1 ILD(104)는 유전체 물질로 형성될 수 있으며, CVD, 플라즈마-강화 CVD(PECVD), FCVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 허용 가능한 유전체 물질은 포스포-실리케이트 글라스(phospho-silicate glass, PSG), 보로-실리케이트 글라스(boro-silicate glass, BSG), 붕소-도핑 포스포-실리케이트 글라스(boron-doped phospho-silicate glass, BPSG), 도핑되지 않은 실리케이트 글라스(undoped silicate glass, USG) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다.
일부 실시형태에서, 제1 ILD(104)와 에피택셜 소스/드레인 영역(98), 게이트 스페이서(90), 및 마스크(86)(존재하는 경우) 또는 더미 게이트(84) 사이에 콘택트 에칭 정지층(contact etch stop layer, CESL)(102)이 형성된다. CESL(102)은 제1 ILD(104)의 에칭으로부터 높은 에칭 선택비를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 유전체 물질로 형성될 수 있다. CESL(102)은 CVD, ALD 등과 같은 적절한 방법에 의해 형성될 수 있다.
도 11a 및 11b에서, 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면과 제1 ILD(104)의 상부 표면을 수평으로 하기 위해 제거 프로세스가 수행된다. 일부 실시형태에서, 화학적 기계적 연마(CMP), 에치-백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스는 또한 더미 게이트(84) 상의 마스크(86) 및 상기 마스크(86)의 측벽을 따르는 게이트 스페이서(90)의 부분을 제거할 수 있다. 평탄화 프로세스 후에, 게이트 스페이서(90), 제1 ILD(104), CESL(102), 및 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면은 (프로세스 편차 내에서) 동일 평면이다. 따라서, 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면은 제1 ILD(104)를 통하여 노출된다. 도시된 실시형태에서, 마스크(86)는 남아 있고 평탄화 프로세스는 제1 ILD(104)의 상부 표면을 마스크(86)의 상부 표면과 수평하게 한다.
도 12a 및 12b에서, 마스크(86)(존재하는 경우) 및 더미 게이트(84)가 에칭 프로세스에서 제거되어 리세스(110)가 형성된다. 상기 리세스(110) 내의 더미 유전체(82)의 부분도 제거된다. 일부 실시형태에서, 더미 게이트(84)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(104) 또는 게이트 스페이서(90)보다 더 빠른 속도로 더미 게이트(84)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제거하는 동안, 더미 유전체(82)는 더미 게이트(84)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 그 다음 더미 유전체(82)가 제거된다. 각각의 리세스(110)는 채널 영역(68)의 부분을 노출 및/또는 채널 영역의 부분 위에 놓인다. 채널 영역(68)으로서 작용하는 제2 나노구조물(66)의 부분은 에피택셜 소스/드레인 영역(98)의 인접한 쌍 사이에 배치된다.
그 다음, 제1 나노구조물(64)의 나머지 부분은 리세스(110)를 확장하기 위해 제거된다. 제1 나노구조물(64)의 나머지 부분은 제1 나노구조물(64)의 물질을 제2 나노구조물(66)의 물질보다 더 빠른 속도로 선택적으로 에칭하는 허용 가능한 에칭 프로세스에 의해 제거될 수 있다. 상기 에칭은 등방성일 수 있다. 예를 들어, 제1 나노구조물(64)이 실리콘 게르마늄으로 형성되고 제2 나노구조물(66)이 실리콘으로 형성되는 경우, 상기 에칭 프로세스는 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용하는 습식 에칭일 수 있다. 일부 실시형태에서, 트림 프로세스(trim process)(별도로 도시되지 않음)가 제2 나노구조물(66)의 노출된 부분의 두께를 감소시키기 위해 수행된다. 도 14 내지 19에 보다 명확하게 도시된 바와 같이(이후에 더 상세히 설명됨), 제2 나노구조물(66)의 나머지 부분은 둥근(rounded) 코너를 가질 수 있다.
도 13a 및 13b에서, 게이트 유전체층(112)이 리세스(110)에 형성된다. 게이트 전극층(114)은 게이트 유전체층(112) 상에 형성된다. 게이트 유전체층(112) 및 게이트 전극층(114)은 대체 게이트(replacement gates)를 위한 층들이고, 각각은 제2 나노구조물(66)의 모든(예를 들어, 4 개) 측면을 둘러싼다.
게이트 유전체층(112)은 핀(62)의 측벽 및/또는 상부 표면 상에; 제2 나노구조물(66)의 상부 표면, 측벽 및 하부 표면 상에; 및 게이트 스페이서(90)의 측벽 상에, 배치된다. 게이트 유전체층(112)은 또한 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 상에 형성될 수 있다. 게이트 유전체층(112)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 규산염, 이들의 조합, 이들의 다수의 층 등을 포함할 수 있다. 게이트 유전체층(112)은 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트와 같이, 약 7.0보다 큰 k 값을 가지는 유전체 물질을 포함할 수 있다. 단일 층의 게이트 유전체층(112)이 도 13a 및 13b에 도시되어 있지만, 이후에 더 상세히 설명되는 바와 같이, 게이트 유전체층(112)은 계면층 및 메인층을 포함할 수 있다.
게이트 전극층(114)은 티타늄 질화물, 티타늄 산화물, 탄탈룸 질화물, 탄탈룸 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 이들의 다수 층 등과 같은 금속 함유 물질을 포함할 수 있다. 단일 층의 게이트 전극층(114)이 도 13a 및 13b에 도시되어 있지만, 이후에 더 상세히 설명되는 바와 같이, 게이트 전극층(114)은 임의의 수의 일함수 튜닝층(work function tuning layers), 임의의 수의 접착제층 및 충전 물질을 포함할 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서 게이트 유전체층들(112)의 형성은 각 영역의 게이트 유전체층들(112)이 동일한 물질로 형성되도록 동시에 발생할 수 있고, 게이트 전극층들(114)의 형성은 각 영역의 게이트 전극층들(114)이 동일한 물질로 형성되도록 동시에 발생할 수 있다. 일부 실시형태에서, 각 영역의 게이트 유전체층들(112)은 게이트 유전체층들(112)이 상이한 물질일 수 있고/있거나 상이한 수의 층을 가질 수 있도록 별개의 프로세스에 의해 형성될 수 있으며, 및/또는 각 영역의 게이트 전극층들(114)은 게이트 전극층들(114)이 상이한 물질일 수 있고/있거나 상이한 수의 층을 가질 수 있도록 별개의 프로세스에 의해 형성될 수 있다, 별개의 프로세스를 사용할 때, 적절한 영역을 마스킹하고 노출하기 위해 다양한 마스킹 단계가 사용될 수 있다. 다음의 설명에서, n-타입 영역(50N)의 게이트 전극층들(114)과 p-타입 영역(50P)의 게이트 전극층들(114)은 별도로 형성된다.
도 14 내지 19는 p-타입 영역(50P)의 리세스(110)에 대체 게이트를 위한 게이트 유전체층(112) 및 게이트 전극층(114)이 형성되는 프로세스를 도시한다. 도 13a의 영역(50R)과 유사한 영역의 피처들이 도시되어 있다. 도 23은 일부 실시형태에 따라 p-타입 영역(50P)에 대체 게이트층을 형성하기 위한 예시적인 방법(200)의 흐름도이다. 도 14 내지 19는 도 23과 관련하여 설명된다. 게이트 전극층(114)은 불소로 처리된 WFM층을 포함한다. 처리 프로세스는 알루미늄 함유 전구체에 WFM층을 침지하는 단계와, 그 다음 불소 함유 전구체에 WFM층을 침지하는 단계를 포함한다. 불소 처리의 결과로, 제조된 트랜지스터의 플랫밴드 전압(VFB)이 WFM층의 금속의 밴드 에지쪽으로 증가될 수 있고, 제조된 트랜지스터의 문턱 전압이 감소될 수 있으며, 디바이스 성능이 향상될 수 있다. n-타입 영역(50N)은 적어도 p-타입 영역(50P)에 게이트 전극층(114)을 형성하는 동안 마스킹될 수 있다.
도 14 및 방법(200)의 단계(202)에서, 게이트 유전체층(112)이 p-타입 영역(50P)의 리세스(110)에 퇴적된다. 게이트 유전체층(112)의 형성방법은 분자빔 퇴적(Molecular Beam Deposition, MBD), ALD, PECVD 등을 포함할 수 있다. 게이트 유전체층(112)은 제2 나노구조물(66)의 모든 (예를 들어, 4 개) 측면 주위를 둘러싼다. 도시된 실시형태에서, 게이트 유전체층(112)은 제1 게이트 유전체층(112A)(예를 들어, 계면층) 및 위에 놓인 제2 게이트 유전체층(112B) (예를 들어, 고-유전상수 유전체층)을 포함하는 다층(multi-layered)이다. 제1 게이트 유전체층(112A)은 실리콘 산화물로 형성되고, 제2 게이트 유전체층(112B)은 하프늄 산화물로 형성될 수 있다.
도 15 및 방법(200)의 단계(204)에서, 제1 도전성 물질(114A)의 층이 p-타입 영역(50P)의 게이트 유전체층(112) 상에 컨포멀하게 퇴적된다. 제1 도전성 물질(114A)은 티타늄 질화물, 탄탈룸 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 몰리브덴 질화물 등과 같은 p-타입 일함수 금속(PWFM)이고, CVD, ALD, PECVD, PVD 등에 의해 퇴적될 수 있다. 따라서, 제1 도전성 물질(114A)의 층은 일함수 튜닝층으로 지칭될 수 있다. 제1 도전성 물질(114A)은 약 10 Å 내지 약 20 Å 범위의 두께를 가질 수 있다. 제1 도전성 물질(114A)은 각각의 제2 나노구조물(66)을 둘러싸도록 퇴적될 수 있다. 제1 도전성 물질(114A)이 퇴적된 후, 제2 나노구조물들(66) 사이의 영역(50I)에 개구(116)가 남아 있을 수 있다.
도 16 및 방법(200)의 단계(206)에서, 처리 프로세스(treatment process)가 제1 도전성 물질(114A)의 노출된 표면에 대해 수행된다. 상기 처리 프로세스는 알루미늄 처리(118) 및 불소 처리(120)를 포함한다. 불소 처리(120)는 불소를 제1 도전성 물질(114A) 및 (선택적으로) 제2 게이트 유전체층(112B)에 편입시킨다. 이후에 더 상세히 설명되는 바와 같이, 알루미늄 처리(118)는 다른 처리 프로세스에 비해 더 많은 불소가 제2 게이트 유전체층(112B) 및/또는 제1 도전성 물질(114A)에 편입되도록 불소 처리(120)의 효과를 증가시킨다.
방법(200)의 단계(208)에서, 알루미늄 처리(118)가 제1 도전성 물질(114A)에 적용된다. 일부 실시형태에서, 알루미늄 처리(118)는 제1 도전성 물질(114A)의 표면 위로 알루미늄-함유 전구체를 흘려주는(flowing) 것을 포함하는 퇴적 프로세스(예를 들어, ALD 프로세스 및 CVD 프로세스 등)이다. 구체적으로, 알루미늄 처리(118)는 퇴적 챔버에 기판(50)을 배치하고 알루미늄-함유 전구체를 퇴적 챔버에 디스펜싱(dispensing)함으로써 수행될 수 있다. 일부 실시형태에서, 알루미늄-함유 전구체는 트리에틸알루미늄(TEA)(Al2(C2H5)6), 트리메틸알루미늄(TMA)(Al2(CH3)6) 등과 같은 유기알루미늄(organoaluminium)이다. 알루미늄 처리(118) 동안, 알루미늄이 알루미늄-함유 전구체로부터 해리되어 제1 도전성 물질(114A)에 편입되고, 한편 알루미늄이 결합된 다른 기(예를 들어, 에틸기, 메틸기 등)는 알루미늄-함유 전구체에서 해리되어 퇴적 챔버로부터 빠져나간다. 알루미늄 처리(118)의 결과, 제1 도전성 물질(114A)은 약 0.5 at.% 내지 약 25 at.% 범위의 농도로 알루미늄을 포함할 수 있다.
알루미늄 처리(118)는 약 250 ℃ 내지 약 475 ℃ 범위의 온도에서 수행될 수 있으며, 이는 퇴적 챔버를 상기 범위의 온도로 유지하는 등의 방법에 의할 수 있다. 상기 범위의 온도에서 알루미늄 처리(118)를 수행하는 것은 바람직한(desired) 양의 알루미늄을 제1 도전성 물질(114A)에 편입시켜, 불소가 결합될 수 있는 위치(sites)가 충분한 양으로 생성되도록 한다. 상기 범위 밖의 온도에서 알루미늄 처리(118)를 수행하는 것은 바람직한 양의 알루미늄을 제1 도전성 물질(114A)에 편입시키지 못할 수 있다. 알루미늄 처리(118) 온도가 250 ℃ 미만일 때, 알루미늄-함유 전구체는 적절하게 해리되지 않아 제1 도전성 물질(114A)에 불소가 결합할 수 있는 위치를 충분한 양으로 생성하지 않는다. 알루미늄 처리(118) 온도가 475 ℃보다 클 경우, 알루미늄-함유 전구체로부터 해리되는 알루미늄의 양이 너무 많아서 정밀하게 제어할 수 없을 수 있다.
알루미늄 처리(118)는 약 1 초 내지 약 15 분 범위의 지속시간 동안 수행될 수 있고, 이는 상기 범위의 지속시간 동안 퇴적 챔버에 알루미늄-함유 전구체를 흘려주는 등의 방법에 의할 수 있다. 상기 범위의 지속시간 동안 알루미늄 처리(118)를 수행하는 것은 바람직한 양의 알루미늄을 상기 제1 도전성 물질(114A)에 편입시켜 불소가 결합할 수 있는 위치가 충분한 양으로 형성되게 한다. 상기 범위 외의 지속시간 동안 알루미늄 처리(118)를 수행하는 것은 바람직한 양의 알루미늄을 제1 도전성 물질(114A)에 편입시키지 못할 수 있다. 알루미늄 처리(118)가 약 1 초 미만 동안 수행되면, 제1 도전성 물질(114A)에 불소가 결합될 수 있는 위치가 불충분한 양으로 생성된다. 알루미늄 처리(118)가 약 15 분보다 길게 수행되면, 과도한 양의 알루미늄이 디바이스에 도입되어 제조된 트랜지스터의 문턱 전압이 바람직하지 않게 변경될 수 있다.
일부 실시형태에서, 알루미늄 처리(118)는 환원-산화 반응을 유발할 수 있는 다른 화학 물질없이 단일의 화학 물질(예를 들어, TEA, TMA 등)을 사용하는 퇴적(deposition) 프로세스이다. 따라서, 알루미늄 처리(118)는 제1 도전성 물질(114A) 상에 연속적인 필름을 퇴적하지 않는다. 그러나, 이후에 더 상세히 설명되는 바와 같이, 알루미늄 잔류물의 불연속적(discrete) 포켓이 제1 도전성 물질(114A)의 상부 표면 상에 형성될 수 있다.
다른 실시형태에서는, 알루미늄 처리(118)로부터의 잔류물이 제1 도전성 물질(114A) 상에 형성되지 않을 수 있다. 예를 들어, 도 24는 알루미늄 잔류물이 형성되지 않은 실시형태를 도시한다. 오히려, 알루미늄은 제1 도전성 물질(114A) 내로 확산될 수 있다.
일부 실시형태에서, 알루미늄 처리(118)는 하부의 게이트 유전체층(112)으로 알루미늄 확산을 초래하지 않아, 하부의 게이트 유전체층(112)(예를 들어, 제2 게이트 유전체층(112B))은 알루미늄이 없을 수 있다. 다른 실시형태에서, 알루미늄 처리(118)는 하부의 게이트 유전체층(112)(예를 들어, 제2 게이트 유전체층(112B))으로 알루미늄 확산을 추가로 초래할 수 있고, 알루미늄은 X-선 광전자 분광법 분석으로 제2 게이트 유전체층(112B)에서 관찰될 수 있다.
불소는 알루미늄에 쉽게 결합된다. 알루미늄 처리(118) 동안 알루미늄을 제2 게이트 유전체층(112B) 및/또는 제1 도전성 물질(114A)에 편입시키는 것은 불소 처리(120) 동안 불소가 결합할 수 있는 위치의 양을 증가시킨다. 따라서, 알루미늄 처리(118)를 수행하는 것은 불소 처리(120)의 효과를 증가시킨다.
방법(200)의 단계(210)에서 불소 처리(120)가 제1 도전성 물질(114A)에 적용된다. 일부 실시형태에서, 불소 처리(120)는 제1 도전성 물질(114A)의 표면 위로 불소-함유 전구체를 흘려주는 단계를 포함하는 퇴적 프로세스(예를 들어, ALD 프로세스 및 CVD 프로세스 등)이다. 구체적으로, 불소 처리(120)는 퇴적 챔버에 기판(50)을 배치하고 불소-함유 전구체를 퇴적 챔버에 디스펜싱함으로써 수행될 수 있다. 일부 실시형태에서, 불소-함유 전구체는 WFx, NFx, TiFx, TaFx, HfFx 등이고, 여기서 x는 1 내지 6 범위의 정수이다. 예를 들어, 불소-함유 전구체는 WF6 및/또는 NF3일 수 있다. 불소 처리(120) 동안, 불소는 불소-함유 전구체로부터 해리되고 제1 도전성 물질(114A)에 편입되어, 이전에 제1 도전성 물질(114A)에 편입된 알루미늄에 결합한다. 불소 처리(120)의 결과, 제1 도전성 물질(114A)은 약 2.5 at.% 내지 약 30 at.% 범위의 농도로 불소를 포함할 수 있다.
불소 처리(120)는 약 250 ℃ 내지 약 475 ℃ 범위의 온도에서 수행될 수 있으며, 이는 퇴적 챔버를 상기 범위의 온도로 유지하는 등의 방법에 의할 수 있다. 상기 범위의 온도에서 불소 처리(120)를 수행하는 것은 제1 도전성 물질(114A) 및/또는 그 하부 층들의 바람직한 변화에 영향을 준다. 이 범위 밖의 온도에서 불소 처리(120)를 수행하는 것은 제1 도전성 물질(114A) 및/또는 그 하부 층들의 바람직한 변화에 영향을 미치지 않을 수 있다. 불소 처리(120)의 온도가 250 ℃ 미만일 때, 불소-함유 전구체는 적절하게 해리되지 않고 제1 도전성 물질(114A) 및/또는 그 하부 층들의 바람직한 변화에 영향을 주지 않는다. 불소 처리(120)의 온도가 475 ℃를 초과하는 경우, 불소-함유 전구체로부터 해리되는 불소의 양이 너무 많아 정밀하게 제어될 수 없을 수 있다.
불소 처리(120)는 약 1 초 내지 약 15 분 범위의 지속시간 동안 수행될 수 있으며, 이는 상기 범위의 지속시간 동안 퇴적 챔버에 불소-함유 전구체를 흘려주는 등의 방법에 의할 수 있다. 상기 범위의 지속시간 동안 불소 처리(120)를 수행하는 것은 제조되는 트랜지스터의 문턱 전압을 바람직한 양만큼 튜닝한다. 상기 범위 밖의 지속시간 동안 불소 처리(120)를 수행하면 제조되는 트랜지스터의 문턱 전압을 바람직한 양만큼 튜닝하지 못할 수 있다. 불소 처리(120)가 약 1 초 미만 동안 수행되는 경우, 처리 프로세스에 의해 도입된 불소의 양이 제조되는 트랜지스터의 문턱 전압을 튜닝하기에 충분하지 않을 수 있다. 불소 처리(120)가 약 15분 보다 길게 수행되는 경우, 과도한 양의 불소가 디바이스에 도입되어 커패시턴스 등가 두께(capacitance equivalent thickness)(CET) 패널티(예를 들어, 제1 게이트 유전체층(112A)의 재성장(re-growth))가 발생할 수 있다.
일부 실시형태에서, 불소 처리(120)는 환원-산화 반응을 유발할 다른 화학 물질없이 단일의 화학 물질(예를 들어, WF6, NF3 등)을 사용하는 퇴적 프로세스이다. 따라서, 불소 처리(120)는 제1 도전성 물질(114A) 상에 연속적인 필름을 퇴적하지 않는다. 또한 불소-함유 전구체가 금속을 포함하는 다른 실시형태에서, 금속 잔류물의 불연속적인 포켓이 제1 도전성 물질(114A)의 상부 표면 상에 형성될 수 있다. 불소 처리(120) 동안 사용되는 불소-함유 전구체가 WF6인 실시형태에서, 잔류물은 제1 도전성 물질(114A) 상에 형성되는 텅스텐 잔류물일 수 있다. 따라서 처리 프로세스는 알루미늄 처리(118) 동안 사용된 알루미늄-함유 전구체의 잔류 알루미늄(예를 들어, 불소에 결합하지 않은 알루미늄) 및/또는 불소 처리(120) 동안 사용된 불소-함유 전구체의 잔류 금속(예를 들어, 불소-함유 전구체가 WF6인 경우 텅스텐)을 포함하는, 하나 이상의 금속 잔류물(114B)을 형성할 수 있다. 잔류물(114B)의 각각의 포켓은 잔류물(114B)의 다른 포켓으로부터 분리될 수 있고, 연속적인 필름이 제1 도전성 물질(114A) 상에 형성되지 않는다. 잔류물(114B)은 제2 나노구조물들(66) 사이의 게이트 구조물의 영역(50I)을 포함하여, 제1 도전성 물질(114A)의 노출된 표면 상에 형성될 수 있다. 잔류물(114B)이 알루미늄 및 텅스텐 잔류물을 포함하고 제2 게이트 유전체층(112B)이 하프늄 산화물을 포함하는 실시형태에서, 영역(50I)에서 하프늄에 대한 알루미늄의 비율은 약 0.1 미만(예를 들어, 약 0.005 내지 약 0.1의 범위) 또는 약 0.005 미만일 수 있고, 영역(50I)에서 하프늄에 대한 텅스텐의 비율은 약 0.1 미만(예를 들어, 약 0.005 내지 약 0.1의 범위) 또는 약 0.005 미만일 수 있다. 영역(50I)에서 하프늄에 대한 텅스텐의 비율 또는 하프늄에 대한 알루미늄의 비율이 약 0.1보다 클 때, 결과적인 디바이스는 바람직한 문턱 전압을 갖지 않을 수 있다(예를 들어, 문턱 전압이 너무 높을 수 있음).
불소-함유 전구체가 금속을 포함하지 않는 다른 실시형태에서(예를 들어, 불소-함유 전구체는 NF3임), 불소 처리(120)로부터의 잔류물이 제1 도전성 물질(114A) 상에 형성되지 않을 수 있다. 예를 들어, 도 24는 금속 잔류물이 형성되지 않고, 불소 처리(120) 동안 사용된 불소-함유 전구체가 NF3인 실시형태를 도시한다.
일부 실시형태에서, 불소 처리(120)는 하부 게이트 유전체층(112)(예를 들어, 제2 게이트 유전체층(112B))으로의 불소 확산을 추가로 유발할 수 있고, 불소는 X-선 광전자 분광법 분석으로 제2 게이트 유전체층(112B)에서 관찰될 수 있다. 예를 들어, 제2 게이트 유전체층(112B)이 하프늄 산화물을 포함하는 실시형태에서, 불소 처리의 결과로 영역(50I)에서(예를 들어, 제2 게이트 유전체층(112B)에서) 하프늄에 대한 불소의 비율은 약 0.015 내지 약 0.2의 범위일 수 있다. 영역 (50I)에서 하프늄에 대한 불소의 비율이 약 0.015 미만일 때, 불소의 양은 제조되는 트랜지스터의 문턱 전압을 튜닝하기에 충분하지 않을 수 있다. 영역(50I)에서 하프늄에 대한 불소의 비율이 약 0.2보다 클 때, 과도한 양의 불소가 제2 게이트 유전체층(112B)에 도입되어 CET 패널티(예를 들어, 제1 게이트 유전체층(112A)의 재성장)가 발생할 수 있다. 불소 처리(120)의 결과로, 제2 게이트 유전체층(112B)은 약 2.5 at.% 내지 약 30 at.% 범위의 농도로 불소를 포함할 수 있다.
전술한 바와 같이, 알루미늄 처리(118) 동안 제1 도전성 물질(114A)에 알루미늄을 편입하면 불소 처리(120) 동안 불소가 결합할 수 있는 위치의 양이 증가한다. 또한, Al-F 결합은 Ti-F 결합보다 더 안정적이고, 따라서 제1 도전성 물질(114A)에 편입된 불소의 양은 더 안정적으로 유지되고 다른 처리 프로세스에 비해 시간이 지남에 따라 덜 감소할 수 있다. 예를 들어, 실험 데이터에서, WF6 침지(soak) 전에 TEA 침지를 적용하는 처리의 실시예는 제1 도전성 물질(114A)의 불소 농도를 10.8 at.%만큼 증가시켰고, 약 50 mV 보다 큰 양(positive)의 유효 일함수 시프트(effective work function shift)를 허용한다.
일부 실시형태에서, 알루미늄 처리(118) 및 불소 처리(120)는, 예를 들면 알루미늄 처리(118)와 불소 처리(120) 사이에 퇴적 챔버에서 진공을 파괴하지 않고 동일한 퇴적 챔버에서 인 사이튜 수행된다. 예를 들어, 처리 프로세스를 수행하는 단계는, 퇴적 챔버에 기판(50)을 배치하는 단계; 알루미늄-함유 전구체를 퇴적 챔버로 흘려주는 단계(따라서 알루미늄 처리(118)를 수행하는 단계); 상기 퇴적 챔버로부터 알루미늄-함유 전구체를 배출하는 단계; 불소-함유 전구체를 상기 퇴적 챔버로 흘려주는 단계(따라서 불소 처리(120)를 수행하는 단계); 상기 퇴적 챔버로부터 불소-함유 전구체를 배출하는 단계; 및 퇴적 챔버로부터 기판(50)을 이동하는 단계를 포함한다. 다양한 실시형태에서, 알루미늄 처리(118) 및 불소 처리(120)는 동일한 온도에서 동일한 지속시간 동안 수행; 알루미늄 처리(118) 및 불소 처리(120)는 동일한 온도에서 상이한 지속시간 동안 수행; 알루미늄 처리(118) 및 불소 처리(120)는 상이한 온도에서 동일한 지속시간 동안 수행; 또는 알루미늄 처리(118) 및 불소 처리(120)는 상이한 온도 및 상이한 지속시간 동안 수행된다.
따라서, 전술한 바와 같이, 다양한 실시형태에서 불소-처리된 WFM층(예를 들어, 제1 도전성 물질(114A))이 형성되고, 불소-처리된 WFM층의 형성 동안, 불소가 하부의 게이트 유전체층(112)(예를 들어, 제2 게이트 유전체층(112B))으로 확산될 수 있다. 결과적으로, 제조된 트랜지스터의 플랫밴드 전압(VFB)은 WFM층의 금속의 밴드 에지쪽으로 증가될 수 있고, 제조된 디바이스의 문턱 전압이 감소될 수 있으며, 디바이스 성능이 개선될 수 있다. 예를 들어, 실험 데이터에서, WF6 침지를 적용하는 불소 처리 실시예는 가스 어닐링(gas annealing)을 형성한 후 약 15 mV에서 약 130 mV의 금속-산화물-반도체 커패시터에 양의(positive)의 유효 일함수 시프트를 발생시켰다.
도 17 및 방법(200)의 단계(212)에서, 제2 도전성 물질(114C)의 층이 잔류물(114B)(존재하는 경우) 및/또는 제1 도전성 물질(114A) 상에 컨포멀하게 퇴적된다. 제2 도전성 물질(114C)은 티타늄 질화물, 탄탈룸 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 몰리브덴 질화물 등과 같은 p-타입 일함수 금속(PWFM)이고, 이는 CVD, ALD, PECVD, PVD 등에 의해 퇴적될 수 있다. 따라서, 제2 도전성 물질(114C)의 층은 일함수 튜닝층으로 지칭될 수 있다. 제2 도전성 물질(114C)은 약 10 Å 내지 약 20 Å 범위의 두께를 가질 수 있다. 제2 도전성 물질(114C)은 알루미늄 처리(118) 및 불소 처리(120) 후에 퇴적되기 때문에, 제2 도전성 물질(114C)은 불소 및 알루미늄이 없을 수 있거나, 적어도 제1 도전성 물질보다 더 낮은 불소 및 알루미늄 농도를 가질 수 있다.
일부 실시형태에서, 제1 도전성 물질(114A)은 제2 도전성 물질(114C)과 상이하다. 예를 들어, 제1 도전성 물질(114A)은 티타늄 질화물일 수 있고 제2 도전성 물질(114C)은 탄탈룸 질화물일 수 있다. 일부 실시형태에서, 제1 도전성 물질(114A)은 제2 도전성 물질(114C)과 동일하다. 예를 들어, 제1 도전성 물질(114A) 및 제2 도전성 물질(114C)은 각각 티타늄 질화물일 수 있다.
제2 도전성 물질(114C)은 제2 나노구조물들(66) 사이의 영역(50I)의 나머지 부분을 채울 수 있다(예를 들어, 개구(116)를 채움, 도 15 및 16 참조). 예를 들어, 제2 도전성 물질(114C)은 상기 제1 도전성 물질(114A) 상에 병합되고 함께 접합될 때까지 퇴적될 수 있으며, 일부 실시형태에서 계면(114I)이 제2 도전성 물질(114C)의 제1 부분(제2 나노구조물(66) 주변의 제2 도전성 물질(114C) 부분의 일 부분)에 의해 형성될 수 있고, 영역(50I)에서 제2 도전성 물질(114C)의 제2 부분(예를 들어, 인접한 제2 나노구조물(66) 주변의 제2 도전성 물질(114C) 부분의 인접한 일 부분)과 접촉한다.
도 18 및 방법(200)의 단계(214)에서, 게이트 전극층(114)의 나머지 부분이 p-타입 영역(50P)에서 리세스(110)의 나머지 부분을 채우기 위해 퇴적된다. 구체적으로, 충전층(114E)이 제2 도전성 물질(114C) 상에 퇴적된다. 선택적으로, 접착층(114D)이 충전층(114E)과 제2 도전성 물질(114C) 사이에 형성된다. 형성이 완료된 후, p-타입 영역(50P)에서 게이트 전극층(114)은 제1 도전성 물질(114A), 잔류물(114B)(존재하는 경우), 제2 도전성 물질(114C), 접착층(114D) 및 충전층(114E)을 포함한다.
접착층(114D)은 제2 도전성 물질(114C) 위에 컨포멀하게 퇴적될 수 있다. 접착층(114D)은 티타늄 질화물, 탄탈룸 질화물 등과 같은 도전성 물질로 형성될 수 있으며, CVD, ALD, PECVD, PVD 등에 의해 퇴적될 수 있다. 접착층(114D)은 대안적으로 접착제층으로 지칭될 수 있으며 제2 도전성 물질(114C)과 충전층(114E) 사이의 접착력을 향상시킨다.
충전층(114E)은 접착층(114D) 위에 퇴적된다. 일부 실시형태에서, 충전층(114E)은 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합 등과 같은 도전성 물질로 형성될 수 있으며, CVD, ALD, PECVD, PVD 등에 의해 퇴적될 수 있다. 충전층(1l14E)은 p-타입 영역(50P)에서 리세스(110)의 나머지 부분을 채운다.
p-타입 영역(50P)에서, 게이트 유전체층(112)(예를 들어, 제1 게이트 유전체층(112A) 및 제2 게이트 유전체층(112B)) 및 게이트 전극층(114)(예를 들어, 제1 도전성 물질(114A), 잔류물(114B)(존재하는 경우), 제2 도전성 물질(114C), 접착층(114D) 및 충전층(114E))은 각각 제2 나노구조물(66)의 상부 표면, 측벽 및 하부 표면 상에 형성될 수 있다. 잔류물(114B)은 제1 도전성 물질(114A)과 제2 도전성 물질(114C) 사이의 계면에 형성될 수 있고, 잔류물(114B)의 금속 원소는 제1 도전성 물질(114A)의 금속 원소 및/또는 제2 도전성 물질(114C)의 금속 원소와 상이할 수 있다.
도 19는 대체 게이트를 위한 게이트 유전체층(112) 및 게이트 전극층(114)을 도시하며, 이들은 n-타입 영역(50N)의 리세스(110)에 형성된다. 도 13a의 영역(50R)과 유사한 영역의 피처들이 도시되어 있다. 일부 실시형태에서, n-타입 영역(50N) 및 p-타입 영역(50P)의 게이트 유전체층(112)은 동시에 형성될 수 있다. 또한, n-타입 영역(50N)에서 게이트 전극층(114)의 적어도 일부는 p-타입 영역(50P)에서 게이트 전극층(114)을 형성하기 전 또는 후에 형성될 수 있고(도 14 내지 18 참조), n-타입 영역(50N)에서 게이트 전극층(114)의 적어도 일부는 p-타입 영역(50P)이 마스킹된 상태에서 형성될 수 있다. 따라서, n-타입 영역(50N)의 게이트 전극층(114)은 p-타입 영역(50P)의 게이트 전극층(114)과 상이한 물질을 포함할 수 있다. 예를 들어, n-타입 영역(50N)의 게이트 전극층(114)은 제3 도전성 물질(114F)의 층을 포함할 수 있다. 제3 도전성 물질(114F)은 티타늄 알루미늄, 티타늄 알루미늄 탄화물, 탄탈룸 알루미늄, 탄탈룸 탄화물, 이들의 조합 등과 같은 n-타입 일함수 금속(NWFM)이며, 이는 CVD, ALD, PECVD, PVD 등에 의해 퇴적될 수 있다. 따라서, 제3 도전성 물질(114F)의 층은 일함수 튜닝층으로 지칭될 수 있다. 제3 도전성 물질(114F)은 알루미늄 처리(118) 및 불소 처리(120) 후에 퇴적되기 때문에, 제3 도전성 물질(114F)은 불소 및 알루미늄이 없을 수 있거나, 적어도 제1 도전성 물질(114A)보다 더 낮은 불소 및 알루미늄 농도를 가질 수 있다. n-타입 영역(50N)에서 게이트 전극층(114)은 또한 접착층(114D) 및 충전층(114E)을 포함할 수 있다. n-타입 영역(50N)에서 접착층(114D)은 p-타입 영역(50P)의 접착층(114D)과 동일한 물질 조성을 가질 수 있고(또는 가지지 않을 수 있고) 이와 동시에 퇴적될 수 있다. n-타입 영역(50N)의 충전층(114E)은 p-타입 영역(50P)의 충전층(114E)과 동일한 물질 조성을 가질 수 있고(또는 가지지 않을 수 있고) 이와 동시에 퇴적될 수 있다.
일부 실시형태에서, 제3 도전성 물질(114F)은 제1 도전성 물질(114A) 및 제2 도전성 물질(114C)과 상이하다. 예를 들어, 제1 도전성 물질(114A) 및 제2 도전성 물질(114C)은 각각 티타늄 질화물 또는 탄탈룸 질화물일 수 있고, 제3 도전성 물질(114F)은 알루미늄 질화물이다.
도 20a 및 20b에서, 제거 프로세스가 게이트 유전체층(112) 및 게이트 전극층(114) 물질의, 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 위에 있는 과잉 부분을 제거하기 위해 수행되며, 이에 의해 게이트 유전체(122) 및 게이트 전극(124)을 형성한다. 일부 실시형태에서, 화학적 기계적 연마(CMP), 에치-백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 사용될 수 있다. 게이트 유전체층(112)은 평탄화될 때 리세스(110)에 남아 있는 부분을 갖는다(따라서 게이트 유전체(122)를 형성함). 게이트 전극층(114)은 평탄화될 때 리세스(110)에 남아 있는 부분을 갖는다(따라서 게이트 전극(124)을 형성함). 게이트 스페이서(90); CESL(102); 제1 ILD(104); 게이트 유전체(122)(예를 들어, 제1 게이트 유전체층(112A) 및 제2 게이트 유전체층(112B), 도 18 참조); 및 게이트 전극(124)(예를 들어, 제1 도전성 물질(114A), 제2 도전성 물질(114C), 접착층(114D), 충전층(114E) 및 제3 도전성 물질(114F), 도 18 및 19 참조)은 (프로세스 편차 내에서) 동일 평면에 있다. 게이트 유전체(122) 및 게이트 전극(124)은 결과적인 나노-FET의 대체 게이트를 형성한다. 게이트 유전체(122) 및 게이트 전극(124)의 각각의 쌍은 집합적으로 "게이트 구조물"로 지칭될 수 있다. 게이트 구조물은 각각 제2 나노구조물(66)의 채널 영역(68)의 상부 표면, 측벽 및 하부 표면을 따라 연장된다.
도 21a 및 21b에서, 제2 ILD(134)가 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(122) 및 게이트 전극(124) 위에 퇴적된다. 일부 실시형태에서, 제2 ILD(134)는 유동성 CVD 방법에 의해 형성된 유동성 필름이다. 일부 실시형태에서, 제2 ILD(134)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
일부 실시형태에서, 에칭 정지층(ESL)(132)이 제2 ILD(134)와 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(122) 및 게이트 전극(124) 사이에 형성된다. ESL(132)은 제2 ILD(134)의 에칭으로부터 높은 에칭 선택비를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 유전체 물질을 포함할 수 있다.
도 22a 및 22b에서, 게이트 콘택트(142) 및 소스/드레인 콘택트(144)가 각각 게이트 전극(124) 및 에피택셜 소스/드레인 영역(98)과 접촉하도록 형성된다. 게이트 콘택트(142)는 게이트 전극(124)에 물리적 및 전기적으로 결합되고, 소스/드레인 콘택트(144)는 에피택셜 소스/드레인 영역(98)에 물리적 및 전기적으로 결합된다.
게이트 콘택트(142) 및 소스/드레인 콘택트(144)를 형성하기 위한 실시예로서, 게이트 콘택트(142)를 위한 개구가 제2 ILD(134) 및 ESL(132)을 관통해 형성되고, 소스/드레인 콘택트(144)를 위한 개구가 제2 ILD(134), ESL(132), 제1 ILD(104) 및 CESL(102)을 관통해 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 방지층, 접착층 등과 같은 라이너(별도로 도시되지 않음) 및 도전성 물질이 상기 개구에 형성된다. 상기 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 상기 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(134)의 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 도전성 물질이 상기 개구에 게이트 콘택트(142) 및 소스/드레인 콘택트(144)를 형성한다. 게이트 콘택트(142) 및 소스/드레인 콘택트(144)는 별개의 프로세스에서 형성될 수 있거나, 동일한 프로세스에서 형성될 수 있다. 동일한 단면에서 형성되는 것으로 도시되었지만, 게이트 콘택트(142) 및 소스/드레인 콘택트(144) 각각은 상이한 단면에서 형성될 수 있고, 이는 콘택트의 단락(shorting)을 방지할 수 있다는 것이 이해되어야 한다.
선택적으로, 금속-반도체 혼정 영역(146)이 에피택셜 소스/드레인 영역(98)과 소스/드레인 콘택트(144) 사이의 계면에 형성된다. 금속-반도체 혼정 영역(146)은 금속 실리사이드(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 금속 게르마늄화물(예를 들어, 티타늄 게르마늄화물, 코발트 게르마늄화물, 니켈 게르마늄화물 등)로 형성된 게르마늄화물 영역, 금속 실리사이드와 금속 게르마늄화물 모두로 형성된 실리콘-게르마늄화물 영역 등일 수 있다. 금속-반도체 혼정 영역(146)은 소스/드레인 콘택트(144) 물질(들) 이전에, 소스/드레인 콘택트(144)를 위한 개구에 금속을 퇴적한 다음, 열 어닐링(thermal anneal) 프로세스를 수행함으로써, 형성될 수 있다. 상기 금속은 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 기타 귀금속, 기타 내화(refractory) 금속, 희토류 금속 또는 그 합금과 같이, 에피택셜 소스/드레인 영역(98)의 반도체 물질(예를 들어, 실리콘, 실리콘-게르마늄, 게르마늄 등)과 반응하여 저-저항(low resistance) 금속-반도체 혼정을 형성할 수 있는 임의의 금속일 수 있다. 상기 금속은 ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 퇴적될 수 있다. 열 어닐링 프로세스 후에, 습식 클리닝과 같은 클리닝 프로세스가 금속-반도체 혼정 영역(146)의 표면과 같이, 소스/드레인 콘택트(144)를 위한 개구로부터 임의의 잔류 금속을 제거하기 위해 수행될 수 있다. 그 다음 소스/드레인 콘택트(144)의 물질(들)이 금속-반도체 혼정 영역(146) 상에 형성될 수 있다.
도 24는 일부 다른 실시형태에 따른 나노-FET의 도면이다. 이 실시형태는 잔류물(114B)이 제1 도전성 물질(114A)과 제2 도전성 물질(114C) 사이에 형성되지 않는다는 점을 제외하고는 도 18에 대해 설명된 것과 유사하다. 이는 예를 들어, 알루미늄 처리(118) 동안 사용된 알루미늄-함유 전구체의 모든 알루미늄이 불소 처리(120)(도 16 참조) 동안 불소에 결합될 때 및/또는 불소 처리(120) 동안 사용된 불소-함유 전구체가 금속을 포함하지 않을 때, 달성될 수 있다. 예를 들어, 불소-함유 전구체가 NF3이고 모든 알루미늄이 불소에 결합하는 실시형태에서, 잔류물(114B)이 형성되지 않을 수 있다.
위에서 언급된 바와 같이, 일부 실시형태는 평면 FET 또는 핀 전계효과 트랜지스터(FinFET)와 같은 평면 디바이스에서 사용되는 측면을 고려한다. 도 25a 내지 26은 일부 실시형태에 따른 FinFET의 도면이다. 도 25a 및 25b는 도 22a 및 22b와 유사한 도면을 보여주고, 도 26은 나노-FET 대신 FinFET인 것을 제외하고는 도 18과 유사한 도면을 보여준다. 도시된 실시형태에서, 핀(62)은 채널 영역(68)을 포함하고, 게이트 구조물은 핀(62)의 측벽 및 상부 표면을 따라 연장된다. 도 26은 게이트 구조물이 잔류물(114B)을 포함하는 일 실시형태를 도시하지만, 잔류물(114B)은 도 24에 대해 이전에 설명된 것과 유사한 방식으로 생략될 수 있다.
일부 실시형태는 특정 일함수 튜닝층의 생략을 고려한다. 도 27 및 28은 일부 실시형태에 따른 디바이스의 도면이다. 도 27은 도 18과 유사한 도면으로 나노-FET를 보여주고, 도 28은 도 26과 유사한 도면으로 FinFET를 보여준다. 이들 실시형태에서, 제1 도전성 물질(114A)은 처리되지만 제2 도전성 물질(114C)은 생략된다. 제2 도전성 물질(114C)의 제거에 의해 제조 복잡성이 감소될 수 있다.
일부 실시형태는 다른 일함수 튜닝층의 불소 처리를 고려한다. 도 29 및 30은 일부 실시형태에 따른 디바이스의 도면이다. 도 29는 도 18과 유사한 도면으로 나노-FET를 보여주고, 도 30은 도 26과 유사한 도면으로 FinFET를 도시한다. 이러한 실시형태에서, 제1 도전성 물질(114A) 및 제2 도전성 물질(114C)이 모두 포함되지만, 제1 도전성 물질(114A) 대신 제2 도전성 물질(114C)이 처리된다. 따라서, 잔류물(114B)은 제1 도전성 물질(114A) 대신에 제2 도전성 물질(114C) 상에 형성될 수 있다. 제1 도전성 물질(114A) 대신에 제2 도전성 물질(114C)을 처리하는 것은 다른 바람직한 문턱 전압을 갖는 디바이스의 형성을 허용할 수 있다.
실시형태들은 이점을 달성할 수 있다. 불소 처리(120)를 수행하는 것은 불소 처리된 WFM층을 갖는 게이트 스택을 형성한다. 예를 들어, 불소 처리는 WFM층에 불소 침지를 수행하는 단계를 포함할 수 있으며, 이는 또한 불소를 하부의 게이트 유전체(예를 들어, 고-유전상수 게이트 유전체)로 확산시킬 수 있다. 알루미늄 처리(118)를 수행하는 것은 더 많은 불소가 WFM층에 편입되도록 불소 처리(120)의 효과를 증가시킨다. 결과적으로, 제조되는 트랜지스터의 플랫밴드 전압이 WFM층 금속의 밴드 에지쪽으로 증가될 수 있고, 제조되는 트랜지스터의 문턱 전압이 감소될 수 있으며, 디바이스 성능이 개선될 수 있다.
일 실시형태에서, 디바이스는 제1 채널 영역; 제2 채널 영역; 및 상기 제1 채널 영역 및 상기 제2 채널 영역 주위의 게이트 구조물을 포함하고, 상기 게이트 구조물은 게이트 유전체층; 상기 게이트 유전체층 상의 제1 p-타입 일함수 금속으로서, 불소 및 알루미늄을 포함하는 제1 p-타입 일함수 금속; 상기 제1 p-타입 일함수 금속 상의 제2 p-타입 일함수 금속으로서, 상기 제1 p-타입 일함수 금속보다 낮은 불소 농도와 낮은 알루미늄 농도를 가지는 제2 p-타입 일함수 금속; 및 상기 제2 p-타입 일함수 금속 상의 충전층을 포함한다. 디바이스의 일부 실시형태에서, 상기 게이트 구조물의 제1 영역은 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 배치되고, 상기 게이트 구조물의 상기 제1 영역에서 알루미늄에 대한 불소의 비율은 0.005 내지 0.1의 범위에 있다. 디바이스의 일부 실시형태에서, 상기 게이트 구조물은, 상기 제1 p-타입 일함수 금속과 상기 제2 p-타입 일함수 금속 사이의 계면에 알루미늄과 텅스텐을 포함하는 금속 잔류물을 더 포함한다. 디바이스의 일부 실시형태에서, 상기 게이트 구조물의 제1 영역이 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 배치되고, 상기 게이트 구조물의 상기 제1 영역에서 텅스텐에 대한 불소의 비율은 0.005 내지 0.1의 범위에 있다. 디바이스의 일부 실시형태에서, 상기 게이트 유전체층은 불소 및 하프늄을 포함한다. 디바이스의 일부 실시형태에서, 상기 게이트 구조물의 제1 영역이 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 배치되고, 상기 게이트 구조물의 상기 제1 영역에서 하프늄에 대한 불소의 비율은 0.015 내지 0.2의 범위에 있다.
일 실시형태에서, 디바이스는 채널 영역; 상기 채널 영역 상의 계면층; 상기 계면층 상의 고-유전상수 게이트 유전체층; 상기 고-유전상수 게이트 유전체층 상의 제1 일함수 튜닝층으로서, 제1 p-타입 일함수 금속, 상기 제1 p-타입 일함수 금속 내의 알루미늄, 및 상기 제1 p-타입 일함수 금속 내의 불소를 포함하는 제1 일함수 튜닝층; 상기 제1 일함수 튜닝층 상의 제2 일함수 튜닝층으로서, 제2 p-타입 일함수 금속을 포함하고 불소 및 알루미늄이 없는 제2 일함수 튜닝층; 상기 제2 일함수 튜닝층 상의 접착층; 및 상기 접착층 상의 충전층을 포함한다. 디바이스의 일부 실시형태에서, 상기 고-유전상수 게이트 유전체층은 불소 및 하프늄을 포함하고, 상기 고-유전상수 게이트 유전체층은 알루미늄이 없다. 디바이스의 일부 실시형태에서, 상기 제1 일함수 튜닝층 및 상기 제2 일함수 튜닝층은 티타늄 질화물이다. 디바이스의 일부 실시형태에서, 상기 제1 일함수 튜닝층은 티타늄 질화물이고, 상기 제2 일함수 튜닝층은 탄탈룸 질화물이다.
일 실시형태에서, 방법은 채널 영역 상에 게이트 유전체층을 퇴적하는 단계; 상기 게이트 유전체층 상에 제1 p-타입 일함수 금속을 퇴적하는 단계; 상기 제1 p-타입 일함수 금속에 알루미늄 처리를 수행하는 단계; 상기 알루미늄 처리 후에, 상기 제1 p-타입 일함수 금속에 불소 처리를 수행하는 단계; 및 상기 불소 처리를 수행한 후에, 상기 제1 p-타입 일함수 금속 상에 제2 p-타입 일함수 금속을 퇴적하는 단계를 포함한다. 방법의 일부 실시형태에서, 상기 알루미늄 처리는 알루미늄을 상기 제1 p-타입 일함수 금속에 편입시키고, 상기 불소 처리는 불소를 상기 제1 p-타입 일함수 금속에 편입시키고, 상기 불소 처리 중에 편입된 불소는 상기 알루미늄 처리 중에 편입된 알루미늄에 결합한다. 방법의 일부 실시형태에서, 상기 알루미늄 처리는 상기 제1 p-타입 일함수 금속의 표면을 알루미늄-함유 전구체에 노출시키는 제1 퇴적 프로세스이고, 상기 불소 처리는 상기 제1 p-타입 일함수 금속의 상기 표면을 불소-함유 전구체에 노출시키는 제2 퇴적 프로세스이다. 방법의 일부 실시형태에서, 상기 불소-함유 전구체는 WFx, NFx, TiFx, TaFx 또는 HfFx이고, 여기서 x는 1 내지 6 범위의 정수이다. 방법의 일부 실시형태에서, 상기 알루미늄-함유 전구체는 트리에틸알루미늄(triethylaluminium) 또는 트리메틸알루미늄(trimethylaluminium)이다. 방법의 일부 실시형태에서, 상기 제1 퇴적 프로세스 및 상기 제2 퇴적 프로세스는 동일한 퇴적 챔버에서 수행된다. 방법의 일부 실시형태에서, 상기 제1 퇴적 프로세스와 상기 제2 퇴적 프로세스는 동일한 온도에서 수행된다. 방법의 일부 실시형태에서, 상기 제1 퇴적 프로세스와 상기 제2 퇴적 프로세스는 상이한 온도에서 수행된다. 방법의 일부 실시형태에서, 상기 알루미늄 처리 동안 상기 게이트 유전체층으로 알루미늄이 확산되지 않는다. 방법의 일부 실시형태에서, 상기 불소 처리 동안 상기 게이트 유전체층으로 불소가 확산된다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
<부기>
1. 디바이스로서,
제1 채널 영역;
제2 채널 영역; 및
상기 제1 채널 영역 및 상기 제2 채널 영역 주위의 게이트 구조물
을 포함하며, 상기 게이트 구조물은,
게이트 유전체층;
상기 게이트 유전체층 상의 제1 p-타입 일함수 금속 - 상기 제1 p-타입 일함수 금속은 불소 및 알루미늄을 포함함 - ;
상기 제1 p-타입 일함수 금속 상의 제2 p-타입 일함수 금속 - 상기 제2 p-타입 일함수 금속은, 상기 제1 p-타입 일함수 금속보다 더 낮은 불소 농도 및 더 낮은 알루미늄 농도를 가짐 - ; 및
상기 제2 p-타입 일함수 금속 상의 충전층
을 포함하는, 디바이스.
2. 제1항에 있어서, 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 상기 게이트 구조물의 제1 영역이 배치되고, 상기 게이트 구조물의 제1 영역 내에서의 알루미늄에 대한 불소의 비율은 0.005 내지 0.1의 범위 내에 있는, 디바이스.
3. 제1항에 있어서, 상기 게이트 구조물은,
상기 제1 p-타입 일함수 금속과 상기 제2 p-타입 일함수 금속 사이의 계면에 있는 금속 잔류물
을 더 포함하며, 상기 금속 잔류물은 알루미늄 및 텅스텐을 포함하는, 디바이스.
4. 제3항에 있어서, 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 상기 게이트 구조물의 제1 영역이 배치되고, 상기 게이트 구조물의 제1 영역 내에서의 텅스텐에 대한 불소의 비율은 0.005 내지 0.1의 범위 내에 있는, 디바이스.
5. 제1항에 있어서, 상기 게이트 유전체층은 불소 및 하프늄을 포함하는, 디바이스.
6. 제5항에 있어서, 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 상기 게이트 구조물의 제1 영역이 배치되고, 상기 게이트 구조물의 제1 영역 내에서의 하프늄에 대한 불소의 비율은 0.015 내지 0.2의 범위 내에 있는, 디바이스.
7. 디바이스로서,
채널 영역;
상기 채널 영역 상의 계면층;
상기 계면층 상의 고-유전상수(high-k) 게이트 유전체층;
상기 고-유전상수 게이트 유전체층 상의 제1 일함수 튜닝층 - 상기 제1 일함수 튜닝층은 제1 p-타입 일함수 금속, 상기 제1 p-타입 일함수 금속 내의 알루미늄, 및 상기 제1 p-타입 일함수 금속 내의 불소를 포함함 - ;
상기 제1 일함수 튜닝층 상의 제2 일함수 튜닝층 - 상기 제2 일함수 튜닝층은 제2 p-타입 일함수 금속을 포함하고, 상기 제2 일함수 튜닝층에는 불소 및 알루미늄이 없음 - ;
상기 제2 일함수 튜닝층 상의 접착층; 및
상기 접착층 상의 충전층
을 포함하는, 디바이스.
8. 제7항에 있어서, 상기 고-유전상수 게이트 유전체층은 불소 및 하프늄을 포함하고, 상기 고-유전상수 게이트 유전체층에는 알루미늄이 없는, 디바이스.
9. 제7항에 있어서, 상기 제1 일함수 튜닝층 및 상기 제2 일함수 튜닝층은 티타늄 질화물인, 디바이스.
10. 제7항에 있어서, 상기 제1 일함수 튜닝층은 티타늄 질화물이고 상기 제2 일함수 튜닝층은 탄탈룸 질화물인, 디바이스.
11. 방법으로서,
채널 영역 상에 게이트 유전체층을 퇴적하는 단계;
상기 게이트 유전체층 상에 제1 p-타입 일함수 금속을 퇴적하는 단계;
상기 제1 p-타입 일함수 금속에 알루미늄 처리를 수행하는 단계;
상기 알루미늄 처리를 수행하는 단계 후에, 상기 제1 p-타입 일함수 금속에 불소 처리를 수행하는 단계; 및
상기 불소 처리를 수행하는 단계 후에, 상기 제1 p-타입 일함수 금속 상에 제2 p-타입 일함수 금속을 퇴적하는 단계
를 포함하는, 방법.
12. 제11항에 있어서, 상기 알루미늄 처리는 상기 제1 p-타입 일함수 금속에 알루미늄을 편입시키고, 상기 불소 처리는 상기 제1 p-타입 일함수 금속에 불소를 편입시키고, 상기 불소 처리 중에 편입된 불소는 상기 알루미늄 처리 중에 편입된 알루미늄에 결합되는, 방법.
13. 제11항에 있어서, 상기 알루미늄 처리는, 상기 제1 p-타입 일함수 금속의 표면을 알루미늄-함유 전구체에 노출시키는 제1 퇴적 프로세스이고, 상기 불소 처리는, 상기 제1 p-타입 일함수 금속의 표면을 불소-함유 전구체에 노출시키는 제2 퇴적 프로세스인, 방법.
14. 제13항에 있어서, 상기 불소-함유 전구체는 WFx, NFx, TiFx, TaFx, 또는 HfFx이고, x는 1 내지 6의 범위 내의 정수인, 방법.
15. 제13항에 있어서, 상기 알루미늄-함유 전구체는 트리에틸알루미늄 또는 트리메틸알루미늄인, 방법.
16. 제13항에 있어서, 상기 제1 퇴적 프로세스와 상기 제2 퇴적 프로세스는 동일한 퇴적 챔버 내에서 수행되는, 방법.
17. 제13항에 있어서, 상기 제1 퇴적 프로세스와 상기 제2 퇴적 프로세스는 동일한 온도에서 수행되는, 방법.
18. 제13항에 있어서, 상기 제1 퇴적 프로세스와 상기 제2 퇴적 프로세스는 상이한 온도에서 수행되는, 방법.
19. 제11항에 있어서, 상기 알루미늄 처리 동안 상기 게이트 유전체층으로 알루미늄이 확산되지 않는, 방법.
20. 제11항에 있어서, 상기 불소 처리 동안 상기 게이트 유전체층으로 불소가 확산되는, 방법.

Claims (10)

  1. 디바이스로서,
    제1 채널 영역;
    제2 채널 영역; 및
    상기 제1 채널 영역 및 상기 제2 채널 영역 주위의 게이트 구조물
    을 포함하며, 상기 게이트 구조물은,
    게이트 유전체층;
    상기 게이트 유전체층 상의 제1 p-타입 일함수 금속 - 상기 제1 p-타입 일함수 금속은 불소 및 알루미늄을 포함함 - ;
    상기 제1 p-타입 일함수 금속 상의 제2 p-타입 일함수 금속 - 상기 제2 p-타입 일함수 금속은, 상기 제1 p-타입 일함수 금속보다 더 낮은 불소 농도 및 더 낮은 알루미늄 농도를 가짐 - ; 및
    상기 제2 p-타입 일함수 금속 상의 충전층
    을 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 상기 게이트 구조물의 제1 영역이 배치되고, 상기 게이트 구조물의 제1 영역에서 상기 제1 p-타입 일함수 금속 및 상기 제2 p-타입 일함수 금속 중 적어도 하나 내에서의 알루미늄에 대한 불소의 비율은 0.005 내지 0.1의 범위 내에 있는, 디바이스.
  3. 제1항에 있어서, 상기 게이트 구조물은,
    상기 제1 p-타입 일함수 금속과 상기 제2 p-타입 일함수 금속 사이의 계면에 있는 금속 잔류물
    을 더 포함하며, 상기 금속 잔류물은 알루미늄 및 텅스텐을 포함하는, 디바이스.
  4. 제1항에 있어서, 상기 게이트 유전체층은 불소 및 하프늄을 포함하는, 디바이스.
  5. 디바이스로서,
    채널 영역;
    상기 채널 영역 상의 계면층;
    상기 계면층 상의 고-유전상수(high-k) 게이트 유전체층;
    상기 고-유전상수 게이트 유전체층 상의 제1 일함수 튜닝층 - 상기 제1 일함수 튜닝층은 제1 p-타입 일함수 금속, 상기 제1 p-타입 일함수 금속 내의 알루미늄, 및 상기 제1 p-타입 일함수 금속 내의 불소를 포함함 - ;
    상기 제1 일함수 튜닝층 상의 제2 일함수 튜닝층 - 상기 제2 일함수 튜닝층은 제2 p-타입 일함수 금속을 포함하고, 상기 제2 일함수 튜닝층에는 불소 및 알루미늄이 없음 - ;
    상기 제2 일함수 튜닝층 상의 접착층; 및
    상기 접착층 상의 충전층
    을 포함하는, 디바이스.
  6. 제5항에 있어서, 상기 고-유전상수 게이트 유전체층은 불소 및 하프늄을 포함하고, 상기 고-유전상수 게이트 유전체층에는 알루미늄이 없는, 디바이스.
  7. 제5항에 있어서, 상기 제1 일함수 튜닝층 및 상기 제2 일함수 튜닝층은 티타늄 질화물인, 디바이스.
  8. 제5항에 있어서, 상기 제1 일함수 튜닝층은 티타늄 질화물이고 상기 제2 일함수 튜닝층은 탄탈룸 질화물인, 디바이스.
  9. 방법으로서,
    채널 영역 상에 게이트 유전체층을 퇴적하는 단계;
    상기 게이트 유전체층 상에 제1 p-타입 일함수 금속을 퇴적하는 단계;
    상기 제1 p-타입 일함수 금속에 알루미늄 처리를 수행하는 단계;
    상기 알루미늄 처리를 수행하는 단계 후에, 상기 제1 p-타입 일함수 금속에 불소 처리를 수행하는 단계; 및
    상기 불소 처리를 수행하는 단계 후에, 상기 제1 p-타입 일함수 금속 상에 제2 p-타입 일함수 금속을 퇴적하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서, 상기 알루미늄 처리는, 상기 제1 p-타입 일함수 금속의 표면을 알루미늄-함유 전구체에 노출시키는 제1 퇴적 프로세스이고, 상기 불소 처리는, 상기 제1 p-타입 일함수 금속의 표면을 불소-함유 전구체에 노출시키는 제2 퇴적 프로세스인, 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688786B2 (en) * 2021-01-22 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
KR102395061B1 (ko) 2015-07-02 2022-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102016116310A1 (de) 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co. Ltd. Atomlagenabscheidungsverfahren und strukturen davon
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10276390B2 (en) 2016-04-13 2019-04-30 Globalfoundries Inc. Method and apparatus for reducing threshold voltage mismatch in an integrated circuit
US10410933B2 (en) * 2017-05-23 2019-09-10 Globalfoundries Inc. Replacement metal gate patterning for nanosheet devices
KR102293127B1 (ko) 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10665685B2 (en) * 2017-11-30 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US11081584B2 (en) * 2018-10-30 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices using a capping layer in forming gate electrode and semiconductor devices
US11069534B2 (en) 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11088034B2 (en) 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11183431B2 (en) 2019-09-05 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11688786B2 (en) * 2021-01-22 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

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