CN114566500A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN114566500A
CN114566500A CN202110473591.4A CN202110473591A CN114566500A CN 114566500 A CN114566500 A CN 114566500A CN 202110473591 A CN202110473591 A CN 202110473591A CN 114566500 A CN114566500 A CN 114566500A
Authority
CN
China
Prior art keywords
layer
fluorine
work function
aluminum
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110473591.4A
Other languages
English (en)
Inventor
李欣怡
洪正隆
徐志安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114566500A publication Critical patent/CN114566500A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及半导体器件及其制造方法。在一个实施例中，一种器件包括：第一沟道区域；第二沟道区域；以及包围所述第一沟道区域和所述第二沟道区域的栅极结构，所述栅极结构包括：栅极电介质层；位于所述栅极电介质层上的第一p型功函数金属，所述第一p型功函数金属包括氟和铝；位于所述第一p型功函数金属上的第二p型功函数金属，所述第二p型功函数金属的氟浓度和铝浓度低于所述第一p型功函数金属的氟浓度和铝浓度；以及位于所述第二p型功函数金属上的填充层。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体领域，更具体涉及半导体器件及其制造方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积材料的绝缘或电介质层、导电层和半导体层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了额外应解决的问题。
发明内容
根据本公开的一个方面，提供了一种半导体器件，包括：第一沟道区域；第二沟道区域；以及栅极结构，包围所述第一沟道区域和所述第二沟道区域，所述栅极结构包括：栅极电介质层；第一p型功函数金属，位于所述栅极电介质层上，所述第一p型功函数金属包括氟和铝；第二p型功函数金属，位于所述第一p型功函数金属上，所述第二p型功函数金属的氟浓度和铝浓度低于所述第一p型功函数金属的氟浓度和铝浓度；以及填充层，位于所述第二p型功函数金属上。
根据本公开的另一方面，提供了一种半导体器件，包括：沟道区域；界面层，位于所述沟道区域上；高k栅极电介质层，位于所述界面层上；第一功函数调整层，位于所述高k栅极电介质层上，所述第一功函数调整层包括第一p型功函数金属、所述第一p型功函数金属中的铝和所述第一p型功函数金属中的氟；第二功函数调整层，位于所述第一功函数调整层上，所述第二功函数调整层包括第二p型功函数金属，所述第二功函数调整层不含氟和铝；粘附层，位于所述第二功函数调整层上；以及填充层，位于所述粘附层上。
根据本公开的又一方面，提供了一种制造半导体器件的方法，包括：在沟道区域上沉积栅极电介质层；在所述栅极电介质层上沉积第一p型功函数金属；在所述第一p型功函数金属上执行铝处理；在执行所述铝处理之后，在所述第一p型功函数金属上执行氟处理；并且在执行所述氟处理之后，在所述第一p型功函数金属上沉积第二p型功函数金属。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式来最佳地理解本公开的各方面。应当注意，根据行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米结构FET)的示例。
图2到图22B是根据一些实施例的制造纳米结构FET的中间阶段的视图。
图23是根据一些实施例的用于形成纳米结构FET的替换栅极的示例方法的流程图。
图24是根据一些其他实施例的纳米结构FET的视图。
图25A到图26是根据一些实施例的鳍式场效应晶体管(FinFET)的视图。
图27和图28是根据一些实施例的器件的视图。
图29和图30是根据一些实施例的器件的视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是进行限制。例如，在下面的说明中，在第二特征之上或上方形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖使用中或工作中的器件处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符同样可被相应地解释。
根据各种实施例，用于晶体管的栅极结构被形成为具有经氟处理的功函数金属(WFM)层。例如，氟处理可以包括在WFM层上执行氟浸透，氟处理也可以使氟扩散到下面的栅极电介质(例如，高k栅极电介质)中。在氟处理之前在WFM层上执行铝处理以增加氟处理的有效性。结果，所得晶体管的平带电压(VFB)可以趋向WFM层的金属的带边缘(band edge)增加，所得晶体管的阈值电压可被降低，并且器件性能可以改进。
包括纳米结构FET的管芯的实施例在特定上下文中被描述。然而，各种实施例可应用于包括其他类型晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯以代替纳米结构FET或与纳米结构FET组合。
图1示出了根据一些实施例的纳米结构FET(例如，纳米线FET、纳米片FET等)的示例。图1是一个三维视图，为了图示清楚，其中省略了纳米结构FET的一些特征。纳米结构FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、栅极全环绕场效应晶体管(GAAFET)等。
纳米结构FET在衬底50(例如，半导体衬底)上包括鳍62之上的纳米结构66(例如，纳米片、纳米线等)，其中纳米结构66充当纳米结构FET的沟道区域。纳米结构66可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区域70(例如，浅沟槽隔离(STI)区域)设置在相邻鳍62之间，鳍62可以从相邻的隔离区域70之间突出得高于隔离区域70。尽管隔离区域70被描述/图示为独立于衬底50，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底、或者半导体衬底与隔离区域的组合。此外，尽管鳍62的底部部分被图示为与衬底50成单一连续材料，但鳍62的底部部分和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍62指代从相邻的隔离区域70之间延伸得高于隔离区域70的部分。
栅极电介质122位于鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。栅极电极124位于栅极电介质122之上。外延源极/漏极区域98在栅极电介质122和栅极电极124的相反侧设置在鳍62上。可以在各鳍62之间共享这些外延源极/漏极区域98。例如，可以例如通过下述方式来将相邻的外延源极/漏极区域98电连接：通过外延生长来联合这些外延源极/漏极区域98、或者通过将这些外延源极/漏极区域98与同一源极/漏极接触件耦合。
图1还示出了在后面的附图中使用的参考截面。截面A-A’沿着栅极电极124的纵轴并且在例如垂直于纳米结构FET的外延源极/漏极区域98之间的电流流动方向的方向上。截面B-B’沿着纳米结构66的纵轴，并且在例如纳米结构FET的外延源极/漏极区域98之间的电流流动的方向上。截面C-C’与截面A-A’平行并且延伸穿过纳米结构FET的外延源极/漏极区域98。为了清楚起见，后续附图引用这些参考截面。
本文所讨论的一些实施例是在使用后栅极工艺形成纳米结构FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面FET)中或在鳍式场效应晶体管(FinFET)中使用的各方面。
图2到图22B是根据一些实施例的制造纳米结构FET的中间阶段的视图。图2、图3、图4、图5和图6是三维视图，显示了与图1类似的三维视图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14、图15、图16、图17、图18、图19、图20A、图21A和图22A示出了图1中所示的参考截面A-A’，区别之处在于显示了两个鳍。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图20B、图21B和图22B示出了图1中所示的参考截面B-B’。图9C和图9D示出了图1中所示的参考截面C-C’，区别之处在于显示了两个鳍。
在图2中，提供了用于形成纳米结构FET的衬底50。衬底50可以是半导体衬底(例如体半导体、绝缘体上半导体(SOI)衬底等)，其可以是掺杂的(例如，用p型或n型掺杂剂掺杂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅衬底或玻璃衬底。还可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或它们的组合等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如n型纳米结构FET，并且p型区域50P可以用于形成诸如PMOS晶体管之类的p型器件，例如p型纳米结构FET。n型区域50N可以在物理上独立于p型区域50P(未单独示出)，并且任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N和p型区域50P之间。尽管示出了一个n型区域50N与一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
衬底50可以用p型或n型杂质进行轻掺杂。可在衬底50的上部上执行反穿孔(APT)注入以形成APT区域。在APT注入期间，掺杂剂可以被注入衬底50中。掺杂剂可以具有与随后将在n型区域50N和p型区域50P中的每一者中形成的源极/漏极区域的导电类型相反的导电类型。APT区域可以延伸得低于在纳米结构FET中的源极/漏极区域。APT区域可用于减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度可以在约1018cm-3到约1019cm-3的范围内。
在衬底50之上形成多层堆叠52。多层叠层52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。每种半导体材料可以从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括三层第一半导体层54和三层第二半导体层56。应当理解，多层堆叠52可以包括任何数量的第一半导体层54与第二半导体层56。
在所示的实施例中，并且如随后将更详细地描述的，第一半导体层54将被去除，并且第二半导体层56将被图案化以在n型区域50N和p型区域50P两者中形成用于纳米结构FET的沟道区域。第一半导体层54是牺牲层(或虚设层)，其将在随后的处理中被去除以使第二半导体层56的顶表面和底表面暴露。第一半导体层54的第一半导体材料是根据第二半导体层56的蚀刻具有高蚀刻选择性的材料，例如硅锗。第二半导体层56的第二半导体材料是适合于n型和p型纳米结构FET两者的沟道区域的材料，例如硅。
在另一实施例(未单独图示)中，第一半导体层54将被图案化以在一个区域(例如，p型区域50P)中形成用于纳米结构FET的沟道区域，并且第二半导体层56将被图案化以在另一区域(例如，n型区域50N)中形成用于纳米结构FET的沟道区域。第一半导体层54的第一半导体材料可以适合于p型纳米结构FET，例如硅锗(例如，SixGe1-x，其中x可以在0到1的范围内)、纯锗或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。第二半导体层56的第二半导体材料可以适合于n型纳米结构FET，例如硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。第一半导体材料和第二半导体材料可以根据彼此的蚀刻具有高蚀刻选择性，使得在不去除n型区域50N中的第二半导体层56的情况下第一半导体层54可被去除，并且在不去除p型区域50P中的第一半导体层54的情况下第二半导体层56可被去除。
多层堆叠52的每一层可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺生长，并且通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等工艺来沉积。每一层可以具有小厚度，例如厚度在约5nm至约30nm范围内。在一些实施例中，一些层(例如，第二半导体层56)被形成为比其他层(例如，第一半导体层54)更薄。例如，在第一半导体层54是牺牲层(或虚设层)并且第二半导体层56被图案化以形成用于纳米结构FET的沟道区域的实施例中，第一半导体层54可以具有第一厚度T1并且第二半导体层56可以具有第二厚度T2，其中第二厚度T2比第一厚度T1小约30％到约60％。将第二半导体层56形成为更小的厚度允许以更大的密度形成沟道区域。
在图3中，在衬底50和多层叠层52中图案化沟槽，以形成鳍62、第一纳米结构64和第二纳米结构66。鳍62是在衬底50中图案化的半导体条。第一纳米结构64和第二纳米结构66分别包括第一半导体层54的剩余部分和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺来图案化沟槽，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
鳍62和纳米结构64、66可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍62和纳米结构64、66。通常，双重图案化或多重图案化工艺将光刻和自对准工艺结合起来，从而允许创建的图案的间距具有例如比否则使用单一直接光刻工艺获得的间距更小。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着图案化的牺牲层形成间隔件。然后去除牺牲层，并且剩余的间隔件随后可以用作掩模以图案化鳍62和纳米结构64、66。在一些实施例中，掩模(或其他层)可以保留在纳米结构64、66上。
鳍62和纳米结构64、66各自的宽度可以在约8nm至约40nm范围内。在所示的实施例中，鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本相等的宽度。在另一实施例中，一个区域(例如，n型区域50N)中的鳍62和纳米结构64、66比另一区域(例如，p型区域50P)中的鳍62和纳米结构64、66更宽或更窄。
在图4中，在衬底50之上并且在相邻鳍62之间形成STI区域70。STI区域70被设置成包围鳍62的至少一部分，使得纳米结构64、66从相邻的STI区域70之间突出。在所示的实施例中，STI区域70的顶表面与鳍62的顶表面共面(在工艺差异范围内)。在一些实施例中，STI区域70的顶表面高于或低于鳍62的顶表面。STI区域70使相邻器件的特征分隔开。
可以通过任何合适的方法形成STI区域70。例如，绝缘材料可以形成在衬底50和纳米结构64、66之上并且位于相邻鳍62之间。绝缘材料可以是氧化物，例如氧化硅、氮化物(例如，氮化硅)等或它们的组合，并且可以通过化学气相沉积(CVD)工艺(例如，高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或它们的组合)来形成。可以使用由任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成了绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过剩的绝缘材料覆盖纳米结构64、66。尽管STI区域70各自被图示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50、鳍62和纳米结构64、66的表面形成衬里(未单独图示)。此后，可以在衬里之上形成填充材料，例如先前所述的填充材料。
然后，对绝缘材料应用去除工艺以去除纳米结构64、66之上的过剩绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。在掩模保留在纳米结构64、66上的实施例中，平坦化工艺可使掩模暴露或去除掩模。在平坦化工艺之后，绝缘材料的顶表面与掩模(若存在)或纳米结构64、66的顶表面共面(在工艺差异范围内)。因此，掩模(若存在)或纳米结构64、66的顶表面通过绝缘材料被暴露。在所示的实施例中，纳米结构64、66上不保留掩模。然后使绝缘材料凹陷以形成STI区域70。绝缘材料被凹陷，使得纳米结构64、66的至少一部分从绝缘材料的相邻部分之间突出。此外，STI区域70的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如碟形)或它们的组合。STI区域70的顶表面可以通过适当的蚀刻被形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺来使绝缘材料凹陷，例如具有针对绝缘材料的材料的选择性的蚀刻工艺(例如，以比针对鳍62和纳米结构64、66的材料更快的速率来选择性地蚀刻STI区域70的绝缘材料)。例如，可以使用稀释氢氟(dHF)酸执行氧化物去除。
前面描述的工艺只是可以如何形成鳍62和纳米结构64、66的一个示例。在一些实施例中，可以使用掩模和外延生长工艺形成鳍62和/或纳米结构64、66。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以使下面的衬底50暴露。外延结构可以在沟槽中外延生长，并且电介质层可以凹陷，使得外延结构从电介质层突出以形成鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替的半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免先前和/或随后的注入，然而原位掺杂和注入掺杂也可以一起使用。
此外，可以在衬底50、鳍62和/或纳米结构64、66中形成适当的阱(未单独示出)。在一些实施例中，可以在n型区域50N中形成p型阱，并且可以在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P两者中都形成p型阱或n型阱。
在具有不同阱类型的实施例中，针对n型区域50N和p型区域50P的不同注入步骤可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现。例如，可以在n型区域50N中的鳍62、纳米结构64、66和STI区域70之上形成光致抗蚀剂。光致抗蚀剂可以被图案化以使p型区域50P暴露。光致抗蚀剂可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，便在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止n型杂质注入n型区域50N中。n型杂质可以为注入该区域中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，可以去除光致抗蚀剂，例如通过可接受的灰化工艺。
在注入p型区域50P之后或之前，在p型区域50P中的鳍62、纳米结构64、66和STI区域70之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，便可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以充当掩模以基本上防止p型杂质注入p型区域50P中。p型杂质可以为注入该区域中的硼、氟化硼、铟等，其浓度在约1013cm-3到约1014cm-3的范围内。在注入之后，可以去除光致抗蚀剂，例如通过可接受的灰化工艺。
在针对n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在针对鳍62和/或纳米结构64、66外延生长外延结构的一些实施例中，生长的材料可以在生长期间被原位掺杂，这可以避免注入，然而原位掺杂和注入掺杂也可以一起使用。
在图5中，在鳍62和纳米结构64、66上形成虚设电介质层72。虚设电介质层72可以由诸如氧化硅、氮化硅、它们的组合等电介质材料来形成，这些电介质材料可以根据可接受的技术来沉积或热生长。在虚设电介质层72之上形成虚设栅极层74，并且在虚设栅极层74之上形成掩模层76。可以在虚设电介质层72之上沉积虚设栅极层74，并且然后例如通过CMP来把虚设栅极层74平坦化。可以在虚设栅极层74之上沉积掩模层76。虚设栅极层74可以由导电或非导电材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，这些材料可以通过物理气相沉积(PVD)、CVD等来沉积。虚设栅极层74可以由根据绝缘材料(例如，STI区域70和/或虚设电介质层72)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层76可以由诸如氮化硅、氮氧化硅等电介质材料形成。在该示例中，跨n型区域50N和p型区域50P上形成单个虚设栅极层74和单个掩模层76。在所示的实施例中，虚设电介质层72覆盖鳍62、纳米结构64、66和STI区域70，使得虚设电介质层72在虚设栅极层74和STI区域70之间延伸得高于STI区域70。在另一实施例中，虚设电介质层72仅覆盖鳍62和纳米结构64、66。
在图6中，使用可接受的光刻和蚀刻技术对掩模层76进行图案化以形成掩模86。然后通过可接受的蚀刻技术将掩模86的图案转移到虚设栅极层74以形成虚设栅极84。掩模86的图案可以可选地通过可接受的蚀刻技术进一步转移到虚设电介质层72以形成虚设电介质82。虚设栅极84覆盖纳米结构64、66的部分，该部分将在随后的处理中暴露以形成沟道区域。具体地，虚设栅极84沿着纳米结构66的部分延伸，该部分将被图案化以形成沟道区域68。掩模86的图案可用于将相邻的虚设栅极84在物理上分隔开。此外，虚设栅极84的纵向方向可以与鳍62的纵向方向基本上垂直(在工艺差异范围内)。掩模86可以可选地在图案化之后被去除，例如通过可接受的蚀刻技术。
图7A到图22B示出了制造实施例器件中的各种附加步骤。图7A到图13B和图20A到图22B示出了n型区域50N和p型区域50P中任一者的特征。例如，所示出的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(若存在)在每幅图所附带的文本中描述。
在图7A和图7B中，栅极间隔件90形成在纳米结构64、66之上、位于掩模86(若存在)、虚设栅极84和虚设电介质82的暴露侧壁上。栅极间隔件90可以通过共形地沉积一种或多种电介质材料并随后蚀刻(一种或多种)电介质材料来形成。可接受的电介质材料包括：氧化物，例如氧化硅或氧化铝；氮化物，例如氮化硅；碳化物，例如碳化硅；它们的组合，例如氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；等等。电介质材料可以通过共形沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等。在所示的实施例中，每个栅极间隔件90包括多个层，例如第一间隔件层90A和第二间隔件层90B。在一些实施例中，第一间隔件层90A和第二间隔件层90B由碳氮氧化硅(例如SiOxNyC1-x-y，其中x和y在0到1的范围内)形成。例如，第一间隔件层90A可以由与第二间隔件层90B相似或不同的碳氮氧化硅的组合物形成。可以执行可接受的蚀刻工艺，例如干法蚀刻、湿法蚀刻等或它们组合，以对(一种或多种)电介质材料进行图案化。蚀刻可以是各向异性的。(一种或多种)电介质材料当被蚀刻时具有留在虚设栅极84的侧壁上的部分(从而形成栅极间隔件90)。在蚀刻之后，栅极间隔件90可以具有笔直侧壁(如图所示)或者可以具有弯曲侧壁(未单独示出)。如随后将更详细地描述的，(一种或多种)电介质材料当被蚀刻时还可以具有留在鳍62和/或纳米结构64、66的侧壁上的部分(从而形成鳍间隔件)。
此外，可以执行注入以形成轻掺杂的源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于用于先前描述的针对阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到在p型区域50P中暴露的鳍62和/或纳米结构64、66中。然后，可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到在n型区域50N中暴露的鳍62和/或纳米结构64、66中。然后，可以去除掩模。n型杂质可以是前面描述的任何n型杂质，并且p型杂质可以是前面描述的任何p型杂质。在注入期间，沟道区域68保持被虚设栅极84覆盖，使得沟道区域68保持基本上没有被注入以形成LDD区域的杂质。LDD区域的杂质浓度可在约1015cm-3至约1019cm-3范围内。退火可用于修复注入物损坏并激活注入的杂质。
注意，先前的公开内容总体描述了形成间隔件和LDD区域的工艺。其他工艺和顺序可被使用。例如，可以使用较少或额外的间隔件、可以使用不同的步骤顺序、可以形成和去除额外的间隔件，等等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图8A和图8B中，在纳米结构64、66中形成源极/漏极凹部94。在所示的实施例中，源极/漏极凹部94延伸穿过纳米结构64、66并进入鳍62。源极/漏极凹部94也可以延伸到衬底50中。在各种实施例中，源极/漏极凹部94可以延伸至衬底50的顶表面但不蚀刻衬底50；可以蚀刻鳍62以使得源极/漏极凹部94的底表面被设置为低于STI区域70的顶表面；等等。可以通过使用各向异性蚀刻工艺(例如RIE、NBE等)蚀刻纳米结构64、66来形成源极/漏极凹部94。在用于形成源极/漏极凹部94的蚀刻工艺期间，栅极间隔件90和虚设栅极84共同地掩蔽鳍62和/或纳米结构64、66的部分。单一蚀刻工艺可用于蚀刻纳米结构64、66中的每一个，或者多种蚀刻工艺可用于蚀刻纳米结构64、66。时控蚀刻工艺可用于在源极/漏极凹部94达到所需深度之后停止源极/漏极凹部94的蚀刻。
可选地，在第一纳米结构64的剩余部分的侧壁(例如，被源极/漏极凹部94暴露的那些侧壁)上形成内部间隔件96。如随后将更详细地描述的，源极/漏极区域随后将在源极/漏极凹部94中形成，并且第一纳米结构64随后将被相应的栅极结构替换。内部间隔件96充当随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件96可用于基本上防止随后的蚀刻工艺(例如用于随后去除第一纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域造成损坏。
作为形成内部间隔件96的示例，可以横向地扩展源极/漏极凹部94。具体地，第一纳米结构64被源极/漏极凹部94暴露的侧壁的部分可以被凹陷。尽管第一纳米结构64的侧壁被图示为笔直的，但是侧壁可以是凹的或凸的。侧壁可以通过可接受的蚀刻工艺被凹陷，例如具有对于第一纳米结构64的材料的选择性的蚀刻工艺(例如，以比针对第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料)。蚀刻可以是各向同性的。例如，当第二纳米结构66由硅形成并且第一纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在另一实施例中，蚀刻工艺可以为使用氟基气体(例如，氟化氢(HF)气体)的干法蚀刻。在一些实施例中，可以连续地执行相同的蚀刻工艺以形成源极/漏极凹部94并且使第一纳米结构64的侧壁凹陷。然后，可以通过共形地形成绝缘材料并随后蚀刻绝缘材料来形成内部间隔件96。绝缘材料可以是氮化硅或氮氧化硅，然而也可以使用任何合适的材料，例如k值小于约3.5的低介电常数(低k)材料。可以通过共形沉积工艺(例如ALD、CVD等)沉积绝缘材料。对绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如RIE、NBE等。尽管内部间隔件96的外部侧壁被图示为与栅极间隔件90的侧壁齐平，但内部间隔件96的外部侧壁可以延伸得超出栅极间隔件90的侧壁或从栅极间隔件90的侧壁凹陷。换言之，内部间隔件96可以将侧壁凹部部分填充、完全填满或过满填充。此外，尽管内部间隔件96的侧壁被图示为笔直的，但内部间隔件96的侧壁可以是凹的或凸的。
在图9A和图9B中，在源极/漏极凹部94中形成外延源极/漏极区域98。外延源极/漏极区域98形成在源极/漏极凹部94中，使得每个虚设栅极84(以及其相应的沟道区域68)被设置在相应的相邻外延源极/漏极区域对98之间。在一些实施例中，栅极间隔件90用于将外延源极/漏极区域98与虚设栅极84分隔开，并且内部间隔件96用于将外延源极/漏极区域98与第一纳米结构64分隔开适当的横向距离，使得外延源极/漏极区域98不会与所得纳米结构FET的随后形成的栅极短接。可以将外延源极/漏极区域98的材料选择以在相应沟道区域68中施加应力，从而改进性能。
n型区域50N中的外延源极/漏极区域98可以通过掩蔽p型区域50P来形成。然后，n型区域50N中的外延源极/漏极区域98在n型区域50N中的源极/漏极凹部94中外延生长。外延源极/漏极区域98可以包括适合于n型纳米结构FET的任何可接受材料。例如，n型区域50N中的外延源极/漏极区域98可以包括对沟道区域68施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域98可以具有从鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
p型区域50P中的外延源极/漏极区域98可以通过掩蔽n型区域50N来形成。然后，p型区域50P中的外延源极/漏极区域98在p型区域50P中的源极/漏极凹部94中外延生长。外延源极/漏极区域98可以包括适合于p型纳米结构FET的任何可接受材料。例如，p型区域50P中的外延源极/漏极区域98可以包括对沟道区域68施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域98的表面可以具有凸起得高于相应鳍62和纳米结构64、66的表面，并且可以具有小平面。
外延源极/漏极区域98、纳米结构64、66和/或鳍62可被注入掺杂剂以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，随后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3范围内。用于源极/漏极区域的n型和/或p型杂质可以是先前描述的任何杂质。在一些实施例中，外延源极/漏极区域98可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域98的外延工艺的结果，外延源极/漏极区域的上表面具有超出鳍62和纳米结构64、66的侧壁横向向外扩展的小平面。在一些实施例中，如图9C所示，这些小平面导致相邻的外延源极/漏极区域98合并。在一些实施例中，如图9D所示，在外延工艺完成之后，相邻的外延源极/漏极区域98保持分隔开。在所示的实施例中，用于形成栅极间隔件90的间隔件蚀刻被调整以也在鳍62和/或纳米结构64、66的侧壁上形成鳍间隔件92。鳍间隔件92被形成以覆盖鳍62的侧壁中延伸得高于STI区域70的部分，从而阻挡外延生长。在另一个实施例中，用于形成栅极间隔件层90的间隔件层蚀刻被调整以不形成鳍间隔件层，以便允许外延源极/漏极区域98延伸到STI区域70的表面。
外延源极/漏极区域98可以包括一个或多个半导体材料层。例如，每个外延源极/漏极区域98可以包括衬里层98A、主层98B和修整层(finishing layer)98C(或更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域98。衬里层98A、主层98B和修整层98C中的每一者可以由不同的半导体材料形成，并且可以掺杂到不同的掺杂剂浓度。在一些实施例中，衬里层98A的掺杂剂浓度可以小于主层98B，并且修整层98C的掺杂剂浓度可以大于衬里层98A且小于主层98B。在外延源极/漏极区域98包括三个半导体材料层的实施例中，衬里层98A可以生长在源极/漏极凹部94中，主层98B可以生长在衬里层98A上，并且修整层98C可以生长在主层98B上。
在图10A和图10B中，第一ILD 104沉积在外延源极/漏极区域98、栅极间隔件90、掩模86(若存在)或虚设栅极84之上。第一ILD 104可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用由任何可接受工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104与外延源极/漏极区域98、栅极间隔件90和掩模86(若存在)或虚设栅极84之间形成接触蚀刻停止层(CESL)102。CESL 102可以由电介质材料形成，例如氮化硅、氧化硅、氮氧化硅等，这些材料根据第一ILD 104的蚀刻具有高蚀刻选择性。CESL 102可以通过任何合适的方法形成，例如CVD、ALD等。
在图11A和图11B中，执行去除工艺以使第一ILD 104的顶表面与掩模86(若存在)或虚设栅极84的顶面齐平。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺还可以去除虚设栅极84上的掩模86，以及栅极间隔件90沿着掩模86的侧壁的部分。在平坦化工艺之后，栅极间隔件90、第一ILD 104、CESL102和掩模86(若存在)或虚设栅极84的顶表面共面(在工艺差异范围内)。因此，掩模86(若存在)或虚设栅极84的顶表面通过第一ILD 104被暴露。在所示的实施例中，保留掩模86，并且平坦化工艺使第一ILD 104的顶表面与掩模86的顶表面齐平。
在图12A和图12B中，在蚀刻工艺中去除掩模86(若存在)和虚设栅极84，以便形成凹部110。凹部110中的虚设电介质82的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极84。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比针对第一ILD 104或栅极间隔件90更快的速率选择性地蚀刻虚设栅极84。在去除期间，当蚀刻虚设栅极84时，虚设电介质82可以用作蚀刻停止层。然后去除虚设电介质82。每个凹部110使沟道区域68的部分暴露和/或覆在沟道区域68的部分上。第二纳米结构66的充当沟道区域68的部分设置在相邻的一对外延源极/漏极区域98之间。
然后去除第一纳米结构64的剩余部分以扩展凹部110。第一纳米结构64的剩余部分可以通过下述可接受的蚀刻工艺去除：该蚀刻工艺以比针对第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料。蚀刻可以是各向同性的。例如，当第一纳米结构64由硅锗形成并且第二纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在一些实施例中，执行修剪工艺(未单独示出)以减小第二纳米结构66的暴露部分的厚度。如图14到图19中更清楚地示出的(随后更详细地描述)，第二纳米结构66的剩余部分可以具有圆角。
在图13A和图13B中，栅极电介质层112形成在凹部110中。栅极电极层114形成在栅极电介质层112上。栅极电介质层112和栅极电极层114是用于替换栅极的层，并且每个层包裹第二纳米结构66的所有(例如，四个)侧。
栅极电介质层112设置在鳍62的侧壁和/或顶表面上；在第二纳米结构66的顶表面、侧壁和底表面上；以及在栅极间隔件90的侧壁上。栅极电介质层112也可以形成在第一ILD 104和栅极间隔件90的顶表面上。栅极电介质层112可以包括诸如氧化硅或金属氧化物之类的氧化物、诸如金属硅酸盐之类的硅酸盐、它们的组合、它们的多层等。栅极电介质层112可以包括k值大于约7.0的电介质材料，例如铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐及它们的组合。尽管在图13A和图13B中示出了单层栅极电介质层112，但如随后将更详细地描述的，栅极电介质层112可以包括界面层和主层。
栅极电极层114可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合、它们的多层等。尽管在图13A和图13B中示出了单层栅极电极层114，但如随后将更详细地描述的，栅极电极层114可以包括任何数量的功函数调整层、任何数量的粘合层和填充材料。
n型区域50N和p型区域50P中的栅极电介质层112的形成可以同时发生，使得每个区域中的栅极电介质层112由相同的材料形成，并且栅极电极层114的形成可以同时发生，使得每个区域中的栅极电极层114由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层112可以通过不同的工艺形成，使得栅极电介质层112可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层114可以通过不同的工艺形成，使得栅极电极层114可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。在以下描述中，单独地形成n型区域50N中的栅极电极层114和p型区域50P中的栅极电极层114。
图14到图19示出了在p型区域50P的凹部110中形成用于替换栅极的栅极电介质层112和栅极电极层114的工艺。示出了与图13A中的区域50R相似的区域中的特征。图23是根据一些实施例的用于在p型区域50P中形成替换栅极层的示例方法200的流程图。结合图23一起描述图14到图19。栅极电极层114包括经氟处理的WFM层。处理工艺包括将WFM层浸透在含铝前驱物中，并且然后将WFM层浸透在含氟前驱物中。作为氟处理的结果，所得晶体管的平带电压(VFB)可以趋向WFM层的金属的带边缘增加，所得晶体管的阈值电压可被降低，并且器件性能可以改进。n型区域50N可以至少在p型区域50P中形成栅极电极层114时被掩蔽。
在图14中和方法200的步骤202中，，在p型区域50P中的凹部110中沉积栅极电介质层112。栅极电介质层112的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。栅极电介质层112包裹第二纳米结构66的所有(例如，四个)侧。在所示的实施例中，栅极电介质层112是多层的，包括第一栅极电介质层112A(例如，界面层)和上覆的第二栅极电介质层112B(例如，高k电介质层)。第一栅极电介质层112A可以由氧化硅形成，并且第二栅极电介质层112B可以由氧化铪形成。
在图15和方法200的步骤204中，在p型区域50P中的栅极电介质层112上共形地沉积第一导电材料层114A。第一导电材料114A是p型功函数金属(PWFM)，例如氮化钛、氮化钽、氮化钛硅、氮化钨、氮化钼等，这些可以通过CVD、ALD、PECVD、PVD等来沉积。因此，第一导电材料层114A可以被称为功函数调整层。第一导电材料114A的厚度可以在约
Figure BDA0003046287350000181
至约
Figure BDA0003046287350000182
范围内。第一导电材料114A可被沉积以包围第二纳米结构66中的每一个。在沉积第一导电材料114A之后，可以在第二纳米结构66之间的区域50I中保留开口116。
在图16和方法200的步骤206中，在第一导电材料114A的暴露表面上执行处理工艺。该处理工艺包括铝处理118和氟处理120。氟处理120将氟并入第一导电材料114A和第二栅极电介质层112B(可选的)中。如随后将更详细地描述的，铝处理118增加了氟处理120的有效性，使得与其他处理工艺相比，更多的氟被并入第二栅极电介质层112B和/或第一导电材料114A中。
在方法200的步骤208中，将铝处理118应用于第一导电材料114A。在一些实施例中，铝处理118是沉积工艺(例如，ALD工艺和CVD工艺等)，该沉积工艺包括使含铝前驱物在第一导电材料114A的表面之上流动。具体地，铝处理118可以通过将衬底50置于沉积室中并将含铝前驱物分配到沉积室中来执行。在一些实施例中，含铝前驱物是有机铝，例如三乙基铝(TEA)(Al2(C2H5)6)、三甲基铝(TMA)(Al2(CH3)6)等。在铝处理118期间，铝从含铝前驱物解离并并入第一导电材料114A中，而与铝键合的另一基团(例如乙基、甲基等)从含铝前驱物解离并从沉积室中排出。作为铝处理118的结果，第一导电材料114A可以包括浓度在约0.5at.％到约25at.％范围内的铝。
铝处理118可以在约250℃至约475℃范围内的温度下执行，例如通过将沉积室维持在此范围内的温度。在该范围内的温度下执行铝处理118将所需数量的铝并入第一导电材料114A中，以便创建足够数量的氟可键合到的位置。在该范围之外的温度下执行铝处理118可能不会将所需数量的铝并入第一导电材料114A中。当铝处理118的温度低于250℃时，含铝前驱物不会适当地解离并且不会在第一导电材料114A中创建足够数量的氟可键合到的位置。当铝处理118的温度大于475℃时，从含铝前驱物解离的铝的量可能太大而不能被精确控制。
铝处理118可以在约1秒至约15分钟的范围内的持续时间内执行，例如通过在该范围内的持续时间内使含铝前驱物在沉积室中流动。在该范围内的持续时间内执行铝处理118将所需数量的铝并入第一导电材料114A中，以便产生足够数量的氟可键合到的位置。在该范围之外的持续时间内执行铝处理118可能不会将所需数量的铝并入第一导电材料114A中。当执行铝处理118的时间小于约1秒时，在第一导电材料中创建的氟可键合到的位置114A的数量不足。当执行铝处理118超过约15分钟时，过量的铝会被引入器件中，从而不期望地改变所得晶体管的阈值电压。
在一些实施例中，铝处理118是使用单一化学品(例如，TEA、TMA等)而不使用会触发还原-氧化反应的另一化学品的沉积工艺。因此，铝处理118不会在第一导电材料114A上沉积连续的膜。然而，如随后将更详细地描述的，可以在第一导电材料114A的顶表面上形成铝残余物的分立囊(pocket)。
在其他实施例中，来自铝处理118的残余物可以不形成在第一导电材料114A上。例如，图24示出了不形成铝残余物的实施例。相反，铝可以扩散到第一导电材料114A中。
在一些实施例中，铝处理118不会导致铝扩散到下面的栅极电介质层112中，使得下面的栅极电介质层112(例如，第二栅极电介质层112B)不含铝。在另一实施例中，铝处理118可以进一步导致铝扩散到下面的栅极电介质层112(例如，第二栅极电介质层112B)中，并且可以利用X射线光电子能谱分析在第二栅极电介质层112B中观察到铝。
氟容易与铝键合。在铝处理118期间将铝并入第二栅极电介质层112B和/或第一导电材料114A增加氟处理120期间氟可键合到的位置的数量。因此，执行铝处理118增加了氟处理120的有效性。
在方法200的步骤210中，对第一导电材料114A应用氟处理120。在一些实施例中，氟处理120是沉积工艺(例如，ALD工艺和CVD工艺等)，该沉积工艺包括使含氟前驱物在第一导电材料114A的表面之上流动。具体地，氟处理120可以通过将衬底50置于沉积室中并将含氟前驱物分配到沉积室中来执行。在一些实施例中，含氟前驱物是WFx、NFx、TiFx、TaFx、HfFx等，其中x是1到6范围内的整数。例如，含氟前驱物可以是WF6和/或NF3。在氟处理120期间，氟从含氟前驱物解离并且并入第一导电材料114A中，与先前并入第一导电材料114A中的铝键合。作为氟处理120的结果，第一导电材料114A可以包括浓度在约2.5at.％到约30at.％范围内的氟。
氟处理120可以在约250℃至约475℃范围内的温度下执行，例如通过将沉积室维持在此范围内的温度。在该范围内的温度下执行氟处理120在第一导电材料114A和/或其下层中产生期望的变化。在该范围之外的温度下执行氟处理120可能不会在第一导电材料114A和/或其下层中产生期望的变化。当氟处理120的温度小于250℃时，含氟前驱物不适当地解离并且不在第一导电材料114A和/或其下层中产生期望的变化。当氟处理120的温度大于475℃时，从含氟前驱物解离的氟的量可能太大而不能被精确控制。
氟处理120可以在约1秒至约15分钟的范围内的持续时间内执行，例如通过在该范围内的持续时间内使含氟前驱物在沉积室中流动。在该范围内的持续时间内执行氟处理120将所得晶体管的阈值电压调整期望的量。在该范围之外的持续时间内执行氟处理120可能不会将所得晶体管的阈值电压调整期望的量。当执行氟处理120的时间小于约1秒时，通过处理工艺引入的氟的量可能不足以调整所得晶体管的阈值电压。当执行氟处理120超过约15分钟时，过量的氟可能被引入器件中，从而导致电容等效厚度(CET)惩罚(例如，第一栅极电介质层112A的再生长)。
在一些实施例中，氟处理120是使用单一化学品(例如，WF6、NF3等)而不使用会触发还原-氧化反应的另一化学品的沉积工艺。因此，氟处理120不会在第一导电材料114A上沉积连续的膜。在含氟前驱物还包括金属的其他实施例中，可以在第一导电材料114A的顶表面上形成金属残余物的金属分立囊。在氟处理120期间使用的含氟前驱物为WF6的实施例中，残余物可以是在第一导电材料114A上形成的钨残余物。处理工艺因此可以形成一种或多种金属的残余物114B，包括在铝处理118期间使用的含铝前驱物的残余铝(例如，未与氟键合的铝)和/或在氟处理120期间使用的含氟前驱物的残余金属(例如，当含氟前驱物为WF6时的钨)。残余物114B的每个囊可能与残余物114B的其他囊分离，并且在第一导电材料114A上不形成连续的膜。残余物114B可以形成在第一导电材料114A的暴露表面上，包括在第二纳米结构66之间的栅极结构的区域50I中。在残留物114B包括铝和钨残留物并且第二栅极电介质层112B包括氧化铪的一些实施例中，区域50I中铝与铪之比可小于约0.1(例如在约0.005到约0.1的范围内)或小于约0.005，并且区域50I中钨与铪之比可小于约0.1(例如在约0.005到约0.1的范围内)或小于约0.005。当区域50I中钨与铪之比或铝与铪之比大于约0.1时，所得器件可能不具有期望的阈值电压(例如，阈值电压可能过高)。
在含氟前驱物不包括金属(例如，含氟前驱物为NF3)的其他实施例中，不会在第一导电材料114A上形成来自氟处理120的残余物。例如，图24示出了未形成金属残余物并且在氟处理120期间使用的含氟前驱物是NF3的实施例。
在一些实施例中，氟处理120可以进一步导致氟扩散到下面的栅极电介质层112(例如，第二栅极电介质层112B)中，并且可以利用X射线光电子能谱分析在第二栅极电介质层112B中观察到氟。例如，在第二栅极电介质层112B包括氧化铪的实施例中，作为氟处理120的结果，区域50I(例如，在第二栅极电介质层112B中)中的氟与铪之比可在约0.015到约0.2的范围内。当区域50I中的氟与铪之比小于约0.015时，氟的量可能不足以调整所得晶体管的阈值电压。当区域50I中的氟与铪之比大于约0.2时，过量的氟可能已经被引入到第二栅极电介质层112B中，导致CET惩罚(例如，第一栅极电介质层112A的重新生长)。作为氟处理120的结果，第二栅极电介质层112B可以包括浓度在约2.5at.％到约30at.％范围内的氟。
如上所述，在铝处理118期间将铝并入第一导电材料114A中增加了氟处理120期间氟可键合到的位置的数量。此外，Al-F键比Ti-F键更稳定，因此与其他处理工艺相比，并入第一导电材料114A中的氟的量可保持更稳定且随时间而减少得更少。例如，在实验数据中，在WF6浸透之前应用TEA浸透的实施例处理使第一导电材料114A的氟浓度增加多达10.8at.％，允许大于约50mv的正有效功函数偏移。
在一些实施例中，在原位(例如在同一沉积室中)执行铝处理118和氟处理120，而不会在铝处理118和氟处理120之间破坏沉积室中的真空。例如，执行处理过程可以包括：将衬底50置于沉积室中；使含铝前驱物流入沉积室中(从而执行铝处理118)；从沉积室排出含铝前驱物；使含氟前驱物流入沉积室中(从而执行氟处理120)；从沉积室排出含氟前驱物；并且从沉积室移出衬底50。在各种实施例中，铝处理118和氟处理120在相同温度下并以相同持续时间执行；铝处理118和氟处理120在相同温度下但以不同持续时间执行；铝处理118和氟处理120在不同温度下并以相同持续时间执行；或者铝处理118和氟处理120在不同温度下并以不同持续时间执行。
因此，如上所述，在各种实施例中形成了经氟处理的WFM层(例如，第一导电材料114A)，并且在形成经氟处理的WFM层期间，氟可以扩散到下面的栅极电介质层112(例如，第二栅极电介质层112B)中。结果，所得晶体管的平带电压(VFB)可以趋向WFM层的金属的带边缘增加，所得器件的阈值电压可被降低，并且器件性能可以改进。例如，在实验数据中，应用WF6浸透的实施例氟处理在形成气体退火之后导致金属氧化物半导体电容器上的约15mV到约130mV的正有效功函数偏移。
在图17和方法200的步骤212中，第二导电材料114C的层共形地沉积在残余物114B(若存在)和/或第一导电材料114A上。第二导电材料114C是p型功函数金属(PWFM)，例如氮化钛、氮化钽、氮化钛硅、氮化钨、氮化钼等，它们可以通过CVD、ALD、PECVD、PVD等来沉积。因此，第二导电材料114C的层可被称为功函数调整层。第二导电材料114C的厚度可在约
Figure BDA0003046287350000231
至约
Figure BDA0003046287350000232
范围内。因为第二导电材料114C在铝处理118和氟处理120之后被沉积，所以第二导电材料114C可以不含氟和铝，或者至少可以具有比第一导电材料114A更低的氟和铝浓度。
在一些实施例中，第一导电材料114A不同于第二导电材料114C。例如，第一导电材料114A可以是氮化钛，第二导电材料114C可以是氮化钽。在一些实施例中，第一导电材料114A与第二导电材料114C相同。例如，第一导电材料114A和第二导电材料114C都可以是氮化钛。
第二导电材料114C可以填充区域50I在第二纳米结构66之间的剩余部分(例如，填充开口116，参见图15和图16)。例如，第二导电材料114C可以沉积在第一导电材料114A上，直到其合并并接合在一起，并且在一些实施例中，可以通过将第二导电材料114C的第一部分(例如，第二导电材料114C的围绕第二纳米结构66的一部分的部分)在区域50I中接触第二导电材料114C的第二部分(例如，第二导电材料114C的围绕相邻的第二纳米结构66的相邻部分的部分)来形成界面114I。
在图18和方法200的步骤214中，在p型区域50P中，对栅极电极层114的剩余部分进行沉积以填充凹部110的剩余部分。具体地，在第二导电材料114C上沉积填充层114E。可选地，在填充层114E和第二导电材料114C之间形成粘附层114D。在形成完成之后，p型区域50P中的栅极电极层114包括第一导电材料114A、残余物114B(若存在)、第二导电材料114C、粘附层114D和填充层114E。
粘附层114D可以共形地沉积在第二导电材料114C之上。粘附层114D可以由导电材料形成，例如氮化钛、氮化钽等，这些材料可以通过CVD、ALD、PECVD、PVD等来沉积。粘附层114D可以被替代地被称为粘合层，并且改善了第二导电材料114C与填充层114E之间的粘合。
填充层114E沉积在粘附层114D之上。在一些实施例中，填充层114E可以由导电材料形成，例如钴、钌、铝、钨、它们的组合等，这些材料可以通过CVD、ALD、PECVD、PVD等来沉积。在p型区域50P中，填充层114E填充凹部110的剩余部分。
在p型区域50P中，栅极电介质层112(例如，第一栅极电介质层112A和第二栅极电介质层112B)和栅极电极层114(例如，第一导电材料114A、残余物114B(若存在)、第二导电材料114C、粘附层114D、以及填充层114E)都可以形成在第二纳米结构66的顶表面、侧壁和底表面上。残留物114B可以形成在第一导电材料114A与第二导电材料114C之间的界面处，并且残留物114B的金属元素可以不同于第一导电材料114A的金属元素和/或第二导电材料114C的金属元素。
图19示出了用于替换栅极的栅极电介质层112和栅极电极层114，它们形成在n型区域50N中的凹部110中。与图13A中的区域50R相似的区域中的特征被示出。在一些实施例中，可以同时形成n型区域50N和p型区域50P中的栅极电介质层112。此外，可以在p型区域50P中形成栅极电极层114之前或之后形成n型区域50N中的栅极电极层114的至少部分(参见图14到图18)，并且可以在p型区域50P被掩蔽时形成n型区域50N中的栅极电极层114的至少部分。因此，n型区域50N中的栅极电极层114可以包括与p型区域50P中的栅极电极层114不同的材料。例如，n型区域50N中的栅极电极层114可以包括第三导电材料层114F。第三导电材料114F是n型功函数金属(NWFM)，例如钛铝、碳化钛铝、钽铝、碳化钽、它们的组合等，这些金属可以通过CVD、ALD、PECVD、PVD等来沉积。因此，第三导电材料层114F可以被称为功函数调整层。因为第三导电材料114F是在铝处理118和氟处理120之后沉积的，所以第三导电材料114F可以不含氟和铝，或者至少可以具有比第一导电材料114A更低的氟和铝浓度。n型区域50N中的栅极电极层114还可以包括粘附层114D和填充层114E。n型区域50N中的粘附层114D可以具有与p型区域50P中的粘附层114D相同(或不相同)的材料组合物并且可以(或可以不)与p型区域50P中的粘附层114D同时沉积。n型区域50N中的填充层114E可以具有与p型区域50P中的填充层114E相同(或不相同)的材料组合物并且可以(或可以不)与p型区域50P中的填充层114E同时沉积。
在一些实施例中，第三导电材料114F不同于第一导电材料114A和第二导电材料114C。例如，第一导电材料114A和第二导电材料114C都可以是氮化钛或氮化钽，而第三导电材料114F是氮化铝。
在图20A和图20B中，执行去除工艺以去除栅极电介质层112和栅极电极层114的材料的过剩部分，这些过剩部分位于第一ILD 104和栅极间隔件90的顶表面之上，从而形成栅极电介质层122和栅极电极124。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。当进行平坦化时，栅极电介质层112具有留在凹部110中的部分(从而形成栅极电介质122)。当进行平坦化时，栅极电极层114具有留在凹部110中的部分(从而形成栅极电极124)。栅极间隔件90；CESL 102；第一ILD 104；栅极电介质122(例如，第一栅极电介质层112A和第二栅极电介质层112B，参见图18)；以及栅极电极124(例如，第一导电材料114A、第二导电材料114C、粘附层114D、填充层114E和第三导电材料114F，参见图18和图19)的顶表面共面(在工艺差异范围内)。栅极电介质122和栅极电极124形成所得纳米结构FET的替换栅极。每一对相应的栅极电介质122和栅极电极124可以统称为“栅极结构”。每个栅极结构沿第二纳米结构66的沟道区域68的顶表面、侧壁和底表面延伸。
在图21A和图21B中，第二ILD 134沉积在栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅极电极124之上。在一些实施例中，第二ILD 134是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 134由诸如PSG、BSG、BPSG、USG等电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法来沉积。
在一些实施例中，在第二ILD 134与栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅极电极124之间形成蚀刻停止层(ESL)132。ESL 132可以包括电介质材料，例如氮化硅、氧化硅、氮氧化硅等，这些材料根据第二ILD 134的蚀刻具有高蚀刻选择性。
在图22A和图22B中，形成栅极接触件142和源极/漏极接触件144以分别接触栅极电极124和外延源极/漏极区域98。栅极接触件142物理地且电气地耦合到栅极电极124，并且源极/漏极接触件144物理地且电气地耦合到外延源极/漏极区域98。
作为形成栅极接触件142和源极/漏极接触件144的示例，栅极接触件142的开口穿过第二ILD 134和ESL 132而形成，并且源极/漏极接触件144的开口穿过第二ILD 134、ESL132、第一ILD 104和CESL 102而形成。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层之类的衬里(未单独示出)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(例如，CMP)以从第二ILD 134的表面去除过剩的材料。剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管被显示为形成在相同的截面中，但是应当理解，栅极接触件142和源极/漏极接触件144中的每一者可以形成在不同的截面中，这可以避免接触件短路。
可选地，在外延源极/漏极区域98和源极/漏极接触件144之间的界面处形成金属-半导体合金区域146。金属半导体合金区域146可以是：由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅-锗化硅区域等。通过在源极/漏极接触件144的开口中沉积金属，并且然后执行热退火工艺，可以在源极/漏极接触件144的(一种或多种)材料之前形成金属-半导体合金区域146。金属可以是能够与外延源极/漏极区域98的半导体材料(例如，硅、硅锗、锗等)反应以形成低电阻金属-半导体合金的任何金属，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以通过沉积工艺(例如ALD、CVD、PVD等)来沉积金属。在热退火工艺之后，可以执行清洁工艺(例如，湿法清洁)，以从源极/漏极接触件144的开口去除任何残余金属，例如从金属-半导体合金区域146的表面。源极/漏极接触件144的(一种或多种)材料随后可以形成在金属-半导体合金区域146上。
图24是根据一些其他实施例的纳米结构FET的视图。该实施例与图18所述的实施例相似，区别在于在第一导电材料114A和第二导电材料114C之间没有形成残余物114B。这当在铝处理118期间使用的含铝前驱物的所有铝在氟处理120期间键合到氟(参见图16)和/或当在氟处理120期间使用的含氟前驱物不包含金属时可以实现。例如，在含氟前驱物为NF3并且所有铝与氟键合的实施例中，可以没有残余物114B形成。
如上所述，一些实施例考虑在诸如平面FET之类的平面器件中或鳍式场效应晶体管(FinFET)中使用的各方面。图25A到图26是根据一些实施例的FinFET的视图。图25A和图25B显示了与图22A和图22B相似的视图，并且图26显示了与图18相似的视图，不同之处在于是FinFET而不是纳米结构FET。在所示的实施例中，鳍62包括沟道区域68，并且栅极结构沿着鳍62的侧壁和顶表面延伸。图26示出了一个实施例，其中栅极结构包括残余物114B，但是残余物114B可以以与先前针对图24所描述的类似的方式被省略。
一些实施例考虑省略特定的功函数调整层。图27和图28是根据一些实施例的器件的视图。图27以与图18相似的视图显示了纳米结构FET，并且图28以与图26相似的视图显示了FinFET。在这些实施例中，处理第一导电材料114A，但省略了第二导电材料114C。可以通过消除第二导电材料114C来降低制造复杂性。
一些实施例考虑其他功函数调整层的氟处理。图29和图30是根据一些实施例的器件的视图。图29以与图18相似的视图显示了纳米结构FET，并且图30以与图26相似的视图显示了FinFET。在这些实施例中，包括第一导电材料114A和第二导电材料114C两者，但是第二导电材料114C而不是第一导电材料114A被处理。因此，残留物114B可以形成在第二导电材料114C上而非第一导电材料114A上。处理第二导电材料114C而非第一导电材料114A可允许形成具有其他期望阈值电压的器件。
实施例可以实现各优点。执行氟处理120形成具有经氟处理的WFM层的栅极堆叠。例如，氟处理可以包括在WFM层上执行氟浸透，氟处理还可以使氟扩散到下面的栅极电介质(例如，高k栅极电介质)中。执行铝处理118增加了氟处理120的有效性，使得更多的氟被并入WFM层。结果，所得晶体管的平带电压可以趋向WFM层的金属的带边缘增加，所得晶体管的阈值电压可被降低，并且器件性能可以改进。
在一个实施例中，一种器件包括：第一沟道区域；第二沟道区域；以及栅极结构，包围所述第一沟道区域和所述第二沟道区域，所述栅极结构包括：栅极电介质层；第一p型功函数金属，位于所述栅极电介质层上，所述第一p型功函数金属包括氟和铝；第二p型功函数金属，位于所述第一p型功函数金属上，所述第二p型功函数金属的氟浓度和铝浓度低于所述第一p型功函数金属的氟浓度和铝浓度；以及填充层，位于所述第二p型功函数金属上。在所述器件的一些实施例中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且所述栅极结构的第一区域中的氟与铝之比在0.005到0.1的范围内。在所述器件的一些实施例中，所述栅极结构还包括：金属残余物，位于所述第一p型功函数金属和所述第二p型功函数金属之间的界面处，所述金属残余物包括铝和钨。在所述器件的一些实施例中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且所述栅极结构的第一区域中的氟与钨之比在0.005到0.1的范围内。在所述器件的一些实施例中，所述栅极电介质层包括氟和铪。在所述器件的一些实施例中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且所述栅极结构的第一区域中的氟与铪之比在0.015到0.2的范围内。
在一个实施例中，一种器件包括：沟道区域；界面层，位于所述沟道区域上；高k栅极电介质层，位于所述界面层上；第一功函数调整层，位于所述高k栅极电介质层上，所述第一功函数调整层包括第一p型功函数金属、所述第一p型功函数金属中的铝和所述第一p型功函数金属中的氟；第二功函数调整层，位于所述第一功函数调整层上，所述第二功函数调整层包括第二p型功函数金属，所述第二功函数调整层不含氟和铝；粘附层，位于所述第二功函数调整层上；以及填充层，位于所述粘附层上。在所述器件的一些实施例中，所述高k栅极电介质层包括氟和铪，所述高k栅极电介质层不含铝。在所述器件的一些实施例中，所述第一功函数调整层和所述第二功函数调整层是氮化钛。在所述器件的一些实施例中，所述第一功函数调整层是氮化钛并且所述第二功函数调整层是氮化钽。
在一个实施例中，一种方法包括：在沟道区域上沉积栅极电介质层；在所述栅极电介质层上沉积第一p型功函数金属；在所述第一p型功函数金属上执行铝处理；在执行所述铝处理之后，在所述第一p型功函数金属上执行氟处理；并且在执行所述氟处理之后，在所述第一p型功函数金属上沉积第二p型功函数金属。在所述方法的一些实施例中，所述铝处理是将铝并入到所述第一p型功函数金属中，所述氟处理将氟并入到所述第一p型功函数金属中，并且在所述氟处理期间并入的氟键合到在所述铝处理期间并入的铝。在所述方法的一些实施例中，所述铝处理示将所述第一p型功函数金属的表面暴露于含铝前驱物的第一沉积工艺，并且所述氟处理是将所述第一p型功函数金属的表面暴露于含氟前驱物的第二沉积工艺。在所述方法的一些实施例中，所述含氟前驱物是WFx、NFx、TiFx、TaFx或HfFx，并且其中，x是1到6范围内的整数。在所述方法的一些实施例中，所述含铝前驱物是三乙基铝或三甲基铝。在所述方法的一些实施例中，在同一沉积室中执行所述第一沉积工艺和所述第二沉积工艺。在所述方法的一些实施例中，在相同温度下执行所述第一沉积工艺和所述第二沉积工艺。在所述方法的一些实施例中，在不同温度下执行所述第一沉积过程和所述第二沉积工艺。在所述方法的一些实施例中，在所述铝处理期间没有铝扩散到所述栅极电介质层中。在所述方法的一些实施例中，在所述氟处理期间氟扩散到所述栅极电介质层中。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：
第一沟道区域；
第二沟道区域；以及
栅极结构，包围所述第一沟道区域和所述第二沟道区域，所述栅极结构包括：
栅极电介质层；
第一p型功函数金属，位于所述栅极电介质层上，所述第一p型功函数金属包括氟和铝；
第二p型功函数金属，位于所述第一p型功函数金属上，所述第二p型功函数金属的氟浓度和铝浓度低于所述第一p型功函数金属的氟浓度和铝浓度；以及
填充层，位于所述第二p型功函数金属上。
示例2.根据示例1所述的器件，其中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且其中，所述栅极结构的第一区域中的氟与铝之比在0.005到0.1的范围内。
示例3.根据示例1所述的器件，其中，所述栅极结构还包括：
金属残余物，位于所述第一p型功函数金属和所述第二p型功函数金属之间的界面处，所述金属残余物包括铝和钨。
示例4.根据示例3所述的器件，其中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且其中，所述栅极结构的第一区域中的氟与钨之比在0.005到0.1的范围内。
示例5.根据示例1所述的器件，其中，所述栅极电介质层包括氟和铪。
示例6.根据示例5所述的器件，其中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且其中，所述栅极结构的第一区域中的氟与铪之比在0.015到0.2的范围内。
示例7.一种半导体器件，包括：
沟道区域；
界面层，位于所述沟道区域上；
高k栅极电介质层，位于所述界面层上；
第一功函数调整层，位于所述高k栅极电介质层上，所述第一功函数调整层包括第一p型功函数金属、所述第一p型功函数金属中的铝和所述第一p型功函数金属中的氟；
第二功函数调整层，位于所述第一功函数调整层上，所述第二功函数调整层包括第二p型功函数金属，所述第二功函数调整层不含氟和铝；
粘附层，位于所述第二功函数调整层上；以及
填充层，位于所述粘附层上。
示例8.根据示例7所述的器件，其中，所述高k栅极电介质层包括氟和铪，所述高k栅极电介质层不含铝。
示例9.根据示例7所述的器件，其中，所述第一功函数调整层和所述第二功函数调整层是氮化钛。
示例10.根据示例7所述的器件，其中，所述第一功函数调整层是氮化钛并且所述第二功函数调整层是氮化钽。
示例11.一种制造半导体器件的方法，包括：
在沟道区域上沉积栅极电介质层；
在所述栅极电介质层上沉积第一p型功函数金属；
在所述第一p型功函数金属上执行铝处理；
在执行所述铝处理之后，在所述第一p型功函数金属上执行氟处理；并且
在执行所述氟处理之后，在所述第一p型功函数金属上沉积第二p型功函数金属。
示例12.根据示例11所述的方法，其中，所述铝处理将铝并入到所述第一p型功函数金属中，其中，所述氟处理将氟并入到所述第一p型功函数金属中，其中，在所述氟处理期间并入的氟键合到在所述铝处理期间并入的铝。
示例13.根据示例11所述的方法，其中，所述铝处理示是将所述第一p型功函数金属的表面暴露于含铝前驱物的第一沉积工艺，并且其中，所述氟处理是将所述第一p型功函数金属的表面暴露于含氟前驱物的第二沉积工艺。
示例14.根据示例13所述的方法，其中，所述含氟前驱物是WFx、NFx、TiFx、TaFx或HfFx，并且其中，x是1到6范围内的整数。
示例15.根据示例13所述的方法，其中，所述含铝前驱物是三乙基铝或三甲基铝。
示例16.根据示例13所述的方法，其中，在同一沉积室中执行所述第一沉积工艺和所述第二沉积工艺。
示例17.根据示例13所述的方法，其中，在相同温度下执行所述第一沉积工艺和所述第二沉积工艺。
示例18.根据示例13所述的方法，其中，在不同温度下执行所述第一沉积过程和所述第二沉积工艺。
示例19.根据示例11所述的方法，其中，在所述铝处理期间没有铝扩散到所述栅极电介质层中。
示例20.根据示例11所述的方法，其中，在所述氟处理期间氟扩散到所述栅极电介质层中。

Claims (10)

1.一种半导体器件，包括：
第一沟道区域；
第二沟道区域；以及
栅极结构，包围所述第一沟道区域和所述第二沟道区域，所述栅极结构包括：
栅极电介质层；
第一p型功函数金属，位于所述栅极电介质层上，所述第一p型功函数金属包括氟和铝；
第二p型功函数金属，位于所述第一p型功函数金属上，所述第二p型功函数金属的氟浓度和铝浓度低于所述第一p型功函数金属的氟浓度和铝浓度；以及
填充层，位于所述第二p型功函数金属上。
2.根据权利要求1所述的器件，其中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且其中，所述栅极结构的第一区域中的氟与铝之比在0.005到0.1的范围内。
3.根据权利要求1所述的器件，其中，所述栅极结构还包括：
金属残余物，位于所述第一p型功函数金属和所述第二p型功函数金属之间的界面处，所述金属残余物包括铝和钨。
4.根据权利要求3所述的器件，其中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且其中，所述栅极结构的第一区域中的氟与钨之比在0.005到0.1的范围内。
5.根据权利要求1所述的器件，其中，所述栅极电介质层包括氟和铪。
6.根据权利要求5所述的器件，其中，所述栅极结构的第一区域设置在所述第一沟道区域和所述第二沟道区域之间，并且其中，所述栅极结构的第一区域中的氟与铪之比在0.015到0.2的范围内。
7.一种半导体器件，包括：
沟道区域；
界面层，位于所述沟道区域上；
高k栅极电介质层，位于所述界面层上；
第一功函数调整层，位于所述高k栅极电介质层上，所述第一功函数调整层包括第一p型功函数金属、所述第一p型功函数金属中的铝和所述第一p型功函数金属中的氟；
第二功函数调整层，位于所述第一功函数调整层上，所述第二功函数调整层包括第二p型功函数金属，所述第二功函数调整层不含氟和铝；
粘附层，位于所述第二功函数调整层上；以及
填充层，位于所述粘附层上。
8.根据权利要求7所述的器件，其中，所述高k栅极电介质层包括氟和铪，所述高k栅极电介质层不含铝。
9.根据权利要求7所述的器件，其中，所述第一功函数调整层和所述第二功函数调整层是氮化钛。
10.一种制造半导体器件的方法，包括：
在沟道区域上沉积栅极电介质层；
在所述栅极电介质层上沉积第一p型功函数金属；
在所述第一p型功函数金属上执行铝处理；
在执行所述铝处理之后，在所述第一p型功函数金属上执行氟处理；并且
在执行所述氟处理之后，在所述第一p型功函数金属上沉积第二p型功函数金属。
CN202110473591.4A 2021-01-22 2021-04-29 半导体器件及其制造方法 Pending CN114566500A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163140288P 2021-01-22 2021-01-22
US63/140,288 2021-01-22
US17/189,779 US11688786B2 (en) 2021-01-22 2021-03-02 Semiconductor device and method
US17/189,779 2021-03-02

Publications (1)

Publication Number Publication Date
CN114566500A true CN114566500A (zh) 2022-05-31

Family

ID=81712625

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110473591.4A Pending CN114566500A (zh) 2021-01-22 2021-04-29 半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US11688786B2 (zh)
KR (1) KR102503924B1 (zh)
CN (1) CN114566500A (zh)
DE (1) DE102021105456A1 (zh)
TW (1) TWI789761B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688786B2 (en) * 2021-01-22 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
KR102395061B1 (ko) 2015-07-02 2022-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102016116310A1 (de) 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co. Ltd. Atomlagenabscheidungsverfahren und strukturen davon
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10276390B2 (en) 2016-04-13 2019-04-30 Globalfoundries Inc. Method and apparatus for reducing threshold voltage mismatch in an integrated circuit
US10410933B2 (en) * 2017-05-23 2019-09-10 Globalfoundries Inc. Replacement metal gate patterning for nanosheet devices
KR102293127B1 (ko) 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10665685B2 (en) * 2017-11-30 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US11081584B2 (en) * 2018-10-30 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices using a capping layer in forming gate electrode and semiconductor devices
US11069534B2 (en) 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11088034B2 (en) 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11183431B2 (en) 2019-09-05 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11688786B2 (en) * 2021-01-22 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
TW202230790A (zh) 2022-08-01
DE102021105456A1 (de) 2022-07-28
KR102503924B1 (ko) 2023-02-27
US20220238686A1 (en) 2022-07-28
US20230282725A1 (en) 2023-09-07
US11688786B2 (en) 2023-06-27
KR20220106647A (ko) 2022-07-29
TWI789761B (zh) 2023-01-11

Similar Documents

Publication Publication Date Title
US11916114B2 (en) Gate structures in transistors and method of forming same
US11901362B2 (en) Semiconductor device and method
US20240170536A1 (en) Semiconductor device and method
US20230282725A1 (en) Semiconductor Devices and Methods of Forming the Same
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
US20220359654A1 (en) Methods of Forming Semiconductor Devices Including Gate Barrier Layers
KR102509232B1 (ko) 트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들
US11810948B2 (en) Semiconductor device and method
US20220285159A1 (en) Gate Structures in Transistors and Method of Forming Same
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
CN116705852A (zh) 晶体管栅极结构及其形成方法
CN115274657A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination