CN116705852A - 晶体管栅极结构及其形成方法 - Google Patents

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CN116705852A CN202310453813.5A CN202310453813A CN116705852A CN 116705852 A CN116705852 A CN 116705852A CN 202310453813 A CN202310453813 A CN 202310453813A CN 116705852 A CN116705852 A CN 116705852A
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丘子轩
张文
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Abstract

本公开涉及晶体管栅极结构及其形成方法。在实施例中，一种器件包括：第一纳米结构；栅极电介质层，围绕第一纳米结构；第一p型功函数调整层，位于栅极电介质层上；电介质阻挡层，位于第一p型功函数调整层上；以及第二p型功函数调整层，位于电介质阻挡层上，电介质阻挡层比第一p型功函数调整层和第二p型功函数调整层薄。

Description

晶体管栅极结构及其形成方法
技术领域
本公开总体涉及晶体管栅极结构及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。通常通过以下方式来制造半导体器件：在半导体衬底之上顺序地沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定面积中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一纳米结构；栅极电介质层，围绕所述第一纳米结构；第一p型功函数调整层，位于所述栅极电介质层上；电介质阻挡层，位于所述第一p型功函数调整层上；以及第二p型功函数调整层，位于所述电介质阻挡层上，所述电介质阻挡层比所述第一p型功函数调整层和所述第二p型功函数调整层薄。
根据本公开的一个实施例，提供了一种半导体器件，包括：第一纳米结构；第二纳米结构；第一栅极电介质层，围绕所述第一纳米结构和所述第二纳米结构；第一p型功函数调整层，位于所述第一栅极电介质层上；电介质阻挡层，位于所述第一p型功函数调整层上；以及第二p型功函数调整层，位于所述电介质阻挡层上，所述第一纳米结构和所述第二纳米结构之间的第一区域被所述第一栅极电介质层、所述第一p型功函数调整层、所述电介质阻挡层以及所述第二p型功函数调整层完全填充。
根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：在栅极电介质层上沉积第一p型功函数调整层；在所述第一p型功函数调整层上沉积保护层；在所述保护层覆盖所述第一p型功函数调整层的同时，对所述第一p型功函数调整层和所述栅极电介质层进行退火；在所述退火之后，去除所述保护层的至少一部分，在去除所述保护层期间，在所述第一p型功函数调整层上形成阻挡层；以及在所述阻挡层上沉积第二p型功函数调整层。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚起见，各个特征的尺寸可能被任意地增大或缩小了。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳米结构FET)的示例。
图2-图24B是根据一些实施例的在纳米结构FET的制造中的中间阶段的视图。
图25A-图25B是根据一些实施例的FinFET的视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的特定示例以简化本公开。当然，这些仅是示例，而不旨在进行限制。例如，在下面的描述中，在第二特征之上或第二特征上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且其本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以便于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中处于除了附图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可以类似地进行相应解释。
根据各种实施例，通过在功函数调整层上形成保护层来形成用于p型器件的栅极电极层。随后执行退火工艺以修改下面的栅极电介质层的功函数。保护层在退火工艺中保护下面的功函数调整层。使用含氧蚀刻剂来去除保护层，这促进了在功函数调整层上形成电介质阻挡层。电介质阻挡层可以保护下面的功函数调整层在后续处理中不被修改。电介质阻挡层和功函数调整层没有被去除并且保留在p型器件的栅极电极层中。省略这样的去除工艺可以帮助避免损坏p型区域中的栅极电介质层，从而提高所得器件的性能。
在特定上下文中描述实施例，管芯包括纳米结构场效应晶体管(纳米结构FET)。然而，各种实施例可以被应用于替代纳米结构FET或与纳米结构FET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、或平面晶体管等)的管芯。
图1示出了根据一些实施例的纳米结构FET(例如，纳米线FET、纳米片FET、多桥通道(MBC)FET、纳米带状FET、栅极全环绕(GAA)FET等)的示例。图1是三维视图，其中为了说明清楚而省略了纳米结构FET的一些特征。
纳米结构FET包括在衬底50(例如，半导体衬底)上的鳍62之上的纳米结构66(例如，纳米片、纳米线等)，其中纳米结构66是充当纳米结构FET的沟道区域的半导体特征。诸如浅沟槽隔离(STI)区域之类的隔离区域70设置在相邻的鳍62之间，这些鳍62可以从相邻的隔离区域70之间突出得高于这些相邻的隔离区域70。纳米结构66设置在相邻的隔离区域70之上和相邻的隔离区域70之间。尽管隔离区域70被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，尽管鳍62的底部部分被示出为与衬底50是单一连续材料，但是鳍62的底部部分和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍62指代在相邻的隔离区域70之间延伸的部分。
栅极电介质122位于鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。栅极电极124位于栅极电介质122之上。外延源极/漏极区域98设置在鳍62上并且位于栅极电介质122和栅极电极124的相反侧。根据上下文，(一个或多个)源极/漏极区域可以单独地或者共同地指代源极或漏极。在外延源极/漏极区域98之上形成层间电介质(ILD)104。到外延源极/漏极区域98的接触件(随后描述)将穿过ILD 104来形成。外延源极/漏极区域98可以在各种纳米结构66之间共享。例如，相邻的外延源极/漏极区域98可以被电气地连接，例如通过由外延生长来联合外延源极/漏极区域98，或者通过将外延源极/漏极区域98与同一源极/漏极接触件耦合。
图1还示出了在后面的附图中使用的参考横截面。横截面A-A’沿着栅极电极124的纵向轴线，并且在例如垂直于纳米结构FET的外延源极/漏极区域98之间的电流流动方向的方向上。横截面B-B’垂直于横截面A-A’，并且平行于纳米结构FET的鳍62的纵向轴线并且在例如纳米结构FET的外延源极/漏极区域98之间的电流流动的方向上。横截面C-C’平行于横截面A-A’并且延伸穿过纳米结构FET的外延源极/漏极区域98。为了清楚起见，后续附图引用这些参考横截面。
在使用后栅极工艺(gate-last process)形成的纳米结构FET的上下文中讨论本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-first process)。而且，一些实施例考虑了在诸如平面FET之类的平面器件或鳍式场效应晶体管(FinFET)中使用的各方面。例如，FinFET可以包括衬底上的半导体鳍，其中半导体鳍是用作FinFET的沟道区域的半导体特征。类似地，平面FET可以包括衬底，其中衬底的平面部分是用作平面FET的沟道区域的半导体特征。
图2-图24B是根据一些实施例的在纳米结构FET的制造中的中间阶段的视图。图2、图3、图4、图5、图6和图7是三维视图，它们示出了与图1类似的三维视图。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A是沿着与图1中的参考横截面A-A’类似的横截面示出的截面图。图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B是沿着与图1中的参考横截面B-B’类似的横截面示出的截面图。图10C和图10D是沿着与图1中的参考横截面C-C’类似的横截面示出的截面图。
在图2中，衬底50被提供。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，衬底50可以是掺杂的(即，掺杂有p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层或氧化硅层等。绝缘体层设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或前述项的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如n型纳米结构FET，并且p型区域50P可以用于形成诸如PMOS晶体管之类的p型器件，例如p型纳米结构FET。n型区域50N可以与p型区域50P实体分离(未单独示出)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
在衬底50之上形成多层堆叠52。多层堆叠52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。这些半导体材料可以各自从衬底50的候选半导体材料中选择。
在所示的实施例中，并且如随后将更详细地描述的，第一半导体层54将被去除并且第二半导体层56将被图案化，以在n型区域50N和p型区域50P两者中形成用于纳米结构FET的沟道区域。在这样的实施例中，n型区域50N和p型区域50P两者中的沟道区域可以具有相同的材料组分(例如，硅或另一半导体材料)并且可以同时形成。第一半导体层54是牺牲层(或虚设层)，其在后续处理中将被去除以暴露第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料是相对于对第二半导体层56的蚀刻具有高蚀刻选择性的材料，例如，硅锗。第二半导体层56的第二半导体材料是适用于n型器件和p型器件两者的材料，例如硅。
在另一实施例中(未单独示出)，第一半导体层54将被图案化以在一个区域(例如，p型区域50P)中形成用于纳米结构FET的沟道区域，并且第二半导体层56将被图案化以在另一区域(例如，n型区域50N)中形成用于纳米结构FET的沟道区域。第一半导体层54的第一半导体材料可以是适用于p型器件的材料，例如，硅锗(例如，SixGe1-x，其中x可以在0至1的范围内)、纯锗、III-V化合物半导体、或II-VI化合物半导体等。第二半导体层56的第二半导体材料可以是适用于n型器件的材料，例如，硅、碳化硅、III-V化合物半导体、或II-VI化合物半导体等。第一半导体材料和第二半导体材料相对于对彼此的蚀刻可以具有高蚀刻选择性，从而在n型区域50N中可以在不显著去除第二半导体层56的情况下去除第一半导体层54，并且在p型区域50P中可以在不显著去除第一半导体层54的情况下去除第二半导体层56。
多层堆叠52被示出为包括第一半导体层54和第二半导体层56各三层。应当理解的是，多层堆叠52可以包括任何数量的第一半导体层54和第二半导体层56。多层堆叠52的每一层可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺来沉积。在一些实施例中，多层堆叠52的一些层(例如，第二半导体层56)被形成为比多层堆叠52的其他层(例如，第一半导体层54)薄。
在图3中，鳍62形成在衬底50中，并且纳米结构64、66形成在多层堆叠52中。在一些实施例中，可以通过分别在多层堆叠52和衬底50中蚀刻沟槽来在多层堆叠52和衬底50中形成纳米结构64、66和鳍62。该蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或前述项的组合。该蚀刻可以是各向异性的。通过蚀刻多层堆叠52来形成纳米结构64、66可以进一步从第一半导体层54限定第一纳米结构64并且从第二半导体层56限定第二纳米结构66。
可以通过任何合适的方法来图案化鳍62和纳米结构64、66。例如，可以使用一种或多种光刻工艺来图案化鳍62和纳米结构64、66，这些光刻工艺包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺而被图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍62。
鳍62被示出为在n型区域50N和p型区域50P两者中具有基本上相等的宽度。在一些实施例中，n型区域50N中的鳍62的宽度可以大于或小于p型区域50P中的鳍62的宽度。此外，虽然鳍62和纳米结构64、66中的每一个都被示出为具有在各个部分一致的宽度，但是在其他实施例中，鳍62和/或纳米结构64、66可以具有锥形的侧壁，使得鳍62和/或纳米结构64、66中的每一个的宽度在朝着衬底50的方向上持续增加。在这样的实施例中，纳米结构64、66中的每一个可以具有不同的宽度并且形状为梯形。
在图4中，绝缘材料68沉积在衬底50、鳍62和纳米结构64、66之上，以及相邻的鳍62之间。绝缘材料68可以是诸如氧化硅之类的氧化物、氮化物或前述项的组合等，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)或者前述项的组合等来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料68是通过FCVD工艺形成的氧化硅。一旦绝缘材料68被形成，就可以执行退火工艺。在一实施例中，绝缘材料68被形成为使得过量的绝缘材料68覆盖纳米结构64、66。尽管绝缘材料68被示出为单个层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍62和纳米结构64、66的表面来形成衬里(未单独示出)。此后，可以在衬里之上形成填充材料，例如前述绝缘材料中的一种。
然后对绝缘材料68施加去除工艺以去除纳米结构64、66之上的过量绝缘材料68。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀刻工艺或前述项的组合等之类的平坦化工艺。平坦化工艺暴露纳米结构64、66，使得纳米结构64、66的顶表面和绝缘材料68的顶表面在平坦化工艺完成之后是齐平的。
在图5中，绝缘材料68被凹陷以形成STI区域70。STI区域70与鳍62相邻。绝缘材料68被凹陷为使得鳍62的上部从相邻的STI区域70之间突出。此外，STI区域70的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或前述项的组合。STI区域70的顶表面可以通过适当的蚀刻而形成为平坦的、凸的和/或凹的。STI区域70可以使用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料68的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍62和纳米结构64、66的材料更快的速率来蚀刻绝缘材料68的材料)。例如，可以使用采用例如稀氢氟酸(dHF)的氧化物去除。
先前描述的过程只是可以如何形成鳍62和纳米结构64、66的一个示例。在一些实施例中，鳍62和/或纳米结构64、66可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层来蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷为使得外延结构相对于电介质层突出以形成鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免先前和/或随后的注入，但是原位掺杂和注入掺杂也可以一起使用。
此外，可以在鳍62、纳米结构64、66和/或STI区域70中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍62、纳米结构64、66和STI区域70之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50P暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、或锑等，其浓度范围为1013原子/cm3至1014原子/cm3。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在对p型区域50P的注入之后或之前，在p型区域50P和n型区域50N中的鳍62、纳米结构64、66和STI区域70之上形成光致抗蚀剂或其他掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、或铟等，其浓度范围为1013原子/cm3至1014原子/cm3。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以一起使用。
在图6中，在鳍62和/或纳米结构64、66上形成虚设电介质层72。虚设电介质层72可以由氧化硅、氮化硅、前述项的组合等形成，其可以根据可接受的技术被沉积或热生长。在虚设电介质层72之上形成虚设栅极层74，并且在虚设栅极层74之上形成掩模层76。可以在虚设电介质层72之上沉积虚设栅极层74，虚设栅极层74然后例如通过CMP被平坦化。虚设栅极层74可以由导电或非导电材料形成，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。可以通过CVD、物理气相沉积(PVD)、溅射沉积或用于沉积所选材料的其他技术来沉积虚设栅极层74的材料。虚设栅极层74可以由对绝缘材料(例如，STI区域70和/或虚设电介质层72)的蚀刻具有高蚀刻选择性的其他材料制成。可以在虚设栅极层74之上沉积掩模层76。掩模层76可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P来形成单个虚设栅极层74和单个掩模层76。在所示的实施例中，虚设电介质层72覆盖STI区域70，使得虚设电介质层72在虚设栅极层74和STI区域70之间延伸。在另一实施例中，虚设电介质层72仅覆盖鳍62和纳米结构64、66。
在图7中，使用可接受的光刻和刻蚀技术对掩模层76进行图案化以形成掩模86。然后可以将掩模86的图案转移到虚设栅极层74和虚设电介质层72，以分别形成虚设栅极84和虚设电介质82。虚设栅极84覆盖鳍62的相应沟道区域58(参见图8A-图8B)。掩模86的图案可以用于将每个虚设栅极84与相邻的虚设栅极84实体分离。虚设栅极84还可以具有与相应的鳍62的长度方向基本上垂直的长度方向。掩模86可以可选地在图案化之后被去除，例如，通过任何可接受的蚀刻技术被去除。
图8A至图24B示出了实施例器件的制造中的各种附加步骤。图8A至图24B示出了n型区域50N和p型区域50P中的任一个中的特征。例如，所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构的差异(如果存在的话)在对每个图的描述中进行说明。
在图8A-图8B中，栅极间隔件90被形成在纳米结构64、66之上、在掩模86(如果存在的话)、虚设栅极84和虚设电介质82的暴露侧壁上。栅极间隔件90可以通过共形地沉积一种或多种电介质材料并随后蚀刻该(一种或多种)电介质材料来形成。可接受的电介质材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，它们可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等之类的沉积工艺来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或前述项的组合)以图案化该(一种或多种)电介质材料。该蚀刻可以是各向异性的。该(一种或多种)电介质材料在被蚀刻之后，其一些部分留在虚设栅极84的侧壁上(从而形成栅极间隔件90)。如随后将更详细地描述的，该(一种或多种)电介质材料在被蚀刻之后，其一些部分也可以留在鳍62和/或纳米结构64、66的侧壁上(从而形成鳍间隔件92，参见图10C-图10D)。在蚀刻之后，鳍间隔件92和/或栅极间隔件90可以具有笔直的侧壁(如图所示)或可以具有弯曲的侧壁(未单独示出)。
此外，可以执行用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于用于先前描述的阱的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时暴露p型区域50P，并且可以将适当类型(例如，p型)杂质注入到在p型区域50P中暴露的鳍62和纳米结构64、66中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时暴露n型区域50N，并且可以将适当类型(例如，n型)杂质注入到在n型区域50N中暴露的鳍62和纳米结构64、66中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂源极/漏极区域的杂质浓度可以在1015原子/cm3到1019原子/cm3的范围内。可以使用退火来修复注入损伤并且激活所注入的杂质。
注意，先前的公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A-图9B中，源极/漏极凹部94形成在鳍62、纳米结构64、66和衬底50中。随后将在源极/漏极凹部94中形成外延源极/漏极区域。源极/漏极凹部94可以延伸穿过纳米结构64、66并进入衬底50。在一些实施例中，可以蚀刻鳍62，使得源极/漏极凹部94的底表面设置得低于STI区域70的顶表面。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺来蚀刻鳍62、纳米结构64、66和衬底50而形成源极/漏极凹部94。在用于形成源极/漏极凹部94的蚀刻工艺期间，栅极间隔件90和虚设栅极84掩蔽鳍62、纳米结构64、66和衬底50的一些部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构64、66和/或鳍62的每一层。可以使用定时蚀刻工艺来在源极/漏极凹部94达到期望深度之后停止对源极/漏极凹部94的蚀刻。
可选地，内部间隔件96被形成在第一纳米结构64的剩余部分的侧壁上，例如，被源极/漏极凹部94暴露的那些侧壁。如随后将更详细地描述的，随后将在源极/漏极凹部94中形成源极/漏极区域，并且第一纳米结构64随后将被相应的栅极结构替代。内部间隔件96充当随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件96可以被用于基本上防止后续蚀刻工艺(例如，用于随后去除第一纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域的损坏。
作为用于形成内部间隔件96的示例，源极/漏极凹部94可以横向扩展。具体地，第一纳米结构64的侧壁的被源极/漏极凹部94暴露的部分可以被凹陷以形成侧壁凹部。尽管第一纳米结构64的侧壁被示出为笔直的，但这些侧壁可以是凹的或凸的。侧壁可以通过可接受的蚀刻工艺来凹陷，例如，对第一纳米结构64的材料具有选择性的蚀刻工艺(例如，该蚀刻工艺以比蚀刻第二纳米结构66的材料更快的速率来选择性地蚀刻第一纳米结构64的材料)。该蚀刻可以是各向同性的。例如，当第二纳米结构66由硅形成并且第一纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在另一实施例中，该蚀刻工艺可以是使用诸如氟化氢(HF)气体之类的氟基气体的干法蚀刻。在一些实施例中，可以持续地执行同一蚀刻工艺以既形成源极/漏极凹部94，又凹陷第一纳米结构64的侧壁。然后可以通过在源极/漏极凹部94中共形地形成绝缘材料并随后蚀刻绝缘材料来形成内部间隔件96。绝缘材料可以是氮化硅或氮氧化硅，但可以采用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。绝缘材料可以通过诸如ALD、CVD等之类的沉积工艺来形成。对绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如，RIE或NBE等。
尽管内部间隔件96的外侧壁被示出为与第二纳米结构66的侧壁齐平，但是内部间隔件96的外侧壁可以延伸超过第二纳米结构66的侧壁或相比于第二纳米结构66的侧壁是凹陷的。换句话说，内部间隔件96可以部分填充、完全填充、或过度填充侧壁凹部。此外，尽管内部间隔件96的侧壁被示出为笔直的，但是内部间隔件96的侧壁可以是凹的或凸的。
在图10A至图10D中，在源极/漏极凹部94中形成外延源极/漏极区域98。在一些实施例中，外延源极/漏极区域98在各个沟道区域58中施加应力，从而提高性能。外延源极/漏极区域98形成在源极/漏极凹部94中，使得每个虚设栅极84设置在相应相邻的外延源极/漏极区域98的对之间。在一些实施例中，栅极间隔件90用于将外延源极/漏极区域98与虚设栅极84分离，并且内部间隔件96用于将外延源极/漏极区域98与纳米结构64分离适当的横向距离，使得外延源极/漏极区域98不会与随后形成的所得纳米结构FET的栅极短路。
可以通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域98。然后，外延源极/漏极区域98在n型区域50N中的源极/漏极凹部94中外延生长。外延源极/漏极区域98可以包括适用于n型纳米结构FET的任何可接受的材料。例如，如果第二纳米结构66由硅形成，则外延源极/漏极区域98可以包括在第二纳米结构66上施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅或磷化硅等。n型区域50N中的外延源极/漏极区域98可以被称为“n型源极/漏极区域”。外延源极/漏极区域98可以具有从纳米结构64、66的相应上表面凸起的表面，并且可以具有小平面(facet)。
可以通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域98。然后，外延源极/漏极区域98在p型区域50P中的源极/漏极凹部94中外延生长。外延源极/漏极区域98可以包括适用于p型纳米结构FET的任何可接受的材料。例如，如果第二纳米结构66由硅形成，则外延源极/漏极区域98可以包括在第一纳米结构64上施加压缩应变的材料，例如硅-锗、硼掺杂的硅-锗、锗或锗锡等。p型区域50P中的外延源极/漏极区域98可以被称为“p型源极/漏极区域”。外延源极/漏极区域98还可以具有从纳米结构64、66的相应表面凸起的表面并且可以具有小平面。
可以用掺杂剂来注入外延源极/漏极区域98、纳米结构64、66和/或鳍62以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域，然后进行退火的工艺。源极/漏极区域的杂质浓度可以在1019原子/cm3至1021原子/cm3之间。用于源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区域98可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域98的外延工艺的结果，外延源极/漏极区域98的上表面具有小平面，这些小平面横向向外扩展超过纳米结构64、66的侧壁。在一些实施例中，这些小平面导致同一纳米结构FET的相邻外延源极/漏极区域98合并，如图10C所示。在其他实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域98保持分离，如图10D所示。在所示实施例中，鳍间隔件92形成在STI区域70的顶表面上，从而阻止外延生长。在一些其他实施例中，鳍间隔件92可以覆盖纳米结构64、66和/或鳍62的侧壁的一些部分，从而进一步阻止外延生长。在另一实施例中，调整用于形成栅极间隔件90的间隔件蚀刻以不形成鳍间隔件，从而允许外延源极/漏极区域98延伸到STI区域70的表面。
外延源极/漏极区域98可以包括一个或多个半导体材料层。例如，外延源极/漏极区域98可以包括衬里层98A、主层98B和修整层98C(或者更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域98。衬里层98A、主层98B和修整层98C中的每一个可以由不同的半导体材料来形成，并且可以被掺杂为具有不同的掺杂剂浓度。在一些实施例中，衬里层98A的掺杂剂浓度可以小于主层98B并且大于修整层98C。在外延源极/漏极区域98包括三个半导体材料层的实施例中，可以沉积衬里层98A，可以将主层98B沉积在衬里层98A之上，并且可以将修整层98C沉积在主层98B之上。在外延源极/漏极区域98包括三个半导体材料层的实施例中，衬里层98A可以生长在源极/漏极凹部94中，主层98B可以生长在衬里层98A上，并且修整层98C可以生长在主层98B上。
在图11A-图11B中，第一ILD 104沉积在外延源极/漏极区域98、栅极间隔件90和掩模86(如果存在的话)或虚设栅极84之上。第一ILD 104可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104与外延源极/漏极区域98、栅极间隔件90、以及掩模86(如果存在的话)或虚设栅极84之间形成接触蚀刻停止层(CESL)102。CESL 102可以由对第一ILD 104的蚀刻具有高蚀刻选择性的电介质材料来形成，例如氮化硅、氧化硅、氮氧化硅等，其可以通过任何合适的沉积工艺来形成，例如CVD、ALD等。
在图12A-图12B中，执行去除工艺以将第一ILD 104的顶表面与栅极间隔件90和掩模86(如果存在的话)或虚设栅极84的顶表面齐平。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀刻工艺或前述项的组合等之类的平坦化工艺。该平坦化工艺还可以去除虚设栅极84上的掩模86，以及栅极间隔件90的沿着掩模86的侧壁的部分。在平坦化工艺之后，第一ILD 104、栅极间隔件90和掩模86(如果存在的话)或虚设栅极84的顶表面基本上是共面的(在工艺变化内)。因此，掩模86(如果存在的话)或虚设栅极84的顶表面通过第一ILD104而被暴露。
在图13A-图13B中，掩模86(如果存在的话)和虚设栅极84在一个或多个蚀刻步骤中被去除，从而形成凹部106。虚设电介质82的在凹部106中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极84和虚设电介质82。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，其以比第一ILD 104和栅极间隔件90的材料更快的速率来选择性地蚀刻虚设栅极84的材料。每个凹部106暴露和/或覆盖纳米结构64、66的部分，这些部分在随后完成的纳米结构FET中充当沟道区域58。纳米结构64、66的充当沟道区域58的部分被设置在相邻的外延源极/漏极区域98的对之间。在去除期间，当蚀刻虚设栅极84时，虚设电介质82可以用作蚀刻停止层。然后可以在去除虚设栅极84之后去除虚设电介质82。
然后去除第一纳米结构64的剩余部分以在第二纳米结构66之间的区域50I中形成开口108。可以通过任何可接受的蚀刻工艺来去除第一纳米结构64的剩余部分，该蚀刻工艺以比蚀刻第二纳米结构66的材料更快的速率来选择性地蚀刻第一纳米结构64的材料。该蚀刻可以是各向同性的。例如，当第一纳米结构64由硅锗形成并且第二纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小第二纳米结构66的暴露部分的厚度并扩大开口108。
在另一实施例(未单独示出)中，n型区域50N和p型区域50P中的沟道区域58可以分开形成，例如通过去除n型区域50N中的第一纳米结构64和通过去除p型区域50P中的第二纳米结构66。在这样的实施例中，n型区域50N和p型区域50P中的沟道区域58可以具有不同的材料成分。
在图14A-图14B中，栅极电介质层112形成在凹部106和开口108中。然后在栅极电介质层112上形成栅极电极层114。栅极电介质层112和栅极电极层114是用于替换栅极的层，并且围绕第二纳米结构66的所有(例如，四个)侧面。
栅极电介质层112设置在鳍62的上表面上；设置在第二纳米结构66的顶表面、侧壁和底表面上；以及设置在栅极间隔件90的侧壁上。栅极电介质层112也可以形成在第一ILD104和栅极间隔件90的顶表面上，并且可以形成在鳍62的侧壁上(例如，在STI区域70的顶表面低于鳍62的顶表面的实施例中)。栅极电介质层112可以包括氧化物(例如，氧化硅或金属氧化物)、硅酸盐(例如，金属硅酸盐)、前述项的组合、前述项的多层等。栅极电介质层112可以包括k值大于约7.0的高介电常数(high-k)材料，例如铪、铝、锆、镧、锰、钡、钛、铅及前述项的组合的金属氧化物或硅酸盐。尽管在图14A-图14B中示出了单层栅极电介质层112，但是如随后将更详细地描述的，栅极电介质层112可以包括多个层，例如界面层和上面的高k电介质层。
栅极电极层114设置在栅极电介质层112上。栅极电极层114可以包括一种或多种含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述项的组合、前述项的多层等。尽管在图14A-图14B中示出了单层栅极电极层114，但是如随后将更详细地描述的，栅极电极层114可以包括任意数量的功函数调整层、任意数量的胶层和填充层。
n型区域50N和p型区域50P中的栅极电介质层112的形成可以同时发生，使得每个区域中的栅极电介质层112由相同的材料形成，并且栅极电极层114的形成可以同时发生，使得每个区域中的栅极电极层114由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层112可以通过不同的工艺来形成，使得栅极电介质层112可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层114可以通过不同的工艺形成，使得栅极电极层114可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。在下面的描述中，分别形成n型区域50N中的栅极电极层114的至少一些部分和p型区域50P中的栅极电极层114的至少一些部分。
图15A-图20B示出了在p型区域50P中的凹部106和开口108中形成用于替换栅极的栅极电介质层112和栅极电极层114的过程。图15A、图16A、图17A、图18A、图19A和图20A示出了图14A中的区域50A中的特征。图15B、图16B、图17B、图18B、图19B和图20B示出了图14B中的区域50B中的特征。p型区域50P中的栅极电极层114包括由薄阻挡层分隔开的两个p型功函数调整层。n型区域50N可以至少在形成p型区域50P中的栅极电极层114的一些部分的同时被掩蔽。
在图15A-图15B中，栅极电介质层112共形地形成在第二纳米结构66的沟道区域58上，使得栅极电介质层112共形地衬在p型区域50P中的凹部106和开口108上。栅极电介质层112也可以被沉积在第一ILD104和栅极间隔件90的顶表面上(参见图14B)。栅极电介质层112的形成方法可以包括分子束沉积(MBD)、ALD和PECVD等。栅极电介质层112围绕第二纳米结构66的所有(例如，四个)侧面。在所示的实施例中，栅极电介质层112是多层的，包括界面层112A(或更一般地，第一栅极电介质层)和上面的高k电介质层112B(或更一般地，第二栅极电介质层)。在一些实施例中，界面层112A由氧化硅形成并且高k电介质层112B由氧化铪形成。栅极电介质层112可以包括任何可接受数量的层。
在图16A-图16B中，第一p型功函数调整层114A共形地形成在栅极电介质层112上，使得第一p型功函数调整层114A共形地衬在p型区域50P中的凹部106和开口108上。第一p型功函数调整层114A由p型功函数材料(PWFM)形成，该p型功函数材料(PWFM)对于将纳米结构FET的功函数调整到给定待形成器件的应用所需的量是可接受的，并且可以通过任何可接受的沉积工艺形成。在一些实施例中，第一p型功函数调整层114A由氮化钛、氮化钽、前述项的组合等形成，其可以通过诸如PVD、ALD、CVD等之类的沉积工艺形成。在一些实施例中，第一p型功函数调整层114A具有在至/>的范围内的厚度。
第一p型功函数调整层114A的PWFM包括功函数调整元素。功函数调整元素可以是金属，并且PWFM可以是该金属的氮化物。因此，PWFM可以是金属氮化物。在一些实施例中，功函数调整元素是钛，PWFM是氮化钛，并且第一p型功函数调整层114A通过PVD沉积。
在图17A-图17B中，保护层116共形地形成在第一p型功函数调整层114A上，使得保护层116共形地衬在p型区域50P中的凹部106和开口108上。保护层116由诸如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物等之类的牺牲材料形成，其可以通过CVD、PVD、溅射沉积等来沉积。在一些实施例中，保护层116具有在至/>的范围内的厚度。保护层116是牺牲层，其将用于在随后的退火工艺期间保护第一p型功函数调整层114A。此外，第一p型功函数调整层114A可以用作保护层116的粘附层。
在形成保护层116之后，对第一p型功函数调整层114A和栅极电介质层112进行退火以改变栅极电介质层112的功函数，从而调整所得纳米结构FET的功函数。退火工艺可以是快速热退火、尖峰退火等。退火工艺可以在550℃至1400℃的范围内的温度下执行达0.1毫秒至5分钟的范围内的持续时间。退火工艺可以在包含工艺气体的环境中执行，例如含氧工艺气体、含氮工艺气体等。退火工艺可以通过改变栅极电介质层112和第二纳米结构66的界面、驱动氮/氧进入栅极电介质层112等来改变栅极电介质层112的功函数。保护层116可以保护第一p型功函数调整层114A在退火工艺期间免受氧化。
在图18A-图18B中，保护层116被至少部分地去除。保护层116的至少一部分可以用对保护层116具有选择性的任何可接受的蚀刻工艺来去除(例如，以比蚀刻第一p型功函数调整层114A的材料更快的速率来选择性地蚀刻保护层116的牺牲材料)。蚀刻工艺可以是各向同性的。蚀刻剂可以是含氧蚀刻剂。在一些实施例中，保护层116通过使用氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)、乙酸(CH3COOH)、过氧化氢(H2O2)、前述项的组合等的湿法蚀刻来蚀刻。在保护层116已被蚀刻所需量之后，可以使用定时蚀刻工艺来停止蚀刻。在一些实施例中，执行蚀刻工艺达1秒至3600秒的范围内的持续时间。如上所述，开口108很小。此外，所得栅极结构的正确操作不需要保护层116。在退火工艺之后去除保护层116允许开口108中的空间被释放用于随后形成的功函数调整层。
阻挡层114B形成在第一p型功函数调整层114A上。阻挡层114B是通过对保护层116进行蚀刻而形成的电介质阻挡层。阻挡层114B由保护层116的经氧化和/或氮化残余材料形成。作为形成阻挡层114B的示例，可以如前所述来蚀刻保护层116，具体地，通过用含氧蚀刻剂来蚀刻保护层116。选择含氧蚀刻剂来控制蚀刻工艺以便形成阻挡层114B。在保护层116由非晶硅形成的一些实施例中，用于对保护层116进行蚀刻的含氧蚀刻剂是过氧化氢(H2O2)和氯化氢(HCl)的混合物。在对保护层116的蚀刻期间，保护层116可以被减薄直到它被基本上去除(在工艺变化内)。例如，可以去除剩余的保护层116的材料，直到剩余材料的量足够小以至于蚀刻基本上停止(在工艺变化内)。在一些实施例中，保护层116被减薄，直到减薄的速率小于目标速率(例如，小于预定阈值)。保护层116的残余材料被含氧蚀刻剂氧化。当第一p型功函数调整层114A为金属氮化物时，保护层116的残余材料也可以通过从金属氮化物中吸收氮而被氮化。因此，阻挡层114B是保护层116的材料的氧化物或氮氧化物。在保护层116由非晶硅形成并且第一p型功函数调整层114A由氮化钛形成的一些实施例中，阻挡层114B由氮氧化硅形成。阻挡层114B较薄，并且比第一p型功函数调整层114A和随后形成的覆盖层薄。在一些实施例中，阻挡层114B具有小于约的厚度，例如在/>至/>的范围内的厚度。即使阻挡层114B是电介质层，将阻挡层114B形成为小厚度也允许其对所得栅极结构的电阻具有可忽略不计的影响。阻挡层114B可以保护第一p型功函数调整层114A在后续处理中不被修改。
第一p型功函数调整层114A没有被从p型区域50P去除，并且位于阻挡层114B下方。随后将在阻挡层114B上形成另一功函数调整层。因此，p型区域50P中的所得栅极结构包括不同厚度的多个功函数调整层，这些功函数调整层由薄电介质层(例如，阻挡层114B)分隔开。通过控制各个层的厚度，可以更精细地调整所得栅极结构的功函数。此外，省略用于p型区域50P中的第一p型功函数调整层114A的去除工艺可以有利地允许p型区域50P中的所得栅极结构的功函数被调整到所需量而无需超过目标功函数。此外，省略从p型区域50P去除第一p型功函数调整层114A可以帮助避免损坏p型区域50P中的栅极电介质层112，这可以避免降低所得栅极结构的功函数。在一些实施例中，省略从p型区域50P去除第一p型功函数调整层114A(使得第一p型功函数调整层114A和阻挡层114B被包括在p型区域50P中的所得栅极结构中)将p型区域50P中的所得栅极结构的功函数增加约40mV。
在图19A-图19B中，第二p型功函数调整层114C共形地形成在阻挡层114B上，使得第二p型功函数调整层114C共形地衬在p型区域50P中的凹部106和开口108上。第二p型功函数调整层114C由p型功函数材料(PWFM)形成，该p型功函数材料(PWFM)对于将纳米结构FET的功函数调整到给定待形成器件的应用所需的量是可接受的，并且可以通过任何可接受的沉积工艺形成。在一些实施例中，第二p型功函数调整层114C由氮化钛、氮化钽、前述项的组合等形成，其可以通过诸如PVD、ALD、CVD等之类的沉积工艺形成。在一些实施例中，第二p型功函数调整层114C具有在至/>的范围内的厚度。第二p型功函数调整层114C比阻挡层114B和第一p型功函数调整层114A厚。
第二p型功函数调整层114C的PWFM包括功函数调整元素。功函数调整元素可以是金属，并且PWFM可以是该金属的氮化物。在一些实施例中，功函数调整元素是钛，PWFM是氮化钛，并且第二p型功函数调整层114C是通过PVD来沉积的。因此，PWFM可以是金属氮化物。在一些实施例中，第二p型功函数调整层114C由与第一p型功函数调整层114A相同的PWFM形成。例如，第一p型功函数调整层114A和第二p型功函数调整层114C都可以由氮化钛形成。第一p型功函数调整层114A和第二p型功函数调整层114C可以各自具有相同浓度的功函数调整元素，或者可以具有不同浓度的功函数调整元素。在一些实施例中，第二p型功函数调整层114C由与第一p型功函数调整层114A不同的PWFM形成。
第二p型功函数调整层114C填充p型区域50P中的第二纳米结构66之间的区域50I的剩余部分(例如，p型区域50P中的开口108的剩余部分)。具体地，将第二p型功函数调整层114C沉积在阻挡层114B上，直到它足够厚以在开口108中合并和接缝在一起。如上所述，第一p型功函数调整层114A比第二p型功函数调整层114C薄，这可以避免第一p型功函数调整层114A的合并，并促进第二p型功函数调整层114C的合并。界面118可以由第二p型功函数调整层114C的相邻部分(例如，p型区域50P中的第二纳米结构66周围的那些部分)的接触来共享。p型区域50P中的开口108因此被栅极电介质层112、第一p型功函数调整层114A、阻挡层114B和第二p型功函数调整层114C的各个部分完全填充。具体地，栅极电介质层112的各个部分围绕p型区域50P中的相应第二纳米结构66，第一p型功函数调整层114A的各个部分围绕栅极电介质层112的各个部分，阻挡层114B的各个部分围绕第一p型功函数调整层114A的各个部分，以及第二p型功函数调整层114C的各个部分围绕阻挡层114B的各个部分，从而完全填充相应第二纳米结构66之间的区域。p型区域50P中的每个开口108的大部分被第二p型功函数调整层114C的各个部分填充，使得第二p型功函数调整层114C支配p型区域50P中的所得栅极结构的功函数。
在图20A-图20B中，栅极电极层114的剩余部分形成在p型区域50P中的凹部106中。在所示实施例中，胶层114E沉积在第二p型功函数调整层114C上，并且填充层114F沉积在胶层114E上。在形成完成之后，p型区域50P中的栅极电极层114包括第一p型功函数调整层114A、阻挡层114B、第二p型功函数调整层114C、胶层114E、以及填充层114F。
胶层114E可以共形地形成在第二p型功函数调整层114C上。胶层114E可以由诸如氮化钛、氮化钽、碳化钛或碳化钽等之类的导电材料形成，其可以通过诸如CVD、ALD、PECVD或PVD等之类的沉积工艺来形成。胶层114E可以充当填充层114F的粘附层。
填充层114F可以共形地形成在胶层114E上。在一些实施例中，填充层114F可以由诸如钴、钌、铝、钨或前述项的组合等之类的导电材料形成，其可以通过诸如CVD、ALD、PECVD或PVD等之类的沉积工艺来形成。填充层114F填充p型区域50P中的凹部106的剩余部分。
图21A-图21B示出了用于替换栅极的栅极电介质层112和栅极电极层114，它们形成在n型区域50N中的凹部106和开口108中。图21A示出了图14A中的区域50A中的特征。图21B示出了图14B中的区域50B中的特征。在一些实施例中，n型区域50N和p型区域50P中的栅极电介质层112同时形成，并且n型区域50N和p型区域50P中的栅极电极层114的至少一些部分分别形成。因此，n型区域50N中的栅极电极层114可以包括与p型区域50P中的栅极电极层114不同的材料。例如，n型区域50N中的栅极电极层114可以包括n型功函数调整层114D、胶层114E和填充层114F。n型功函数调整层114D由n型功函数材料(NWFM)形成，该n型功函数材料(NWFM)对于将纳米结构FET的功函数调整到给定待形成器件的应用所需的量是可接受的，并且可以通过任何可接受的沉积工艺形成。在一些实施例中，n型功函数调整层114D由钛铝、碳化钛铝、钽铝、碳化钽、前述项的组合等形成，其可以通过诸如ALD、CVD、PVD等之类的沉积工艺形成。在一些实施例中，n型功函数调整层114D具有在至/>的范围内的厚度。n型功函数调整层114D由与第一p型功函数调整层114A、阻挡层114B和第二p型功函数调整层114C不同的材料形成。n型区域50N中的胶层114E可以(或可以不)由与p型区域50P中的胶层114E相同的材料形成，并且可以(或可以不)与p型区域50P中的胶层114E同时形成。n型区域50N中的填充层114F可以(或可以不)由与p型区域50P中的填充层114F相同的材料形成，并且可以(或可以不)与p型区域50P中的填充层114F同时形成。
n型功函数调整层114D填充n型区域50N中的第二纳米结构66之间的区域50I的剩余部分(例如，n型区域50N中的开口108的剩余部分)。具体而言，将n型功函数调整层114D沉积在栅极电介质层112上，直到它足够厚以在开口108中合并和接缝在一起。界面120可以通过n型功函数调整层114D的相邻部分(例如，n型区域50N中的第二纳米结构66周围的那些部分)的接触来形成。因此，n型区域50N中的开口108被栅极电介质层112和n型功函数调整层114D的相应部分完全填充。具体而言，栅极电介质层112的各个部分围绕n型区域50N中的各个第二纳米结构66，并且n型功函数调整层114D的各个部分围绕栅极电介质层112的各个部分，从而完全填充各个第二纳米结构66之间的区域。n型区域50N中的每个开口108的大部分被n型功函数调整层114D的各个部分填充，使得n型功函数调整层114D支配n型区域50N中的所得栅极结构的功函数。
栅极电介质层112和n型功函数调整层114D填充n型区域50N中的区域50I。栅极电介质层112、第一p型功函数调整层114A、阻挡层114B和第二p型功函数调整层114C填充p型区域50P中的区域50I。区域50I中的n型功函数调整层114D的一些部分的厚度等于区域50I中的第一p型功函数调整层114A、阻挡层114B和第二p型功函数调整层114C的一些部分的组合厚度。只有p型区域50P中的栅极电极层114包括阻挡层114B。n型区域50N中的栅极电极层114没有阻挡层114B。
n型区域50N中的栅极电极层114的至少一些部分可以在形成p型区域50P中的栅极电极层114之前或之后形成，并且p型区域50P可以至少在形成n型区域50N中的栅极电极层114的一些部分的同时被掩蔽。例如，第一p型功函数调整层114A、阻挡层114B和第二p型功函数调整层114C可以形成在n型区域50N和p型区域50P两者中。第一p型功函数调整层114A、阻挡层114B和第二p型功函数调整层114C然后可以从n型区域50N去除，使得它们保留在p型区域50P中。然后可以在n型区域50N中形成n型功函数调整层114D，同时掩蔽p型区域50P。然后可以在n型区域50N和p型区域50P两者中形成胶层114E和填充层114F。
在图22A-图22B中，执行去除工艺以去除栅极电介质层112和栅极电极层114的材料的多余部分(这些多余部分位于第一ILD 104和栅极间隔件90的顶表面之上)，从而形成栅极电介质122和栅极电极124。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀刻工艺或前述项的组合等之类的平坦化工艺。栅极电介质层112在平坦化之后具有留在凹部106和开口108中的一些部分(从而形成栅极电介质122)。栅极电极层114在平坦化之后具有留在凹部106和开口108中的一些部分(从而形成栅极电极124)。栅极间隔件90；CESL102；第一ILD 104；栅极电介质122(例如，界面层112A和高k电介质层112B；参见图15A-图21B)；以及栅极电极124(例如，第一p型功函数调整层114A、阻挡层114B、第二p型功函数调整层114C、n型功函数调整层114D、胶层114E、和填充层114F；参见图15A-图21B)的顶表面基本上是共面的(在工艺变化内)。栅极电介质122和栅极电极124形成所得纳米结构FET的替换栅极。栅极电介质122和栅极电极124的每个相应的对可以被统称为“栅极结构”。栅极结构各自沿着第二纳米结构66的沟道区域58的顶表面、侧壁和底表面延伸。
在图23A-图23B中，第二ILD 134沉积在栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅极电极124之上。在一些实施例中，第二ILD 134是通过可流动CVD方法而形成的可流动膜。在一些实施例中，第二ILD 134由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可以通过诸如CVD、PECVD等之类的任何合适的沉积工艺来形成。
在一些实施例中，在第二ILD 134与栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅极电极124之间形成蚀刻停止层(ESL)132。ESL 132可以由对第二ILD 134的蚀刻具有高蚀刻选择性的电介质材料形成，例如氮化硅、氧化硅、氮氧化硅等，其可以通过诸如CVD、ALD等之类的任何合适的沉积工艺形成。
在图24A-图24B中，栅极接触件142和源极/漏极接触件144形成为分别接触栅极电极124和外延源极/漏极区域98。栅极接触件142实体地耦合并电气地耦合到栅极电极124。源极/漏极接触件144实体地耦合并电气地耦合到外延源极/漏极区域98。
作为用于形成栅极接触件142和源极/漏极接触件144的示例，穿过第二ILD 134和ESL 132形成用于栅极接触件142的开口，并且穿过第二ILD 134、ESL 132、第一ILD 104和CESL 102形成用于源极/漏极接触件144的开口。这些开口可以使用可接受的光刻和蚀刻技术来形成。在开口中形成诸如扩散阻挡层或粘附层等之类的衬里(未单独示出)以及导电材料。该衬里可以包括钛、氮化钛、钽、或氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、或镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 134的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以以不同的工艺形成，或者可以以相同的工艺形成。尽管被示出为形成在相同的横截面中，但是应当理解，栅极接触件142和源极/漏极接触件144中的每一个可以被形成在不同的横截面中，这可以避免接触件的短路。
可选地，在外延源极/漏极区域98和源极/漏极接触件144之间的界面处形成金属-半导体合金区域146。金属-半导体合金区域146可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、镍化锗等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗区域等。可以通过在用于源极/漏极接触件144的开口中沉积金属并然后执行热退火工艺，来在源极/漏极接触件144的(一种或多种)材料之前形成金属-半导体合金区域146。该金属可以是任何能够与外延源极/漏极区域98的半导体材料(例如，硅、碳化硅、硅锗、锗等)进行反应以形成低电阻金属-半导体合金的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或前述项的合金。金属可以通过诸如ALD、CVD、PVD等之类的沉积工艺来形成。在热退火工艺之后，可以执行诸如湿法清洁之类的清洁工艺，以从用于源极/漏极接触件144的开口(例如，从金属-半导体合金区域146的表面)去除任何残留的金属。然后，可以在金属-半导体合金区域146上形成源极/漏极接触件144的(一种或多种)材料。
图25A-图25B是根据一些实施例的FinFET的视图。除了省略了纳米结构64、66之外，该FinFET可以通过与先前描述的纳米结构FET类似的工艺来制造。相反，鳍62是用作FinFET的沟道区域58的半导体特征。栅极结构(包括栅极电介质122和栅极电极124)形成为沿着鳍62的沟道区域58的顶表面和侧壁延伸。
实施例可以实现多个优点。保护层116保护第一p型功函数调整层114A在用于修改栅极电介质层112的功函数的退火工艺期间不被氧化。用含氧蚀刻剂来去除保护层116促进了阻挡层114B的形成。阻挡层114B可以保护第一p型功函数调整层114A在后续处理中不被修改。此外，将第一p型功函数调整层114A留在p型区域50P中的栅极结构中(而不是将其从p型区域50P去除)可能是有利的。省略从p型区域50P去除第一p型功函数调整层114A可以帮助避免损坏p型区域50P中的栅极电介质层112，这可以避免栅极结构的功函数的退化。形成具有期望功函数的栅极结构可以改进所得器件的性能。
在一个实施例中，一种器件包括：第一纳米结构；栅极电介质层，围绕第一纳米结构；第一p型功函数调整层，位于栅极电介质层上；电介质阻挡层，位于第一p型功函数调整层上；以及第二p型功函数调整层，位于电介质阻挡层上，电介质阻挡层比第一p型功函数调整层和第二p型功函数调整层薄。在该器件的一些实施例中，第二p型功函数调整层比第一p型功函数调整层厚。在该器件的一些实施例中，第一p型功函数调整层包括与第二p型功函数调整层相同的p型功函数材料。在该器件的一些实施例中，第一p型功函数调整层包括与第二p型功函数调整层不同的p型功函数材料。在该器件的一些实施例中，第一p型功函数调整层和第二p型功函数调整层各自包括金属氮化物。在该器件的一些实施例中，电介质阻挡层包括氮氧化硅。在该器件的一些实施例中，电介质阻挡层具有小于约的厚度。
在一个实施例中，一种器件包括：第一纳米结构；第二纳米结构；第一栅极电介质层，围绕第一纳米结构和第二纳米结构；第一p型功函数调整层，位于第一栅极电介质层上；电介质阻挡层，位于第一p型功函数调整层上；以及第二p型功函数调整层，位于电介质阻挡层上，第一纳米结构和第二纳米结构之间的第一区域被第一栅极电介质层、第一p型功函数调整层、电介质阻挡层以及第二p型功函数调整层完全填充。在一些实施例中，该器件还包括：第三纳米结构；第四纳米结构；第二栅极电介质层，围绕第三纳米结构和第四纳米结构；以及n型功函数调整层，位于第二栅极电介质层上，第三纳米结构和第四纳米结构之间的第二区域被第二栅极电介质层和n型功函数调整层完全填充。在该器件的一些实施例中，第三纳米结构和第四纳米结构之间的第二区域没有电介质阻挡层。在该器件的一些实施例中，第二区域中的n型功函数调整层的厚度等于第一区域中的第一p型功函数调整层、电介质阻挡层和第二p型功函数调整层的组合厚度。在该器件的一些实施例中，第一区域中的第二p型功函数调整层的相邻部分共享界面。
在一个实施例中，一种方法包括：在栅极电介质层上沉积第一p型功函数调整层；在第一p型功函数调整层上沉积保护层；在保护层覆盖第一p型功函数调整层的同时，对第一p型功函数调整层和栅极电介质层进行退火；在退火之后，去除保护层的至少一部分，在去除保护层期间，在第一p型功函数调整层上形成阻挡层；以及在阻挡层上沉积第二p型功函数调整层。在该方法的一些实施例中，保护层包括材料并且阻挡层包括保护层的材料的氮氧化物。在该方法的一些实施例中，保护层的材料为硅，并且第一p型功函数调整层包括金属氮化物。在该方法的一些实施例中，去除保护层包括减薄保护层直到减薄的速率小于目标速率。在该方法的一些实施例中，去除保护层包括用含氧蚀刻剂来蚀刻保护层的材料。在该方法的一些实施例中，含氧蚀刻剂是过氧化氢和氯化氢的混合物。在该方法的一些实施例中，第一p型功函数调整层被沉积到第一厚度，第二p型功函数调整层被沉积到第二厚度，阻挡层被形成到第三厚度，并且第三厚度小于第一厚度和第二厚度。在该方法的一些实施例中，第二厚度大于第一厚度。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体器件，包括：第一纳米结构；栅极电介质层，围绕所述第一纳米结构；第一p型功函数调整层，位于所述栅极电介质层上；电介质阻挡层，位于所述第一p型功函数调整层上；以及第二p型功函数调整层，位于所述电介质阻挡层上，所述电介质阻挡层比所述第一p型功函数调整层和所述第二p型功函数调整层薄。
示例2是示例1所述的器件，其中，所述第二p型功函数调整层比所述第一p型功函数调整层厚。
示例3是示例1所述的器件，其中，所述第一p型功函数调整层包括与所述第二p型功函数调整层相同的p型功函数材料。
示例4是示例1所述的器件，其中，所述第一p型功函数调整层包括与所述第二p型功函数调整层不同的p型功函数材料。
示例5是示例1所述的器件，其中，所述第一p型功函数调整层和所述第二p型功函数调整层各自包括金属氮化物。
示例6是示例1所述的器件，其中，所述电介质阻挡层包括氮氧化硅。
示例7是示例1所述的器件，其中，所述电介质阻挡层具有小于约 的厚度。
示例8是一种半导体器件，包括：第一纳米结构；第二纳米结构；第一栅极电介质层，围绕所述第一纳米结构和所述第二纳米结构；第一p型功函数调整层，位于所述第一栅极电介质层上；电介质阻挡层，位于所述第一p型功函数调整层上；以及第二p型功函数调整层，位于所述电介质阻挡层上，所述第一纳米结构和所述第二纳米结构之间的第一区域被所述第一栅极电介质层、所述第一p型功函数调整层、所述电介质阻挡层以及所述第二p型功函数调整层完全填充。
示例9是示例8所述的器件，还包括：第三纳米结构；第四纳米结构；第二栅极电介质层，围绕所述第三纳米结构和所述第四纳米结构；以及n型功函数调整层，位于所述第二栅极电介质层上，所述第三纳米结构和所述第四纳米结构之间的第二区域被所述第二栅极电介质层和所述n型功函数调整层完全填充。
示例10是示例9所述的器件，其中，所述第三纳米结构和所述第四纳米结构之间的所述第二区域没有所述电介质阻挡层。
示例11是示例9所述的器件，其中，所述第二区域中的所述n型功函数调整层的厚度等于所述第一区域中的所述第一p型功函数调整层、所述电介质阻挡层和所述第二p型功函数调整层的组合厚度。
示例12是示例8所述的器件，其中，所述第一区域中的所述第二p型功函数调整层的相邻部分共享界面。
示例13是一种形成半导体器件的方法，包括：在栅极电介质层上沉积第一p型功函数调整层；在所述第一p型功函数调整层上沉积保护层；在所述保护层覆盖所述第一p型功函数调整层的同时，对所述第一p型功函数调整层和所述栅极电介质层进行退火；在所述退火之后，去除所述保护层的至少一部分，在去除所述保护层期间，在所述第一p型功函数调整层上形成阻挡层；以及在所述阻挡层上沉积第二p型功函数调整层。
示例14是示例13所述的方法，其中，所述保护层包括材料，并且所述阻挡层包括所述保护层的材料的氮氧化物。
示例15是示例14所述的方法，其中，所述保护层的材料为硅，并且所述第一p型功函数调整层包括金属氮化物。
示例16是示例13所述的方法，其中，去除所述保护层包括：减薄所述保护层直到所述减薄的速率小于目标速率。
示例17是示例16所述的方法，其中，去除所述保护层包括：用含氧蚀刻剂来蚀刻所述保护层的材料。
示例18是示例17所述的方法，其中，所述含氧蚀刻剂是过氧化氢和氯化氢的混合物。
示例19是示例13所述的方法，其中，所述第一p型功函数调整层被沉积到第一厚度，所述第二p型功函数调整层被沉积到第二厚度，所述阻挡层被形成到第三厚度，并且所述第三厚度小于所述第一厚度和所述第二厚度。
示例20是示例19所述的方法，其中，所述第二厚度大于所述第一厚度。

Claims (10)

1.一种半导体器件，包括：
第一纳米结构；
栅极电介质层，围绕所述第一纳米结构；
第一p型功函数调整层，位于所述栅极电介质层上；
电介质阻挡层，位于所述第一p型功函数调整层上；以及
第二p型功函数调整层，位于所述电介质阻挡层上，所述电介质阻挡层比所述第一p型功函数调整层和所述第二p型功函数调整层薄。
2.根据权利要求1所述的器件，其中，所述第二p型功函数调整层比所述第一p型功函数调整层厚。
3.根据权利要求1所述的器件，其中，所述第一p型功函数调整层包括与所述第二p型功函数调整层相同的p型功函数材料。
4.根据权利要求1所述的器件，其中，所述第一p型功函数调整层包括与所述第二p型功函数调整层不同的p型功函数材料。
5.根据权利要求1所述的器件，其中，所述第一p型功函数调整层和所述第二p型功函数调整层各自包括金属氮化物。
6.根据权利要求1所述的器件，其中，所述电介质阻挡层包括氮氧化硅。
7.根据权利要求1所述的器件，其中，所述电介质阻挡层具有小于约的厚度。
8.一种半导体器件，包括：
第一纳米结构；
第二纳米结构；
第一栅极电介质层，围绕所述第一纳米结构和所述第二纳米结构；
第一p型功函数调整层，位于所述第一栅极电介质层上；
电介质阻挡层，位于所述第一p型功函数调整层上；以及
第二p型功函数调整层，位于所述电介质阻挡层上，所述第一纳米结构和所述第二纳米结构之间的第一区域被所述第一栅极电介质层、所述第一p型功函数调整层、所述电介质阻挡层以及所述第二p型功函数调整层完全填充。
9.根据权利要求8所述的器件，还包括：
第三纳米结构；
第四纳米结构；
第二栅极电介质层，围绕所述第三纳米结构和所述第四纳米结构；以及
n型功函数调整层，位于所述第二栅极电介质层上，所述第三纳米结构和所述第四纳米结构之间的第二区域被所述第二栅极电介质层和所述n型功函数调整层完全填充。
10.一种形成半导体器件的方法，包括：
在栅极电介质层上沉积第一p型功函数调整层；
在所述第一p型功函数调整层上沉积保护层；
在所述保护层覆盖所述第一p型功函数调整层的同时，对所述第一p型功函数调整层和所述栅极电介质层进行退火；
在所述退火之后，去除所述保护层的至少一部分，在去除所述保护层期间，在所述第一p型功函数调整层上形成阻挡层；以及
在所述阻挡层上沉积第二p型功函数调整层。
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