CN115424982A - 半导体器件及其形成方法 - Google Patents

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China
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forming
silicide layer
layer
conductive
top surface
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周沛瑜
许家铭
李资良
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

方法包括在衬底上方形成栅极结构；邻近栅极结构形成源极/漏极区域；在源极/漏极区域上方形成第一层间电介质(ILD)；形成延伸穿过第一ILD的接触插塞，该接触插塞电接触源极/漏极区域；在接触插塞上形成硅化物层；形成在第一ILD和硅化物层上方延伸的第二ILD；蚀刻延伸穿过第二ILD和硅化物层的开口以暴露接触插塞，其中，硅化物层在开口的蚀刻期间用作蚀刻停止；以及在开口中形成电接触该接触插塞的导电部件。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来持续提高各个电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区域中。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成栅极结构；邻近所述栅极结构形成源极/漏极区域；在所述源极/漏极区域上方形成第一层间电介质(ILD)；形成延伸穿过所述第一层间电介质的接触插塞，所述接触插塞电接触所述源极/漏极区域；在所述接触插塞上形成硅化物层；形成在所述第一层间电介质和所述硅化物层上方延伸的第二层间电介质；蚀刻延伸穿过所述第二层间电介质和所述硅化物层的开口以暴露所述接触插塞，其中，所述硅化物层在所述开口的蚀刻期间用作蚀刻停止；以及在所述开口中形成电接触所述接触插塞的导电部件。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：形成从衬底突出的鳍；在所述鳍的侧壁上和所述鳍上方形成栅极堆叠件；在邻近所述栅极堆叠件的所述鳍中形成源极/漏极区域；在所述源极/漏极区域上形成第一导电部件，其中，所述第一导电部件电接触所述源极/漏极区域；在所述第一导电部件的顶面上形成硅化物层；在所述栅极堆叠件上方和所述硅化物层上方形成绝缘层，其中，所述绝缘层物理接触所述硅化物层；执行第一蚀刻工艺以在所述绝缘层中蚀刻开口，其中，所述第一蚀刻工艺选择性地蚀刻所述绝缘层的材料多于所述硅化物层的材料；以及在所述开口中形成第二导电部件，其中，所述第二导电部件延伸穿过所述绝缘层和所述硅化物层以物理和电接触所述第一导电部件。
本申请的又一些实施例提供了一种半导体器件，包括：鳍，从衬底突出；栅极堆叠件，沿着所述鳍的侧壁并且位于所述鳍上方；外延源极/漏极区域，位于所述鳍中并且邻近所述栅极堆叠件；接触插塞，物理和电接触所述外延源极/漏极区域的顶面；硅化物层，位于所述接触插塞顶面上；第一隔离区域，位于所述硅化物层顶面上；以及导电部件，位于所述第一隔离区域中和所述接触插塞的顶面上，其中，所述导电部件的底面物理和电接触所述接触插塞的顶面，其中，所述导电部件的底面低于所述硅化物层的顶面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图的鳍式场效应晶体管(FinFET)的示例。
图2、图3、图4、图5、图6和图7是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B和图14C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B是根据一些实施例的FinFET器件的制造中的导电部件的中间阶段的截面图。
图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A和图25B是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图26A和图26B是根据一些实施例的纳米结构场效应晶体管(NFET)器件的制造中的中间阶段的截面图。
图27A、图27B、图27C、图28A、图28B和图28C是根据一些实施例的FinFET器件的制造中的导电部件的中间阶段的截面图。
图29A、图29B和图29C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图30A、图30B、图31A和图31B是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
实施例将参照特定上下文描述，即，半导体器件的接触插塞结构及其形成方法。在使用后栅极工艺形成的鳍式场效应晶体管(FinFET)器件的上下文中讨论本文提供的各个实施例。在其他实施例中，可以使用先栅极工艺。然而，各个实施例可以应用于包括其他类型的晶体管的管芯，诸如平面FET、纳米结构(例如，纳米片、纳米线、全环栅(GAA)等)场效应晶体管(NFET/NSFET)，代替FinFET或与FinFET组合的类似物。在一些实施例中，硅化物层形成在半导体器件的接触插塞上。硅化物层可在随后的处理步骤期间用作蚀刻停止层，随后的处理步骤诸如用于在接触插塞上形成导电部件的那些步骤。通过形成硅化物作为蚀刻停止层，可以减少制造步骤的总数量，这可以降低制造成本。可以使用相对低温的工艺形成硅化物，这可以减少器件制造期间的热效应。使用硅化物层作为蚀刻停止也可以减小器件的整体厚度。
图1示出了根据一些实施例的三维视图的FinFET的示例。FinFET包括衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52在相邻隔离区域56之上并从相邻隔离区域56之间突出。虽然隔离区域56被描述/示出为与衬底50分离，但如本文所用，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。此外，虽然鳍52被示出为与衬底50一样的单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在本文中，鳍52是指在相邻隔离区域56之间延伸的部分。
栅极介电层92沿着鳍52的侧壁并位于鳍52的顶面上方，并且栅电极94位于栅极介电层92上方。源极/漏极区域82相对于栅极介电层92和栅电极94设置在鳍52的相对侧。图1进一步示出了在后面的图中使用的参考截面。截面A-A沿着栅电极94的纵轴并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动的方向的方向上。截面B-B垂直于截面A-A并且沿着鳍52的纵轴并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。截面C-C平行于截面A-A并延伸穿过FinFET的源极/漏极区域。为清楚起见，随后的图参考了这些参考截面。
图2至图25B是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。图2至图7示出了图1中所示的参考截面A-A，除了多个鳍/FinFET之外。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A和图25A示出为沿着图1所示的参考截面A-A，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图14C、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B和图25B示出为沿着图1所示的类似截面B-B，除了多个鳍/FinFET之外。图10C和图10D示出为沿着图1所示的参考截面C-C，除了多个鳍/FinFET之外。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层设置在通常是硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；等；或它们的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET。n型区域50N可以与p型区域50P物理分隔开(如分隔线51所示)，并且可以在n型区域50N和p型区域50P之间设置任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，根据一些实施例，在衬底50中形成鳍52。鳍52是半导体带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或它们的组合。蚀刻可以是各向异性的。
鳍52可以通过任何合适的方法来图案化。例如，鳍52可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以将剩余的间隔件用作掩模以形成鳍52。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
在图4中，根据一些实施例，在衬底50上方和相邻鳍52之间形成绝缘材料54。绝缘材料54可以是诸如氧化硅的氧化物、氮化物等，或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中沉积基于CVD的材料并进行后固化以使其转化为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料54形成为使得过量的绝缘材料54覆盖鳍52。虽然绝缘材料54被示出为单层，但一些实施例可以使用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫上方形成诸如上述那些的填充材料。
在图5中，对绝缘材料54应用去除工艺以去除鳍52上方的过量绝缘材料54。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺它们、它们的组合等的平坦化工艺。平坦化工艺暴露鳍52，从而使得鳍52和绝缘材料54的顶面在平坦化工艺完成后基本上共面或齐平(例如，在平坦化工艺的工艺变化范围内)。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得掩模或鳍52的顶面分别与绝缘材料54的顶面在平坦化工艺完成后齐平.
在图6中，根据一些实施例，使绝缘材料54凹进以形成浅沟槽隔离(STI)区域56。绝缘材料54凹进为使得n型区域50N中和p型区域50P中的鳍52的上部从相邻的STI区域56之间突出。此外，STI区域56的顶面可以具有如图所示的平坦表面、凸面、凹面(诸如凹陷)或它们的组合。STI区域56的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域56凹进，诸如对绝缘材料54的材料有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用利用稀氢氟酸(dHF)的氧化物去除工艺，但是其他工艺也是可能的。
参照图2至图6描述的工艺只是如何可以形成鳍52的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍。此外，在一些实施例中，可以将异质外延结构用于鳍52。例如，图5中的鳍52可以是凹进的，并且不同于鳍52的材料可以在凹进的鳍52上方外延生长。在这样的实施例中，鳍52包括凹进材料以及设置在凹进材料上方的外延生长材料。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽。然后可以使用不同于衬底50的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍52。在外延生长同质外延或异质外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免之前和随后的注入，但是原位和注入掺杂可以一起使用。
更进一步地，在n型区域50N(例如，NMOS区域)中外延生长与p型区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，可用于形成III-V族化合物半导体的材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50N中形成P阱，并且可以在p型区域50P中形成N阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成P阱或N阱。在具有不同阱类型的实施例中，用于n型区域50N和p型区域50P的不同注入步骤可以使用光刻胶和/或其他掩模(未示出)来实现。例如，可以在n型区域50N中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的p型区域50P。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术进行图案化。一旦光刻胶被图案化，则在p型区域50P中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入到n型区域50N中。n型杂质可以是区域中注入的磷、砷、锑等，其浓度等于或小于1018cm-3，诸如在约1016cm-3至约1018cm-3的范围内。在注入之后，去除光刻胶，诸如通过可接受的灰化工艺。
在注入p型区域50P之后，在p型区域50P中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露衬底50的n型区域50N。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术进行图案化。一旦光刻胶被图案化，则可以在n型区域50N中执行p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质注入到p型区域50P中。p型杂质可以是区域中注入的硼、氟化硼、铟等，其浓度等于或小于1018cm-3，诸如在约1016cm-3至约1018cm-3的范围内。在注入之后，可以去除光刻胶，诸如通过可接受的灰化工艺。
在注入n型区域50N和p型区域50P之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，但是原位和注入掺杂可以一起使用。
在图7中，在鳍52上形成伪介电层60。伪介电层60可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层60上方形成伪栅极层62，并且在伪栅极层62上方形成掩模层64。伪栅极层62可以沉积在伪介电层60上方，并且然后使用例如，CMP工艺平坦化。掩模层64可以沉积在伪栅极层62上方。伪栅极层62可以是导电材料并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域已知和用于沉积导电材料的其他技术来沉积。伪栅极层62可以由具有比STI区域56的材料高的蚀刻选择性的其他材料制成。掩模层64可以包括例如氧化硅、SiN、SiON、它们的组合等的一层或多层。在一些实施例中，掩模层64可以包括氮化硅层和氮化硅层上方的氧化硅层。在一些实施例中，形成横跨区域50N和区域50P的单个伪栅极层62和单个掩模层64。注意，仅为了说明的目的，伪介电层60示出为仅覆盖鳍52。在一些实施例中，伪介电层60可以沉积为使得伪介电层60覆盖STI区域56、在伪栅极层62和STI区域56之间延伸。
图8A至图25B示出了示例性器件的制造中的各个附加步骤。图8A至图25B示出了n型区域50N和p型区域50P中的任何一个中的部件。例如，图8A至图25B所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构的差异(如果有的话)在每幅图所附的文本中描述。
在图8A和图8B中，可以使用可接受的光刻和蚀刻技术对掩模层64(见图7)进行图案化以形成掩模74。然后可以将掩模74的图案转移到伪栅极层62。在一些实施例(未示出)中，掩模74的图案也可以通过可接受的蚀刻技术转移到伪介电层60以形成伪栅极72。伪栅极72覆盖鳍52的相应沟道区域58。掩模74的图案可用于将伪栅极72中的每个与相邻伪栅极物理分隔开。伪栅极72也可以具有基本上垂直于相应外延鳍52的纵向的纵向。
此外，在图8A和图8B中，可以在伪栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件80。热氧化或沉积以及随后的各向异性蚀刻可以形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极密封间隔件80之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以暴露p型区域50P的同时在n型区域50N上方形成掩模，诸如光刻胶，并且可以将适当的类型(例如，p-型杂质)注入到p-型区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在暴露n型区域50N的同时在p型区域50P上方形成掩模，诸如光刻胶，并且可以将适当类型的杂质(例如，n型)注入到n型区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。在一些实施例中，轻掺杂源极/漏极区域可以具有在约1015cm-3至约1019cm-3范围内的杂质浓度。可以使用退火来修复注入损伤和/或激活注入的杂质。
在图9A和图9B中，沿着伪栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。栅极间隔件86可以通过共形沉积绝缘材料并随后各向异性地蚀刻绝缘材料来形成。栅极间隔件86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、它们的组合等。在一些实施例中，栅极间隔件86包括多个层，其可以是不同材料的层。
应该注意，以上公开内容大致描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同顺序的步骤(例如，在形成栅极间隔件86之前可以不蚀刻栅极密封间隔件80，产生“L形”栅极密封间隔件，可以形成和去除间隔件，和/或类似的)。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，用于n型器件的LDD区域可以在形成栅极密封间隔件80之前形成，而用于p型器件的LDD区域可以在形成栅极密封间隔件80之后形成。
在图10A和图10B中，在鳍52中形成外延源极/漏极区域82。外延源极/漏极区域82形成在鳍52中，使得每个伪栅极72设置在相应相邻的外延源极/漏极区域82对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中，也可以穿透鳍52。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82与伪栅极72分隔开适当的横向距离，使得外延源极/漏极区域82不会使随后形成的最终FinFET的栅极短路。可以选择外延源极/漏极区域82的材料以在相应沟道区域58中施加应力，从而提高性能。
n型区域50N中的外延源极/漏极区域82可以通过掩蔽p型区域50P和蚀刻n型区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成。然后，在凹槽中外延生长n型区域50N中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，诸如适用于n型FinFET的材料。例如，如果鳍52是硅，则n型区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
p型区域50P中的外延源极/漏极区域82可以通过掩蔽n型区域50N和蚀刻p型区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹槽来形成。然后，在凹槽中外延生长p型区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，诸如适用于p型FinFET的材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，诸如硅-锗、硼掺杂的硅-锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域82和/或鳍52可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域可以具有在约1019cm-3至约1021cm-3范围内的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间原位掺杂。
由于用于在n型区域50N和p型区域50P中形成外延源极/漏极区域82的外延工艺，外延源极/漏极区域的上表面具有横向向外扩展超出鳍52的侧壁的小平面。在一些实施例中，这些小平面使得同一FinFET的相邻源极/漏极区域82合并，如图10C所示。在其他实施例中，如图10D所示，相邻的外延源极/漏极区域82在完成外延工艺之后保持分离。在图10C和图10D所示的实施例中，栅极间隔件86形成为覆盖鳍52的侧壁的在STI区域56之上延伸的部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件86的间隔件蚀刻以去除间隔件材料以允许外延生长区域延伸到STI区域56的表面。
在图11A和图11B中，在图10A和图10B所示的结构上方沉积第一层间电介质(ILD)88。第一ILD 88可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，在第一ILD 88和外延源极/漏极区域82、掩模74以及栅极间隔件86之间沉积接触蚀刻停止层(CESL)87。CESL 87可以包括介电材料，诸如氮化硅、氧化硅、氮氧化硅等，其蚀刻速率低于上面的第一ILD 88的材料。
在图12A和图12B中，可以执行诸如CMP的平坦化工艺以使第一ILD 88的顶面与伪栅极72或掩模74的顶面齐平。平坦化工艺也可以去除伪栅极72上的掩模74，以及沿着掩模74侧壁的栅极密封间隔件80和栅极间隔件86的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔件80、栅极间隔件86和第一ILD 88的顶面齐平。因此，伪栅极72的顶面通过第一ILD88暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶面与掩模74的顶面齐平。
在图13A和图13B中，在蚀刻步骤中去除伪栅极72和掩模74(如果存在)，从而形成凹槽90。也可以去除凹槽90中的部分伪介电层60。在一些实施例中，仅去除伪栅极72并且伪介电层60保留并由凹槽90暴露。在一些实施例中，伪介电层60从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除并保留在管芯的第二区域(例如，输入/输出区域)中的凹槽90中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极72。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极72，而很少或不蚀刻第一ILD88或栅极间隔件86。每个凹槽90暴露相应鳍52的沟道区域58和/或位于相应鳍52的沟道区域58上面。每个沟道区域58设置在相邻的外延源极/漏极区域82对之间。在去除期间，伪介电层60可以在蚀刻伪栅极72时用作蚀刻停止层。然后可以在去除伪栅极72之后可选地去除伪介电层60。
在图14A和图14B中，形成栅极介电层92和栅电极94以用于替换栅极。图14C示出了图14B的区域89的详细视图。栅极介电层92是沉积在凹槽90中的一层或多层，诸如沉积在鳍52的顶面和侧壁上以及栅极密封间隔件80/栅极间隔件86的侧壁上。也可以在第一ILD 88的顶面上形成栅极介电层92。在一些实施例中，栅极介电层92包括一个或多个介电层，诸如氧化硅、氮化硅、金属氧化物、金属硅酸盐等的一层或多层。例如，在一些实施例中，栅极介电层92包括通过热或化学氧化形成的氧化硅的界面层和上面的高k介电材料，诸如铪、铝、锆、镧、锰、钡、钛、铅及它们的组合的金属氧化物或硅酸盐。栅极介电层92可以包括k值大于约7.0的介电层。栅极介电层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在部分伪介电层60保留在凹槽90中的实施例中，栅极介电层92包括伪介电层60的材料(例如，氧化硅等)。
栅电极94分别沉积在栅极介电层92上方，并填充凹槽90的剩余部分。栅电极94可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然在图14B中示出了单层栅电极94，但是栅电极94可以包括任意数量的衬垫层94A、任意数量的功函调整层94B和填充材料94C，如图14C所示。在填充凹槽90之后，可以执行诸如CMP的平坦化工艺，以去除栅极介电层92的过量部分和栅电极94的材料，这些过量部分位于第一ILD 88的顶面上方。栅电极94和栅极介电层92的剩余材料部分由此形成所得FinFET的替换栅极。栅电极94和栅极介电层92可以统称为“替换栅极”、“栅极结构”或“栅极堆叠件”。栅极和栅极堆叠件可以沿着鳍52的沟道区域58的侧壁延伸。
n型区域50N和p型区域50P中的栅极介电层92的形成可以同时发生，从而使得每个区域中的栅极介电层92由相同的材料形成，并且栅电极94的形成可以同时发生，从而使得每个区域中的栅电极94由相同的材料形成。在一些实施例中，每个区域中的栅极介电层92可以通过不同的工艺形成，从而使得栅极介电层92可以是不同的材料，和/或每个区域中的栅电极94可以通过不同的工艺形成，从而使得栅电极94可以是不同的材料。当使用不同的工艺时，可以使用各个掩蔽步骤来掩蔽和暴露适当的区域。
在图15A和图15B中，根据一些实施例，使栅极堆叠件(例如，栅极介电层92和栅电极94)凹进并且在栅极堆叠件上方形成介电层100。介电层100可以例如通过使栅极堆叠件凹进并且在凹进的栅极堆叠件上沉积介电层100的介电材料来形成。在一些实施例中，栅极堆叠件凹进至第一ILD 88的顶面下方。可以使用一个或多个蚀刻工艺使栅极堆叠件凹进，该蚀刻工艺可以包括一个或多个湿蚀刻工艺、干蚀刻工艺或它们的组合。一个或多个蚀刻工艺可以包括各向异性蚀刻工艺。
然后在凹进的栅极堆叠上和第一ILD 88上方形成介电层100。在一些实施例中，介电层100包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、金属氧化物、其他类型的氧化物、其他类型的氮化物、它们的组合等，并且可以使用ALD、CVD、PVD、它们的组合等来形成。介电层100可以以自对准方式形成，并且介电层100的侧壁可以与栅极密封间隔件80或栅极间隔件86的相应侧壁对准。可以执行诸如CMP工艺的平坦化工艺，以去除介电层100的过量材料(例如，从第一ILD 88上方)。在一些情况下，介电层100的表面和第一ILD 88的表面可以是大致齐平的。在一些实施例中，介电层100可以形成为具有在约5nm至约50nm范围内的厚度。
图16A至图18B示出了根据一些实施例的导电部件122(见图17B)的形成。导电部件122提供至相应外延源极/漏极区域82的电连接并且在一些情况下可以被认为是“源极/漏极接触插塞”等。
图16A和图16B示出了根据一些实施例的用于形成开口118的第一ILD 88和CESL87的图案化工艺。开口118可以暴露外延源极/漏极区域82的表面。可以使用可接受的光刻和蚀刻技术来执行图案化。例如，可以在第一ILD 88和介电层100上方形成光刻胶并对其进行图案化。光刻胶可以通过使用例如旋涂技术形成并且可以使用可接受的光刻技术图案化。可以使用图案化的光刻胶作为蚀刻掩模来执行一个或多个合适的蚀刻工艺，从而形成开口118。一个或多个蚀刻工艺可以包括湿和/或干蚀刻工艺。一个或多个蚀刻工艺可以是各向异性的。图16A-图16B将开口118显示为具有倾斜的侧壁，但开口118可以具有基本上垂直的侧壁、弯曲的侧壁或不同于所示的其他侧壁轮廓。
在图17A和图17B中，根据一些实施例，在开口118中形成硅化物层120和导电部件122。例如，可以通过在开口118中沉积金属材料来形成硅化物层120。金属材料可以包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、它们的组合等，并且可以使用ALD、CVD、PVD、溅射、它们的组合等来形成。随后，执行退火工艺以形成硅化物层120。在外延源极/漏极区域82包括硅的一些实施例中，退火工艺可以使金属材料与硅反应以在金属材料和外延源极/漏极区域82之间的界面处形成金属材料的硅化物。例如，在形成硅化物层120之后，可以使用合适的去除工艺(诸如合适的蚀刻工艺)来去除金属材料的未反应部分。
在形成硅化物层120之后，在开口118中形成导电部件122。导电部件122提供至相应的外延源极/漏极区域82的电连接。在一些实施例中，通过形成衬垫(未示出)，诸如阻挡层、粘合层等，以及在开口118中形成导电填充材料来形成导电部件122。例如，可以首先在开口118中形成阻挡层。阻挡层可以沿着开口118的底部和侧壁延伸。阻挡层可以包括钛、氮化钛、钽、氮化钽、它们的组合、它们的多层等，并且可以通过ALD、CVD、PVD、溅射、它们的组合等形成。随后，可以在开口118内的阻挡层上方形成粘合层(未单独示出)。粘合层可以包括钴、钌、它们的合金、它们的组合、它们的多层等，并且可以通过ALD、CVD、PVD、溅射、它们的组合等形成。在其他实施例中，可以省略阻挡层和/或粘合层。
然后在开口118中形成导电填充材料以形成导电部件122。导电填充材料可以包括铜、铝、钨、钌、钴、它们的组合、它们的合金、它们的多层等，并且可以使用例如镀、ALD、CVD、PVD或其他合适的方法形成。例如，在一些实施例中，可以通过首先在开口118内的粘合层上方形成晶种层(未单独示出)来形成导电填充材料。晶种层可以包括铜、钛、镍、金、锰、它们的组合、它们的多层等，并且可以通过ALD、CVD、PVD、溅射、它们的组合等形成。然后可以在开口118内的晶种层上方形成导电填充材料。用于形成导电填充材料的其他技术是可能的。导电部件122可以具有凹的、凸的或平坦的顶面，或者可以具有在第一ILD 88的顶面之上或之下的顶面。具有不同顶面的一些导电部件122在下面针对图27A至图27C进行描述。
在一些实施例中，导电填充材料过填充开口118。在形成导电填充材料之后，可以执行平坦化工艺以去除过填充开口118的导电填充材料的部分。如果存在，则也可以去除阻挡层、粘合层和/或晶种层的部分。阻挡层、粘合层、晶种层和导电填充材料的剩余部分在开口118中形成导电部件122。平坦化工艺可以包括CMP工艺、回蚀工艺、研磨工艺、它们的组合等。在执行平坦化工艺之后，导电部件122的表面和介电层100的表面可以基本上齐平。在其他实施例中，不执行平坦化工艺。在一些实施例中，在平坦化工艺之后执行可选的退火工艺以使导电部件122再结晶、扩大导电部件122的晶粒结构、减少导电部件122中的微孔和/或减少导电部件122中的杂质。
在图18A和图18B中，根据一些实施例，在导电部件122上形成硅化物层124。在一些实施例中，硅化物层124可在后续处理期间用作蚀刻停止层，下文将更详细地描述。例如，硅化物层124可以具有比诸如第二ILD126(图19A-图19B)的上面的层更小的蚀刻速率。硅化物层124可以包括导电部件122的导电填充材料的硅化物。例如，在一些实施例中，导电部件122是钴并且硅化物层124是钴硅化物(例如，Co2Si、CoSi、CoSi2、CoSi3等)。在其他实施例中，硅化物层124包括其他硅化物，诸如硅化镍。在又一些实施例中，硅化物层124可以包括诸如钨、钌、铜、它们的组合等的材料。这些是示例，并且导电部件122或硅化物层124可以包括除这些之外的其他材料。在一些情况下，形成硅化物层124可以降低导电部件122的高度。例如，使用如本文所述的硅化物层124可以避免在导电部件122上方形成单独的蚀刻停止层的需要。
在一些实施例中，可以通过使含硅工艺气体与导电部件122的暴露的导电填充材料反应来形成硅化物层124。作为示例，可以使用包括硅烷(SiH4)、乙硅烷(Si2H6)等或其组合的工艺气体在钴的导电部件122上形成硅化钴的硅化物层124。在一些实施例中，工艺气体可具有约1sccm至约1000sccm范围内的流速。在一些实施例中，工艺气体可以与诸如H2、He、N2、Ar等的载气混合。在一些实施例中，工艺气体可以流动约5秒至约600秒之间的时间。在一些实施例中，可以使用在约200℃至约600℃范围内的工艺温度来形成硅化物层124。其他工艺参数、工艺气体或载气是可能的。在一些实施例中，硅化物层124可以形成为具有在约1nm至约10nm范围内的厚度，但是其他厚度也是可能的。在一些情况下，硅化物层124可以具有不同厚度的不同区域。在一些实施例中，可以通过控制工艺气体的流速和/或流动时间来控制硅化物层124的厚度。
在一些实施例中，硅化物层124可以形成为使得每个硅化物层124覆盖相应的导电部件122。在一些情况下，硅化物层124可以在第一ILD 88的相对侧壁之间延伸和/或可以在第一ILD 88的侧壁部分上延伸。硅化物层124可以具有凹的、凸的或平坦的顶面，或者可以具有在第一ILD 88的顶面之上或之下的顶面。具有不同顶面的一些硅化物层124在下面针对图28A-图28C进行描述。
在图19A和图19B中，根据一些实施例，在第一ILD 88、介电层100和硅化物层124上方形成第二ILD 126。在一些实施例中，第二ILD 126是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 126可以是类似于第一ILD 88的材料，并且可以以类似的方式形成。例如，第二ILD 126可以由诸如氧化物、PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD或PECVD的任何合适的方法来沉积。
在一些实施例中，硅化物层124的材料和/或第二ILD 126的材料选择为使得硅化物层124的蚀刻速率小于第二ILD 126的蚀刻速率。以这种方式，导电部件122上的硅化物层124可以被认为是蚀刻停止层。在一些情况下，因为硅化物层124可以用作导电部件122上方的蚀刻停止层，所以第二ILD 126可以形成在第一ILD 88、介电层100和导电部件122上方而无需首先沉积单独的蚀刻停止层(例如，作为毯式层)。这类似于图19A-图19B中所示的实施例，其中第二ILD 126直接沉积在介电层100和第一ILD 88上。以这种方式省略单独的蚀刻停止层的沉积可以允许更薄的整个器件、更少的处理步骤，并降低了制造成本。另外，在一些情况下，硅化物层124可以在相对较低的温度下形成，这可以减少一些热效应的发生或严重性，并且可以允许整个工艺具有更大的“热预算”。在其他实施例中，可以在第一ILD 88、介电层100和硅化物层124上方沉积单独的蚀刻停止层。下面针对图30A-图31B描述使用单独的蚀刻停止层129的实施例。
图20A和图20B示出了根据一些实施例的第二ILD 126和介电层100的图案化以形成开口130和131。开口130和131延伸穿过第二ILD 126和介电层100以暴露栅极堆叠件的表面(例如，栅电极94的表面)。随后在开口130中形成导电部件140(见图24A-图24B)并且随后在开口131中形成组合导电部件144(见图24B)的一部分。导电部件140和组合导电部件144与它们相应的栅极堆叠件进行物理和电接触。
第二ILD 126和介电层100可以使用可接受的光刻和蚀刻技术来图案化。例如，可以在第二ILD 126上方形成第一光刻胶128并使用合适的光刻技术对其进行图案化。第一光刻胶128可以是单层或多层光刻胶结构，并且可以使用诸如旋涂或沉积技术的合适的技术来沉积。然后可以使用图案化的第一光刻胶128作为蚀刻掩模来执行一个或多个合适的蚀刻工艺，从而形成开口130和131。一个或多个蚀刻工艺可以包括湿和/或干蚀刻工艺。图20A-图20B将开口130和131显示为具有倾斜的侧壁，但在其他实施例中，开口130或131可以具有基本上垂直的侧壁、弯曲的侧壁或其他侧壁轮廓。第一光刻胶128可以使用诸如灰化或蚀刻工艺的合适的工艺来去除。
在图21A和图21B中，根据一些实施例，在第二ILD 126上方和开口130和131内形成第二光刻胶132。第二光刻胶132可以是单层或多层光刻胶结构，并且可以使用诸如旋涂或沉积技术的合适的技术来沉积。如图21B所示，第二光刻胶132可以过填充开口130和131并且在第二ILD 126上方延伸。
图22A和图22B示出了根据一些实施例的第二光刻胶132、第二ILD 126和硅化物层124的图案化，以形成开口134和135。开口134和135延伸穿过第二ILD 126和硅化物层124以暴露导电部件122的表面。随后在开口134中形成导电部件142(见图24A至图24B)，并且随后还在开口135中形成组合导电部件144(见图24B)的一部分。导电部件142和组合导电部件144与它们相应的栅极堆叠件进行物理接触和电接触。
可以使用可接受的光刻和蚀刻技术对第二光刻胶132、第二ILD 126和硅化物层124进行图案化。例如，可以首先在第二ILD 126上方形成第二光刻胶132并使用合适的光刻技术图案化第二光刻胶132。然后可以使用图案化的第二光刻胶132作为蚀刻掩模来执行一个或多个合适的蚀刻工艺，从而形成开口134和135。一个或多个蚀刻工艺可以包括湿和/或干蚀刻工艺。蚀刻工艺可以去除第二ILD 126的部分，然后在硅化物层124处停止或减慢。以这种方式使用硅化物层124作为蚀刻停止可以减少过蚀刻的可能性，这可以减少形成泄漏路径或其他工艺缺陷的可能性。蚀刻工艺还可以去除硅化物层124的部分以暴露导电部件122，或者可以执行单独的蚀刻步骤来去除硅化物层124的部分并暴露导电部件122。在一些实施例中，该单独的蚀刻步骤可以包括与用于蚀刻第二ILD 126的蚀刻工艺不同的蚀刻工艺。如图22B所示，开口134或135可以暴露硅化物层124的侧壁部分。
在一些实施例中，蚀刻工艺还可以去除第一ILD 88、CESL 87、栅极间隔件86、栅极密封间隔件80、介电层100和/或第二光刻胶132的部分。在一些实施例中，开口135与先前形成的开口131重叠。因此，开口135可以延伸到先前形成的开口131内的第二光刻胶132的区域中，如图22B所示。图22A-图22B将开口134和135显示为具有倾斜的侧壁，但在其他实施例中，开口134或135可以具有基本上垂直的侧壁、弯曲的侧壁或其他侧壁轮廓。
一个或多个蚀刻工艺可以选择为使得硅化物层124的蚀刻速率慢于第二ILD 126或其他层的蚀刻速率。例如，在一些实施例中，蚀刻工艺包括使用诸如CF4、CH2F2、CHF3、C4F6、O2等或它们的组合的一种或多种工艺气体的干蚀刻。蚀刻工艺可包括约50W至约1000W范围内的等离子体功率、约0V至约450V范围内的偏压、约20℃至约200℃范围内的温度，或约5mTorr至约500mTorr范围内的压力。其他工艺气体或工艺参数是可能的。在一些实施例中，第二ILD 126相对于硅化物层124的蚀刻选择性可以在约2:1至约4:1的范围内，但是大于约4:1的选择性是可能的。
图22B示出了蚀刻工艺去除部分硅化物层124并暴露部分导电部件122的实施例。在其他实施例中，蚀刻工艺可以停止在硅化物层上或硅化物层124内，从而留下由硅化物层124覆盖的导电部件122。在一些实施例中，随后形成的导电部件140、142或144(见图24A-图24B)可以形成在覆盖导电部件122的硅化物层124上。在一些实施例中，可以使用单独的蚀刻工艺去除覆盖导电部件122的硅化物层124。例如，硅化物层124可以通过单独的干蚀刻工艺去除，该干蚀刻工艺使用诸如CF4、CH2F2、CHF3、C4F6、H2等或它们的组合的一种或多种工艺气体。其他蚀刻工艺也是可能的。在一些实施例中，硅化物层124的部分可以通过随后执行的湿清洁工艺来去除，这可能使得导电部件122暴露。
在图23A和图23B中，根据一些实施例，去除第二光刻胶132，形成开口130、134和136。第二光刻胶132可以使用合适的技术去除，诸如通过灰化、蚀刻等。如图23A-图23B所示，去除第二光刻胶132露出先前形成的暴露栅极堆叠件的开口130。由于先前形成的开口131和135之间的重叠，去除第二光刻胶132形成组合开口136，其暴露先前由开口131暴露的栅极堆叠件和先前由开口135暴露的导电部件122。开口134保持暴露导电部件122。在一些实施例中，在去除第二光刻胶132之前和/或之后执行湿清洁工艺。
在图24A和图24B中，根据一些实施例，分别在开口130、开口134和组合开口136中形成导电部件140、导电部件142和组合导电部件144。导电部件140与栅极堆叠件的栅电极94电连接。因此，在一些情况下，导电部件140可以被称为栅极接触件或栅极接触插塞。导电部件142与电连接至外延源极/漏极区域82的导电部件122电连接。因此，在一些情况下，导电部件142和下面的导电部件122的组合也可以称为源极/漏极接触件或源极/漏极接触插塞。组合的导电部件144电连接至栅极堆叠件和外延源极/漏极区域82(通过导电部件122)。以此方式，可以形成包括栅极接触插塞和源极/漏极接触插塞的FinFET器件。
作为形成导电部件140、142和144的示例，在开口130、134和136中形成衬垫(未示出)，诸如阻挡层、粘合层等，以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD126的表面去除过量的材料。剩余的衬垫和导电材料形成导电部件140、142和144。导电部件140、142和144可以在不同的工艺中形成，或可以在相同的工艺中形成。虽然示出为形成在相同的截面中，但是应当理解，导电部件140、142和/或144可以形成在不同的截面中，这可以避免短路。
在图25A和图25B中，在一些实施例中，包括一层或多层导电部件的互连结构形成在导电部件140、142和144上方并电连接至导电部件140、142和144。在一些实施例中，互连结构包括多个介电层，诸如金属间介电层(IMD)和提供各个电互连的IMD内的导电部件。图26A-图26B示出了具有导电部件150的IMD 152和具有导电部件154的IMD 155，但是在其他实施例中可以形成更多或更少的IMD或导电部件。导电部件可以包括电布线、导电通孔、导线等，并且可以使用单镶嵌方法、双镶嵌方法、它们的组合等形成。
作为形成IMD 152和导电部件150的示例，蚀刻停止层151可以首先沉积在第二ILD126和导电部件140、142和144上。蚀刻停止层151可以包括诸如氮化硅、氮氧化硅、氧化铝、氮化铝等或它们的组合的材料。其他材料是可能的。然后可以在蚀刻停止层151上方形成IMD 152。IMD 152可以是与针对第一ILD 88或第二ILD 126所描述的材料类似的材料，并且可以以类似的方式形成。在一些实施例中，IMD 152可以由具有低于约3.5的k值的低k介电材料形成。其他材料或技术是可能的。
然后可以在IMD 152和蚀刻停止层151中图案化开口以暴露导电部件140、142和/或144的表面。可以首先在开口中形成可选的衬垫(未示出)，其可以类似于先前针对导电部件140、142和144描述的衬垫。可以在开口内沉积导电材料以形成导电部件150。导电材料可以类似于针对导电部件140、142和144描述的那些，并且可以以类似的方式形成。其他导电材料或技术是可能的。可以执行平坦化工艺以从IMD 152去除过量的导电材料。图25A-图25B将导电部件150显示为具有倾斜的侧壁，但是导电部件150可以具有基本上垂直的侧壁、弯曲的侧壁或其他侧壁轮廓。
在一些实施例中，可以以与导电部件150类似的方式形成导电部件154。例如，蚀刻停止层153可以形成在IMD 152和导电部件150上方，并且IMD 155可以形成在IMD 152上方。可以图案化蚀刻停止层153和IMD 152以形成开口。一些开口可以暴露导电部件150。然后可以在开口中沉积衬垫和导电材料，并且可以执行CMP工艺以去除过量的材料。这是示例，并且其他技术是可能的。
所公开的FinFET实施例还可应用于纳米结构器件，诸如纳米结构(例如，纳米片、纳米线、全环栅(GAA)等)场效应晶体管(NFET/NSFET)。作为示例，图26A和图26B是根据一些实施例的纳米结构器件的截面图。纳米结构器件类似于图25A-图25B中所示的FinFET器件，除了形成包括纳米结构160的有源区域而不是包括鳍52的有源区域之外。图25A-图25B和图26A-图26B中的类似部件可以由类似的数字参考表示，并且类似的部件的描述在此不再重复。在NSFET实施例中，如针对FinFET实施例所描述的鳍被通过图案化沟道层和牺牲层的交替层的堆叠件而形成的纳米结构替换。源极/漏极区域以类似于上述实施例的方式形成。在去除伪栅极堆叠件之后，可以部分或完全去除沟道区域中的牺牲层。替换栅极结构(例如，栅极堆叠件)以与上述实施例类似的方式形成。替换栅极结构可以部分或完全填充由去除牺牲层留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。
例如，在图26A-图26B的纳米结构器件中，有源区域包括多个纳米结构160，从而使得每个纳米结构160被包括栅极介电层92和栅电极94的相应栅极堆叠件的一部分围绕。纳米结构160可以包括纳米片、纳米线等。在一些实施例中，纳米结构160和衬底50包括类似的半导体材料。在其他实施例中，纳米结构160和衬底50包括不同的半导体材料。在一些实施例中，栅极堆叠件的部分插入在相邻纳米结构160之间。在一些实施例中，间隔件162插入在栅极堆叠件的部分和外延源极/漏极区域82之间，并用作栅极堆叠件和外延源极/漏极区域82之间的隔离部件。在一些实施例中，间隔件162包括诸如氮化硅或氮氧化硅的材料，但是可以使用诸如低k介电材料的任何合适的材料。可以以与上述实施例类似的方式形成接触替换栅极结构和源极/漏极区域的导电部件。例如，可以在导电部件122上形成硅化物层124，其可以类似于先前描述的硅化物层124。可以如美国专利申请公开号2016/0365414中公开的那样形成纳米结构器件，其全部内容结合于此作为参考。
下面以No.2016/0365414为例来介绍纳米结构器件的形成。
形成包括超晶格的鳍，所述超晶格包括交替的第一层和第二层；在形成所述鳍之后，选择性地蚀刻所述第一层；在选择性地蚀刻所述第一层之后，在所述第二层上形成栅极电介质；以及在所述栅极电介质上形成栅电极。
图27A、图27B和图27C示出了根据一些实施例的具有平坦、凹的和凸的相应顶面的导电部件122。图27A-图27C中所示的导电部件122可以类似于针对图17A-图17B描述的那些。例如，图27A-图27C示出了在导电填充材料上执行平坦化工艺之后的导电部件122。在一些实施例中，可以通过控制平坦化工艺的参数来控制导电部件122的顶面的轮廓，诸如控制浆料特性、抛光速率等。
图27A示出了根据一些实施例的具有平坦顶面的导电部件122。导电部件122可以具有与第一ILD 88和/或介电层100的顶面齐平的平坦顶面。在其他实施例中，导电部件122的平坦顶面可以低于第一ILD 88和/或介电层100(未示出)的顶面。在一些情况下，在平坦化工艺之后执行的退火工艺可以降低导电部件122的高度，从而使得导电部件122的顶面可以低于第一ILD 88和/或介电层100的顶面。在一些实施例中，可以通过控制平坦化工艺来形成平坦的顶面，如上所述。
图27B示出了根据一些实施例的具有凸顶面的导电部件122。在一些情况下，在平坦化工艺之后执行的退火工艺可能使得导电部件122的导电填充材料回流并形成凸顶面。在一些实施例中，可以通过控制平坦化工艺来形成凸顶面，如上所述。如图27B所示，凸顶面可以突出至第一ILD 88和/或介电层100的顶面之上。在一些情况下，具有凸顶面的导电部件122可以允许导电部件122和上面的导电部件(诸如图24A-图24B中所示的导电部件140、142或144)之间的改进的接触(例如，较小的电阻)。改进的接触可以归因于例如增加的接触表面积。
图27C示出了根据一些实施例的具有凹顶面的导电部件122。在一些情况下，在平坦化工艺之后执行的退火工艺可以降低导电部件122的高度，从而使得导电部件122形成凹顶面。在一些实施例中，可以通过控制平坦化工艺来形成凹顶面，如上所述。例如，凹顶面可以在平坦化工艺期间由“凹陷”形成。如图27C所示，凹顶面可以低于第一ILD 88和/或介电层100的顶面。
图28A、图28B和图28C示出了根据一些实施例的在图27A、图27B和图27C的导电部件122上形成的硅化物层124。图28A-图28C中所示的硅化物层124可以类似于先前针对图18A-图18B描述的硅化物层124，并且可以使用类似的技术形成。图28A示出了根据一些实施例的在图27A的导电部件122的平坦顶面上形成的硅化物层124。硅化物层124可以具有基本上平坦的顶面或凸顶面，其可以低于、高于或大致与第一ILD 88和/或介电层100的顶面齐平。图28B示出了根据一些实施例的在图27B的导电部件122的凸顶面上形成的导电部件124。硅化物层124可以具有凸形形状，如图28B所示。硅化物层124可以具有凹表面。图28C示出了根据一些实施例的在图27C的导电部件122的凹顶面上形成的硅化物层124。硅化物层124可以具有凹顶面、基本平坦的顶面或凸顶面，其可以低于、高于或大致与第一ILD 88和/或介电层100的顶面齐平。硅化物层124可以具有凸底面。具有其他形状或轮廓的硅化物层124是可能的。
图29A、图29B和图29C示出了根据一些实施例的具有不同相对宽度的导电部件122和上面的导电部件142。导电部件122可以类似于先前针对图18B描述的导电部件122。例如，可以使用本文描述的技术在导电部件122上形成硅化物层124。导电部件142可以类似于先前针对图24B描述的导电部件142。在图29A-图29C中的每个中，导电部件122的顶面的宽度被标记为“W1”并且上面的导电部件142的底面的宽度被标记为“W2”。
图29A示出了根据一些实施例的具有小于导电部件122的宽度W1的宽度W2的导电部件142。如图29A所示，形成具有小于宽度W1的宽度W2的导电部件142可以使得在形成导电部件142之后部分硅化物层124保留在导电部件122上。在一些情况下，导电部件142可以延伸穿过硅化物层124，并且导电部件142的部分可以由硅化物层124的部分覆盖。在一些实施例中，导电部件142可以至少部分地由硅化物层124的部分围绕。在这种情况下，形成具有相对较小W2的导电部件142可以降低通孔泄漏、通孔桥接缺陷、“虎齿”缺陷、由光刻覆盖问题引起的缺陷等的风险。
图29B示出了根据一些实施例的具有与导电部件122的宽度W1大致相同的宽度W2的导电部件142。在一些情况下，形成具有与宽度W1大致相同的宽度W2的导电部件142可以降低通孔泄漏、通孔桥接缺陷、“虎齿”缺陷、由光刻覆盖问题引起的缺陷等的风险。图29C示出了根据一些实施例的具有大于导电部件122的宽度W1的宽度W2的导电部件142。在一些情况下，形成具有大于宽度W1的宽度W2的导电部件142可以增加导电部件122和导电部件142之间的接触面积。以这种方式增加接触面积可以降低导电部件122和导电部件142之间的接触电阻并提高器件性能。
图30A和图30B示出了蚀刻停止层129形成在硅化物层124上方的实施例。在一些情况下，硅化物层124的使用可以允许更薄的蚀刻停止层129形成在导电部件122上方，其可以减小器件的整体厚度。图30A-图30B示出了类似于图18A-图18B所示的结构，除了蚀刻停止层129沉积在硅化物层124、第一ILD 88、介电层100和其他暴露层上方之外。
蚀刻停止层129可以包括介电材料，诸如氮化硅、氮氧化硅、碳化硅、碳氮化硅、金属氧化物、金属氮化物等或它们的组合。蚀刻停止层129可以使用一种或多种合适的技术来沉积，诸如CVD、ALD、PVD等。在一些实施例中，蚀刻停止层129可具有在约1nm至约20nm范围内的厚度，但其他厚度也是可能的。蚀刻停止层129可以沉积为毯式层。
在图31A和图31B中，根据一些实施例，导电部件140、142和144形成在图30A-图30B中所示的结构上。导电部件140、142和144可以类似于先前针对图24A-图24B描述的那些，并且可以使用与针对图19A至图24B描述的那些技术类似的技术来形成。例如，第二ILD 126可以形成在蚀刻停止层129上方并且被图案化以形成暴露栅极堆叠件和/或导电部件122的开口。第二ILD 126可以类似于针对图19A-图19B描述的第二ILD，并且可以使用类似于针对图20A至图23B描述的那些技术来图案化开口。在一些实施例中，蚀刻停止层129在图案化暴露栅极堆叠件和/或导电部件122的开口时用作蚀刻停止。例如，蚀刻停止层129的材料可以具有比上面的第二ILD 126的材料低的蚀刻速率。开口可以延伸穿过蚀刻停止层129。然后可以在开口内沉积导电材料以形成导电部件140、142和144。用于形成导电部件140、142和/或144的其他技术是可能的。
本文描述的实施例具有一些优势。例如，可以在导电部件上形成硅化物以用作蚀刻停止，而不是在结构上方沉积毯式蚀刻停止层。这可以减小器件的整体厚度。此外，使用硅化物作为蚀刻停止可以减少工艺步骤的数量，从而可以降低制造成本。在一些情况下，可以在比蚀刻停止层低的温度下形成硅化物。这可以改进制造工艺的整体“热预算”，从而提高良率、工艺灵活性或器件性能。
根据本公开的一些实施例，方法包括在衬底上方形成栅极结构；邻近栅极结构形成源极/漏极区域；在源极/漏极区域上方形成第一层间电介质(ILD)；形成延伸穿过第一ILD的接触插塞，该接触插塞电接触源极/漏极区域；在接触插塞上形成硅化物层；形成在第一ILD和硅化物层上方延伸的第二ILD；蚀刻延伸穿过第二ILD和硅化物层的开口以暴露接触插塞，其中，硅化物层在开口的蚀刻期间用作蚀刻停止；以及在开口中形成电接触该接触插塞的导电部件。在实施例中，硅化物层包括硅化钴。在实施例中，蚀刻开口使接触插塞没有硅化物层。在实施例中，硅化物层的顶面突出在第一ILD的顶面之上。在实施例中，第二ILD是氧化硅。在实施例中，方法还包括，在所述第二层间电介质上沉积蚀刻停止层。在实施例中，硅化物层横向围绕导电部件。在实施例中，第二ILD物理接触硅化物层和第一ILD。在实施例中，该方法包括在衬底上方形成纳米结构，其中，栅极结构围绕纳米结构中的每个。
根据本公开的一些实施例，方法包括形成从衬底突出的鳍；在鳍的侧壁上和鳍上方形成栅极堆叠件；在邻近栅极堆叠件的鳍中形成源极/漏极区域；在源极/漏极区域上形成第一导电部件，其中，第一导电部件电接触源极/漏极区域；在第一导电部件的顶面上形成硅化物层；在栅极堆叠件上方和硅化物层上方形成绝缘层，其中，绝缘层物理接触硅化物层；执行第一蚀刻工艺以在绝缘层中蚀刻开口，其中，第一蚀刻工艺选择性地蚀刻绝缘层的材料多于硅化物层的材料；以及在开口中形成第二导电部件，其中，第二导电部件延伸穿过绝缘层和硅化物层以物理和电接触第一导电部件。在实施例中，硅化物层用作第一蚀刻工艺的蚀刻停止。在实施例中，形成第二导电部件包括使用第二蚀刻工艺蚀刻硅化物层，其中，第二蚀刻工艺不同于第一蚀刻工艺。在实施例中，形成硅化物层包括将第一导电部件暴露于硅烷气体。在实施例中，第二导电部件物理和电接触栅极堆叠件。在实施例中，形成第一导电部件包括执行平坦化工艺以及在平坦化工艺之后执行退火工艺。
根据本公开的一些实施例，器件包括从衬底突出的鳍；沿着鳍的侧壁并且位于鳍上方的栅极堆叠件；位于鳍中的邻近栅极堆叠件的外延源极/漏极区域；物理和电接触外延源极/漏极区域的顶面的接触插塞；位于接触插塞顶面上的硅化物层；位于硅化物层顶面上的第一隔离区域；以及位于第一隔离区域中和接触插塞的顶面上的导电部件，其中，导电部件的底面物理和电接触接触插塞的顶面，其中，导电部件的底面低于硅化物层的顶面。在实施例中，导电部件包括钴并且硅化物层包括硅化钴。在实施例中，第一隔离区域的顶面和导电部件的顶面齐平。在实施例中，该器件包括围绕接触插塞的第二隔离区域，其中，硅化物层的顶面低于第二隔离区域的顶面。在实施例中，硅化物层环绕导电部件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在衬底上方形成栅极结构；
邻近所述栅极结构形成源极/漏极区域；
在所述源极/漏极区域上方形成第一层间电介质(ILD)；
形成延伸穿过所述第一层间电介质的接触插塞，所述接触插塞电接触所述源极/漏极区域；
在所述接触插塞上形成硅化物层；
形成在所述第一层间电介质和所述硅化物层上方延伸的第二层间电介质；
蚀刻延伸穿过所述第二层间电介质和所述硅化物层的开口以暴露所述接触插塞，其中，所述硅化物层在所述开口的蚀刻期间用作蚀刻停止；以及
在所述开口中形成电接触所述接触插塞的导电部件。
2.根据权利要求1所述的方法，其中，所述硅化物层包括硅化钴。
3.根据权利要求1所述的方法，其中，蚀刻所述开口使所述接触插塞没有所述硅化物层。
4.根据权利要求1所述的方法，其中，所述硅化物层的顶面突出在所述第一层间电介质的顶面之上。
5.根据权利要求1所述的方法，其中，所述第二层间电介质是氧化硅。
6.根据权利要求1所述的方法，还包括，在所述第二层间电介质上沉积蚀刻停止层。
7.根据权利要求1所述的方法，其中，所述硅化物层横向围绕所述导电部件。
8.根据权利要求1所述的方法，其中，所述第二层间电介质物理接触所述硅化物层和所述第一层间电介质。
9.一种形成半导体器件的方法，包括：
形成从衬底突出的鳍；
在所述鳍的侧壁上和所述鳍上方形成栅极堆叠件；
在邻近所述栅极堆叠件的所述鳍中形成源极/漏极区域；
在所述源极/漏极区域上形成第一导电部件，其中，所述第一导电部件电接触所述源极/漏极区域；
在所述第一导电部件的顶面上形成硅化物层；
在所述栅极堆叠件上方和所述硅化物层上方形成绝缘层，其中，所述绝缘层物理接触所述硅化物层；
执行第一蚀刻工艺以在所述绝缘层中蚀刻开口，其中，所述第一蚀刻工艺选择性地蚀刻所述绝缘层的材料多于所述硅化物层的材料；以及
在所述开口中形成第二导电部件，其中，所述第二导电部件延伸穿过所述绝缘层和所述硅化物层以物理和电接触所述第一导电部件。
10.一种半导体器件，包括：
鳍，从衬底突出；
栅极堆叠件，沿着所述鳍的侧壁并且位于所述鳍上方；
外延源极/漏极区域，位于所述鳍中并且邻近所述栅极堆叠件；
接触插塞，物理和电接触所述外延源极/漏极区域的顶面；
硅化物层，位于所述接触插塞顶面上；
第一隔离区域，位于所述硅化物层顶面上；以及
导电部件，位于所述第一隔离区域中和所述接触插塞的顶面上，其中，所述导电部件的底面物理和电接触所述接触插塞的顶面，其中，所述导电部件的底面低于所述硅化物层的顶面。
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