CN115084020A - 晶体管隔离区域及其形成方法 - Google Patents

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semiconductor
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semiconductor fin
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何柏慷
黄才育
张惠政
杨育佳
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及晶体管隔离区域及其形成方法。在一个实施例中，一种器件包括：从衬底延伸的第一半导体鳍；从衬底延伸的第二半导体鳍；混合鳍，位于衬底之上，第二半导体鳍被设置在第一半导体鳍和混合鳍之间；第一隔离区域，位于第一半导体鳍和第二半导体鳍之间；以及第二隔离区域，位于第二半导体鳍和混合鳍之间，第二隔离区域的顶表面被设置得比第一隔离区域的顶表面更远离衬底。

Description

晶体管隔离区域及其形成方法
技术领域
本公开总体涉及晶体管隔离区域及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
本公开的第一方面涉及一种半导体器件，包括：第一半导体鳍，从衬底延伸；第二半导体鳍，从所述衬底延伸；混合鳍，位于所述衬底之上，所述第二半导体鳍被设置在所述第一半导体鳍和所述混合鳍之间；第一隔离区域，位于所述第一半导体鳍和所述第二半导体鳍之间；以及第二隔离区域，位于所述第二半导体鳍和所述混合鳍之间，所述第二隔离区域的顶表面被设置得比所述第一隔离区域的顶表面更远离所述衬底。
本公开的第二方面涉及一种半导体器件，包括：第一鳍结构，包括第一半导体鳍和第二半导体鳍；第一源极/漏极区域，位于所述第一半导体鳍和所述第二半导体鳍中；混合鳍，与所述第一源极/漏极区域和所述第一鳍结构相邻；第一鳍间隔件，位于所述混合鳍和所述第一半导体鳍之间，所述第一鳍间隔件具有第一高度；以及第二鳍间隔件，位于所述第一半导体鳍和所述第二半导体鳍之间，所述第二鳍间隔件具有第二高度，所述第二高度大于所述第一高度。
本公开的第三方面涉及一种用于形成半导体器件的方法，包括：形成从衬底延伸的第一半导体鳍和第二半导体鳍；在所述第一半导体鳍和所述第二半导体鳍周围形成绝缘材料，所述绝缘材料的第一部分被设置在所述第一半导体鳍和所述第二半导体鳍之间；在所述绝缘材料上形成混合鳍，所述绝缘材料的第二部分被设置在所述第二半导体鳍和所述混合鳍之间；以及使所述绝缘材料的第一部分和第二部分凹陷以分别形成第一隔离区域和第二隔离区域，所述绝缘材料的第一部分比所述绝缘材料的第二部分被凹陷的深度更大。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本公开的各方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。
图2-图17C是根据一些实施例的FinFET的制造中的中间阶段的视图。
图18A-图18C是根据一些其他实施例的FinFET的视图。
图19-图20是根据各种实施例的FinFET的视图。
图21-图22是根据各种实施例的FinFET的视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
根据各种实施例，将隔离区域形成在半导体鳍和混合鳍之间。隔离区域被凹陷为使得半导体鳍之间的隔离区域比混合鳍和半导体鳍之间的隔离区域凹陷得更深。形成凹陷到这种相对深度的隔离区域有助于避免处理期间半导体鳍的弯曲。避免半导体鳍的弯曲增加了后续操作(例如，替换栅极工艺或源极/漏极生长工艺)的处理窗口。因此可以提高器件的制造良率。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。图1是三维视图，其中为了清晰起见，省略了FinFET的一些特征。FinFET包括从衬底50(例如，半导体衬底)延伸的半导体鳍54，其中，半导体鳍54用作FinFET的沟道区域58。将诸如浅沟槽隔离(STI)区域之类的隔离区域68设置在相邻的半导体鳍54之间，这些半导体鳍54可以从相邻的隔离区域68之间突出得高于这些相邻的隔离区域68。尽管隔离区域68被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，尽管半导体鳍54的底部被示为与衬底50是单一连续材料，但半导体鳍54的底部和/或衬底50可包括单一材料或多种材料。在该上下文中，半导体鳍54指的是从相邻的隔离区域68之间延伸的部分。
栅极电介质112沿着半导体鳍54的侧壁并且位于半导体鳍54的顶表面之上。栅极电极114位于栅极电介质112之上。将外延源极/漏极区域98设置在半导体鳍54的关于栅极电介质112和栅极电极114的相反侧。外延源极/漏极区域98可以在各个半导体鳍54之间共享。例如，相邻的外延源极/漏极区域98可以被电气连接，例如通过由外延生长来联聚结外延源极/漏极区域98，或者通过将外延源极/漏极区域98与同一源极/漏极接触件耦合。
图1还示出了在后面的附图中使用的参考横截面。横截面A-A’沿着栅极电极114的纵轴。横截面B-B’垂直于横截面A-A’并且沿着半导体鳍54的纵轴并且在例如FinFET的外延源极/漏极区域98之间的电流流动的方向上。横截面C-C’平行于横截面A-A’并且延伸穿过FinFET的外延源极/漏极区域98。为清楚起见，后续附图参考这些参考横截面。
在使用后栅极工艺(gate-lastprocess)形成的FinFET的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-firstprocess)。此外，一些实施例考虑了在平面型器件(例如，平面型FET)中使用的各方面。
图2-图17C是根据一些实施例的FinFET的制造中的中间阶段的视图。图2、图3、图4、图5、图6、图7、图8、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A和图17A是沿着与图1中的参考横截面A-A’类似的横截面示出的横截面图。图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B和图17B是沿着与图1中的参考横截面B-B’类似的横截面示出的横截面图。图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C和图17C是沿着与图1中的参考横截面C-C’类似的横截面示出的横截面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体或绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型杂质)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如埋置氧化物(buriedoxide，BOX)层或氧化硅层等。将绝缘体层设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；前述项的组合；等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如NMOS晶体管，如n型FinFET，并且p型区域50P可以用于形成p型器件，例如PMOS晶体管，如p型FinFET。n型区域50N可以与p型区域50P实体分离(未单独示出)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
在图3中，在衬底50中形成鳍结构52。鳍结构52包括半导体鳍54，这些半导体鳍54是半导体条带。可以通过在衬底50中蚀刻沟槽56来在衬底50中形成鳍结构52。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或前述项的组合。蚀刻工艺可以是各向异性的。
可以通过任何适当的方法来对鳍结构52进行图案化。例如，可以使用一个或多个光刻工艺(包括双图案化或多图案化工艺)来对鳍结构52进行图案化。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，将牺牲层形成在衬底之上并且使用光刻工艺来对该牺牲层进行图案化。使用自对准工艺沿着经图案化的牺牲层来形成间隔件。然后去除牺牲层，并且剩余的间隔件随后可以用作掩模60以对鳍结构52进行图案化。在一些实施例中，掩模60(或其他层)可以保留在鳍结构52上。
在所示的实施例中，每个鳍结构52具有两个半导体鳍54。然而，每个鳍结构52可以具有任何数量的半导体鳍54，例如两个、三个或更多个半导体鳍54。此外，不同的鳍结构52可以具有不同数量的半导体鳍54。例如，管芯的第一区域(例如，核心逻辑区域)中的鳍结构52可以具有第一数量的半导体鳍54，并且管芯的第二区域(例如，输入/输出区域)中的鳍结构52可以具有第二数量的半导体鳍54，其中第二数量不同于第一数量。
沟槽56具有不同的宽度。具体地，沟槽56A的第一子集的宽度小于沟槽56B的第二子集的宽度。沟槽56A将相应鳍结构52的半导体鳍54分开，并且沟槽56B将鳍结构52彼此分开。相应鳍结构52的半导体鳍54间隔开的距离小于鳍结构52彼此间隔开的距离。在一些实施例中，相应鳍结构52的半导体鳍54间隔开的距离D1在5nm至100nm的范围内，鳍结构52彼此间隔开的距离D2在20nm至200nm的范围内，并且距离D2大于距离D1。可以通过使用如下图案来对掩模60进行图案化以形成具有不同宽度的沟槽56：该图案具有被与沟槽56的不同宽度相对应的不同距离间隔开的特征。沟槽56的宽度限定了半导体鳍54的宽度(也称为半导体鳍54的临界尺寸)。在一些实施例中，半导体鳍54的临界尺寸在5nm至30nm的范围内。
沟槽56具有不同的深度。具体地，沟槽56A的深度小于沟槽56B的深度。在一些实施例中，沟槽56A具有在5nm至70nm的范围内的第一深度，沟槽56B具有在5nm至70nm的范围内的第二深度，并且第二深度大于第一深度。在一些实施例中，沟槽56A和沟槽56B的深度之间的距离差D3在5nm至30nm的范围内。由于在沟槽56的蚀刻期间的图案加载效应，沟槽56可以形成为具有不同的深度，其中图案加载效应是由具有以不同距离间隔开的特征的掩模60的图案造成的。沟槽56的深度限定了半导体鳍54的高度。在一些实施例中，半导体鳍54具有在10nm至100nm的范围内的高度。
在图4中，在衬底50之上、相邻的半导体鳍54之间形成用于隔离区域的一个或多个绝缘材料62的层。绝缘材料62可以包括诸如氧化硅之类的氧化物、诸如氮化硅等之类的氮化物，或前述项的组合，并且可以通过以下方式形成：化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDP-CVD)、可流动的CVD(FCVD)、原子层沉积(ALD)等，或前述项的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料62包括位于衬底50的表面和半导体鳍54的表面上的衬里62A，以及位于衬里62A上的填充材料62B。衬里62A可以是使用诸如ALD之类的共形沉积工艺而共形沉积的非晶硅、氧化硅、氮化硅等，并且填充材料62B可以是使用诸如FCVD之类的共形生长工艺而生长的氧化硅。在另一实施例中，形成单层绝缘材料62。一旦形成绝缘材料，就可以执行退火工艺。退火工艺可以在含有H2或O2的环境中执行。衬里62A可以通过退火工艺进行氧化，使得在退火之后，衬里62A是与填充材料62B类似的材料。在一个实施例中，绝缘材料62被形成为使得多余的绝缘材料62覆盖半导体鳍54。
绝缘材料62的厚度被控制为使得并非沟槽56全部都被绝缘材料62填充。在一些实施例中，将绝缘材料62沉积至在5nm至30nm的范围内的厚度T1。距离D1、D2(参见图3)和厚度T1被控制为使得绝缘材料62填充沟槽56A而不填充沟槽56B。例如，所分配的绝缘材料62的体积可能足以完全填充(或过度填充)沟槽56A，但可能不足以完全填充沟槽56B。因此，沟槽56B中的绝缘材料62没有完全填充沟槽56B，而是共形地给限定沟槽56B的衬底50的表面和半导体鳍54的侧壁加衬。
在所示的实施例中，半导体鳍54的侧壁和绝缘材料62的侧壁被图示为分别与衬底50的顶表面以及绝缘材料62的顶表面形成直角。在其他实施例中(随后针对图19-图20进行描述)，在半导体鳍54的图案化和绝缘材料62的沉积期间可能会进行轮廓修整。相应地，圆形表面可将半导体鳍54的侧壁连接到衬底50的顶表面，并且圆形表面可以将绝缘材料62的侧壁连接到绝缘材料62的顶表面。
在图5中，在绝缘材料62上形成一个或多个电介质层64。(一个或多个)电介质层64填充(并且可能过度填充)沟槽56B的未被绝缘材料62填充(例如，未被占用)的剩余部分。(一个或多个)电介质层64可以由一种或多种电介质材料形成。可接受的电介质材料包括氮化物(例如，氮化硅)、氧化物(例如，氧化钽、氧化铝、氧化锆、氧化铪等)、碳化物(例如，碳氮化硅、碳氮氧化硅等)、前述项的组合等，或可以通过ALD、CVD等沉积。可以使用通过任何可接受的工艺形成的其他绝缘材料。此外，(一个或多个)电介质层64可以由低k电介质材料(例如，k值小于约3.5的电介质材料)、高k电介质材料(例如，k值大于约7.0的电介质材料)，或前述项的多层形成。(一个或多个)电介质层64由对绝缘材料62的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。在一些实施例中，(一个或多个)电介质层64包括由ALD形成的氮化硅。在一些实施例中(随后针对图18A-图18C进行描述)，在(一个或多个)电介质层64的沉积期间在沟槽56B的顶部处发生夹断，使得(一个或多个)电介质层64的位于沟槽56B中的部分包括空隙。
在图6中，去除工艺被应用于(一个或多个)电介质层64和绝缘材料62以去除(一个或多个)电介质层64和绝缘材料62的位于半导体鳍54之上(例如，位于沟槽56的外部)的多余部分，从而在绝缘材料62上形成混合鳍66。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、前述项的组合等。在去除工艺之后，(一个或多个)电介质层64具有留在沟槽56B中的部分(从而形成混合鳍66)。在平坦化工艺之后，混合鳍66的顶表面、绝缘材料62的顶表面和半导体鳍54的顶表面是共面的(在工艺变化范围内)，使得它们彼此齐平。将混合鳍66设置在鳍结构52之间并与鳍结构52相邻。混合鳍66也可以被称为“电介质鳍”。
在图7中，绝缘材料62被凹陷以形成STI区域68。绝缘材料62被凹陷，使得半导体鳍54的上部以及混合鳍66的上部从相邻的STI区域68之间突出得高于相邻的STI区域68。此外，STI区域68的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，碟形(dishing))或前述项的组合。STI区域68的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。可以使用可接受的蚀刻工艺(例如，对绝缘材料62的(一种或多种)材料具有选择性的蚀刻工艺)对STI区域68进行凹陷。如随后将更详细地描述的，蚀刻工艺以比蚀刻半导体鳍54和混合鳍66的材料更快的速率来选择性地蚀刻绝缘材料62的(一种或多种)材料。因此，在形成STI区域68期间，可以保护半导体鳍54和混合鳍66免受损坏。在STI区域68达到期望的高度之后，可以使用定时蚀刻工艺来停止对绝缘材料62的蚀刻。在一些实施例中，STI区域68具有在10nm至100nm的范围内的高度。STI区域68包括位于沟槽56中的绝缘材料62的剩余部分。
如前所述，沟槽56B比沟槽56A更深。因此，STI区域68具有不同的高度。具体地，STI区域68A的第一子集的高度小于STI区域68B的第二子集的高度。STI区域68A位于沟槽56A中，并且位于相应鳍结构52的半导体鳍54之间，并且可以被称为“内部STI区域”。STI区域68B位于沟槽56B中，并且位于相邻的鳍结构52之间和混合鳍66周围(例如，在半导体鳍54和混合鳍66之间)，并且可以被称为“外部STI区域”。因为沟槽56B比沟槽56A更深，所以STI区域68B的底表面被设置得比STI区域68A的底表面更远离半导体鳍54的顶表面和混合鳍66的顶表面。在一些实施例中，STI区域68B的底表面被设置得比STI区域68A的底表面离半导体鳍54的顶表面和混合鳍66的顶表面远距离D3(先前描述)。
形成STI区域68以重新形成沟槽56A、56B的一些部分。沟槽56A的重新形成的部分位于相应的半导体鳍54对之间，并且沟槽56B的重新形成的部分位于相应的半导体鳍54和混合鳍66对之间。距离D1、D2(参见图3)和厚度T1(参见图4)被控制为使得沟槽56A的重新形成的部分比沟槽56B的重新形成的部分更宽。在一些实施例中，沟槽56A的重新形成的部分具有在10nm至30nm的范围内的宽度W1，沟槽56B的重新形成的部分具有在5nm至20nm的范围内的宽度W2，并且宽度W1大于宽度W2。
由于在对绝缘材料62的凹陷期间的图案加载效应，绝缘材料62可以凹陷不同的量，其中图案加载效应由沟槽56A、56B的具有不同宽度的重新形成的部分引起。此外，如随后将更详细地描述的，对绝缘材料62的蚀刻是使用加剧该图案加载效应的蚀刻参数(例如，温度、压力和持续时间)来执行的。由于图案加载效应，绝缘材料62的位于沟槽56A中的部分比绝缘材料62的位于沟槽56B中的部分凹陷得更多(例如，凹陷了更大的深度)。因此，STI区域68B的顶表面被设置得比STI区域68A的顶表面更远离衬底50。换句话说，STI区域68B相对于衬底50延伸得高于STI区域68A。在一些实施例中，STI区域68B的顶表面被设置得比STI区域68A的顶表面更远离衬底50距离D4，距离D4在2nm至10nm的范围内。STI区域68A的顶表面和STI区域68B的顶表面之间的距离D4也称为STI区域68的“台阶高度”。使STI区域68凹陷为具有在该范围内的台阶高度暴露了半导体鳍54和混合鳍66，而不会导致半导体鳍54的弯曲，尤其是在半导体鳍54的高度(先前描述)较大时，在半导体鳍54的临界尺寸(先前描述)较小时，或者在半导体鳍54之间的距离(先前描述)较大时。使STI区域68凹陷为具有超出该范围的台阶高度可能会导致半导体鳍54的弯曲。具体地，使STI区域68凹陷为具有小于2nm的台阶高度可能导致半导体鳍54的向外弯曲，并且使STI区域68凹陷为具有大于10nm的台阶高度可能导致半导体鳍54的向内弯曲。如随后将更详细地描述的，避免半导体鳍54的弯曲增加了后续操作的处理窗口。
在绝缘材料62包括氧化硅的一些实施例中，通过使用氢氟(HF)酸和氨(NH3)的干法蚀刻来使绝缘材料62凹陷。具体地，通过在生成等离子体的同时将绝缘材料62暴露于包括HF酸和氨作为主要工艺气体的气体源来蚀刻绝缘材料62。气体源还可以包括载气，例如，氮气(N2)、氩气(Ar)等。在一些实施例中，蚀刻工艺在20℃至90℃的范围内的温度下、2毫托(mTorr)至100mTorr的范围内的压力下以及10秒至100秒的范围内的持续时间内执行。以这些范围内的蚀刻参数(例如，温度、压力和持续时间)执行蚀刻工艺加剧了蚀刻期间的图案加载效应，使得STI区域68在凹陷之后具有期望的台阶高度(先前描述)。以这些范围之外的蚀刻参数(例如，温度、压力和持续时间)执行蚀刻工艺可能不允许STI区域68在凹陷之后具有期望的台阶高度。
每个STI区域68B沿着混合鳍66的三个侧面(例如，侧壁和底表面)延伸。具体地，STI区域68B的第一部分位于混合鳍66和第一鳍结构52之间，STI区域68B的第二部分位于混合鳍66和第二鳍结构52之间，并且STI区域68B的第三部分位于在混合鳍66下方。
针对图2-图7所描述的工艺只是可以如何形成半导体鳍54、混合鳍66和STI区域68的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成半导体鳍54和混合鳍66。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层来蚀刻沟槽以使下面的衬底50暴露。可以在一些沟槽中外延生长外延结构，可以在其他沟槽中沉积绝缘结构，并且可以使电介质层凹陷(以与图7所述的类似的方式)，使得外延结构从电介质层突出以形成半导体鳍54，并且绝缘结构从电介质层突出以形成混合鳍66。在外延生长外延结构的一些实施例中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免先前和/或随后的注入，但是原位掺杂和注入掺杂也可以一起使用。
此外，在n型区域50N中外延生长与p型区域50P中的材料不同的材料可能是有利的。在各种实施例中，半导体鳍54的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、或II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铝铟、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，可以在半导体鳍54和/或衬底50中形成适当的阱(未单独示出)。阱的导电类型可以与随后将在n型区域50N和p型区域50P中的每一者中形成的源极/漏极区域的导电类型相反。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P中都形成p型阱或n型阱。
在具有不同阱类型的实施例中，针对n型区域50N和p型区域50P的不同注入步骤可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现。例如，可以在n型区域50N中的半导体鳍54、混合鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50P暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是被注入到该区域中的磷、砷、锑等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对p型区域50P的注入之后或之前，在p型区域50P中的半导体鳍54、混合鳍66和STI区域68之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是被注入到该区域中的硼、氟化硼、铟等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在针对半导体鳍54外延生长外延结构的一些实施例中，所生长的材料可以在生长期间被原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以一起使用。
在图8中，在半导体鳍54和混合鳍66上形成虚设电介质层72。虚设电介质层72可以由电介质材料(例如，氧化硅、氮化硅、前述项的组合等)形成，其可以根据可接受的技术(例如，ALD、原位蒸汽生长(ISSG)沉积、或快速热氧化(RTO)等)来沉积或热生长。在一些实施例中，虚设电介质层72的厚度在1nm至10nm的范围内。在虚设电介质层72之上形成虚设栅极层74，并且在虚设栅极层74之上形成掩模层76。虚设栅极层74可以被沉积在虚设电介质层72之上，并且然后例如通过CMP来平坦化。虚设栅极层74可以由导电材料或非导电材料形成，例如，非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)或CVD等来沉积。虚设栅极层74可以由相对于对绝缘材料(例如，STI区域68和/或虚设电介质层72)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层76可以被沉积在虚设栅极层74之上。掩模层76可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P来形成单个虚设栅极层74和单个掩模层76。在所示的实施例中，虚设电介质层72覆盖半导体鳍54、混合鳍66和STI区域68，使得虚设电介质层72在STI区域68之上并且在虚设栅极层74和STI区域68之间延伸。在另一实施例中，虚设电介质层72仅覆盖半导体鳍54。
如上所述，使STI区域68凹陷为具有期望的台阶高度有助于避免半导体鳍54的弯曲。避免半导体鳍54的弯曲增加了在虚设栅极层74的沉积期间的间隙填充特性，使得可以避免在虚设栅极层74中形成空隙。因此可以改进制造良率。
图9A-图17C示出了实施例器件的制造中的各种附加步骤。图9A-图17C示出了n型区域50N和p型区域50P中的任一者中的特征。例如，所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果存在的话)在每幅图所对应的文字中进行描述。
在图9A-图9C中，使用可接受的光刻技术和蚀刻技术来对掩模层76进行图案化以形成掩模86。掩模86的图案然后通过任何可接受的蚀刻技术而转移到虚设栅极层74，以形成虚设栅极84。掩模86的图案可选地可以通过任何可接受的蚀刻技术而进一步转移到虚设电介质层72，以形成虚设电介质82。虚设栅极84覆盖半导体鳍54的相应沟道区域58。掩模86的图案可以用于实体分离相邻的虚设栅极84。虚设栅极84可以具有与半导体鳍54的长度方向基本上垂直(在工艺变化范围之内)的长度方向。可以在对虚设栅极84进行图案化期间去除掩模86，或者可以在随后的处理期间去除掩模86。
在半导体鳍54之上、掩模86(如果存在的话)的暴露侧壁上、虚设栅极84的暴露侧壁上和虚设电介质82的暴露侧壁上形成栅极间隔件92。可以通过共形地沉积一种或多种电介质材料并随后蚀刻该(一种或多种)电介质材料来形成栅极间隔件92。可接受的电介质材料可以包括：氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或前述项的组合)以图案化该(一种或多种)电介质材料。蚀刻可以是各向异性的。该(一种或多种)电介质材料在被蚀刻之后，其一些部分留在虚设栅极84的侧壁上(从而形成栅极间隔件92)。在一些实施例中，用于形成栅极间隔件92的蚀刻被调整，使得(一种或多种)电介质材料在被蚀刻之后也具有留在半导体鳍54的侧壁上的部分(从而形成鳍间隔件94)。在蚀刻之后，鳍间隔件94(如果存在的话)和栅极间隔件92可以具有笔直的侧壁(如图所示)或可以具有弯曲的侧壁(未单独示出)。
鳍间隔件94包括内部鳍间隔件94N(设置在同一鳍结构52的半导体鳍54之间，参见图8)和外部鳍间隔件94O(设置在半导体鳍54和混合鳍66之间)。在所示的实施例中，内部鳍间隔件94N在图案化之后被分离，使得STI区域68A被暴露。在另一实施例中，内部鳍间隔件94N没有完全分离，使得用于间隔件的(一种或多种)电介质材料的一些部分保留在STI区域68A之上。此外，因为STI区域68A的高度小于STI区域68B的高度，所以内部鳍间隔件94N的高度大于外部鳍间隔件94O的高度。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到在p型区域50P中暴露的半导体鳍54中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到在n型区域50N中暴露的半导体鳍54中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区域58保持被虚设栅极84覆盖，使得沟道区域58保持基本上没有被注入用于形成LDD区域的杂质。LDD区域可以具有在1015cm-3至1019cm-3的范围内的杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。
注意，先前的公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图10A-图10C中，源极/漏极凹部96形成在半导体鳍54中。在所示的实施例中，源极/漏极凹部96延伸到半导体鳍54中。源极/漏极凹部96还可以延伸到衬底50中。在各种实施例中，源极/漏极凹部96可以延伸到衬底50的顶表面而未蚀刻衬底50；半导体鳍54可以被蚀刻为使得源极/漏极凹部96的底表面被设置为低于STI区域68的顶表面；等等。可以通过使用各向异性蚀刻工艺(例如，RIE或NBE等)蚀刻半导体鳍54来形成源极/漏极凹部96。蚀刻工艺以比蚀刻混合鳍66和STI区域68的材料更快的速率来选择性地蚀刻半导体鳍54的(一种或多种)材料。在用于形成源极/漏极凹部96的蚀刻工艺期间，栅极间隔件92和虚设栅极84共同掩蔽半导体鳍54的一些部分。可以使用定时蚀刻工艺来在源极/漏极凹部96达到期望的深度之后停止对源极/漏极凹部96的蚀刻。可以在蚀刻源极/漏极凹部96期间或之后蚀刻鳍间隔件94(如果存在的话)，从而减小鳍间隔件94的高度。可以通过调整鳍间隔件94的高度来控制随后将在源极/漏极凹部96中形成的源极/漏极区域的大小和尺寸。混合鳍66不被凹陷，并且在蚀刻源极/漏极凹部96后保留在鳍结构52之间。
如上所述，使STI区域68凹陷为具有期望的台阶高度有助于避免半导体鳍54的弯曲。避免半导体鳍54的弯曲有助于源极/漏极凹部96具有更均匀的尺寸，使得后续生长的源极/漏极区域也可以具有更均匀的尺寸。因此可以改进制造良率。
在图11A-图11C中，在源极/漏极凹部96中形成外延源极/漏极区域98。因此，在半导体鳍54中设置外延源极/漏极区域98，使得每个虚设栅极84(以及相应的沟道区域58)相应的外延源极/漏极区域98的相邻对之间。因此，外延源极/漏极区域98邻接沟道区域58。在一些实施例中，栅极间隔件92被用于将外延源极/漏极区域98与虚设栅极84分开适当的横向距离，使得外延源极/漏极区域98不会与所得FinFET的随后形成的栅极短路。可以选择外延源极/漏极区域98的材料以在相应的沟道区域58中施加应力，从而改进性能。
可以通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域98。然后，在n型区域50N中的源极/漏极凹部96中外延生长n型区域50N中的外延源极/漏极区域98。外延源极/漏极区域98可以包括任何适用于n型器件的可接受材料。例如，如果半导体鳍54是硅，则n型区域50N中的外延源极/漏极区域98可以包括对沟道区域58施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域98可以被称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域98可以具有从半导体鳍54的相应表面凸起的表面，并且可以具有小平面。
可以通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域98。然后，在p型区域50P中的源极/漏极凹部96中外延生长p型区域50P中的外延源极/漏极区域98。外延源极/漏极区域98可以包括任何适用于p型器件的可接受材料。例如，如果半导体鳍54是硅，则p型区域50P中的外延源极/漏极区域98可以包括对沟道区域58施加压缩应变的材料，例如，硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域98可以被称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域98可以具有从半导体鳍54的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域98和/或半导体鳍54可以注入杂质以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在1019cm-3至1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前描述的杂质。在一些实施例中，外延源极/漏极区域98可以在生长期间被原位掺杂。
外延源极/漏极区域98可以包括一个或多个半导体材料层。例如，外延源极/漏极区域98可以各自包括衬里层98A、主层98B和修整层(finishing layer)98C(或者更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区域98。在外延源极/漏极区域98包括三个半导体材料层的实施例中，衬里层98A可以生长在源极/漏极凹部96中，主层98B可以生长在衬里层98A上，并且修整层98C可以生长在主层98B上。衬里层98A、主层98B和修整层98C可以由不同的半导体材料形成，并且可以被掺杂为具有不同的杂质浓度。在一些实施例中，主层98B具有比修整层98C更高的杂质浓度，并且修整层98C具有比衬里层98A更高的杂质浓度。形成杂质浓度低于主层98B的衬里层98A可以增加源极/漏极凹部96中的粘附力，并且形成杂质浓度低于主层98B的修整层98C可以减少后续工艺期间掺杂剂从主层98B向外的扩散。
由于用于形成外延源极/漏极区域98的外延工艺，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展超过半导体鳍54的侧壁。在一些实施例中，这些小平面使得相邻的外延源极/漏极区域98合并，如图11C所示。然而，混合鳍66(如果存在的话)阻止横向外延生长以防止一些外延源极/漏极区域98的聚结。例如，混合鳍66可以形成在单元边界处以分隔相邻单元的外延源极/漏极区域98。因此，一些外延源极/漏极区域98被混合鳍66分开。外延源极/漏极区域98可以接触混合鳍66的侧壁。在所示的实施例中，鳍间隔件94被形成为覆盖半导体鳍54的侧壁的延伸高于STI区域68的部分，从而阻挡外延生长。在另一实施例中，调整用于形成栅极间隔件92的间隔件蚀刻以不形成鳍间隔件94，从而允许外延源极/漏极区域98延伸到STI区域68的表面。
在鳍间隔件94被凹陷(针对图10A-图10C描述)和外延源极/漏极区域98被生长(针对图11A-图11C描述)之后，鳍间隔件94可以保持鳍间隔件94的相对高度，使得内部鳍间隔件94N仍然具有比外部鳍间隔件94O更高的高度。因此，位于STI区域68B之上(混合鳍66和半导体鳍54之间)的外部鳍间隔件94O具有第一高度，位于STI区域68A之上(半导体鳍54之间)的内部鳍间隔件94N具有第二高度，并且第二高度大于第一高度。在一些实施例中，内部鳍间隔件94N和外部鳍间隔件94O的高度在5nm至50nm的范围内。
在图12A-图12C中，将第一层间电介质(ILD)104沉积在外延源极/漏极区域98、栅极间隔件92、掩模86(如果存在的话)或虚设栅极84以及混合鳍66之上。第一ILD 104可以由电介质材料形成，其可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)或FCVD等。可接受的电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104与外延源极/漏极区域98、栅极间隔件92、掩模86(如果存在的话)或虚设栅极84以及混合鳍66之间形成接触蚀刻停止层(CESL)102。CESL102可以由电介质材料形成，例如氮化硅、氧化硅、氮氧化硅等，该电介质材料相对于对第一ILD 104的蚀刻具有高蚀刻选择性。CESL 102可以通过任何合适的方法来形成，例如CVD或ALD等。
在图13A-图13C中，执行去除工艺以使第一ILD 104的顶表面与栅极间隔件92和掩模86(如果存在的话)或虚设栅极84的顶表面齐平。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、前述项的组合等。该平坦化工艺还可以去除虚设栅极84上的掩模86，以及栅极间隔件92的沿着掩模86的侧壁的一些部分。在平坦化工艺之后，第一ILD 104的顶表面、CESL 102的顶表面、栅极间隔件92的顶表面和掩模86的顶表面(如果存在的话)或虚设栅极84的顶表面是共面的(在工艺变化范围之内)，使得它们彼此齐平。因此，掩模86(如果存在的话)的顶表面或虚设栅极84的顶表面通过第一ILD 104而被暴露。在所示的实施例中，掩模86保留，并且该平坦化工艺使得第一ILD 104的顶表面与掩模86的顶表面齐平。
在图14A-图14C中，在蚀刻工艺中去除掩模86(如果存在的话)和虚设栅极84，从而形成凹部106。还可以去除虚设电介质82的位于凹部106中的一些部分。在一些实施例中，仅去除虚设栅极84，并且虚设电介质82保留并被凹部106暴露。在一些实施例中，虚设电介质82从管芯的第一区域(例如，核心逻辑区域)中的凹部106去除，并保留在管芯的第二区域(例如，输入/输出区域)中的凹部106中。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极84。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体以比蚀刻第一ILD 104和栅极间隔件92的材料更快的速率来选择性地蚀刻虚设栅极84的材料。在去除期间，当蚀刻虚设栅极84时，虚设电介质82可以用作蚀刻停止层。然后可以在去除虚设栅极84之后可选地去除虚设电介质82。每个凹部106暴露和/或覆盖相应的半导体鳍54的沟道区域58。凹部106还可以暴露混合鳍66(当去除虚设电介质82时)。
如上所述，使STI区域68凹陷以具有期望的台阶高度有助于避免半导体鳍54的弯曲。避免半导体鳍54的弯曲增加了去除虚设电介质82和/或虚设栅极84的处理窗口，使得在凹部106中保留的虚设电介质82和/或虚设栅极84的残留物较少。因此可以改进制造良率。
在图15A-图15C中，形成栅极电介质112和栅极电极114，以用于替换栅极。栅极电介质112和栅极电极114的每个相应的对可以被统称为“栅极结构”。每个栅极结构沿着半导体鳍54的沟道区域58的侧壁和顶表面延伸。一些栅极结构进一步沿着混合鳍66的侧壁和顶表面延伸。
栅极电介质112包括设置在凹部106中的一个或多个栅极电介质层，例如在半导体鳍54的顶表面和侧壁上、在混合鳍66的顶表面和侧壁上，以及在栅极间隔件92的侧壁上。栅极电介质112可以包括氧化物(例如，氧化硅或金属氧化物)、硅酸盐(例如，金属硅酸盐)、前述项的组合、前述项的多层等。栅极电介质112可以包括高k电介质材料，例如铪、铝、锆、镧、锰、钡、钛、铅及前述项的组合的金属氧化物或硅酸盐。栅极电介质112的(一种或多种)电介质材料可以通过分子束沉积(MBD)、ALD、PECVD等形成。在部分虚设电介质82保留在凹部106中的实施例中，栅极电介质112包括虚设电介质82的材料(例如，氧化硅)。尽管示出了单层栅极电介质112，但是栅极电介质112可以包括任何数量的界面层和任何数量的主层。例如，栅极电介质112可以包括界面层和上面的高k电介质层。
栅极电极114包括设置在栅极电介质112之上的一个或多个栅极电极层，其填充凹部106的剩余部分。栅极电极114可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝、前述项的组合、前述项的多层等。尽管示出了单层栅极电极114，但是栅极电极114可以包括任何数量的功函数调谐层、任何数量的阻挡层、任何数量的胶层和填充材料。
作为形成栅极结构的示例，一个或多个栅极电介质层可以沉积在凹部106中。(一个或多个)栅极电介质层也可以沉积在第一ILD 104、CESL102和栅极间隔件92的顶表面上。随后，可以在(一个或多个)栅极电介质层上沉积一个或多个栅极电极层。然后可以执行去除工艺以去除(一个或多个)栅极电介质层和(一个或多个)栅极电极层的多余部分，这些多余部分位于第一ILD 104的顶表面、CESL 102的顶表面和栅极间隔件92的顶表面之上。在去除工艺之后，(一个或多个)栅极电介质层具有留在凹部106中的一些部分(从而形成栅极电介质112)。在去除工艺之后，(一个或多个)栅极电极层具有留在凹部106中的一些部分(从而形成栅极电极114)。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、前述项的组合等。在平坦化工艺之后，栅极间隔件92的顶表面、CESL 102的顶表面、第一ILD 104的顶表面、栅极电介质112的顶表面和栅极电极114的顶表面是共面的(在工艺变化范围之内)，使得它们彼此齐平。
在n型区域50N和p型区域50P中形成栅极电介质112可以同时发生，使得每个区域中的栅极电介质112由(一种或多种)相同的材料形成，并且形成栅极电极114可以同时发生，使得每个区域中的栅极电极114由(一种或多种)相同的材料形成。在一些实施例中，每个区域中的栅极电介质112可以通过不同的工艺形成，使得栅极电介质112可以包括不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极114可以通过不同的工艺形成，使得栅极电极114可以包括不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图16A-图16C中，第二ILD 124沉积在栅极间隔件92、CESL 102、第一ILD 104、栅极电介质112和栅极电极114之上。在一些实施例中，第二ILD 124是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 124由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可以通过诸如CVD、PECVD等之类的任何合适的方法来沉积。
可选地，在形成第二ILD 124之前，在栅极结构(包括栅极电介质112和栅极电极114)之上形成栅极掩模116。作为形成栅极掩模116的示例，可以使用任何可接受的蚀刻工艺来使得栅极结构和栅极间隔件92(可选的)凹陷。然后可以在凹部中以及CESL 102的顶表面和第一ILD 104的顶表面上形成一种或多种电介质材料。可接受的电介质材料包括氮化硅、碳氮化硅、氮氧化硅、或碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、或等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。执行去除工艺以去除(一种或多种)电介质材料的多余部分，这些多余部分位于CESL 102和第一ILD 104的顶表面之上，从而形成栅极掩模116。在去除工艺之后，(一种或多种)电介质材料具有留在凹部中的一些部分(从而形成栅极掩模116)。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、前述项的组合等。在平坦化工艺之后，CESL 102的顶表面、第一ILD 104的顶表面和栅极掩模116的顶表面共面(在工艺变化范围之内)，使得它们彼此齐平。随后将形成栅极接触件，以穿透栅极掩模116而接触栅极电极114的顶表面。
在一些实施例中，将蚀刻停止层(ESL)122形成在第二ILD 124与栅极间隔件92、CESL 102、第一ILD 104和栅极掩模116(如果存在的话)或栅极电介质112和栅极电极114之间。ESL 122可以包括相对于对第二ILD 124的蚀刻具有高蚀刻选择性的电介质材料，例如，氮化硅、氧化硅、或氮氧化硅等。
在图17A-图17C中，形成栅极接触件132和源极/漏极接触件134以分别接触栅极电极114和外延源极/漏极区域98。栅极接触件132实体地耦合并电气地耦合到栅极电极114。源极/漏极接触件134实体地耦合并电气地耦合到外延源极/漏极区域98。
作为形成栅极接触件132和源极/漏极接触件134的示例，穿过第二ILD 124、ESL122和栅极掩模116形成用于栅极接触件132的开口，以及穿过第二ILD 124、ESL 122、第一ILD 104和CESL 102形成用于源极/漏极接触件134的开口。这些开口可以使用可接受的光刻技术和蚀刻技术来形成。在开口中形成诸如扩散阻挡层或粘附层等之类的衬里(未单独示出)，以及导电材料。该衬里可以包括钛、氮化钛、钽、或氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、或镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 124的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件132和源极/漏极接触件134。栅极接触件132和源极/漏极接触件134可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示出为被形成在相同的横截面中，但是应理解，栅极接触件132和源极/漏极接触件134中的每一个可以被形成在不同的横截面中，这可以避免接触件的短路。
可选地，在外延源极/漏极区域98和源极/漏极接触件134之间的界面处形成金属-半导体合金区域136。金属-半导体合金区域136可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗区域等。可以通过在用于源极/漏极接触件134的开口中沉积金属并然后执行热退火工艺，来在源极/漏极接触件134的(一种或多种)材料之前形成金属-半导体合金区域136。该金属可以是任何能够与外延源极/漏极区域98的半导体材料(例如，硅、硅锗、锗等)进行反应以形成低电阻金属-半导体合金的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或前述项的合金。该金属可以通过诸如ALD、CVD或PVD等之类的沉积工艺来沉积。在热退火工艺之后，可以执行诸如湿法清洁之类的清洁工艺，以从用于源极/漏极接触件134的开口(例如，从金属-半导体合金区域136的表面)去除任何残留的金属。然后，可以在金属-半导体合金区域136上形成源极/漏极接触件134的(一种或多种)材料。
图18A-图18C是根据一些其他实施例的FinFET的视图。该实施例类似于图17A-图17C的实施例，不同之处在于混合鳍66包括空隙142。当在沉积(一个或多个)电介质层64(针对图4描述)期间在沟槽56B的顶部处发生夹断时，可以形成空隙142。空隙142可以改善相邻的外延源极/漏极区域98之间的电隔离。
图19-图20是根据各种实施例的FinFET的视图。图19和图20的实施例分别类似于图17A和图18A的实施例，不同之处在于STI区域68的顶表面由于绝缘材料62的蚀刻期间的凹陷而具有凹顶表面(针对图7描述)。更清楚地示出了，在凸表面的顶点之间测量STI区域68A的顶表面和STI区域68B的顶表面之间的深度差D4。此外，由于处理期间的蚀刻损失，半导体鳍54和混合鳍66具有凸顶表面。此外，由于在半导体鳍54的图案化(针对图3描述)和绝缘材料62的沉积期间(针对图4描述)可能会出现轮廓，混合鳍66和STI区域68具有凸底表面。更清楚地示出了，在凸表面的顶点之间测量STI区域68A的底表面和STI区域68B的底表面之间的距离D3。
图21-图22是根据各种实施例的FinFET的视图。图21和图22的实施例分别类似于图19和图20的实施例，不同之处在于鳍结构52各自具有三个半导体鳍54。多个STI区域68A被设置在每个鳍结构52之上，其中每个STI区域68A被设置在鳍结构52的两个半导体鳍54之间。
实施例可以实现优点。通过在先前描述的温度、压力下和持续时间内使用氢氟酸和氨来蚀刻绝缘材料62而使该绝缘材料62凹陷有助于形成具有期望的台阶高度的STI区域68。将STI区域68形成为具有期望的台阶高度有助于避免半导体鳍54的弯曲。避免半导体鳍54的弯曲增加了后续操作的处理窗口，例如替换栅极工艺或源极/漏极生长工艺。因此可以提高器件的制造良率。
所公开的FinFET实施例还可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构代替。虚设栅极结构和源极/漏极区域以与上述实施例类似的方式而形成。在虚设栅极结构被去除之后，牺牲层可以在沟道区域中被部分或全部去除。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。可以以与上述实施例类似的方式来形成ILD以及与替换栅极结构和源极/漏极区域的接触件。
此外，FinFET/NSFET器件可以通过上面的互连结构中的金属化层进行互连以形成集成电路。可以在后段制程(BEOL)工艺中形成上面的互连结构，其中金属化层连接到栅极接触件132和源极/漏极接触件134。诸如无源器件、存储器(例如，磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)等)等之类的附加特征可以在BEOL工艺期间与互连结构集成。
在一个实施例中，一种器件包括：从衬底延伸的第一半导体鳍；从衬底延伸的第二半导体鳍；混合鳍，位于衬底之上，第二半导体鳍被设置在第一半导体鳍和混合鳍之间；第一隔离区域，位于第一半导体鳍和第二半导体鳍之间；以及第二隔离区域，位于第二半导体鳍和混合鳍之间，第二隔离区域的顶表面被设置得比第一隔离区域的顶表面更远离衬底。在该器件的一些实施例中，第二隔离区域的顶表面被设置得比第一隔离区域的顶表面更远离衬底2nm至10nm的距离。在该器件的一些实施例中，混合鳍、第一半导体鳍的顶表面和第二半导体鳍的顶表面彼此齐平。在该器件的一些实施例中，第二隔离区域的底表面被设置得比第一隔离区域的底表面更远离混合鳍的顶表面、第一半导体鳍的顶表面和第二半导体鳍的顶表面。在一些实施例中，该器件还包括：栅极电介质，位于混合鳍的侧壁、第一半导体鳍的侧壁和第二半导体鳍的侧壁上；以及栅极电极，位于栅极电介质上。在该器件的一些实施例中，第二隔离区域具有第一部分和第二部分，该第一部分被设置在第二半导体鳍和混合鳍之间，该第二部分被设置在衬底和混合鳍之间。
在一个实施例中，一种器件包括：第一鳍结构，包括第一半导体鳍和第二半导体鳍；第一源极/漏极区域，位于第一半导体鳍和第二半导体鳍中；混合鳍，与第一源极/漏极区域和第一鳍结构相邻；第一鳍间隔件，位于混合鳍和第一半导体鳍之间，第一鳍间隔件具有第一高度；以及第二鳍间隔件，位于第一半导体鳍和第二半导体鳍之间，第二鳍间隔件具有第二高度，该第二高度大于第一高度。在一些实施例中，该器件还包括：第一隔离区域，位于混合鳍和第一半导体鳍之间，该第一隔离区域具有第三高度；以及第二隔离区域，位于第一半导体鳍和第二半导体鳍之间，第二隔离区域具有第四高度，该第四高度小于第三高度。在一些实施例中，该器件还包括：第二鳍结构，包括第三半导体鳍和第四半导体鳍；以及第二源极/漏极区域，位于第三半导体鳍和第四半导体鳍中，混合鳍将第一源极/漏极区域与第二源极/漏极区域分开。在一些实施例中，该器件还包括：隔离区域，具有第一部分、第二部分和第三部分，该第一部分被设置在混合鳍和第一鳍结构之间，该第二部分被设置在混合鳍和第二鳍结构之间，该第三部分被设置在混合鳍下方。在该器件的一些实施例中，混合鳍包括空隙。
在一个实施例中，一种方法包括：形成从衬底延伸的第一半导体鳍和第二半导体鳍；在第一半导体鳍和第二半导体鳍周围形成绝缘材料，该绝缘材料的第一部分被设置在第一半导体鳍和第二半导体鳍之间；在绝缘材料上形成混合鳍，该绝缘材料的第二部分被设置在第二半导体鳍和混合鳍之间；以及使绝缘材料的第一部分和第二部分凹陷以分别形成第一隔离区域和第二隔离区域，绝缘材料的第一部分比绝缘材料的第二部分被凹陷的深度更大。在该方法的一些实施例中，绝缘材料包括氧化硅，并且使绝缘材料的第一部分和第二部分凹陷包括：在生成等离子体的同时使用氢氟酸和氨来执行干法蚀刻。在该方法的一些实施例中，干法蚀刻在20℃至90℃的温度下执行。在该方法的一些实施例中，干法蚀刻在2毫托至100毫托的压力下执行。在该方法的一些实施例中，干法蚀刻被执行长达10秒至100秒的持续时间。在该方法的一些实施例中，形成绝缘材料包括：使用共形沉积工艺在第一半导体鳍和第二半导体鳍的表面上沉积衬里；以及使用共形生长工艺在衬里上生长填充材料。在该方法的一些实施例中，形成第一半导体鳍和第二半导体鳍包括：在衬底中蚀刻第一沟槽和第二沟槽，其中，绝缘材料完全填充第一沟槽，绝缘材料不完全填充第二沟槽。在该方法的一些实施例中，形成混合鳍包括：在第二沟槽的未被绝缘材料占据的部分中沉积电介质层；以及去除电介质层的位于第二沟槽外部的部分。在该方法的一些实施例中，去除电介质层的该部分包括：使电介质层、绝缘材料、第一半导体鳍和第二半导体鳍平坦化，其中，混合鳍的顶表面、第一半导体鳍的顶表面和第二半导体鳍的顶表面彼此齐平。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应理解，他们可以容易地使用本公开作为用于设计或修改其他工艺和结构的基础，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替换和变更。
示例1.一种器件，包括：
第一半导体鳍，从衬底延伸；
第二半导体鳍，从所述衬底延伸；
混合鳍，位于所述衬底之上，所述第二半导体鳍被设置在所述第一半导体鳍和所述混合鳍之间；
第一隔离区域，位于所述第一半导体鳍和所述第二半导体鳍之间；以及
第二隔离区域，位于所述第二半导体鳍和所述混合鳍之间，所述第二隔离区域的顶表面被设置得比所述第一隔离区域的顶表面更远离所述衬底。
示例2.根据示例1所述的器件，其中，所述第二隔离区域的顶表面被设置得比所述第一隔离区域的顶表面更远离所述衬底2nm至10nm的距离。
示例3.根据示例1所述的器件，其中，所述混合鳍的顶表面、所述第一半导体鳍的顶表面和所述第二半导体鳍的顶表面彼此齐平。
示例4.根据示例3所述的器件，其中，所述第二隔离区域的底表面被设置得比所述第一隔离区域的底表面更远离所述混合鳍的顶表面、所述第一半导体鳍的顶表面和所述第二半导体鳍的顶表面。
示例5.根据示例1所述的器件，还包括：
栅极电介质，位于所述混合鳍的侧壁、所述第一半导体鳍的侧壁和所述第二半导体鳍的侧壁上；以及
栅极电极，位于所述栅极电介质上。
示例6.根据示例1所述的器件，其中，所述第二隔离区域具有第一部分和第二部分，所述第一部分被设置在所述第二半导体鳍和所述混合鳍之间，所述第二部分被设置在所述衬底和所述混合鳍之间。
示例7.一种器件，包括：
第一鳍结构，包括第一半导体鳍和第二半导体鳍；
第一源极/漏极区域，位于所述第一半导体鳍和所述第二半导体鳍中；
混合鳍，与所述第一源极/漏极区域和所述第一鳍结构相邻；
第一鳍间隔件，位于所述混合鳍和所述第一半导体鳍之间，所述第一鳍间隔件具有第一高度；以及
第二鳍间隔件，位于所述第一半导体鳍和所述第二半导体鳍之间，所述第二鳍间隔件具有第二高度，所述第二高度大于所述第一高度。
示例8.根据示例7所述的器件，还包括：
第一隔离区域，位于所述混合鳍和所述第一半导体鳍之间，所述第一隔离区域具有第三高度；以及
第二隔离区域，位于所述第一半导体鳍和所述第二半导体鳍之间，所述第二隔离区域具有第四高度，所述第四高度小于所述第三高度。
示例9.根据示例7所述的器件，还包括：
第二鳍结构，包括第三半导体鳍和第四半导体鳍；以及
第二源极/漏极区域，位于所述第三半导体鳍和所述第四半导体鳍中，所述混合鳍将所述第一源极/漏极区域与所述第二源极/漏极区域分开。
示例10.根据示例9所述的器件，还包括：
隔离区域，具有第一部分、第二部分和第三部分，所述第一部分被设置在所述混合鳍和所述第一鳍结构之间，所述第二部分被设置在所述混合鳍和所述第二鳍结构之间，所述第三部分被设置在所述混合鳍下方。
示例11.根据示例9所述的器件，其中，所述混合鳍包括空隙。
示例12.一种方法，包括：
形成从衬底延伸的第一半导体鳍和第二半导体鳍；
在所述第一半导体鳍和所述第二半导体鳍周围形成绝缘材料，所述绝缘材料的第一部分被设置在所述第一半导体鳍和所述第二半导体鳍之间；
在所述绝缘材料上形成混合鳍，所述绝缘材料的第二部分被设置在所述第二半导体鳍和所述混合鳍之间；以及
使所述绝缘材料的第一部分和第二部分凹陷以分别形成第一隔离区域和第二隔离区域，所述绝缘材料的第一部分比所述绝缘材料的第二部分被凹陷的深度更大。
示例13.根据示例12所述的方法，其中，所述绝缘材料包括氧化硅，并且使所述绝缘材料的第一部分和第二部分凹陷包括：
在生成等离子体的同时使用氢氟酸和氨来执行干法蚀刻。
示例14.根据示例13所述的方法，其中，所述干法蚀刻在20℃至90℃的温度下执行。
示例15.根据示例13所述的方法，其中，所述干法蚀刻在2毫托至100毫托的压力下执行。
示例16.根据示例13所述的方法，其中，所述干法蚀刻被执行长达10秒至100秒的持续时间。
示例17.根据示例12所述的方法，其中，形成所述绝缘材料包括：
使用共形沉积工艺在所述第一半导体鳍的表面和所述第二半导体鳍的表面上沉积衬里；以及
使用共形生长工艺在所述衬里上生长填充材料。
示例18.根据示例12所述的方法，其中，形成所述第一半导体鳍和所述第二半导体鳍包括：在所述衬底中蚀刻第一沟槽和第二沟槽，其中，所述绝缘材料完全填充所述第一沟槽，所述绝缘材料不完全填充所述第二沟槽。
示例19.根据示例18所述的方法，其中，形成所述混合鳍包括：
在所述第二沟槽的未被所述绝缘材料占据的部分中沉积电介质层；以及
去除所述电介质层的位于所述第二沟槽外部的部分。
示例20.根据示例19所述的方法，其中，去除所述电介质层的所述部分包括：
使所述电介质层、所述绝缘材料、所述第一半导体鳍和所述第二半导体鳍平坦化，其中，所述混合鳍的顶表面、所述第一半导体鳍的顶表面和所述第二半导体鳍的顶表面彼此齐平。

Claims (10)

1.一种半导体器件，包括：
第一半导体鳍，从衬底延伸；
第二半导体鳍，从所述衬底延伸；
混合鳍，位于所述衬底之上，所述第二半导体鳍被设置在所述第一半导体鳍和所述混合鳍之间；
第一隔离区域，位于所述第一半导体鳍和所述第二半导体鳍之间；以及
第二隔离区域，位于所述第二半导体鳍和所述混合鳍之间，所述第二隔离区域的顶表面被设置得比所述第一隔离区域的顶表面更远离所述衬底。
2.根据权利要求1所述的器件，其中，所述第二隔离区域的顶表面被设置得比所述第一隔离区域的顶表面更远离所述衬底2nm至10nm的距离。
3.根据权利要求1所述的器件，其中，所述混合鳍的顶表面、所述第一半导体鳍的顶表面和所述第二半导体鳍的顶表面彼此齐平。
4.根据权利要求3所述的器件，其中，所述第二隔离区域的底表面被设置得比所述第一隔离区域的底表面更远离所述混合鳍的顶表面、所述第一半导体鳍的顶表面和所述第二半导体鳍的顶表面。
5.根据权利要求1所述的器件，还包括：
栅极电介质，位于所述混合鳍的侧壁、所述第一半导体鳍的侧壁和所述第二半导体鳍的侧壁上；以及
栅极电极，位于所述栅极电介质上。
6.根据权利要求1所述的器件，其中，所述第二隔离区域具有第一部分和第二部分，所述第一部分被设置在所述第二半导体鳍和所述混合鳍之间，所述第二部分被设置在所述衬底和所述混合鳍之间。
7.一种半导体器件，包括：
第一鳍结构，包括第一半导体鳍和第二半导体鳍；
第一源极/漏极区域，位于所述第一半导体鳍和所述第二半导体鳍中；
混合鳍，与所述第一源极/漏极区域和所述第一鳍结构相邻；
第一鳍间隔件，位于所述混合鳍和所述第一半导体鳍之间，所述第一鳍间隔件具有第一高度；以及
第二鳍间隔件，位于所述第一半导体鳍和所述第二半导体鳍之间，所述第二鳍间隔件具有第二高度，所述第二高度大于所述第一高度。
8.根据权利要求7所述的器件，还包括：
第一隔离区域，位于所述混合鳍和所述第一半导体鳍之间，所述第一隔离区域具有第三高度；以及
第二隔离区域，位于所述第一半导体鳍和所述第二半导体鳍之间，所述第二隔离区域具有第四高度，所述第四高度小于所述第三高度。
9.根据权利要求7所述的器件，还包括：
第二鳍结构，包括第三半导体鳍和第四半导体鳍；以及
第二源极/漏极区域，位于所述第三半导体鳍和所述第四半导体鳍中，所述混合鳍将所述第一源极/漏极区域与所述第二源极/漏极区域分开。
10.一种用于形成半导体器件的方法，包括：
形成从衬底延伸的第一半导体鳍和第二半导体鳍；
在所述第一半导体鳍和所述第二半导体鳍周围形成绝缘材料，所述绝缘材料的第一部分被设置在所述第一半导体鳍和所述第二半导体鳍之间；
在所述绝缘材料上形成混合鳍，所述绝缘材料的第二部分被设置在所述第二半导体鳍和所述混合鳍之间；以及
使所述绝缘材料的第一部分和第二部分凹陷以分别形成第一隔离区域和第二隔离区域，所述绝缘材料的第一部分比所述绝缘材料的第二部分被凹陷的深度更大。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116053214A (zh) * 2023-03-29 2023-05-02 合肥新晶集成电路有限公司 半导体结构及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8993417B2 (en) 2013-06-28 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET fin bending reduction
KR20160125208A (ko) 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US10510580B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
US10636869B2 (en) 2018-03-09 2020-04-28 Xilinx, Inc. Mitigation for FinFET technology using deep isolation
US10763255B2 (en) 2018-08-14 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11120997B2 (en) 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
US11171209B2 (en) 2018-09-27 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10847409B2 (en) * 2018-09-27 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11282942B2 (en) 2019-08-30 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with uniform threshold voltage distribution and method of forming the same
DE102019133935B4 (de) 2019-09-30 2022-11-03 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum ausbilden von transistorabstandshal-terstrukturen
US11942475B2 (en) 2019-10-18 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage transistor structure
US11316034B2 (en) 2020-05-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Post-formation mends of dielectric features

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116053214A (zh) * 2023-03-29 2023-05-02 合肥新晶集成电路有限公司 半导体结构及其制备方法

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