TWI839099B - 半導體元件及其形成方法 - Google Patents

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Abstract

本揭露之一些實施方式提供一種半導體元件及其形成方法。一實施方式包括一種半導體元件，包括從基板延伸的第一半導體鰭片、從基板延伸的第二半導體鰭片、位於基板上的混合鰭片。混合鰭片設置於第一半導體鰭片與第二半導體鰭片之間，且混合鰭片具有從混合鰭片的頂面向下延伸的氧化物內部分。元件更包括位於第二半導體鰭片、第一半導體鰭片及混合鰭片之間的第一隔離區域、位於混合鰭片的側壁、第一半導體鰭片的側壁及第二半導體鰭片的側壁之上的高介電常數(k)閘極介電、高k閘極介電上的閘極電極，以及位於閘極電極相對側上的第一半導體鰭片上的源極/汲極區域。混合鰭片在第一隔離區域的頂面上延伸。

Description

半導體元件及其形成方法
本揭露之一些實施方式涉及一種半導體元件以及形成半導體元件之方法。
半導體元件用於各種電子應用，例如個入計算機、手機、數位相機以及其他的電子設備。製造半導體元件通常通過在半導體基板上順序沉積絕緣或介電層、導電層及半導體材料層，並且使用微影圖案化各種材料層，以在其上形成電路組件與元件。
半導體工業通過不斷降低最小特徵尺寸以繼續改善各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度，這允許更多的元件被積體到給定區域中。然而，隨著最小特徵尺寸的降低，出現應解決的其他問題。
根據一些實施方式，一種半導體元件包括從基板延伸的第一半導體鰭片、從基板延伸的第二半導體鰭片、位於基板上的混合鰭片。混合鰭片設置於第一半導體鰭片與第二半導體鰭片之間，且混合鰭片具有從混合鰭片的頂面向下延伸的氧化物內部分。元件更包括位於第二半導體鰭片、第一半導體鰭片及混合鰭片之間的第一隔離區域、位於混合鰭片的側壁、第一半導體鰭片的側壁及第二半導體鰭片的側壁之上的高介電常數(k)閘極介電、高k閘極介電上的閘極電極，以及位於閘極電極相對側上的第一半導體鰭片上的源極/汲極區域。混合鰭片在第一隔離區域的頂面上延伸。
根據一些實施方式，一種形成半導體元件之方法，包括形成從基板延伸的第一半導體鰭片與第二半導體鰭片、形成絕緣材料於第一半導體鰭片與第二半導體鰭片周圍，絕緣材料的第一部分設置於第一半導體鰭片與第二半導體鰭片之間。方法還包括形成混合鰭片於絕緣材料的第一部分上，混合鰭片中具有接縫。方法還包括凹陷絕緣材料的第一部分，以形成第一隔離區域。方法還包括形成虛設閘極結構於第一半導體鰭片、混合鰭片及第二導體鰭片之上。方法還包括形成源極/汲極區域於虛設閘極結構的相對側上的第一半導體鰭片與第二半導體鰭片上。方法還包括移除虛設閘極結構，以形成閘極溝槽。方法還包括形成第一閘極介電層於閘極溝槽中的第一半導體鰭片、混合鰭片及 第二導體鰭片之上，第一閘極介電層填充混合鰭片中的接縫。方法還包括形成第二閘極介電層於閘極溝槽中的第一閘極介電層上。方法還包括形成閘極電極層於閘極溝槽中的第二閘極介電層上。
根據一些實施方式，一種方法，包含從基板延伸形成第一半導體鰭片。方法還包括形成絕緣材料於第一半導體鰭片周圍。方法還包括沉積介電層於第一半導體鰭片周圍的絕緣材料上。方法還包括移除介電層的部分，以形成介電鰭片，介電鰭片中具有接縫。方法還包括凹陷絕緣材料，其中在凹陷絕緣材料之後，介電鰭片延伸至絕緣材料的頂面上。方法還包括形成虛設閘極結構於第一半導體鰭片、介電鰭片及已凹陷的絕緣材料之上。方法還包括形成源極/汲極區域於虛設閘極結構的相對側上的第一半導體鰭片上。方法還包括移除虛設閘極結構，以形成閘極溝槽。方法還包括執行矽前驅物浸泡製程於閘極溝槽中。方法還包括在執行矽前驅物浸泡製程之後，執行氧化製程於閘極溝槽中，以形成界面層於閘極溝槽中的第一半導體鰭片與介電鰭片之上，界面層填充介電鰭片的接縫。方法還包括形成高k閘極介電層於閘極溝槽中的界面層上。方法還包括形成閘極電極層於閘極溝槽中的高k閘極介電層上。
50:基板
50N:n型區域
50P:p型區域
52:鰭片結構
54:半導體鰭片
56:溝槽
56A:溝槽
56B:溝槽
58:通道區域
60:遮罩
62:絕緣材料
62A:襯墊
62B:填充材料
64:介電層
64A:接縫
66:混合鰭片
66A:接縫
68:隔離區域；STI區域
68A:STI區域
68B:STI區域
72:虛設介電層
74:虛設閘極層
76:遮罩層
82:虛設介電
84:虛設閘極
86:遮罩
92:閘極間隔
94:鰭片間隔
94N:內鰭片間隔
94O:外鰭片間隔
96:源極/汲極凹槽
98:磊晶源極/汲極區域
98A:襯墊層
98B:主層
98C:完成層
102:接觸蝕刻停止層(CESL)
104:第一層間介電(ILD)
106:凹槽
112:閘極介電
112A:閘極介電(層)；界面層
112B:閘極介電(層)
114:閘極電極
116:閘極遮罩
122:蝕刻停止層(ESL)
124:第二ILD
132:閘極接觸
134:源極/汲極接觸
136:金屬與半導體合金區域
A-A’:剖面
B-B’:剖面
C-C’:剖面
D1:距離
D2:距離
D3:距離
D4:深度
D5:距離
T1:厚度
W1:寬度
W2:寬度
本揭露之一些實施方式的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據 行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖繪示根據一些實施方式之鰭片場效電晶體(Fin Field-Effect Transistors；FinFETs)的示例。
第2圖至第19圖繪示根據一些實施方式之製造場效電晶體的中間步驟的示意圖。
以下揭露提供用於實施本揭露之一些實施方式或實例之不同特徵。下文描述組件及配置之特定實例以簡化本揭露之一些實施方式。當然，此等組件及配置僅為實例且並非意欲為限制性的。例如，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施方式，且亦可包括附加特徵可形成在第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭露之一些實施方式在各種實例中可重複參考符號及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施方式及/或組態之間的關係。
進一步地，為方便描述可在本揭露之一些實施方式中使用空間上相對之術語，諸如「在......之下」、「在......下方」、「下面的」、「在......上方」、「上面的」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之(諸等)元件或(諸等)特徵的關係。該等空間上相對 之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位(經90度旋轉或在其它方位)且據此解釋本揭露之一些實施方式所用之該等空間上相對之描述詞。
根據各個實施方式，混合鰭片形成於鄰接半導體鰭片以及半導體鰭片之間。混合鰭片包含通過矽前驅物浸泡製程與氧化製程填充的接縫。這些製程同時在替代閘極結構下形成界面層，使得不需要額外的製程以填充混合鰭片的接縫。填充混合鰭片的接縫防止來自隨後形成的源極/汲極及/或閘極接觸的導電材料形成於接縫中。防止來自源極/汲極及/或閘極接觸的導電材料在接縫中形成，防止源極/汲極與閘極通過接縫彼此短路。因此可以提高元件的製造良率。
第1圖繪示根據一些實施方式的鰭片場效電晶體(Fin Field-Effect Transistors；FinFET)的示例。第1圖是一個三維視圖，為了清晰起見，省略FinFET的一些特徵。FinFET包含從基板50(例如，半導體基板)延伸的半導體鰭片54，半導體鰭片54用作FinFET的通道區域58。隔離區域68，例如淺溝槽隔離(shallow trench isolation；STI)區域，設置於鄰接的半導體鰭片54之間，半導體鰭片54可以在鄰接的隔離區域68上方與從鄰接的隔離區域68之間凸出。雖然隔離區域68被描述/繪示為與基板50分離，如在此使用，術語「基板」可以指單獨的半導體基板或是半導體基板與隔離區的組合。此外， 雖然半導體鰭片54的底部分被繪示為與基板50是單一的、連續的材料，但是半導體鰭片54及/或基板50的底部分可以包含單一材料或複數材料。在本文之一些實施方式中，半導體鰭片54指的是從鄰接隔離區域68之間延伸的部分。
閘極介電112沿著半導體鰭片54的側壁及頂面上。閘極電極114位於閘極介電112上。磊晶源極/汲極區域98設置在對應於閘極介電112與閘極電極114的半導體鰭片54的相對側中。磊晶源極/汲極區域98可以在各種半導體鰭片54之間共享。例如，鄰接的磊晶源極/汲極區域98可以電性連接，例如通過磊晶生長將磊晶源極/汲極區域98聚結，或通過用相同的源極/汲極接觸耦合磊晶源極/汲極區域98。
第1圖進一步繪示在後面的圖中使用的參考剖面。剖面A-A’沿著閘極電極114的縱軸。剖面B-B’垂直於剖面A-A’，並且沿著半導體鰭片54的縱軸，且在例如FinFET的磊晶源極/汲極區域98之間的電流方向上流動。剖面C-C’平行於剖面A-A’，並且延伸穿過FinFET的磊晶源極/汲極區域98。為了清楚起見，隨後的圖參考這些參考剖面。
在此討論的一些實施方式是在使用後閘極製程形成的FinFET的背景下討論的。在一些其他的實施方式中，可以使用先閘極製程。此外，一些實施方式考慮在平面元件中使用的方面，例如平面場效電晶體。
第2圖至第19圖是根據一些實施方式的FinFET製造的中間階段的視圖。第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖以及第19圖是沿著與第1圖中的參考剖面A-A’相似的剖面繪示的剖面圖。第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖以及第18B圖是沿著與第1圖中的參考剖面B-B’相似的剖面繪示的剖面圖。第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖以及第18C圖是沿著與第1圖中的參考剖面C-C’相似的剖面繪示的剖面圖。
在第2圖中，提供了基板50。基板50可以是半導體基板，例如體半導體、絕緣體上半導體(semiconductor-on-insulator；SOI)基板，或類似物，其可以摻雜(例如，用p型或n型雜質)或未摻雜。基板50可以是晶圓，例如矽晶圓。通常，SOI基板是形成於絕緣層上的一層半導體材料。絕緣層可以是例如掩埋氧化物(buried oxide；BOX)層、氧化矽層，或類似物。絕緣層設置於基板上，通常是矽或玻璃基板。其他的基板，例如多層或梯度基板，也可以被使用。在一些實施方式中，基板50的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦； 合金半導體，包含矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；上述的組合；或類似物。
基板50具有n型區域50N與p型區域50P。n型區域50N可以用於形成n型元件，例如NMOS電晶體，例如n型FinFET，且p型區域50P可以用於形成p型元件，例如PMOS電晶體，例如p型FinFET。n型區域50N可以與p型區域50P實體分離(未單獨繪示)，並且任意數量的元件特徵(例如，其他主動元件、摻雜區域、隔離結構等)可以設置於n型區域50N與p型區域50P之間。雖然繪示一個n型區域50N與一個p型區域50P，但是可以提供任意數量的n型區域50N與p型區域50P。
在第3圖中，鰭片結構52形成於基板50中。鰭片結構52包含半導體鰭片54，半導體鰭片54是半導體條。鰭片結構52可以通過在基板50中蝕刻溝槽56而在基板50中形成。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)，類似物，或其組合。蝕刻製程可以是各向異性的。
圖案化鰭片結構52可以通過任何合適的方法。例如，圖案化鰭片結構52可以使用一個或多個微影製程，包含雙圖案化或多圖案化製程。一般而言，雙圖案或多圖案製程結合微影與自對準製程，從而允許創建具有例如比使用單一個直接微影製程可獲得的間距更小的間距的圖案。 例如，在一實施方式中，犧牲層形成於基板上，並且使用微影製程圖案化。使用自對準製程在已圖案化的犧牲層旁邊形成間隔。然後移除犧牲層，隨後可以將剩餘的間隔用作遮罩60以圖案化鰭片結構52。在一些實施方式中，遮罩60(或其他層)可以保留在鰭片結構52上。
在所示實施方式中，鰭片結構52的每一個具有兩個半導體鰭片54。然而，鰭片結構52的每一個可以具有任何數量的半導體鰭片54，例如一個、兩個、三個或更多個半導體鰭片54。此外，不同的鰭片結構52可以具有不同數量的半導體鰭片54。例如，晶粒的第一區域(例如核心邏輯區域)中的鰭片結構52可以具有第一數量的半導體鰭片54，並且晶粒的第二區域(例如，輸入/輸出區域)中的鰭片結構52可以具有第二數量的半導體鰭片54，其中第二數量不同於第一數量。
溝槽56可以具有不同的寬度。在一些實施方式中，溝槽56A的第一子集具有比溝槽56B的第二子集更小的寬度。溝槽56A將各個鰭片結構52的半導體鰭片54分隔，並且溝槽56B將鰭片結構52彼此分隔。各個鰭片結構52的半導體鰭片54分隔的距離小於鰭片結構52彼此分隔的距離。在一些實施方式中，各個鰭片結構52的半導體鰭片54分隔5奈米至100奈米範圍間的距離D1，鰭片結構52彼此分隔20奈米至200奈米範圍間的距離D2，並且距離D2大於距離D1。可以通過用圖案對遮罩60進行圖案化來形成具有不同寬度的溝槽56，其中圖案具有以 不同距離隔開的特徵，該不同距離對應於溝槽56的不同寬度。溝槽56的寬度定義半導體鰭片54的寬度(也稱為半導體鰭片54的臨界尺寸)。在一些實施方式中，半導體鰭片54具有在5奈米至30奈米範圍間的臨界尺寸。
在一些實施方式中，溝槽56具有不同的深度。例如，溝槽56A可以具有比溝槽56B更小的深度。由於在蝕刻溝槽56期間的圖案負載效應，可以形成具有不同深度的溝槽56，其中圖案負載效應由具有間隔不同距離的特徵的遮罩60的圖案引起。溝槽56的深度定義半導體鰭片54的高度。在一些實施方式中，半導體鰭片54具有在10奈米至100奈米範圍間的高度。
在第4圖中，用於隔離區域絕緣材料62的一層或多層形成於基板50上方與鄰接的半導體鰭片54之間。絕緣材料62可以包含諸如氧化矽的氧化物、諸如氮化矽的氮化物、類似物或其組合，並且可以通過化學氣相沉積(chemical vapor deposition；CVD)、高密度電漿體化學氣相沉積(high-density plasma chemical vapor deposition；HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)、原子層沉積(atomic layer deposition；ALD)、類似方法形成，或其組合。形成其他的絕緣材料可以使用通過任何可接受的製程。在所示實施方式中，絕緣材料62包含基板50的表面與半導體鰭片54的表面上的襯墊62A，以及襯墊62A上的填充材料62B。襯墊62A可以是非晶矽、 氧化矽、氮化矽或類似物，使用諸如ALD的共形沉積製程共形沉積，並且填充材料62B可以是使用諸如FCVD的共形生長製程生長的氧化矽。在另一實施方式中，形成單層絕緣材料62。一旦形成絕緣材料，就可以執行退火製程。退火製程可以在含有H2或O2的環境中進行。襯墊62A可以通過退火製程被氧化，使得在退火之後，襯墊62A是與填充材料62B相似的材料。在一實施方式中，形成絕緣材料62，使得多餘的絕緣材料62覆蓋半導體鰭片54。
控制絕緣材料62的厚度，使得絕緣材料62不填充所有溝槽56。在一些實施方式中，絕緣材料62被沉積到5奈米至30奈米範圍間的厚度T1。控制距離D1、D2(見第3圖)與厚度T1，使得絕緣材料62填充溝槽56A而不填充溝槽56B。例如，絕緣材料62的分配體積可能足以完全填充(或過度填充)溝槽56A，但可能不足以完全填充溝槽56B。溝槽56B中的絕緣材料62因此不完全填充溝槽56B，而是共形地襯裡基板50的表面與定義溝槽56B的半導體鰭片54的側壁。
在所示的實施方式中，半導體鰭片54的側壁與絕緣材料62的側壁被繪示為分別和基板50的頂面與絕緣材料62的頂面形成直角。在一些其他的實施方式中，輪廓可以在半導體鰭片54的圖案化與絕緣材料62的沉積期間發生。因此，圓形表面可以連接半導體鰭片54的側壁到基板50的頂面，並且圓形表面可以連接絕緣材料62的側壁至絕緣材料62的頂面。
在第5圖中，一個或多個介電層64形成於絕緣材料62上。介電層64填充(並且可能過度填充)溝槽56B的剩餘部分，其未被絕緣材料62填充(例如，未被佔據)。在一些實施方式中，介電層64在溝槽56B中合併，並且在溝槽56B中形成接縫(或空隙)64A。接縫64A可以具有在1奈米至3奈米範圍間的寬度W1。介電層64可以由一種或多種介電材料形成。可接受的介電材料包含氮化物(例如，氮化矽)、氧化物(例如，氧化鉭、氧化鋁、氧化鋯、氧化鉿等)、碳化物(例如，碳氮化矽、碳氮氧化矽等)，或其組合，或類似物，其可以通過ALD、CVD或其他方法沉積。形成其他的絕緣材料可以使用通過任何可接受的製程。此外，介電層64可以由低介電常數(k)介電材料(例如，具有小於約3.5的k值的介電材料)、高k介電材料(例如，具有k值大於約7.0)，或其多層。介電層64由對絕緣材料62的蝕刻具有高蝕刻選擇性的材料形成。在一些實施方式中，介電層64包含由ALD形成的氮化矽。
在第6圖中，對介電層64與絕緣材料62施加移除製程，以移除在半導體鰭片54上方(例如，在溝槽56之外)的介電層64與絕緣材料62的多餘部分，從而在絕緣材料62上形成包含接縫(或空隙)66A的混合鰭片66。在一些實施方式中，可以使用諸如化學機械拋光(CMP)的平坦化製程、回蝕製程，或其組合，或類似物。在移除製程之後，介電層64具有留在溝槽56B中的部分(從而形成混合鰭片66)。在平坦化製程之後，混合鰭片66的頂面、 絕緣材料62的頂面及半導體鰭片54的頂面是共面的(在製程變化範圍間)，使得它們彼此齊平。混合鰭片66設置於鰭片結構52之間，並且鄰接鰭片結構52。在一些實施方式中，在平坦化製程之後，混合鰭片66的接縫66A具有在60奈米至70奈米範圍間的深度D4。混合鰭片66也可以稱為「介電鰭片」。
在第7圖中，凹陷絕緣材料62，以形成STI區域68。凹陷絕緣材料62，使得半導體鰭片54的上部分與混合鰭片66的上部分凸出鄰接STI區域68上方以及從鄰接STI區域68之間凸出。此外，STI區域68的頂面可具有如圖所示的平坦表面、凸面、凹面(例如凹陷)，或其組合。STI區域68的頂面可以通過適當的蝕刻形成為平坦的、凸的及/或凹的。凹陷STI區域68可以使用可接受的蝕刻製程，例如對絕緣材料62的材料具有選擇性的蝕刻製程。如隨後將更詳細描述，蝕刻製程選擇性地蝕刻絕緣材料62的材料以比蝕刻半導體鰭片54與混合鰭片66的材料更快的速率。因此可以保護半導體鰭片54與混合鰭片66，在STI區域68的形成期間免受損壞。定時蝕刻製程可以用於在STI區域68達到所需高度後停止絕緣材料62的蝕刻。在一些實施方式中，STI區域68具有在10奈米至100奈米範圍間的高度。STI區域68包含溝槽56中的絕緣材料62的剩餘部分。
如前所述，溝槽56B比溝槽56A深。因此，STI區域68具有不同的高度。具體而言，STI區域68A的第 一子集的高度小於STI區域68B的第二子集的高度。STI區域68A位於溝槽56A中以及位於各個鰭片結構52的半導體鰭片54之間與之中，並且可以被稱為「內STI區域」。STI區域68B位於溝槽56B中且位於鄰接鰭片結構52之間與混合鰭片66周圍(例如，在半導體鰭片54與混合鰭片66之間)，並且可以被稱為「外STI區域」。因為溝槽56B比溝槽56A深，所以STI區域68B的底面設置為比STI區域68A的底面更遠離半導體鰭片54的頂面與混合鰭片66的頂面。在一些實施方式中，STI區域68B的底面設置為比STI區域68A的底面更遠離半導體鰭片54的頂面與混合鰭片66的頂面，相距距離D3(先前描述)。
形成STI區域68重新形成溝槽56A與溝槽56B的部分。溝槽56A的重新形成的部分位於各對半導體鰭片54之間，而溝槽56B的重新形成的部分位於各對半導體鰭片54與混合鰭片66之間。距離D1、距離D2(見第3圖)與厚度T1(見第4圖)被控制，使得溝槽56A的重新形成的部分比溝槽56B的重新形成的部分寬。在一些實施方式中，如第7圖所示，溝槽56A的重新形成的部分具有在10奈米至30奈米範圍間的寬度W2，溝槽56B的重新形成的部分具有在5奈米至20奈米範圍間的寬度W3，並且寬度W2大於寬度W3。
用具有不同寬度的溝槽56A與溝槽56B的重新形成的部分引起的圖案負載效應，基於在絕緣材料62的凹陷期間的此圖案負載效應，絕緣材料62可以凹陷不同的量。 在一些實施方式中，絕緣材料62的蝕刻是利用加劇圖案負載效應的蝕刻參數(例如，溫度、壓力與持續時間)來執行的。基於圖案負載效應，絕緣材料62在溝槽56A中的部分比絕緣材料62在溝槽56B中的部分凹陷得更多(例如，更大的深度)。因此，STI區域68B的頂面設置為比STI區域68A的頂面更遠離基板50。換句話說，STI區域68B相對於基板50在STI區域68A上方延伸。在一些實施方式中，STI區域68B的頂面設置為比STI區域68A的頂面更遠離基板50，相距在2奈米至10奈米範圍間的距離D5。
在絕緣材料62包含氧化矽的一些實施方式中，凹陷絕緣材料62通過使用氫氟酸(HF)與氨水(NH3)的乾式蝕刻。每個STI區域68B沿混合鰭片66的三個側面(例如，側壁與底面)延伸。具體而言，STI區域68B的第一部分位於混合鰭片66與第一鰭片結構52之間，STI區域68B的第二部分位於混合鰭片66與第二鰭片結構52之間，以及STI區域68B的第三部分位於混合鰭片66下方。
針對第2圖至第7圖所描述的製程只是描述如何形成半導體鰭片54、混合鰭片66以及STI區域68的一個示例。在一些實施方式中，可以使用遮罩與磊晶生長製程來形成半導體鰭片54及/或混合鰭片66。例如，可以在基板50的頂面上形成介電層，並且可以通過介電層蝕刻溝槽，以暴露下面的基板50。磊晶結構可以磊晶生長於一些溝槽中、絕緣結構可以磊晶生長於一些其他的溝槽中，以 及可以凹陷介電層(以與第7圖描述的類似方式)，使得磊晶結構從介電層凸出以形成半導體鰭片54，並且絕緣結構從介電層凸出以形成混合鰭片66。在磊晶生長磊晶結構的一些實施方式中，磊晶生長的材料可以在生長期間原位摻雜，這可以避免之前及/或之後的佈植，儘管原位與佈植摻雜可以一起使用。
此外，在n型區域50N中磊晶生長與p型區域50P中的材料不同的材料可能是有利的。在各種實施方式中，半導體鰭片54的上部分可以由矽-鍺(SixGe1-x，其中x可以在0到1的範圍間)、碳化矽、純或實質上純的鍺、III-V化合物半導體、II-VI化合物半導體，或類似物形成。例如，可用於形成III-V族化合物半導體的材料包含但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
此外，適當的阱(未單獨示出)可形成於半導體鰭片54及/或基板50中。阱可以具有與隨後將在n型區域50N與p型區域50P中的每一者中形成的源極/汲極區域的導電類型相反的導電類型。在一些實施方式中，p型阱形成於n型區域50N中，n型阱形成於p型區域50P中。在一些實施方式中，p型阱或n型阱形成於n型區域50N與p型區域50P兩者中。
在具有不同阱類型的實施方式中，用於n型區域50N與p型區域50P的不同佈植步驟可以使用諸如光阻的遮罩(未單獨示出)來實現。例如，光阻可形成於n型區域 50N中的半導體鰭片54、混合鰭片66及STI區域68上方。光阻被圖案化以暴露p型區域50P。光阻可以通過使用旋塗技術形成，並且可以使用可接受的微影技術被圖案化。一旦光阻被圖案化，在p型區域50P中執行n型雜質佈植，並且光阻可以作為遮罩以實質上防止n型雜質佈植到n型區域50N中。n型雜質可以是在此區域中濃度在1013cm-3至1014cm-3範圍間佈植的磷、砷、銻，或類似物。在佈植之後，光阻被移除，例如通過任何可接受的灰化製程。
在p型區域50P的佈植之後或之前，諸如光阻的遮罩(未單獨示出)形成於p型區域50P中的半導體鰭片54、混合鰭片66及STI區域68上方。光阻被圖案化以暴露n型區域50N。光阻可以通過使用旋塗技術形成，並且可以使用可接受的微影技術被圖案化。一旦光阻被圖案化，就可以在n型區域50N中執行p型雜質佈植，並且光阻可以作為遮罩以實質上防止p型雜質佈植到p型區域50P中。p型雜質可以是在此區域中濃度在1013cm-3至1014cm-3範圍間佈植的硼、氟化硼、銦，或類似物。在佈植之後，光阻被移除，例如通過任何可接受的灰化製程。
在n型區域50N與p型區域50P的佈植之後，退火可以被執行，以修復佈植損傷並激活佈植的p型及/或n型雜質。在用於半導體鰭片54磊晶生長磊晶結構的一些實施方式中，生長的材料可以在生長期間被原位摻雜，這可以避免佈植，儘管原位與佈植摻雜可以一起使用。
在第8圖中，虛設介電層72形成於半導體鰭片54、混合鰭片66上以及混合鰭片66的接縫66A內。虛設介電層72可以由諸如氧化矽、氮化矽、或其組合或類似物之介電材料形成，其可以根據諸如ALD、原位蒸汽生長(in-situ steam generation；ISSG)、快速熱氧化(rapid thermal oxidation；RTO)或類似物之適當的技術進行沉積或熱生長。虛設介電層72可以填充或實質上填充混合鰭片66的接縫66A。虛設介電層72還可以包含或被稱為界面層或界面氧化物層。在一些實施方式中，虛設介電層72具有1奈米至10奈米範圍間的厚度。虛設閘極層74形成於虛設介電層72上，以及遮罩層76形成於虛設閘極層74上。虛設閘極層74可以沉積於虛設介電層72上，然後平坦化，例如通過化學機械研磨(chemical mechanical polishing；CMP)。虛設閘極層74可由導電或非導電材料形成，例如非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物，或類似物，其可以通過物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)，或類似方法沉積。虛設閘極層74可以由對絕緣材料(例如STI區域68及/或虛設介電層72)的蝕刻具有高蝕刻選擇性的材料形成。遮罩層76可以沉積於虛設閘極層74上。遮罩層76可以由諸如氮化矽、氮氧化矽，或類似物的介電材料形成。在此示例中，單一個虛設閘極層74與單一個遮 罩層76形成於跨越n型區域50N與p型區域50P。在所示實施方式中，虛設介電層72覆蓋半導體鰭片54、混合鰭片66以及STI區域68，使得虛設介電層72在STI區域68上方以及虛設閘極層74與STI區域68之間延伸。在另一實施方式中，虛設介電層72僅覆蓋半導體鰭片54。
第9A圖至第18C圖繪示製造實施方式裝置中的各種附加步驟。第9A圖至第18C圖繪示n型區域50N與p型區域50P中的任何一個的特徵。例如，所示結構可適用於n型區域50N與p型區域50P兩者。n型區域50N與p型區域50P的結構的不同(如果存在)在所附圖式中進行說明。
在第9A圖至第9C圖中，使用可接受的微影與蝕刻技術圖案化遮罩層76，以形成遮罩86。然後通過任何可接受的蝕刻技術將遮罩86的圖案轉移到虛設閘極層74，以形成虛設閘極84。遮罩86的圖案可選地通過任何可接受的蝕刻技術進一步轉移到虛設介電層72，以形成虛設介電82。虛設閘極84覆蓋半導體鰭片54的相應通道區域58。遮罩86的圖案可以用於物理分離鄰接的虛設介電。虛設閘極84可以具有與半導體鰭片54的長度方向實質上垂直(在製程變化內)的長度方向。遮罩86可以在虛設閘極84的圖案化期間被移除，或者可以在後續製程期間被移除。
閘極間隔92形成於半導體鰭片54上方以及形成 於遮罩86(如果存在)、虛設閘極84與虛設介電82的暴露側壁之上。形成閘極間隔92可以通過共形沉積一個或多個介電材料，且隨後蝕刻介電材料。可接受的介電材料可以包含氧化矽、氮化矽、氧氮化矽、氧碳氮化矽，或類似物，其可以通過共形沉積製程形成，例如CVD、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、ALD、電漿增強原子層沉積(plasma enhanced atomic layer deposition；PEALD)等。其他的絕緣材料可以使用任何可接受的製程形成。任何可接受的蝕刻製程，例如乾式蝕刻、濕式蝕刻、類似方法，或其組合，可以被執行以圖案化介電材料。蝕刻可以是各向異性的。介電材料在蝕刻時具有留在虛設閘極84的側壁上的部分(從而形成閘極間隔92)。在一些實施方式中，調整用於形成閘極間隔92的蝕刻，使得介電材料在被蝕刻時也具有留在半導體鰭片54的側壁上的部分(從而形成鰭片間隔94)。在蝕刻之後，鰭片間隔94(如果存在)與閘極間隔92可以具有直的側壁(如圖所示)或可以具有彎曲的側壁(未單獨示出)。
鰭片間隔94包含內鰭片間隔94N(設置於相同鰭片結構52的半導體鰭片54之間，見第8圖)與外鰭片間隔94O(設置於半導體鰭片54與混合鰭片66之間)。在所示實施方式中，內鰭片間隔94N在圖案化之後被分離，使得STI區域68A被暴露。在另一實施方式中，內鰭片間隔94N沒有完全分離，使得用於間隔的介電材料的部分保 留在STI區域68A上方。此外，因為STI區域68A的高度小於STI區域68B的高度，所以內鰭片間隔94N具有比外鰭片間隔94O更大的高度。
此外，佈植可以被執行，以形成輕摻雜源極/汲極(lightly doped source/drain；LDD)區域(未單獨示出)。在具有不同元件類型的實施方式中，類似於先前描述的用於阱的佈植，諸如光阻的遮罩(未單獨示出)可形成於n型區域50N上，同時暴露p型區域50P，並且可以將適當類型(例如，p型)的雜質佈植到暴露於p型區域50P中的半導體鰭片54。然後可以移除遮罩。隨後，諸如光阻的遮罩(未單獨示出)可形成於p型區域50P上，同時暴露n型區域50N，並且可以將適當類型(例如，n型)的雜質佈植到暴露於n型區域50N中的半導體鰭片54。然後可以移除遮罩。n型雜質可以是前述n型雜質中的任一者，p型雜質可以是前述p型雜質中的任一者。在佈植期間，通道區域58仍然被虛設閘極84覆蓋，使得通道區域58保持實質上無雜質佈植，以形成LDD區域。LDD區域的雜質濃度可以在1015cm-3到1019cm-3的範圍間。退火可以被執行以修復佈植損傷並激活佈植的雜質。
應注意的是，先前的揭露內容一般描述形成間隔與LDD區域的製程。其他的製程與順序可以被使用。例如，更少或額外的間隔可以被利用、不同順序的步驟可以被利用、額外的間隔可以被形成與移除，及/或類似製程與順序。此外，可使用不同的結構與步驟形成n型元件與p型元件。
在第10A圖至第10C圖中，源極/汲極凹槽96形成於半導體鰭片54中。在所示實施方式中，源極/汲極凹槽96延伸到半導體鰭片54中。源極/汲極凹槽96也可以延伸到基板50中。在各種實施方式中，源極/汲極凹槽96可以延伸到基板50的頂面而不蝕刻基板50；半導體鰭片54可以被蝕刻，使得源極/汲極凹槽96的底面設置於STI區域68的頂面下方；或類似方式。通過使用諸如反應離子蝕刻(reactive ion etching；RIE)、中性束蝕刻(neutral beam etching；NBE)或類似蝕刻方法的各向異性蝕刻製程蝕刻半導體鰭片54來形成源極/汲極凹槽96。蝕刻製程以比蝕刻混合鰭片66與STI區域68的材料更快的速率選擇性地蝕刻半導體鰭片54的材料。在用於形成源極/汲極凹槽96的蝕刻製程期間，閘極間隔92與虛設閘極84共同遮蔽半導體鰭片54的部分。定時蝕刻製程可以被使用，以在源極/汲極凹槽96達到期望深度之後停止源極/汲極凹槽96的蝕刻。可以在蝕刻源極/汲極凹槽96期間或之後蝕刻鰭片間隔94(如果存在)，使得鰭片間隔94的高度被減少。可以通過調整鰭片間隔94的高度來控制隨後將在源極/汲極凹槽96中形成的源極/汲極區域的大小與尺寸。混合鰭片66沒有被凹陷，並保留在鰭片結構52之間，而半導體鰭片54被凹陷以形成源極/汲極凹槽96。
在第11A圖至第11C圖中，磊晶源極/汲極區域98形成於源極/汲極凹槽96中。磊晶源極/汲極區域98因此設置於半導體鰭片54中，使得每個虛設閘極84(與對 應的通道區域58)位於磊晶源極/汲極區域98相應的鄰接對之間。磊晶源極/汲極區域98因此鄰接通道區域58。在一些實施方式中，閘極間隔92用於將磊晶源極/汲極區域98與虛設閘極84以適當的側向距離分離，使得磊晶源極/汲極區域98不會與隨後形成的所得FinFET的閘極短路。磊晶源極/汲極區域98的材料可以被選擇，以在相應通道區域58中施加應力，從而提高性能。
n型區域50N中的磊晶源極/汲極區域98可以通過遮蔽p型區域50P來形成。隨後，n型區域50N中的源極/汲極區域98磊晶生長於n型區域50N中的源極/汲極凹槽96中。磊晶源極/汲極區域98可以包含適用於n型元件的任何可接受的材料。例如，若半導體鰭片54是矽，則n型區域50N中的磊晶源極/汲極區域98可以包含在通道區域58上施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽，或類似物。n型區域50N中的磊晶源極/汲極區域98可以稱為「n型源極/汲極區域」。n型區域50N中的磊晶源極/汲極區域98可以具有從半導體鰭片54的相應表面凸起的表面且可以具有刻面。
p型區域50P中的磊晶源極/汲極區域98可以通過遮蔽n型區域50N來形成。隨後，p型區域50P中的磊晶源極/汲極區域98磊晶生長於p型區域50P中的源極/汲極凹槽96中。磊晶源極/汲極區域98可以包含適用於p型元件的任何可接受的材料。例如，若半導體鰭片54是矽，則p型區域50P中的磊晶源極/汲極區域98可以包含在通 道區域58上施加壓縮應變的材料，例如矽鍺、摻硼矽鍺、鍺、鍺錫，或類似物。p型區域50P中的磊晶源極/汲極區域98可以稱為「p型源極/汲極區域」。p型區域50P中的磊晶源極/汲極區域98可以具有從半導體鰭片54的相應表面凸起的表面且可以具有刻面。
磊晶源極/汲極區域98及/或半導體鰭片54可以用雜質佈植，以形成源極/汲極區域，類似於先前描述的用於形成LDD區域的製程，隨後進行退火。源極/汲極區域可以具有在1019cm-3至1021cm-3範圍間的雜質濃度。用於源極/汲極區域的n型及/或p型雜質可以是前述的任何雜質。在一些實施方式中，磊晶源極/汲極區域98可以在生長期間被原位摻雜。
磊晶源極/汲極區域98可以包含一個或多個半導體材料層。例如，磊晶源極/汲極區域98的每一者可以包含襯墊層98A、主層98B及完成層98C(或更一般地，第一半導體材料層、第二半導體材料層及第三半導體材料層)。任何數量的半導體材料層可以用於磊晶源極/汲極區域98。在磊晶源極/汲極區域98包含三個半導體材料層的實施方式中，襯墊層98A可以生長於源極/汲極凹槽96中，主層98B可以生長於襯墊層98A上，並且完成層98C可以生長於主層98B上。襯墊層98A、主層98B及完成層98C可以由不同的半導體材料形成，並且可以摻雜不同的雜質濃度。在一些實施方式中，主層98B具有比完成層98C更大的雜質濃度，並且完成層98C具有比襯墊層98A更 大的雜質濃度。形成具有比主層98B更低的雜質濃度的襯墊層98A可以增加源極/汲極凹槽96中的黏附性，並且形成具有比主層98B更低的雜質濃度的完成層98C可以在隨後的製程期間減少來自主層98B的摻雜劑的外擴散。
基於使用磊晶製程以形成磊晶源極/汲極區域98，磊晶源極/汲極區域98的上表面具有側向向外擴展超出半導體鰭片54的側壁的刻面。在一些實施方式中，如第11C圖所示，這些刻面導致鄰接的磊晶源極/汲極區域98合併。然而，混合鰭片66(如果存在)阻止側向磊晶生長，以防止一些磊晶源極/汲極區域98的聚結。例如，混合鰭片66可以形成於單元邊界處，以分離鄰接單元的磊晶源極/汲極區域98。因此，一些磊晶源極/汲極區域98被混合鰭片66分離。磊晶源極/汲極區域98可以接觸混合鰭片66的側壁。在所示實施方式中，形成鰭片間隔94以覆蓋延伸到STI區域68上方的半導體鰭片54的側壁的一部分，從而阻止磊晶生長。在另一實施方式中，將用於形成閘極間隔92的間隔蝕刻調整為不形成鰭片間隔94，使得磊晶源極/汲極區域98延伸到STI區域68的表面。
在凹陷鰭片間隔94(第10A圖至第10C圖描述)且生長磊晶源極/汲極區域98生長(第11A圖至第11C圖描述)之後，鰭片間隔94可以保持它們的相對高度，使得內鰭片間隔94N仍然具有比外鰭片間隔94O更大的高度。因此，STI區域68B(混合鰭片66與半導體鰭片54之間)上方的外鰭片間隔94O具有第一高度，STI區域68A(半 導體鰭片54之間)上方的內鰭片間隔94N具有第二高度，且第二高度大於第一高度。在一些實施方式中，內鰭片間隔94N與外鰭片間隔94O具有在5奈米至50奈米範圍間的高度。
在第12A圖至第12C圖中，第一層間介電(inter-layer dielectric；ILD)104沉積於磊晶源極/汲極區域98、閘極間隔92、遮罩86(如果存在)或虛設閘極84以及混合鰭片66之上。第一ILD 104可以由介電材料形成，前述的介電材料可以通過任何合適的方法沉積，例如CVD、PECVD、FCVD，或類似方法。可接受的介電材料可以包含磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(boron silicate glass；BSG)、硼摻雜的磷矽玻璃(borophosphosilicate glass；BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)，或類似物。通過任何可接受的製程形成的其他的絕緣材料可以被使用。
在一些實施方式中，接觸蝕刻停止層(contact etch stop layer；CESL)102形成於第一ILD 104與磊晶源極/汲極區域98、閘極間隔92、遮罩86(如果存在)或虛設閘極84之間，在一些實施方式中，CESL 102填充或實質上填充鄰接源極/汲極區域98的混合鰭片66的接縫66A(見例如第12C圖)。CESL 102可以由諸如氮化矽、氧化矽、氮氧化矽或類似物之介電材料形成，其具有對第一ILD 104的蝕刻之高蝕刻選擇性。可以通過任 何合適的方法形成CESL 102，例如CVD、ALD或其他類似方法。
在第13A圖至第13C圖中，執行移除製程以使第一ILD 104的頂面與閘極間隔92與遮罩86(如果存在)的頂面或虛設閘極84的頂面齊平。在一些實施方式中，平坦化製程可利用例如化學機械研磨(CMP)、回蝕製程、或其組合，或類似方法。平坦化製程還可以移除虛設閘極84上的遮罩86，以及沿著遮罩86的側壁的閘極間隔92的部分。在平坦化製程之後，第一ILD 104的頂面、CESL 102的頂面、閘極間隔92的頂面以及遮罩86(如果存在)的頂面或虛設閘極84的頂面是共面的(在製程變化內)，使得它們彼此齊平。因此，遮罩86(如果存在)的頂面或虛設閘極84的頂面通過第一ILD 104暴露。在所示實施方式中，遮罩86保留，並且平坦化製程使第一ILD 104的頂面與遮罩86的頂面齊平。
在第14A圖至第14C圖中，在蝕刻製程中移除遮罩86(如果存在)、虛設閘極84及虛設介電82，從而形成凹槽106。移除製程從混合鰭片66的接縫66A移除虛設介電82，前述的接縫66A隨著虛設閘極84的移除而暴露。在一些實施方式中，虛設介電82從晶粒的第一區域(例如，核心邏輯區域)中的凹槽106移除，且保留在晶粒的第二區域(例如，輸入/輸出區域)中的凹槽106中。在一些實施方式中，通過各向異性乾式蝕刻製程移除虛設閘極84。例如，蝕刻製程可以包含使用反應氣體的乾式蝕刻製程，前 述的反應氣體以比蝕刻第一ILD 104與閘極間隔92的材料更快的速率選擇性地蝕刻虛設閘極84的材料。在移除期間，當蝕刻虛設閘極84時，虛設介電82可以用作蝕刻停止層。而後可以在移除虛設閘極84之後，移除虛設介電82。在一些實施方式中，通過各向異性蝕刻製程移除虛設介電82。每個凹槽106暴露及/或覆蓋相應半導體鰭片54的通道區域58。凹槽106還暴露混合鰭片66與混合鰭片66的接縫66A。
在第15A圖至第16C圖中，形成閘極介電112與閘極電極114用於替代閘極。閘極介電112與閘極電極114的每一相應對可以統稱為「閘極結構」。每個閘極結構沿著半導體鰭片54的通道區域58的側壁與頂面延伸。一些閘極結構進一步沿著混合鰭片66的側壁與頂面延伸。
閘極介電112包含設置於凹槽106中的兩個或更多個閘極介電層112A與閘極介電層112B，例如位於半導體鰭片54的頂面與側壁上、位於混合鰭片66的頂面與側壁上，以及位於閘極間隔92的側壁上。閘極介電層112A可以被稱為界面層且可包含氧化物(諸如氧化矽或金屬氧化物)、矽酸鹽(諸如金屬矽酸鹽)、上述的組合、上述的多層，或類似物。形成閘極介電層112A以填充或實質上填充混合鰭片66中的接縫66A。通過首先將結構浸泡在矽前驅物中，隨後進行氧化製程，以在接縫66A中形成閘極介電層112A。在一些實施方式中，矽前驅物包含SiH4、 Si2H6、LTO520(C6H17NSi)、SAM24(C8H22N2Si)、類似物，或其組合。在一些實施方式中，執行矽前驅物浸泡製程在350℃至490℃範圍間的溫度、10分鐘至30分鐘範圍間的時間期間，以及以矽前驅物與載氣的比率在5：1至10：1的範圍間，其中載氣包含N2、H2或類似物。在這些範圍間的製程條件下執行矽前驅物浸泡，然後進行氧化製程，可提供足夠薄的薄膜(例如，小於10埃)，且整體晶圓結構的半導體鰭片54與混合鰭片66之間的溝槽設計的長度、寬度及高度不受影響。
在一些實施方式中，氧化製程是O3氧化製程。混合鰭片66的接縫66A內的閘極介電層112A可具有與半導體鰭片54上的閘極介電層112A不同的材料成分。在一些實施方式中，接縫66A內的閘極介電層112A比接縫66A外的閘極介電層112A更富含矽。例如，混合鰭片66的接縫66A內的閘極介電層112A可以具有1：1至1：1.5範圍間的矽氧比(Si：O)，以及半導體鰭片54上的閘極介電層112A可具有1：1.5至1：2範圍間的矽氧比。
第19圖繪示根據一些實施方式之類似於第15A圖的製程階段的結構。此結構的形成步驟與製程類似於其他的實施方式中的描述，在此不再贅述。在第19圖中，閘極介電層112A位於接縫66A內以及位於半導體鰭片54的通道區域58上。在一些實施方式中，閘極介電層112A不形成於混合鰭片66的外側壁上，如第19圖所示。
通過用界面層112A填充混合鰭片66的接縫 66A，防止來自隨後形成的源極/汲極及/或閘極接觸的導電材料形成於接縫66A中。防止來自源極/汲極及/或閘極接觸的導電材料形成於接縫66A中，以防止源極/汲極與閘極通過接縫66A彼此短路。因此可以提高元件的製造良率。此外，通過同時在替代閘極結構下方形成界面層並填充接縫66A，不需要額外的製程以填充混合鰭片的接縫。
在形成閘極介電層112A之後，形成閘極介電層112B。閘極介電層112B可包含高k介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合之金屬氧化物或矽酸鹽。閘極介電層112B的介電材料可以通過分子束沉積(molecular-beam deposition；MBD)、ALD、PECVD，或類似方法形成。閘極介電層112B不形成於接縫66A內，因為接縫66A已經被閘極介電層112A填充。在虛設介電82的部分保留在凹槽106中的實施方式中，閘極介電112包含虛設介電82的材料(例如，氧化矽)。儘管繪示雙層閘極介電112，但是閘極介電112可以包含任意數量的界面層與任意數量的主層。
在第16A圖至第16C圖中，包含一個或多個閘極電極層的閘極電極114設置於閘極介電112上方，閘極介電112填充凹槽106的剩餘部分。閘極電極114可以包含含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鎢、鈷、釕、鋁、上述的組合、上述的多層，或類似物。儘管繪示單層閘極電極114，但閘極電極114可以包含任意數量的功函數調節層、任意數量的阻障層、任意數量的 膠層及填充材料。
作為形成閘極結構的示例，一個或多個閘極介電層可以沉積於凹槽106中。閘極介電層也可以沉積於第一ILD 104的頂面、CESL 102的頂面及閘極間隔92的頂面上。隨後，一個或多個閘極電極層可以沉積於閘極介電112上。然後可以執行移除製程，以移除閘極介電層與閘極電極層的多餘部分，前述的多餘部分位於第一ILD 104的頂面、CESL 102的頂面及閘極間隔92的頂面上。閘極介電層在移除製程之後具有留在凹槽106中的部分(從而形成閘極介電112)。閘極電極層在移除製程之後具有留在凹槽106中的部分(從而形成閘極電極114)。在一些實施方式中，可以使用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、上述的組合。在平坦化製程之後，閘極間隔92的頂面、CESL 102的頂面、第一ILD 104的頂面、閘極介電112A與112B的頂面以及閘極電極114的頂面是共面的(在製程變化內)，使得它們彼此齊平。
n型區域50N與p型區域50P中的閘極介電112A與112B的形成可以同時發生，使得每個區域中的閘極介電112A與112B由相同的材料形成，並且閘極電極114的形成可以同時發生，使得每個區域中的閘極電極114由相同的材料形成。在一些實施方式中，每個區域中的閘極介電112A與112B可以通過不同的製程形成，使得閘極介電112A與112B可以包含不同的材料及/或具有不同數量的層，及/或每個區域中的閘極電極114可以通過 不同的製程形成，使得閘極電極114可以包含不同的材料及/或具有不同數量的層。當使用不同的製程時，可以使用各種遮蔽步驟來遮蔽與暴露適當的區域。
在第17A圖至第17C圖中，第二ILD 124沉積於閘極間隔92、CESL 102、第一ILD 104、閘極介電112A與112B以及閘極電極114上方。在一些實施方式中，第二ILD 124是由可流動化學氣相沉積方法形成的可流動薄膜。在一些實施方式中，第二ILD 124由諸如PSG、BSG、BPSG、USG等的介電材料形成，其可以通過諸如CVD、PECVD等的任何合適的方法來沉積。
可選地，在第二ILD 124形成之前，閘極遮罩116形成於閘極結構(包含閘極介電112與閘極電極114)上。作為形成閘極遮罩116的示例，可以使用任何可接受的蝕刻製程凹陷閘極結構與選擇性的閘極間隔92。而後一種或多種介電材料可形成於凹槽中以及CESL 102與第一ILD 104的頂面上。可接受的介電材料包含氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽，或類似物，其可以通過共形沉積製程形成，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)，或類似方法。其他的絕緣材料可以使用通過任何可接受的製程形成。執行移除製程，以移除介電材料的多餘部分，前述的多餘部分在CESL 102與第一ILD 104的頂面之上，從而形成閘極遮罩116。介電材料在移除製程之後，具有留在凹槽中的部分(從而形成閘極遮 罩116)。在一些實施方式中，可以使用平坦化製程，諸如化學機械研磨(CMP)、回蝕製程、上述的組合，或類似方法。在平坦化製程之後，CESL 102的頂面、第一ILD 104的頂面及閘極遮罩116的頂面是共面的(在製程變化內)，使得它們彼此齊平。閘極接觸將隨後形成，以穿透閘極遮罩116以接觸閘極電極114的頂面。
在一些實施方式中，蝕刻停止層(etch stop layer；ESL)122形成於第二ILD 124與閘極間隔92、CESL 102、第一ILD 104及閘極遮罩116(如果存在)之間或閘極介電112A與112B及閘極電極114之間。ESL 122可以包含介電材料，例如氮化矽、氧化矽、氮氧化矽或類似物，其具有相較第二ILD 124的蝕刻的高蝕刻選擇性。
在第18A圖至第18C圖中，閘極接觸132與源極/汲極接觸134形成為分別接觸閘極電極114與磊晶源極/汲極區域98。閘極接觸132物理耦合且電性耦合到閘極電極114。源極/汲極接觸134物理耦合且電性耦合到磊晶源極/汲極區域98。
作為形成閘極接觸132與源極/汲極接觸134的示例，用於閘極接觸132的開口形成穿透於第二ILD 124、ESL 122及閘極遮罩116，以及用於源極/汲極接觸134的開口形成穿透第二ILD 124、ESL 122、第一ILD 104及CESL 102。可以使用可接受的微影與蝕刻技術形成開口。諸如擴散阻障層、黏合層或類似層的襯墊(未單獨示出) 與導電材料形成於開口中。襯墊可以包含鈦、氮化鈦、鉭、氮化鉭，或類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳，或類似物。可以執行諸如CMP的平坦化製程，以從第二ILD 124的表面移除多餘材料。剩餘的襯墊與導電材料在開口中形成閘極接觸132與源極/汲極接觸134。閘極接觸132與源極/汲極接觸134可以在不同的製程中形成，或者可以在相同的製程中形成。儘管繪示為形成在相同的剖面中，但應該理解的是，閘極接觸132與源極/汲極接觸134中的每一者可以形成在不同的剖面中，這可以避免接觸的短路。
可選地，金屬與半導體合金區域136形成於磊晶源極/汲極區域98與源極/汲極接觸134之間的界面。金屬與半導體合金區域136可以是由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區域、金屬鍺化物(例如，鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區域、由金屬矽化物與金屬鍺化物兩者形成的矽鍺化矽區域，或類似區域。形成金屬與半導體合金區域136可以在源極/汲極接觸134的材料之前通過在源極/汲極接觸134的開口中沉積金屬，然後執行熱退火製程。金屬可以是能夠與磊晶源極/汲極區域98反應的半導體材料(例如，矽、矽鍺、鍺等)以形成低電阻的金屬與半導體合金之任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他的貴金屬、其他的耐火金屬、稀土金屬，或其合金。沉積金屬可以通過諸如ALD、CVD、PVD，或類似方法的沉積製程。在熱退火製程之後， 可以執行清洗製程(例如濕式清洗)，以從用於源極/汲極接觸134的開口(例如從金屬與半導體合金區域136的表面)移除任何殘留金屬。源極/汲極接觸134的材料隨後可以形成於金屬與半導體合金區域136上。
實施方式可以實現優點。用界面層112A填充混合鰭片66的接縫66A防止隨後形成源極/汲極及/或閘極接觸的導電材料形成在接縫66A中。防止來自源極/汲極及/或閘極接觸的導電材料形成於接縫66A中防止源極/汲極與閘極通過接縫66A彼此短路。因此可以提高元件的製造良率。在一些實施方式中，接縫66A由矽前驅物浸泡製程與氧化製程填充。這些製程同時在替代閘極結構下形成界面層，使得不需要額外的製程以填充混合鰭片的接縫。
本揭露之一些實施方式的FinFET還可以應用於奈米結構元件，例如奈米結構(例如，奈米片、奈米線、全環繞閘極等)場效電晶體(nanostructure field-effect transistors；NSFET)。在一個NSFET實施方式中，鰭片被通過圖案化通道層與犧牲層的交替層的堆疊形成的奈米結構替代。虛設閘極結構與源極/汲極區域的形成方法與上述實施方式類似。在移除虛設閘極結構之後，犧牲層可以部分或完全地在通道區域中移除。替換閘極結構的形成方法與上述實施方式類似，替換閘極結構可以部分或完全地填充移除犧牲層留下的開口，並且替換閘極結構可以部分或完全地圍繞在NSFET元件的通道區域中的通道層。替換閘極結構與源極/汲極區域的層間介電與接觸的形成 方法可以與上述實施方式類似。
此外，FinFET/NSFET元件可以通過上覆互連結構中的金屬層互連以形成積體電路。上覆的互連結構可以在後端(back end of line；BEOL)製程中形成，其中金屬化層連接到閘極接觸132與源極/汲極接觸134。其他的特徵，例如被動元件、記憶體(例如，磁阻隨機存取記憶體(magnetoresistive random-access memory；MRAM)、電阻隨機存取記憶體(resistive random-access memory；RRAM)、相變隨機存取記憶體(phase-change random access memory；PCRAM)等)或類似物，可以在BEOL製程期間與互連結構積體。
一實施方式包括一種半導體元件，包括從基板延伸的第一半導體鰭片、從基板延伸的第二半導體鰭片、位於基板上的混合鰭片。混合鰭片設置於第一半導體鰭片與第二半導體鰭片之間，且混合鰭片具有從混合鰭片的頂面向下延伸的氧化物內部分。元件更包括位於第二半導體鰭片、第一半導體鰭片及混合鰭片之間的第一隔離區域、位於混合鰭片的側壁、第一半導體鰭片的側壁及第二半導體鰭片的側壁之上的高介電常數(k)閘極介電、高k閘極介電上的閘極電極，以及位於閘極電極相對側上的第一半導體鰭片上的源極/汲極區域。混合鰭片在第一隔離區域的頂面上延伸。
實施方式可以包括以下特徵中的一個或多個。混合 鰭片的頂面、第一半導體鰭片的頂面及第二半導體鰭片的頂面彼此齊平之元件。第一半導體鰭片包括在第一半導體鰭片的側壁與高k閘極介電之間的界面氧化物層。混合鰭片的氧化物內部分比界面氧化物層更富含矽。混合鰭片包括氮化矽、氧化鉭、氧化鋁、氧化鋯、氧化鉿、碳氮化矽、碳氮氧化矽，或其組合。元件更包括鄰接第二半導體鰭片的第三半導體鰭片，以及位於第二半導體鰭片與第三半導體鰭片之間的第二隔離區域，第一隔離區域的頂面設置為比第二隔離區域的頂面更遠離基板。第一隔離區域的底面比第二隔離區域的底面更遠離混合鰭片的頂面、第一半導體鰭片的頂面及第二半導體鰭片的頂面。
一實施方式包含一種形成半導體元件之方法，包括形成從基板延伸的第一半導體鰭片與第二半導體鰭片、形成絕緣材料於第一半導體鰭片與第二半導體鰭片周圍，絕緣材料的第一部分設置於第一半導體鰭片與第二半導體鰭片之間。方法還包括形成混合鰭片於絕緣材料的第一部分上，混合鰭片中具有接縫。方法還包括凹陷絕緣材料的第一部分，以形成第一隔離區域。方法還包括形成虛設閘極結構於第一半導體鰭片、混合鰭片及第二導體鰭片之上。方法還包括形成源極/汲極區域於虛設閘極結構的相對側上的第一半導體鰭片與第二半導體鰭片上。方法還包括移除虛設閘極結構，以形成閘極溝槽。方法還包括形成第一閘極介電層於閘極溝槽中的第一半導體鰭片、混合鰭片及第二導體鰭片之上，第一閘極介電層填充混合鰭片中的接 縫。方法還包括形成第二閘極介電層於閘極溝槽中的第一閘極介電層上。方法還包括形成閘極電極層於閘極溝槽中的第二閘極介電層上。
實施方式可以包括以下特徵中的一個或多個。方法其中形成混合鰭片包括沉積介電層於未被絕緣材料佔據的第一半導體鰭片與第二半導體鰭片之間的絕緣材料上，以及移除介電層的一部分。移除介電層的部分包括平坦化介電層、絕緣材料、第一半導體鰭片及第二半導體鰭片，其中混合鰭片的頂面、第一半導體鰭片的頂面及第二半導體鰭片的頂面彼此齊平。形成第一介電層包括執行矽前驅物浸泡製程於閘極溝槽中，以及在執行矽前驅物浸泡製程之後，執行氧化製程於閘極溝槽中，其中在氧化製程之後，形成第一閘極介電層於閘極溝槽中以及混合鰭片的接縫中。第一閘極介電層包括氧化矽，且其中第二閘極介電層包括高k層。混合鰭片的接縫中的第一閘極介電層比第一半導體鰭片上的第一閘極介電層更富含矽。混合鰭片包括氮化矽、氧化鉭、氧化鋁、氧化鋯、氧化鉿、碳氮化矽、碳氮氧化矽，或其組合。方法更包括形成蝕刻停止層於源極/汲極區域與混合鰭片之上，蝕刻停止層填充閘極溝槽外的混合鰭片中的接縫的一部分，以及形成層間介電於蝕刻停止層上。方法更包括形成導電接觸，穿過層間介電與蝕刻停止層到源極/汲極區域，導電接觸電性連接到源極/汲極區域。
一實施方式包含一種形成半導體元件之方法，包含 從基板延伸形成第一半導體鰭片。方法還包括形成絕緣材料於第一半導體鰭片周圍。方法還包括沉積介電層於第一半導體鰭片周圍的絕緣材料上。方法還包括移除介電層的部分，以形成介電鰭片，介電鰭片中具有接縫。方法還包括凹陷絕緣材料，其中在凹陷絕緣材料之後，介電鰭片延伸至絕緣材料的頂面上。方法還包括形成虛設閘極結構於第一半導體鰭片、介電鰭片及已凹陷的絕緣材料之上。方法還包括形成源極/汲極區域於虛設閘極結構的相對側上的第一半導體鰭片上。方法還包括移除虛設閘極結構，以形成閘極溝槽。方法還包括執行矽前驅物浸泡製程於閘極溝槽中。方法還包括在執行矽前驅物浸泡製程之後，執行氧化製程於閘極溝槽中，以形成界面層於閘極溝槽中的第一半導體鰭片與介電鰭片之上，界面層填充介電鰭片的接縫。方法還包括形成高k閘極介電層於閘極溝槽中的界面層上。方法還包括形成閘極電極層於閘極溝槽中的高k閘極介電層上。
實施方式可以包括以下特徵中的一個或多個。方法其中介電鰭片的接縫中的界面層比第一半導體鰭片上的界面層更富含矽。高k閘極介電層不在介電鰭片的接縫中。移除介電層的部分包括平坦化介電層、絕緣材料及第一半導體鰭片，其中介電鰭片的頂面與第一半導體鰭片的頂面彼此齊平。
前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施方式之態樣。熟習 此項技術者應瞭解，其可易於使用本揭露之一些實施方式作為用於設計或修改用於實施本揭露之一些實施方式中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施方式之精神及範疇，且此類等效構造可在本揭露之一些實施方式中進行各種改變、取代及替代而不偏離本揭露之一些實施方式的精神及範疇。
50:基板
50N:n型區域
50P:p型區域
54:半導體鰭片
66:混合鰭片
66A:接縫
68:隔離區域；STI區域
68A:STI區域
68B:STI區域
94:鰭片間隔
98:磊晶源極/汲極區域
102:接觸蝕刻停止層(CESL)
104:第一層間介電(ILD)
122:蝕刻停止層(ESL)
124:第二ILD
134:源極/汲極接觸
136:金屬與半導體合金區域

Claims (10)

  1. 一種半導體元件，包含：一第一半導體鰭片，從一基板延伸；一第二半導體鰭片，從該基板延伸；一混合鰭片，位於該基板上，該混合鰭片設置在該第一半導體鰭片與該第二半導體鰭片之間，該混合鰭片具有從該混合鰭片的一頂面向下延伸的一氧化物內部分；一第一隔離區域，位於該第二半導體鰭片、該第一半導體鰭片及該混合鰭片之間，該混合鰭片在該第一隔離區域的一頂面上方延伸；一高介電常數(k)閘極介電，位於該混合鰭片的側壁、該第一半導體鰭片的側壁及該第二半導體鰭片的側壁之上；一閘極電極，位於該高k閘極介電上；以及源極/汲極區域，位於該閘極電極的相對側上的該第一半導體鰭片上，其中該第一半導體鰭片包含在該第一半導體鰭片的該側壁與該高k閘極介電的側壁之間的一界面氧化物層，且該混合鰭片的該氧化物內部分比該界面氧化物層更富含矽。
  2. 如請求項1所述之元件，其中該混合鰭片的該頂面、該第一半導體鰭片的一頂面及該第二半導體鰭片的一頂面彼此齊平。
  3. 如請求項1所述之元件，其中該第一隔離區 域具有在該混合鰭片正下方的一部分。
  4. 如請求項1所述之元件，其中該混合鰭片的該氧化物內部分具有在60奈米至70奈米範圍間的深度。
  5. 如請求項1所述之元件，更包含：一第三半導體鰭片，鄰接該第二半導體鰭片；以及一第二隔離區域，位於該第二半導體鰭片與該第三半導體鰭片之間，該第一隔離區域的一頂面設置為比該第二隔離區域的一頂面更遠離該基板。
  6. 一種形成半導體元件之方法，包含：形成一第一半導體鰭片與一第二半導體鰭片，從一基板延伸；形成一絕緣材料於該第一半導體鰭片與該第二半導體鰭片周圍，該絕緣材料的一第一部分設置於該第一半導體鰭片與該第二半導體鰭片之間；形成一混合鰭片於該絕緣材料的該第一部分上，該混合鰭片中具有一接縫；凹陷該絕緣材料的該第一部分，以形成一第一隔離區域；形成一虛設閘極結構於該第一半導體鰭片、該混合鰭片及該第二導體鰭片之上，該虛設閘極結構填充該混合鰭片中的該接縫； 形成源極/汲極區域於該虛設閘極結構的相對側上的該第一半導體鰭片與該第二半導體鰭片上；移除該虛設閘極結構，以形成一閘極溝槽，其中移除該虛設閘極結構使得該混合鰭片中的該接縫被暴露；形成一第一閘極介電層於該閘極溝槽中的該第一半導體鰭片、該混合鰭片及該第二導體鰭片之上，該第一閘極介電層填充該混合鰭片中的該接縫；形成一第二閘極介電層於該閘極溝槽中的該第一閘極介電層上；以及形成一閘極電極層於該閘極溝槽中的該第二閘極介電層上。
  7. 如請求項6所述之方法，其中形成該混合鰭片包含：沉積一介電層於未被該絕緣材料佔據的該第一半導體鰭片與該第二半導體鰭片之間的該絕緣材料上；以及移除該介電層的一部分。
  8. 如請求項6所述之方法，其中形成該第一介電層包含：執行一矽前驅物浸泡製程於該閘極溝槽中；以及在執行該矽前驅物浸泡製程之後，執行一氧化製程於該閘極溝槽中，其中在該氧化製程之後，形成該第一閘極介電層於該閘極溝槽中以及該混合鰭片的該接縫中。
  9. 一種形成半導體元件之方法，包含：形成一第一半導體鰭片，從一基板延伸；形成一絕緣材料於該第一半導體鰭片周圍；沉積一介電層於該第一半導體鰭片周圍的該絕緣材料上；移除該介電層的一部分，以形成一介電鰭片，該介電鰭片中具有一接縫；凹陷該絕緣材料，其中在凹陷該絕緣材料之後，該介電鰭片延伸至該絕緣材料的一頂面上；形成一虛設閘極結構於該第一半導體鰭片、該介電鰭片及已凹陷的該絕緣材料之上，該虛設閘極結構填充該介電鰭片中的該接縫；形成源極/汲極區域於該虛設閘極結構的相對側上的該第一半導體鰭片上；移除該虛設閘極結構，以形成一閘極溝槽，其中移除該虛設閘極結構使得該介電鰭片中的該接縫被暴露；執行一矽前驅物浸泡製程於該閘極溝槽中；在執行該矽前驅物浸泡製程之後，執行一氧化製程於該閘極溝槽中，以形成一界面層於該閘極溝槽中的該第一半導體鰭片與該介電鰭片之上，該界面層填充該介電鰭片的該接縫；形成一高介電常數(k)閘極介電層於該閘極溝槽中的該界面層上；以及 形成一閘極電極層於該閘極溝槽中的該高k閘極介電層上。
  10. 如請求項9所述之方法，其中該介電鰭片的該接縫中的該界面層比該第一半導體鰭片上的該界面層更富含矽。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230135509A1 (en) * 2021-11-04 2023-05-04 Taiwan Semiconductor Manufacturing Co., Ltd Hybrid Fin Structure of Semiconductor Device and Method of Forming Same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201342613A (zh) * 2011-12-23 2013-10-16 Intel Corp 具有經調節奈米線計數的半導體裝置
TW202029462A (zh) * 2018-09-24 2020-08-01 台灣積體電路製造股份有限公司 積體電路
TW202131389A (zh) * 2019-10-29 2021-08-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510580B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US10971391B2 (en) * 2018-06-13 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric gap fill
US10763255B2 (en) * 2018-08-14 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11264380B2 (en) * 2018-08-27 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10770571B2 (en) * 2018-09-19 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET with dummy fins and methods of making the same
US10847409B2 (en) * 2018-09-27 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201342613A (zh) * 2011-12-23 2013-10-16 Intel Corp 具有經調節奈米線計數的半導體裝置
TW202029462A (zh) * 2018-09-24 2020-08-01 台灣積體電路製造股份有限公司 積體電路
TW202131389A (zh) * 2019-10-29 2021-08-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法

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