DE102023102401A1 - Halbleitervorrichtung und verfahren zum ausbilden von dieser - Google Patents

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Cheng-I Lin
Da-Yuan Lee
Chi On Chui
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Abstract

Eine Ausführungsform weist eine Vorrichtung auf, aufweisend: eine erste Halbleiterfinne, die sich von einem Substrat erstreckt, eine zweite Halbleiterfinne, die sich vom Substrat erstreckt, eine Hybridfinne über dem Substrat, wobei die Hybridfinne zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist, und die Hybridfinne einen Oxidinnenabschnitt aufweist, der sich nach unten von einer oberen Fläche der Hybridfinne erstreckt. Die Vorrichtung weist außerdem auf: ein erstes Isolationsgebiet zwischen der zweiten Halbleiterfinne, der ersten Halbleiterfinne und der Hybridfinne, wobei sich die Hybridfinne über einer oberen Fläche des ersten Isolationsgebiets erstreckt, ein High-k-Dielektrikum über Seitenwänden der Hybridfinne, Seitenwänden der ersten Halbleiterfinne, und Seitenwänden der zweiten Halbleiterfinne, eine Gateelektrode auf dem High-k-Gatedielektrikum, und Source-/Draingebiete auf der ersten Halbleiterfinne auf entgegengesetzten Seiten der Gateelektrode.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/268,871 , die am 4. März 2022 eingereicht wurde und die hier durch Rückbezug aufgenommen ist.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel hergestellt, indem sequenziell isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und - elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden. Mit der Reduzierung der kleinsten Merkmalgrößen treten jedoch zusätzliche Probleme zutage, die angegangen werden müssen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 zeigt ein Beispiel von Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 2 bis 19 sind Ansichten von Zwischenstufen beim Herstellen von FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Gemäß verschiedenen Ausführungsformen werden Hybridfinnen benachbart zu und zwischen Halbleiterfinnen ausgebildet. Die Hybridfinnen weisen Nähte auf, die mithilfe eines Siliziumvorstufen-Tränkprozesses und eines Oxidationsprozesses gefüllt werden. Diese Prozesse bilden gleichzeitig die Grenzflächenschicht(en) unter den Austauschgatestrukturen aus, so dass keine zusätzliche Verarbeitung benötigt wird, um die Nähte der Hybridfinnen zu füllen. Ein Füllen der Nähte der Hybridfinnen verhindert, dass sich ein leitfähiges Material aus anschließend ausgebildeten Source/Drain- und/oder Gatekontakten in den Nähten bildet. Ein Verhindern, dass sich das leitfähige Material aus Source/Drain- und/oder Gatekontakten in den Nähten bildet, verhindert, dass Source/Drains und Gates über die Nähte miteinander kurzgeschlossen werden. Die Herstellungsausbeute der Vorrichtungen kann auf diese Weise verbessert werden.
  • 1 zeigt ein Beispiel von Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen. 1 ist eine dreidimensionale Ansicht, in der einige Elemente der FinFETs zur Klarheit der Darstellung weggelassen wurden. Die FinFETs weisen Halbleiterfinnen 54, die sich von einem Substrat 50 (z.B. einem Halbleitersubstrat) erstrecken, auf, wobei die Halbleiterfinnen 54 als Kanalgebiete 58 für die FinFETs wirken. Isolationsgebiete 68, wie z.B. STI-Gebiete (flache Grabenisolation), werden zwischen benachbarten Halbleiterfinnen 54 angeordnet, die über benachbarten Isolationsgebieten 68 und aus dem Raum zwischen ihnen hervorstehen können. Obwohl die Isolationsgebiete 68 derart beschrieben/dargestellt sind, dass sie vom Substrat 50 separat sind, kann, wie hier verwendet, der Begriff „Substrat“ ausschließlich auf das Halbleitersubstrat oder auf eine Kombination des Halbleitersubstrats und der Isolationsgebiete verweisen. Obwohl die unteren Abschnitte der Halbleiterfinnen 54 derart dargestellt sind, dass sie einzelne, mit dem Substrat 50 durchgehende Materialien sind, können außerdem die unteren Abschnitte der Halbleiterfinnen 54 und/oder das Substrat 50 ein einzelnes Material oder mehrere Materialien aufweisen. In diesem Kontext beziehen sich die Halbleiterfinnen 54 auf den Abschnitt, der sich aus dem Raum zwischen den benachbarten Isolationsgebieten 68 erstreckt.
  • Gatedielektrika 112 befinden sich entlang von Seitenwänden und über oberen Flächen der Halbleiterfinnen 54. Gateelektroden 114 liegen über den Gatedielektrika 112. Epitaktische Source-/Draingebiete 98 sind auf entgegengesetzten Seiten der Halbleiterfinnen 54 in Bezug auf die Gatedielektrika 112 und die Gateelektroden 114 angeordnet. Die epitaktischen Source-/Draingebiete 98 können von verschiedenen Halbleiterfinnen 54 gemeinsam genutzt werden. Zum Beispiel können benachbarte epitaktische Source-/Draingebiete 98 elektrisch verbunden sein, wie z.B. durch Vereinigen der epitaktischen Source-/Draingebiete 98 durch epitaktisches Wachstum, oder durch Koppeln der epitaktischen Source-/Draingebiete 98 mit einem selben Source-/Drainkontakt.
  • 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' erstreckt sich entlang einer Längsachse einer Gateelektrode 114. Der Querschnitt B-B' ist senkrecht zum Querschnitt A-A' und verläuft entlang einer Längsachse einer Halbleiterfinne 54 und zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaktischen Source-/Draingebieten 98 eines FinFET. Der Querschnitt C-C' ist zum Querschnitt A-A' parallel und erstreckt sich durch die epitaktischen Source-/Draingebiete 98 der FinFETs. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • Einige hier besprochene Ausführungsformen werden im Kontext von FinFETs diskutiert, die unter Verwendung eines Gate-Zuletzt-Prozesses ausgebildet werden. In anderen Ausführungsformen kann ein Gate-Zuerst-Prozess verwendet werden. Außerdem ziehen einige Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen, wie z.B. planaren FETs, verwendet werden.
  • 2 bis 19 sind Ansichten von Zwischenstufen beim Herstellen von FinFETs gemäß einigen Ausführungsformen. 2, 3, 4, 5, 6, 7, 8, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A und 19 sind Querschnittsansichten, die entlang eines ähnlichen Querschnitts dargestellt sind wie der Referenzquerschnitt A-A' in 1. 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B sind Querschnittsansichten, die entlang eines ähnlichen Querschnitts dargestellt sind wie der Referenzquerschnitt B-B' in 1. 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C und 18C sind Querschnittsansichten, die entlang eines ähnlichen Querschnitts dargestellt sind wie der Referenzquerschnitt C-C' in 1.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen, sein, das dotiert (z.B. mit einer p- oder einer n-Verunreinigung) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 enthalten: Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid, und/oder Galliumindiumarsenidphosphid enthält, Kombinationen davon, oder dergleichen.
  • Das Substrat 50 weist ein n-Gebiet 50N und ein p-Gebiet 50P auf. Das n-Gebiet 50N kann zum Ausbilden von n-Vorrichtungen, wie z.B. NMOS-Transistoren, z.B. n-FinFETs, vorgesehen sein, und das p-Gebiet 50P kann zum Ausbilden von p-Vorrichtungen, wie z.B. PMOS-Transistoren, z.B. p-FinFETs, vorgesehen sein. Das n-Gebiet 50N kann vom p-Gebiet 50P physisch getrennt sein (nicht separat dargestellt), und eine beliebige Anzahl von Vorrichtungselementen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen usw.) kann zwischen dem n-Gebiet 50N und dem p-Gebiet 50P angeordnet werden. Obwohl ein n-Gebiet 50N und ein p-Gebiet 50P dargestellt sind, kann eine beliebige Anzahl von n-Gebieten 50N und p-Gebieten 50P bereitgestellt werden.
  • In 3 werden Finnenstrukturen 52 im Substrat 50 ausgebildet. Die Finnenstrukturen 52 weisen Halbleiterfinnen 54 auf, die Halbleiterstege sind. Die Finnenstrukturen 52 können im Substrat 50 durch Ätzen von Gräben 56 im Substrat 50 ausgebildet werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Der Ätzprozess kann anisotrop sein.
  • Die Finnenstrukturen 52 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnenstrukturen 52 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann als Masken 60 zum Strukturieren der Finnenstrukturen 52 verwendet werden. In einigen Ausführungsformen können die Masken 60 (oder eine andere Schicht) auf den Finnenstrukturen 52 verbleiben.
  • In der dargestellten Ausführungsform weisen die Finnenstrukturen 52 jeweils zwei Halbleiterfinnen 54 auf. Jedoch können die Finnenstrukturen 52 jeweils eine beliebige Menge der Halbleiterfinnen 54, wie z.B. eine, zwei, drei, oder mehr Halbleiterfinnen 54, aufweisen. Außerdem können verschiedene Finnenstrukturen 52 unterschiedliche Mengen von Halbleiterfinnen 54 aufweisen. Zum Beispiel können Finnenstrukturen 52 in einem ersten Gebiet eines Die (z.B. einem Kernlogikgebiet) eine erste Menge von Halbleiterfinnen 54 aufweisen, und Halbleiterfinnen 52 in einem zweiten Gebiet des Die (z.B. einem Eingabe-/Ausgabegebiet) können eine zweite Menge von Halbleiterfinnen 54 aufweisen, wobei die zweite Menge von der ersten Menge verschieden ist.
  • Die Gräben 56 können unterschiedliche Breiten aufweisen. In einigen Ausführungsformen weist eine erste Teilmenge der Gräben 56A eine kleinere Breite auf als eine zweite Teilmenge der Gräben 56B. Die Gräben 56A trennen die Halbleiterfinnen 54 jeweiliger Finnenstrukturen 52 und die Gräben 56B trennen die Finnenstrukturen 52 voneinander. Die Halbleiterfinnen 54 jeweiliger Finnenstrukturen 52 sind durch eine kleinere Distanz voneinander beabstandet als die Finnenstrukturen 52 voneinander beabstandet sind. In einigen Ausführungsformen sind die Halbleiterfinnen 54 jeweiliger Finnenstrukturen 52 um eine Distanz D1 im Bereich von 5 nm bis 100 nm voneinander beabstandet, die Finnenstrukturen 52 sind um eine Distanz D2 im Bereich von 20 nm bis 200 nm voneinander beabstandet, und die Distanz D2 ist größer als die Distanz D1. Die Gräben 56 können mit unterschiedlichen Breiten ausgebildet werden, indem die Masken 60 mit einer Struktur strukturiert werden, die Elemente aufweist, die um verschiedene Distanzen, welche den unterschiedlichen Breiten der Gräben 56 entsprechen, voneinander beabstandet sind. Die Breiten der Gräben 56 definieren die Breite der Halbleiterfinnen 54 (auch als kritische Abmessung der Halbleiterfinnen 54 bezeichnet). In einigen Ausführungsformen weisen die Halbleiterfinnen 54 eine kritische Abmessung im Bereich von 5 nm bis 30 nm auf.
  • In einigen Ausführungsformen weisen die Gräben 56 unterschiedliche Tiefen auf. Zum Beispiel können die Gräben 56A eine kleinere Tiefe aufweisen als die Gräben 56B. Die Gräben 56 können als Folge von Struktur-Loading-Effekten während eines Ätzens der Gräben 56 mit unterschiedlichen Tiefen ausgebildet werden, wobei die Struktur-Loading-Effekte dadurch verursacht werden, dass die Struktur der Masken 60 Elemente aufweist, die um verschiedene Distanzen voneinander beabstandet sind. Die Tiefen der Gräben 56 definieren die Höhe der Halbleiterfinnen 54. In einigen Ausführungsformen weisen die Halbleiterfinnen 54 eine Höhe im Bereich von 10 nm bis 100 nm auf.
  • In 4 werden eine oder mehrere Schicht(en) aus einem Isolationsmaterial 62 für Isolationsgebiete über dem Substrat 50 und zwischen benachbarten Halbleiterfinnen 54 ausgebildet. Das Isolationsmaterial 62 kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, wie z.B. Siliziumnitrid, dergleichen, oder eine Kombination davon enthalten, und kann mithilfe einer chemischen Gasphasenabscheidung (CVD), einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer fließfähigen CVD (FCVD), einer Atomlagenabscheidung (ALD), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In der dargestellten Ausführungsform weist das Isolationsmaterial 62 einen Liner 62A auf Flächen des Substrats 50 und der Halbleiterfinnen 54 und ein Füllmaterial 62B auf dem Liner 62A auf. Der Liner 62A kann amorphes Silizium, Siliziumoxid, Siliziumnitrid, oder dergleichen sein, das mit einem konformen Abscheidungsprozess, wie z.B. einer ALD, abgeschieden wird, und das Füllmaterial 62B kann Siliziumoxid sein, das mit einem konformen Aufwachsprozess, wie z.B. einer FCVD, aufgewachsen wird. In einer anderen Ausführungsform wird eine einzelne Schicht aus dem Isolationsmaterial 62 ausgebildet. Ein Temperprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet wurde. Der Temperprozess kann in einer H2- oder O2-haltigen Umgebung durchgeführt werden. Der Liner 62A kann durch den Temperprozess oxidiert werden, so dass nach dem Tempern der Liner 62A ein ähnliches Material ist wie das Füllmaterial 62B. In einer Ausführungsform wird das Isolationsmaterial 62 derart ausgebildet, dass überschüssiges Isolationsmaterial 62 die Halbleiterfinnen 54 abdeckt.
  • Die Dicke des Isolationsmaterials 62 wird derart gesteuert, dass das Isolationsmaterial 62 nicht die Gesamtheit der Gräben 56 füllt. In einigen Ausführungsformen wird das Isolationsmaterial 62 bis zu einer Dicke T1 im Bereich von 5 nm bis 30 nm abgeschieden. Die Distanzen D1, D2 (siehe 3) und die Dicke T1 werden derart gesteuert, dass das Isolationsmaterial 62 die Gräben 56A füllt, ohne dass die Gräben 56B gefüllt werden. Zum Beispiel kann das verteilte Volumen des Isolationsmaterials 62 hinreichend sein, um die Gräben 56A vollständig zu füllen (oder überfüllen), ist aber möglicherweise unzureichend, um die Gräben 56B vollständig zu füllen. Das Isolationsmaterial 62 in den Gräben 56B füllt daher die Gräben 56B nicht vollständig, kleidet aber stattdessen die Flächen des Substrats 50 und die Seitenwände der Halbleiterfinnen 54, die die Gräben 56B definieren, konform aus.
  • In der dargestellten Ausführungsform sind die Seitenwände der Halbleiterfinnen 54 und das Isolationsmaterial 62 derart dargestellt, dass sie rechte Winkel jeweils mit den oberen Flächen des Substrats 50 bzw. des Isolationsmaterials 62 bilden. In anderen Ausführungsformen kann ein Konturieren während des Strukturierens der Halbleiterfinnen 54 und der Abscheidung des Isolationsmaterials 62 auftreten. Dementsprechend können gerundete Flächen die Seitenwände der Halbleiterfinnen 54 mit den oberen Flächen des Substrats 50 verbinden, und gerundete Flächen können die Seitenwände des Isolationsmaterials 62 mit den oberen Flächen des Isolationsmaterials 62 verbinden.
  • In 5 werden eine oder mehrere dielektrische Schicht(en) 64 auf dem Isolationsmaterial 62 ausgebildet. Die dielektrische Schicht(en) 64 füllt (füllen) (und kann überfüllen) die verbleibenden Abschnitte der Gräben 56B, die durch das Isolationsmaterial 62 nicht gefüllt sind (z.B. nicht belegt sind). In einigen Ausführungsformen vereinigt (vereinigen) sich die dielektrische Schicht(en) 64 in den Gräben 56B und bildet (bilden) Nähte oder Hohlräume 64A in den Gräben 56B. Die Nähte 64A können eine Breite W1 in einem Bereich von 1 bis 3 nm aufweisen. Die dielektrische(n) Schicht(en) 64 kann (können) aus einem oder mehreren dielektrischen Material(ien) ausgebildet werden. Geeignete dielektrische Materialien enthalten Nitride (z.B. Siliziumnitrid), Oxide (z.B. Tantaloxid, Aluminiumoxid, Zirkoniumoxid, Hafniumoxid usw.), Karbide (z.B. Siliziumkarbonitrid, Siliziumoxikarbonitrid usw.), Kombinationen davon, oder dergleichen, die mithilfe einer ALD, einer CVD oder dergleichen abgeschieden werden können. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. Außerdem kann (können) die dielektrische(n) Schicht(en) 64 aus einem Low-k-Dielektrikumsmaterial (z.B. einem dielektrischen Material, das einen k-Wert aufweist, der kleiner ist als ungefähr 3,5), aus einem High-k-Dielektrikumsmaterial (z.B. einem dielektrischen Material, das einen k-Wert aufweist, der größer ist als ungefähr 7,0) oder aus Mehrfachschichten davon ausgebildet werden. Die dielektrische(n) Schicht(en) 64 wird (werden) aus einem Material(ien) ausgebildet, das (die) eine hohe Ätzselektivität bezüglich des Ätzens des Isolationsmaterials 62 aufweist (aufweisen). In einigen Ausführungsformen enthält (enthalten) die dielektrische(n) Schicht(e) 64 Siliziumnitrid, das durch ALD ausgebildet wird.
  • In 6 wird ein Entfernungsprozess auf die dielektrische Schicht(en) 64 und das Isolationsmaterial 62 angewendet, um überschüssige Abschnitte der dielektrischen Schicht(en) 64 und des Isolationsmaterials 62 über den Halbleiterfinnen 54 (z.B. außerhalb der Gräben 56) zu entfernen, wodurch Hybridfinnen 66, die die Nähte oder Hohlräume 66A aufweisen, auf dem Isolationsmaterial 62 ausgebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Die dielektrische(n) Schicht(en) 64 weist (weisen) nach dem Entfernungsprozess Abschnitte auf, die in den Gräben 56B belassen wurden (wodurch die Hybridfinnen 66 ausgebildet werden). Nach dem Planarisierungsprozess sind die oberen Flächen der Hybridfinnen 66, des Isolationsmaterials 62 und der Halbleiterfinnen 54 (innerhalb von Prozessschwankungen) komplanar, so dass sie sich auf gleicher Höhe befinden. Die Hybridfinnen 66 sind zwischen den Finnenstrukturen 52 angeordnet und sind zu ihnen benachbart. In einigen Ausführungsformen weisen die Nähte 66A der Hybridfinnen 66 nach dem Planarisierungsprozess eine Tiefe D4 im Bereich von 60 m bis 70 nm auf. Die Hybridfinnen 66 können nachstehend auch als „dielektrische Finnen“ bezeichnet werden.
  • In 7 wird das Isolationsmaterial 62 ausgespart, um STI-Gebiete 68 auszubilden. Das Isolationsmaterial 62 wird derart ausgespart, dass obere Abschnitte der Halbleiterfinnen 54 und der Hybridfinnen 66 über benachbarten STI-Gebieten 68 und aus dem Raum zwischen ihnen hervorstehen. Außerdem können die oberen Flächen der STI-Gebiete 68 eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Gebiete 68 können mithilfe eines geeigneten Ätzens flach, konvex und/oder konkav ausgebildet werden. Die STI-Gebiete 68 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material (den Materialien) des Isolationsmaterials 62 selektiv ist, ausgespart werden. Wie anschließend ausführlicher beschrieben sein wird, ätzt der Ätzprozess selektiv das (die) Material(ien) des Isolationsmaterials 62 mit einer schnelleren Rate als die Materialien der Halbleiterfinnen 54 und der Hybridfinnen 66. Die Halbleiterfinnen 54 und die Hybridfinnen 66 können daher vor Schäden während des Ausbildens der STI-Gebiete 68 geschützt werden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen des Isolationsmaterials 62 zu stoppen, nachdem die STI-Gebiete 68 eine gewünschte Höhe erreicht haben. In einigen Ausführungsformen weisen die STI-Gebiete 68 eine Höhe im Bereich von 10 nm bis 100 nm auf. Die STI-Gebiete 68 weisen die verbleibenden Abschnitte des Isolationsmaterials 62 in den Gräben 56 auf.
  • Wie vorstehend erwähnt, sind die Gräben 56B tiefer als die Gräben 56A. Folglich weisen die STI-Gebiete 68 unterschiedliche Höhen auf. Insbesondere weist eine erste Teilmenge der STI-Gebiete 68A eine kleinere Höhe auf als eine zweite Teilmenge der STI-Gebiete 68B. Die STI-Gebiete 68A befinden sich in den Gräben 56A und zwischen den und inmitten der Halbleiterfinnen 54 jeweiliger Finnenstrukturen 52 und können als „innere STI-Gebiete“ bezeichnet werden. Die STI-Gebiete 68B befinden sich in den Gräben 56B und zwischen benachbarten Finnenstrukturen 52 und um die Hybridfinnen 66 (z.B. zwischen den Halbleiterfinnen 54 und den Hybridfinnen 66), und können als „äußere STI-Gebiete“ bezeichnet werden. Da die Gräben 56B tiefer sind als die Gräben 56A, sind die unteren Flächen der STI-Gebiete 68B weiter von den oberen Flächen der Halbleiterfinnen 54 und der Hybridfinnen 66 entfernt angeordnet als die unteren Flächen der STI-Gebiete 68A. In einigen Ausführungsformen sind die unteren Flächen der STI-Gebiete 68B um die Distanz D3 (vorstehend beschrieben) weiter von den oberen Flächen der Halbleiterfinnen 54 und der Hybridfinnen 66 entfernt angeordnet als die untere Flächen der STI-Gebiete 68A.
  • Das Ausbilden der STI-Gebiete 68 formt Abschnitte der Gräben 56A, 56B um. Die umgeformten Abschnitte der Gräben 56A befinden sich zwischen jeweiligen Paaren der Halbleiterfinnen 54, und die umgeformten Abschnitte der Gräben 56B befinden sich zwischen jeweiligen Paaren einer Halbleiterfinne 54 und einer Hybridfinne 66. Die Distanzen D1, D2 (siehe 3) und die Dicke T1 (siehe 4) werden derart gesteuert, dass die umgeformten Abschnitte der Gräben 56A breiter sind als die umgeformten Abschnitte der Gräben 56B. In einigen Ausführungsformen weisen die umgeformten Abschnitte der Gräben 56A eine Breite W1 im Bereich von 10 nm bis 30 nm auf, die umgeformten Abschnitte der Gräben 56B weisen eine Breite W2 im Bereich von 5 nm bis 20 nm auf, und die Breite W1 ist größer als die Breite W2.
  • Das Isolationsmaterial 62 kann als Folge von Struktur-Loading-Effekten während des Aussparens des Isolationsmaterials um verschiedene Beträge ausgespart werden, wobei die Struktur-Loading-Effekte dadurch verursacht werden, dass die umgeformten Abschnitte der Gräben 56A, 56B unterschiedliche Breiten aufweisen. In einigen Ausführungsformen wird das Ätzen des Isolationsmaterials 62 mit Ätzparametern (z.B. Temperatur, Druck und Zeitdauer) durchgeführt, die die Struktur-Loading-Effekte verschlimmern. Als Folge der Struktur-Loading-Effekte werden die Abschnitte des Isolationsmaterials 62 in den Gräben 56A mehr (z.B. um eine größere Tiefe) ausgespart als die Abschnitte des Isolationsmaterials 62 in den Gräben 56B. Daher werden die oberen Flächen der STI-Gebiete 68B weiter vom Substrat 50 entfernt angeordnet als die oberen Flächen der STI-Gebiete 68A. Mit anderen Worten erstrecken sich die STI-Gebiete 68B in Bezug auf das Substrat 50 über den STI-Gebieten 68A. In einigen Ausführungsformen werden die oberen Flächen der STI-Gebiete 68B um eine Distanz D5 im Bereich von 2 nm bis 10 nm weiter vom Substrat 50 entfernt angeordnet als die oberen Flächen der STI-Gebiete 68A.
  • In einigen Ausführungsformen, in denen das Isolationsmaterial 62 Siliziumoxid enthält, wird das Isolationsmaterial 62 durch ein Trockenätzen ausgespart, das Flusssäure (HF) und Ammoniak (NH3) verwendet. Jedes STI-Gebiet 68B erstreckt sich entlang von drei Seiten (z.B. den Seitenwänden und der unteren Fläche) einer Hybridfinne 66. Insbesondere befindet sich ein erster Abschnitt eines STI-Gebiets 68B zwischen einer Hybridfinne 66 und einer ersten Finnenstruktur 52, ein zweiter Abschnitt des STI-Gebiets 68B befindet sich zwischen der Hybridfinne 66 und einer zweiten Finnenstruktur 52, und ein dritter Abschnitt des STI-Gebiets 68B befindet sich unter der Hybridfinne 66.
  • Der für 2 bis 7 beschriebe Prozess ist lediglich ein Beispiel dessen, wie die Halbleiterfinnen 54, die Hybridfinnen 66 und die STI-Gebiete 68 ausgebildet werden können. In einigen Ausführungsformen können die Halbleiterfinnen 54 und/oder die Hybridfinnen 66 unter Verwendung einer Maske und eines epitaktischen Aufwachsprozesses ausgebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaktische Strukturen können in einigen der Gräben epitaktisch aufgewachsen werden, Isolationsstrukturen können in anderen der Gräben abgeschieden werden, und die dielektrische Schicht kann (auf eine ähnliche Weise wie für 7 beschrieben) ausgespart werden, so dass die epitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um die Halbleiterfinnen 54 auszubilden, und die Isolationsstrukturen von der dielektrischen Schicht hervorstehen, um die Hybridfinnen 66 auszubilden. In einigen Ausführungsformen, in denen Epitaxiestrukturen epitaktisch aufgewachsen werden, können die epitaktisch aufgewachsenen Materialien während des Wachstums in-situ dotiert werden, was vorherige und/oder anschließende Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • Außerdem kann es vorteilhaft sein, ein Material im n-Gebiet 50N epitaktisch aufzuwachsen, das vom Material im p-Gebiet 50P verschieden ist. In verschiedenen Ausführungsformen können obere Abschnitte der Halbleiterfinnen 54 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI Verbindungshalbleiter oder dergleichen ausgebildet werden. Zum Beispiel weisen die verfügbaren Materialien zum Ausbilden eines III-V-Verbindungshalbleiters auf: Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indium-Galliumarsenid, Indium-Aluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen, sind aber nicht darauf beschränkt.
  • Außerdem können geeignete Wannen (nicht separat dargestellt) in den Halbleiterfinnen 54 und/oder dem Substrat 50 ausgebildet werden. Die Wannen können einen Leitfähigkeitstyp aufweisen, der einem Leitfähigkeitstyp von Source-/Draingebieten, die in jedem von dem n-Gebiet 50N und dem p-Gebiet 50P anschließend ausgebildet werden, entgegengesetzt ist. In einigen Ausführungsformen wird eine p-Wanne im n-Gebiet 50N ausgebildet, und eine n-Wanne wird im p-Gebiet 50P ausgebildet. In einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne sowohl im n-Gebiet 50N als auch im p-Gebiet 50P ausgebildet.
  • In Ausführungsformen mit verschiedenen Wannentypen können verschiedene Implantationsschritte für das n-Gebiet 50N und das p-Gebiet 50P unter Verwendung einer Maske (nicht separat dargestellt), wie z.B. eines Fotolacks, erzielt werden. Zum Beispiel kann ein Fotolack über den Halbleiterfinnen 54, den Hybridfinnen 66 und den STI-Gebieten 68 im n-Gebiet 50N ausgebildet werden. Der Fotolack wird strukturiert, um das p-Gebiet 50P freizulegen. Der Fotolack kann durch Verwenden einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, wird eine n-Verunreinigungsimplantation im p-Gebiet 50P durchgeführt, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in das n-Gebiet 50N implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon, oder dergleichen sein, das in das Gebiet bis zu einer Konzentration im Bereich von 1013 cm-3 bis 1014 cm-3 implantiert wird. Nach der Implantation wird der Fotolack, z.B. mithilfe eines beliebigen geeigneten Veraschungsprozesses, entfernt.
  • Nach oder vor der Implantation des p-Gebiets 50P wird eine Maske (nicht separat dargestellt), wie z.B. ein Fotolack, über den Halbleiterfinnen 54, den Hybridfinnen 66 und den STI-Gebieten 68 im p-Gebiet 50P ausgebildet. Der Fotolack wird strukturiert, um das n-Gebiet 50N freizulegen. Der Fotolack kann durch Verwenden einer Rotationsbeschichtungstechnik ausgebildet werden und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Nachdem der Fotolack strukturiert wurde, kann eine p-Verunreinigungsimplantation im n-Gebiet 50N durchgeführt werden, und der Fotolack kann als eine Maske wirken, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in das p-Gebiet 50P implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium, oder dergleichen sein, das in das Gebiet bis zu einer Konzentration im Bereich von 1013 cm-3 bis 1014 cm-3 implantiert wird. Nach der Implantation wird der Fotolack, z.B. mithilfe eines beliebigen geeigneten Veraschungsprozesses, entfernt.
  • Nach den Implantationen des n-Gebiets 50N und des p-Gebiets 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu reparieren und die p- und/oder n-Verunreinigungen, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen, in denen Epitaxiestrukturen epitaktisch für die Halbleiterfinnen 54 aufgewachsen werden, können die aufgewachsenen Materialien während des Wachstums in-situ dotiert werden, was Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 8 wird eine Dummy-Dielektrikumsschicht 72 auf den Halbleiterfinnen 54, den Hybridfinnen 66 und innerhalb der Nähte 66A der Hybridfinnen 66 ausgebildet. Die Dummy-Dielektrikumsschicht 72 kann aus einem dielektrischen Material, wie z.B. Siliziumoxid, Siliziumnitrid, einer Kombination davon, oder dergleichen, ausgebildet werden, das gemäß geeigneten Techniken, wie z.B. einer ALD, einem In-situ-Dampfwachstum (ISSG), einer schnellen thermischen Oxidation (RTO), oder dergleichen, abgeschieden oder thermisch aufgewachsen wird. Die Dummy-Dielektrikumsschicht 72 kann die Nähte 66A der Hybridfinnen 66 füllen oder wesentlich füllen. Die Dummy-Dielektrikumsschicht 72 kann außerdem eine Grenzflächenschicht oder eine Grenzflächen-Oxidschicht aufweisen oder als diese bezeichnet werden. In einigen Ausführungsformen weist die Dummy-Dielektrikumsschicht 72 eine Dicke im Bereich von 1 nm bis 10 nm auf. Eine Dummy-Gateschicht 74 wird über der Dummy-Dielektrikumsschicht 72 ausgebildet und eine Maskenschicht 76 wird über der Dummy-Gateschicht 74 ausgebildet. Die Dummy-Gateschicht 74 kann über der Dummy-Dielektrikumsschicht 72 abgeschieden und dann, z.B. mithilfe eines CMP, planarisiert werden. Die Dummy-Gateschicht 74 kann aus einem leitfähigen oder nicht leitfähigen Material, wie z.B. amorphem Silizium, polykristallinem Silizium (Polysilizium), polykristallinem Siliziumgermanium (Poly-SiGe), einem Metall, einem Metallnitrid, einem Metallsilizid, einem Metalloxid, oder dergleichen, ausgebildet werden, das mithilfe einer physikalischen Gasphasenabscheidung (PVD), einer CVD oder dergleichen abgeschieden werden kann. Die Dummy-Gateschicht 74 kann aus einem Material(ien) ausgebildet werden, das (die) eine hohe Ätzselektivität gegenüber dem Ätzen von Isolationsmaterialien aufweist (aufweisen), z.B. den STI-Gebieten 68 und/oder der Dummy-Dielektrikumsschicht 72. Die Maskenschicht 76 kann über der Dummy-Gateschicht 74 abgeschieden werden. Die Maskenschicht 76 kann aus einem dielektrischen Material, wie z.B. Siliziumnitrid, Siliziumoxinitrid oder dergleichen, ausgebildet werden. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 74 und eine einzelne Maskenschicht 76 über dem n-Gebiet 50N und dem p-Gebiet 50P ausgebildet. In der dargestellten Ausführungsform deckt die Dummy-Dielektrikumsschicht 72 die Halbleiterfinnen 54, die Hybridfinnen 66, und die STI-Gebiete 68 ab, so dass sich die Dummy-Dielektrikumsschicht 72 über den STI-Gebieten 68 und zwischen der Dummy-Gateschicht 74 und den STI-Gebieten 68 erstreckt. In einer anderen Ausführungsform deckt die Dummy-Dielektrikumsschicht 72 lediglich die Halbleiterfinnen 54 ab.
  • 9A bis 18C zeigen verschiedene zusätzliche Schritte beim Herstellen von Vorrichtungen der Ausführungsformen. 9A bis 18C zeigen Elemente entweder im n-Gebiet 50N oder dem p-Gebiet 50P. Zum Beispiel können die dargestellten Strukturen sowohl auf das n-Gebiet 50N als auch das p-Gebiet 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Gebiets 50N und des p-Gebiets 50P werden in der Beschreibung erläutert, die jede Figur begleitet.
  • In 9A bis 9C wird die Maskenschicht 76 unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert, um Masken 86 auszubilden. Die Struktur der Masken 86 wird dann auf die Dummy-Gateschicht 74 mithilfe einer beliebigen geeigneten Ätztechnik übertragen, um Dummy-Gates 84 auszubilden. Die Struktur der Masken 86 kann fakultativ weiter auf die Dummy-Dielektrikumsschicht 72 mithilfe einer beliebigen geeigneten Ätztechnik übertragen werden, um Dummy-Dielektrika 82 auszubilden. Die Dummy-Gates 84 decken jeweilige Kanalgebiete 58 der Halbleiterfinnen 54 ab. Die Struktur der Masken 86 kann verwendet werden, um benachbarte Dummy-Gates 84 physisch zu trennen. Die Dummy-Gates 84 können Längsrichtungen aufweisen, die zu den Längsrichtungen der Halbleiterfinnen 54 im Wesentlichen (innerhalb von Prozessschwankungen) senkrecht sind. Die Masken 86 können während des Strukturierens des Dummy-Gates 84 entfernt werden, oder können während einer anschließenden Verarbeitung entfernt werden.
  • Gatespacer 92 werden über den Halbleiterfinnen 54, auf freigelegten Seitenwänden der Masken 86 (falls vorhanden), der Dummy-Gates 84 und der Dummy-Dielektrika 82 ausgebildet. Die Gatespacer 92 können durch konformes Abscheiden eines oder mehrerer dielektrischer Materials (Materialien) und anschließendes Ätzen des (der) dielektrischen Materials (Materialien) ausgebildet werden. Geeignete dielektrische Materialien können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumoxikarbonitrid, oder dergleichen enthalten, das mithilfe eines konformen Abscheidungsprozesses, wie z.B. einer chemischen Gasphasenabscheidung (CVD), einer Plasma-unterstützten chemischen Gasphasenabscheidung (PECVD), einer Atomlagenabscheidung (ALD), einer Plasma-unterstützten Atomlagenabscheidung (PEALD), oder dergleichen ausgebildet werden kann. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. Ein beliebiger geeigneter Ätzprozess, wie z.B. ein Trockenätzen, ein Nassätzen, dergleichen, oder eine Kombination davon, kann durchgeführt werden, um das (die) dielektrische(n) Material(ien) zu strukturieren. Das Ätzen kann anisotrop sein. Das (die) dielektrische(n) Material(ien), wenn geätzt, weist Abschnitte auf, die auf den Seitenwänden der Dummy-Gates 84 verbleiben (wodurch die Gatespacer 92 ausgebildet werden). In einigen Ausführungsformen wird das zum Ausbilden der Gatespacer 82 verwendete Ätzen derart eingestellt, dass das (die) dielektrische(n) Material(ien) beim Ätzen auch Abschnitte aufweist (aufweisen), die auf den Seitenwänden der Halbleiterfinnen 54 belassen werden (wodurch sie Finnenspacer 94 bilden). Nach dem Ätzen können die Finnenspacer 94 (falls vorhanden) und die Gatespacer 92 gerade Seitenwände (wie dargestellt) aufweisen oder können gewölbte Seitenwände (nicht separat dargestellt) aufweisen.
  • Die Finnenspacer 94 weisen innere Finnenspacer 94N (die zwischen den Halbleiterfinnen 54 einer selben Finnenstruktur 52 angeordnet sind, siehe 8) und äußere Finnenspacer 94O (die zwischen den Halbleiterfinnen 54 und den Hybridfinnen 66 angeordnet sind) auf. In den dargestellten Ausführungsformen sind die inneren Finnenspacer 94N nach dem Strukturieren getrennt, so dass die STI-Gebiete 68A freigelegt sind. In einer anderen Ausführungsform sind die inneren Finnenspacer 94N nicht vollständig getrennt, so dass Abschnitte des dielektrischen Materials (der dielektrischen Materialien) für die Spacer über den STI-Gebieten 68A verbleiben. Da die STI-Gebiete 68A eine kleinere Höhe aufweisen als die STI-Gebiete 68B, weisen außerdem die inneren Finnenspacer 94N eine größere Höhe auf als die äußeren Finnenspacer 94O.
  • Außerdem können Implantationen durchgeführt werden, um schwach dotierte Source-/Draingebiete (LDD-Gebiete) (nicht separat dargestellt) auszubilden. In den Ausführungsformen mit verschiedenen Vorrichtungstypen kann, ähnlich den vorstehend beschriebenen Implantationen für die Wannen, eine Maske (nicht separat dargestellt), wie z.B. ein Fotolack, über dem n-Gebiet 50N ausgebildet werden, während das p-Gebiet 50P freigelegt ist, und Verunreinigungen geeigneten Typs (z.B. p-Typs) können in die Halbleiterfinnen 54, die im p-Gebiet 50P freigelegt sind, implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske (nicht separat dargestellt), wie z.B. ein Fotolack, über dem p-Gebiet 50P ausgebildet werden, während das n-Gebiet 50N freigelegt ist, und Verunreinigungen geeigneten Typs (z.B. n-Typs) können in die Halbleiterfinnen 54, die im n-Gebiet 50N freigelegt sind, implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können beliebige von den vorstehend beschriebenen n-Verunreinigungen sein, und die p-Verunreinigungen können beliebige von den vorstehend beschriebenen p-Verunreinigungen sein. Während des Implantierens verbleiben die Kanalgebiete 58 mit den Dummy-Gates 84 abgedeckt, so dass die Kanalgebiete 58 im Wesentlichen frei von der Verunreinigung bleiben, die zum Ausbilden der LDD-Gebiete implantiert wird. Die LDD-Gebiete können eine Konzentration von Verunreinigungen im Bereich von 1015 cm-3 bis ungefähr 1019 cm-3 aufweisen. Ein Tempern kann verwendet werden, um Implantationsschäden zu reparieren, und um die implantierten Verunreinigungen zu aktivieren.
  • Es ist zu beachten, dass die vorstehende Offenbarung im Allgemeinen einen Prozess zum Ausbilden von Spacern und LDD-Gebieten beschreibt. Andere Prozesse und Sequenzen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Spacer verwendet werden, eine andere Sequenz von Schritten kann verwendet werden, zusätzliche Spacer können ausgebildet und entfernt werden, und/oder dergleichen. Außerdem können die n-Vorrichtungen und die p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte ausgebildet werden.
  • In 10A bis 10C werden Source-/Drainaussparungen 96 in den Halbleiterfinnen 54 ausgebildet. In der dargestellten Ausführungsform erstrecken sich die Source-/Drainaussparungen 96 in die Halbleiterfinnen 54. Die Source-/Drainaussparungen 96 können sich auch in das Substrat 50 erstrecken. In verschiedenen Ausführungsformen können sich die Source-/Drainaussparungen 96 zu einer oberen Fläche des Substrats 50 erstrecken, ohne dass das Substrat 50 geätzt wird; die Halbleiterfinnen 54 können derart geätzt werden, dass untere Flächen der Source-/Drainaussparungen 96 unterhalb der oberen Flächen der STI-Gebiete 68 angeordnet sind; oder dergleichen. Die Source-/Drainaussparungen 96 können durch Ätzen der Halbleiterfinnen 54 unter Verwendung eines anisotropen Ätzprozesses, wie z.B. eines RIE, eines NBE oder dergleichen, ausgebildet werden. Der Ätzprozess ätzt selektiv das (die) Material(ien) der Halbleiterfinnen 54 mit einer schnelleren Rate als die Materialien der Hybridfinnen 66 und der STI-Gebiete 68. Die Gatespacer 92 und die Dummy-Gates 84 maskieren gemeinsam Abschnitte der Halbleiterfinnen 54 während der Ätzprozesse, die zum Ausbilden der Source-/Drainaussparungen 96 verwendet werden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der Source-/Drainaussparungen 96 anzuhalten, nachdem die Source-/Drainaussparungen 96 eine gewünschte Tiefe erreicht haben. Die Finnenspacer 94 (falls vorhanden) können während des Ätzens der Source-/Drainaussparungen 96 oder danach geätzt werden, so dass die Höhe der Finnenspacer 94 reduziert ist. Die Größe und die Abmessungen der Source-/Draingebiete, die anschließend in den Source-/Drainaussparungen 96 ausgebildet werden, können durch Einstellen der Höhe der Finnenspacer 94 gesteuert werden. Die Hybridfinnen 66 werden nicht ausgespart und verbleiben zwischen den Finnenstrukturen 52 und die Source-/Drainaussparungen 96 werden geätzt.
  • In 11A bis 11C werden epitaktische Source-/Draingebiete 98 in den Source-/Drainaussparungen 96 ausgebildet. Die epitaktischen Source-/Draingebiete 98 werden auf diese Weise in den Halbleiterfinnen 54 derart ausgebildet, dass sich jedes Dummy-Gate 84 (und entsprechendes Kanalgebiet 58) zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Draingebiete 98 befindet. Die epitaktischen Source-/Draingebiete 98 sind daher an die Kanalgebiete 58 angrenzend. In einigen Ausführungsformen werden die Gatespacer 92 verwendet, um die epitaktischen Source-/Draingebiete 98 von den Dummy-Gates 84 durch eine geeignete seitliche Distanz zu trennen, so dass die epitaktischen Source-/Draingebiete 98 nicht mit anschließend ausgebildeten Gates der resultierenden FinFETs kurzschließen. Ein Material der epitaktischen Source-/Draingebiete 98 kann gewählt werden, um in den jeweiligen Kanalgebieten 58 Verspannungen auszuüben, wodurch eine Leistungsfähigkeit verbessert wird.
  • Die epitaktischen Source-/Draingebiete 98 im n-Gebiet 50N können durch Maskieren des p-Gebiets 50P ausgebildet werden. Dann werden die epitaktischen Source-/Draingebiete 98 im n-Gebiet 50N in den Source-/Drainaussparungen 96 im n-Gebiet 50N epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 98 können ein beliebiges geeignetes Material, das für n-Vorrichtungen geeignet ist, aufweisen. Wenn zum Beispiel die Halbleiterfinnen 54 Silizium sind, können die epitaktischen Source-/Draingebiete 98 im n-Gebiet 50N Materialien aufweisen, die eine Zugspannung auf die Kanalgebiete 58 ausüben, wie z.B. Silizium, Siliziumkarbid, mit Phosphor dotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Draingebiete 98 im n-Gebiet 50N können als „n-Source-/Draingebiete“ bezeichnet werden. Die epitaktischen Source-/Draingebiete 98 im n-Gebiet 50N können Flächen aufweisen, die von jeweiligen Flächen der Halbleiterfinnen 54 angehoben sind, und können Rautenflächen aufweisen.
  • Die epitaktischen Source-/Draingebiete 98 im p-Gebiet 50P können durch Maskieren des n-Gebiets 50N ausgebildet werden. Dann werden die epitaktischen Source-/Draingebiete 98 im p-Gebiet 50P in den Source-/Drainaussparungen 96 im p-Gebiet 50P epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 98 können ein beliebiges geeignetes Material aufweisen, das für p-Vorrichtungen geeignet ist. Wenn zum Beispiel die Halbleiterfinnen 54 Silizium sind, können die epitaktischen Source-/Draingebiete 98 im p-Gebiet 50P Materialien aufweisen, die eine Druckspannung auf die Kanalgebiete 58 ausüben, wie z.B. Siliziumgermanium, mit Bor dotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaktischen Source-/Draingebiete 98 im p-Gebiet 50P können als „p-Source-/Draingebiete“ bezeichnet werden. Die epitaktischen Source-/Draingebiete 98 im p-Gebiet 50P können Flächen aufweisen, die von jeweiligen Flächen der Halbleiterfinnen 54 angehoben sind, und können Rautenflächen aufweisen.
  • In die epitaktischen Source-/Draingebiete 98 und/oder die Halbleiterfinnen 54 können Verunreinigungen implantiert werden, um Source-/Draingebiete zu bilden, ähnlich dem vorstehend beschriebenen Prozess zum Ausbilden von LDD-Gebieten, worauf ein Tempern folgt. Die Source-/Draingebiete können eine Verunreinigungskonzentration im Bereich von 1019 cm-3 bis 1021 cm-3 aufweisen. Die n- und die p-Verunreinigungen für Source-/Draingebiete können beliebige von den vorstehend beschrieben Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete 98 während des Aufwachsens in-situ dotiert werden.
  • Die epitaktischen Source-/Draingebiete 98 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaktischen Source-/Draingebiete 98 jeweils eine Liner-Schicht 98A, eine Hauptschicht 98B und eine Abschlussschicht 98C (oder im Allgemeinen eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht) aufweisen. Eine beliebige Anzahl von Halbleitermaterialschichten kann für die epitaktischen Source-/Draingebiete 98 verwendet werden. In Ausführungsformen, in denen die epitaktischen Source-/Draingebiete 98 drei Halbleitermaterialschichten aufweisen, können die Liner-Schichten 98A in den Source-/Drainaussparungen 96 aufgewachsen werden, die Hauptschichten 98B können auf den Liner-Schichten 98A aufgewachsen werden, und die Abschlussschichten 98C können auf den Hauptschichten 98B aufgewachsen werden. Die Liner-Schichten 98A, die Hauptschichten 98B und die Abschlussschichten 98C können aus verschiedenen Halbleitermaterialien ausgebildet werden und können auf verschiedene Verunreinigungskonzentrationen dotiert werden. In einigen Ausführungsformen weisen die Hauptschichten 98B eine größere Konzentration von Verunreinigungen als die Abschlussschichten 98C auf, und die Abschlussschichten 98C weisen eine größere Konzentration von Verunreinigungen als die Liner-Schichten 8A auf. Ein Ausbilden der Liner-Schichten 98A mit einer kleineren Konzentration von Verunreinigungen als die Hauptschichten 98B kann eine Haftung in den Source-/Drainaussparungen 96 erhöhen, und ein Ausbilden der Abschlussschichten 98C mit einer kleineren Konzentration von Verunreinigungen als die Hauptschichten 98B kann ein Ausdiffundieren von Dotierstoffen aus den Hauptschichten 98B während einer anschließenden Verarbeitung reduzieren.
  • Als Folge der epitaktischen Prozesse, die zum Ausbilden der epitaktischen Source-/Draingebiete 98 verwendet werden, weisen obere Flächen der epitaktischen Source-/Draingebiete Rautenflächen auf, die sich seitlich nach außen über Seitenwände der Halbleiterfinnen 54 hinaus erstrecken. In einigen Ausführungsformen verursachen diese Rautenflächen, dass sich benachbarte epitaktische Source-/Draingebiete 98 vereinigen, wie durch 11C dargestellt. Jedoch blockieren die Hybridfinnen 66 (wo sie vorhanden sind) das seitliche epitaktische Wachstum, um ein Vereinigen einiger der epitaktischen Source-/Draingebiete 98 zu verhindern. Zum Beispiel können die Hybridfinnen 66 an Zellgrenzen ausgebildet werden, um die epitaktischen Source-/Draingebiete 98 benachbarter Zellen zu trennen. Daher sind einige der epitaktischen Source-/Draingebiete 98 durch die Hybridfinnen 66 getrennt. Die epitaktischen Source-/Draingebiete 98 können die Seitenwände der Hybridfinnen 66 kontaktieren. In den dargestellten Ausführungsformen werden die Finnenspacer 94 derart ausgebildet, dass sie einen Abschnitt der Seitenwände der Halbleiterfinnen 54 abdecken, der sich über den STI-Gebieten 68 erstreckt, wodurch das epitaktische Wachstum gehemmt wird. In einer anderen Ausführungsform wird das Spacerätzen, das zum Ausbilden der Gatespacer 92 verwendet wird, derart eingestellt, um die Finnenspacer 94 nicht auszubilden, so dass es ermöglicht wird, dass sich die epitaktischen Source-/Draingebiete 98 zu den Flächen der STI-Gebiete 68 erstrecken.
  • Die Finnenspacer 94 können ihre relativen Höhen behalten, nachdem die Finnenspacer 94 ausgespart wurden (für 10A bis 10C beschrieben) und die epitaktischen Source-/Draingebiete 98 aufgewachsen sind (für 11A bis 11C beschrieben), so dass die inneren Finnenspacer 94N weiterhin eine größere Höhe aufweisen als die äußeren Finnenspacer 94O. Dementsprechend weisen die äußeren Finnenspacer 94O über den STI-Gebieten 68B (zwischen den Hybridfinnen 66 und den Halbleiterfinnen 54) eine erste Höhe auf, die inneren Finnenspacer 94N über den STI-Gebieten 68A (zwischen den Halbleiterfinnen 54) weisen eine zweite Höhe auf, und die zweite Höhe ist größer als die erste Höhe. In einigen Ausführungsformen weisen die inneren Finnenspacer 94N und die äußeren Finnenspacer 94O eine Höhe im Bereich von 5 nm bis 50 nm auf.
  • In 12A bis 12C wird eine erste dielektrische Zwischenschicht (ILD) 104 über den epitaktischen Source-/Draingebieten 98, den Gatespacern 92, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84, und den Hybridfinnen 66 abgeschieden. Die erste ILD 104 kann aus einem dielektrischen Material ausgebildet werden, das mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer Plasma-unterstützten CVD (PECVD), einer FCVD oder dergleichen, abgeschieden werden kann. Geeignete dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen aufweisen. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden.
  • In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 102 zwischen der ersten ILD 104 und den epitaktischen Source-/Draingebieten 98, den Gatespacern 92, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 und den Hybridfinnen 66 ausgebildet. In einigen Ausführungsformen füllt die CESL 102 die Nähte 66A der Hybridfinnen 66 benachbart den Source-/Draingebieten 98 (siehe z.B. 12C) oder sie füllt diese im Wesentlichen. Die CESL 102 kann aus einem dielektrischen Material, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, oder dergleichen, ausgebildet werden, das eine hohe Ätzselektivität gegenüber dem Ätzen der ersten ILD 104 aufweist. Die CESL 102 kann mithilfe eines beliebigen Verfahrens, wie z.B. einer CVD, einer ALD, oder dergleichen, ausgebildet werden.
  • In 13A bis 13C wird ein Entfernungsprozess durchgeführt, um die oberen Flächen der ersten ILD 104 mit den oberen Flächen der Gatespacer 92 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 zu ebnen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess kann auch die Masken 86 auf den Dummy-Gates 84 und Abschnitte der Gatespacer 92 entlang von Seitenwänden der Masken 86 entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen der ersten ILD 104, der CESL 102, der Gatespacer 92, und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 komplanar (innerhalb von Prozessschwankungen), so dass sie sich auf gleicher Höhe befinden. Dementsprechend sind die oberen Flächen der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 durch die erste ILD 104 freigelegt. In der dargestellten Ausführungsform verbleiben die Masken 86, und der Planarisierungsprozess ebnet die oberen Flächen der ersten ILD 104 mit den oberen Flächen der Masken 86.
  • In 14A bis 14C werden die Masken 86 (falls vorhanden) und die Dummy-Gates 84 und die Dummy-Dielektrika 82 in einem Ätzprozess entfernt, so dass Aussparungen 106 ausgebildet werden. Der Entfernungsprozess entfernt die Dummy-Dielektrika 82 aus den Nähten 66A der Hybridfinnen 66, die mit dem Entfernen der Dummy-Gates 84 freigelegt wurden. In einigen Ausführungsformen werden die Dummy-Dielektrika 82 aus den Aussparungen 106 in einem ersten Gebiet eines Die (z.B. einem Kernlogikgebiet) entfernt, und verbleiben in Aussparungen 106 in einem zweiten Gebiet des Die (z.B. einem Eingabe-/Ausgabegebiet). In einigen Ausführungsformen werden die Dummy-Gates 84 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, der ein Reaktionsgas(e) verwendet, das (die) das Material der Dummy-Gates 84 mit einer schnelleren Rate als die Materialien der ersten ILD 104 und der Gate-Spacer 92 selektiv ätzt (ätzen). Während des Entfernens können die Dummy-Dielektrika 82 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 84 geätzt werden. Die Dummy-Dielektrika 82 können dann nach dem Entfernen der Dummy-Gates 84 entfernt werden. In einigen Ausführungsformen werden die Dummy-Dielektrika 82 durch einen anisotropen Ätzprozess entfernt. Jede Aussparung 106 legt ein Kanalgebiet 58 einer jeweiligen Halbleiterfinne 54 frei und/oder liegt über diesem. Die Aussparungen 106 legen außerdem die Hybridfinnen 66 und die Nähte 66A der Hybridfinnen 66 frei.
  • In 15A bis 16C werden Gatedielektrika 112 und Gateelektroden 114 für Austauschgates ausgebildet. Jedes entsprechende Paar eines Gatedielektrikums 112 und einer Gateelektrode 114 kann gemeinsam als eine „Gatestruktur“ bezeichnet werden. Jede Gatestruktur erstreckt sich entlang von Seitenwänden und einer oberen Fläche eines Kanalgebiets 58 der Halbleiterfinnen 54. Einige der Gatestrukturen erstrecken sich weiter entlang von Seitenwänden und einer oberen Fläche einer Hybridfinne 66.
  • Die Gatedielektrika 112 weisen zwei oder mehr Gatedielektrikumsschicht(en) 112A und 112B auf, die in den Aussparungen 106 angeordnet sind, wie z.B. auf den oberen Flächen und den Seitenwänden der Halbleiterfinnen 54, auf den oberen Flächen und den Seitenwänden der Hybridfinnen 66, und auf Seitenwänden der Gatespacer 92. Die Gatedielektrikumsschicht 112A kann als eine Grenzflächenschicht bezeichnet werden und kann ein Oxid, wie z.B. Siliziumoxid oder ein Metalloxid, ein Silikat, wie z.B. ein Metallsilikat, Kombinationen davon, Mehrfachschichten davon oder dergleichen aufweisen. Die Gatedielektrikumsschicht 112A wird derart ausgebildet, dass sie die Nähte 66A in den Hybridfinnen 66 füllt oder im Wesentlichen füllt. Die Gatedielektrikumsschicht 112A wird in den Nähten 66A durch erstes Tränken der Struktur in einer Siliziumvorstufe, worauf ein Oxidationsprozess folgt, ausgebildet. In einigen Ausführungsformen enthält die Siliziumvorstufe SiH4, Si2H6, LTO520 (C6H17NSi), SAM24 (C8H22N2Si), dergleichen, oder eine Kombination davon. In einigen Ausführungsformen wird der Siliziumvorstufen-Tränkprozess bei einer Temperatur in einem Bereich von 350 °C bis 490 °C, für eine Zeitdauer in einem Bereich von 10 Minuten bis 30 Minuten, und bei einem Verhältnis einer Siliziumvorstufe zu einem Trägergas in einem Bereich von 5:1 bis 10:1, wobei das Trägergas N2, H2 oder dergleichen enthält, durchgeführt. Ein Durchführen der Siliziumvorstufentränkung mit Prozessbedingungen in diesen Bereichen, worauf ein Oxidationsprozess folgt, stellt einen hinreichend dünnen Film (z.B. kleiner als 10 Ä) bereit, und die Länge, die Breite und die Höhe des Grabendesigns zwischen Halbleiterfinnen 54 und Hybridfinnen 66 der Gesamtwaferstruktur sind nicht beeinflusst.
  • In einigen Ausführungsformen ist der Oxidationsprozess ein 03-Oxidationsprozess. Die Gatedielektrikumsschicht 112A innerhalb der Nähte 66A der Hybridfinnen 66 kann eine andere Materialzusammensetzung aufweisen als die Gatedielektrikumsschicht 112A auf den Halbleiterfinnen 54. In einigen Ausführungsformen ist die Gatedielektrikumsschicht 112A innerhalb der Nähte 66A siliziumreicher als die Gatedielektrikumsschicht 112A außerhalb der Nähte 66A. Zum Beispiel kann die Gatedielektrikumsschicht 112A innerhalb der Nähte 66A der Hybridfinnen 66 ein Verhältnis von Silizium zu Sauerstoff (Si:O) in einem Bereich von 1:1 bis 1:1,5 aufweisen, und die Gatedielektrikumsschicht 112A auf den Halbleiterfinnen 54 kann ein Si:O-Verhältnis in einem Bereich von 1:1,5 bis 1.:2 aufweisen.
  • 19 zeigt eine Struktur bei einer ähnlichen Stufe der Verarbeitung wie 15A gemäß einigen Ausführungsformen. Die Ausbildungsschritte und -prozesse dieser Struktur sind jenen ähnlich, die in den anderen Ausführungsformen beschrieben wurden, und die Beschreibungen werden hier nicht wiederholt. In 19 befindet sich die Gatedielektrikumsschicht 112A innerhalb der Nähte 66A und auf den Kanalgebieten 58 der Halbleiterfinnen 54. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 112A auf einer äußeren Seitenwand der Hybridfinnen 66 nicht ausgebildet, wie in 19 dargestellt.
  • Durch Füllen der Nähte 66A der Hybridfinnen 66 mit der Grenzflächenschicht 112A wird verhindert, dass sich ein leitfähiges Material aus anschließend ausgebildeten Source/Drain- und/oder Gatekontakten in den Nähten 66A bildet. Ein Verhindern, dass sich das leitfähige Material aus Source/Drain- und/oder Gatekontakten in den Nähten 66A bildet, verhindert, dass die Source/Drains und die Gates mithilfe der Nähte 66A miteinander kurzgeschlossen werden. Die Herstellungsausbeute der Vorrichtungen kann auf diese Weise verbessert werden. Durch gleichzeitiges Bilden der Grenzflächenschicht(en) unter den Austauschgatestrukturen und Füllen der Nähte 66A wird außerdem keine zusätzliche Verarbeitung benötigt, um die Nähte der Hybridfinnen zu füllen.
  • Nachdem die Gatedielektrikumsschicht 112A ausgebildet wurde, wird die Gatedielektrikumsschicht 112B ausgebildet. Die Gatedielektrikumsschicht 112B kann ein High-k-Dielektrikumsmaterial, wie z.B. ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei, und Kombinationen davon, enthalten. Das (die) dielektrische(n) Material(ien) der Gatedielektrikumsschicht 112B kann (können) mithilfe einer Molekularstrahlabscheidung (MBD), einer ALD, einer PECVD, oder dergleichen ausgebildet werden. Die Gatedielektrikumsschicht 112B wird nicht innerhalb der Nähte 66A ausgebildet, da die Nähte 66A bereits durch die Gatedielektrikumsschicht 112A gefüllt wurden. In Ausführungsformen, in denen Abschnitte der Dummy-Dielektrika 82 in den Aussparungen 106 verbleiben, weist die Gatedielektrikumsschicht 112 ein Material der Dummy-Dielektrika 82 (z.B. Siliziumoxid) auf. Obwohl eine zweilagige Gatedielektrikumsschicht 112 dargestellt ist, können die Gatedielektrikumsschichten 112 eine beliebige Anzahl von Grenzflächenschichten und eine beliebige Anzahl von Hauptschichten aufweisen.
  • In 16A bis 16C sind die Gateelektroden 114, die eine oder mehrere Gateelektrodenschicht(en) aufweisen, über den Gatedielektrika 112 angeordnet, die die verbleibenden Abschnitte der Aussparungen 106 füllen. Die Gateelektroden 114 können ein metallhaltiges Material, wie z.B. Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Wolfram, Kobalt, Ruthenium, Aluminium, Kombinationen davon, Mehrfachschichten davon oder dergleichen aufweisen. Obwohl einschichtige Gateelektroden 114 dargestellt sind, können die Gateelektroden 114 eine beliebige Anzahl von Austrittsarbeits-Einstellschichten, eine beliebige Anzahl von Barriereschichten, eine beliebige Anzahl von Klebstoffschichten und ein Füllmaterial aufweisen.
  • Als ein Beispiel zum Ausbilden der Gatestrukturen können eine oder mehrere Gatedielektrikumsschicht(en) in den Aussparungen 106 abgeschieden werden. Die Gatedielektrikumsschicht(en) kann (können) auch auf den oberen Flächen der ersten ILD 104, der CESL 102 und der Gatespacer 92 abgeschieden werden. Anschließend können eine oder mehrere Gateelektrodenschicht(en) auf der (den) Gatedielektrikumsschicht(en) 112 abgeschieden werden. Ein Entfernungsprozess kann dann durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschicht(en) und der Gateelektrodenschicht(en) zu entfernen, wobei sich die überschüssigen Abschnitte über den oberen Flächen der ersten ILD 104, der CESL 102 und der Gatespacer 92 befinden. Die Gatedielektrikumsschicht(en) weist (weisen) nach dem Entfernungsprozess Abschnitte auf, die in den Aussparungen 106 belassen wurden (wodurch die Gatedielektrika 112 ausgebildet werden). Die Gateelektrodenschicht(en) weist (weisen) nach dem Entfernungsprozess Abschnitte auf, die in den Aussparungen 106 belassen wurden (wodurch die Gateelektroden 114 ausgebildet werden). In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Nach dem Planarisierungsprozess sind die oberen Flächen der Gatespacer 92, der CESL 102, der ersten ILD 104, der Gatedielektrika 112A und 112B, und der Gateelektroden 114 (innerhalb von Prozessschwankungen) komplanar, so dass sie sich auf gleicher Höhe befinden.
  • Das Ausbilden der Gatedielektrika 112A und 112B im n-Gebiet 50N und dem p-Gebiet 50P kann gleichzeitig stattfinden, so dass die Gatedielektrika 112A und 112B in jedem Gebiet aus demselben (denselben) Material(ien) ausgebildet werden, und das Ausbilden der Gateelektroden 114 kann gleichzeitig stattfinden, so dass die Gateelektroden 114 in jedem Gebiet aus demselben (denselben) Material(ien) ausgebildet werden. In einigen Ausführungsformen können die Gatedielektrika 112A und 112B in jedem Gebiet mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gatedielektrika 112A und 112B verschiedene Materialien enthalten können und/oder verschiedene Anzahlen von Schichten aufweisen können, und/oder die Gateelektroden 114 können in jedem Gebiet mithilfe verschiedener Prozesse ausgebildet werden, so dass die Gateelektroden 114 verschiedene Materialien enthalten können und/oder verschiedene Anzahlen von Schichten aufweisen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Gebiete zu maskieren und freizulegen, wenn verschiedene Prozesse verwendet werden.
  • In 17A bis 17C wird eine zweite ILD 124 über den Gatespacern 92, der CESL 102, der ersten ILD 104, den Gatedielektrika 112A und 112B, und den Gateelektroden 114 abgeschieden. In einigen Ausführungsformen ist die zweite ILD 124 ein fließfähiger Film, der mithilfe eines fließfähigen CVD-Verfahrens ausgebildet wird. In einigen Ausführungsformen wird die zweite ILD 124 aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen, ausgebildet, das mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer PECVD oder dergleichen, abgeschieden werden kann.
  • Fakultativ werden vor dem Ausbilden der zweiten ILD 124 Gatemasken 116 über den Gatestrukturen (die die Gatedielektrika 112 und die Gateelektroden 114 aufweisen) ausgebildet. Als ein Beispiel zum Ausbilden der Gatemasken 116 können die Gatestrukturen und fakultativ die Gatespacer 92 unter Verwendung eines beliebigen geeigneten Ätzprozesses ausgespart werden. Ein oder mehrere dielektrische Material(ien) kann (können) in den Aussparungen und auf den oberen Flächen der CESL 102 und der ersten ILD 104 ausgebildet werden. Geeignete dielektrische Materialien enthalten Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxinitrid, Siliziumoxikarbonitrid, oder dergleichen, das mithilfe eines konformen Abscheidungsprozesses, wie z.B. einer chemischen Gasphasenabscheidung (CVD), einer Plasma-unterstützten chemischen Gasphasenabscheidung (PECVD), einer Atomlagenabscheidung (ALD), einer Plasma-unterstützten Atomlagenabscheidung (PEALD), oder dergleichen, ausgebildet werden kann. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. Ein Entfernungsprozess wird durchgeführt, um die überschüssigen Abschnitte des (der) dielektrischen Materials (Materialien) zu entfernen, wobei sich die überschüssigen Abschnitte über den oberen Flächen der CESL 102 und der ersten ILD 104 befinden, wodurch die Gatemasken 116 ausgebildet werden. Das (die) dielektrische(n) Material(ien) weist (weisen) nach dem Entfernungsprozess Abschnitte auf, die in den Aussparungen belassen wurden (wodurch die Gatemasken 116 ausgebildet werden). In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Nach dem Planarisierungsprozess sind die oberen Flächen der CESL 102, der ersten ILD 104, und der Gatemasken 116 (innerhalb von Prozessschwankungen) komplanar, so dass sie sich auf gleicher Höhe befinden. Gatekontakte werden anschließend derart ausgebildet, dass sie durch die Gatemasken 116 dringen, um die oberen Flächen der Gateelektroden 114 zu kontaktieren.
  • In einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) 122 zwischen der zweiten ILD 124 und den Gatespacern 92, der CESL 102, der ersten ILD 104 und den Gatemasken 116 (falls vorhanden) oder den Gatedielektrika 112A und 112B und den Gateelektroden 114 ausgebildet. Die ESL 122 kann ein dielektrisches Material, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, oder dergleichen, enthalten, das eine hohe Ätzselektivität gegenüber dem Ätzen der zweiten ILD 124 aufweist.
  • In 18A bis 18C werden Gatekontakte 132 und Source-/Drainkontakte 134 derart ausgebildet, dass sie jeweils die Gateelektroden 114 bzw. die epitaktischen Source-/Draingebiete 98 kontaktieren. Die Gatekontakte 132 sind mit den Gateelektroden 114 physisch und elektrisch gekoppelt. Die Source-/Drainkontakte 134 sind mit den epitaktischen Source-/Draingebieten 98 physisch und elektrisch gekoppelt.
  • Als ein Beispiel zum Ausbilden der Gatekontakte 132 und der Source-/Drainkontakte 134 werden Öffnungen für die Gatekontakte 132 durch die zweite ILD 124, die ESL 122, und die Gatemasken 116 ausgebildet, und Öffnungen für die Source-/Drainkontakte 134 werden durch die zweite ILD 124, die ESL 122, die erste ILD 104 und die CESL 102 ausgebildet. Die Öffnungen können unter Verwendung geeigneter fotolithografischer und Ätztechniken ausgebildet werden. Ein Liner (nicht separat dargestellt), wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen ausgebildet. Der Liner kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z.B. ein CMP, kann durchgeführt werden, um ein überschüssiges Material von einer Fläche der zweiten ILD 124 zu entfernen. Der verbleibende Liner und das leitfähige Material bilden die Gatekontakte 132 und die Source-/Drainkontakte 134 in den Öffnungen. Die Gatekontakte 132 und die Source-/Drainkontakte 134 können in verschiedenen Prozessen ausgebildet werden oder sie können im gleichen Prozess ausgebildet werden. Obwohl derart dargestellt, dass sie in denselben Querschnitten ausgebildet werden, versteht es sich, dass jeder der Gatekontakte 132 und der Source-/Drainkontakte 134 in verschiedenen Querschnitten ausgebildet werden kann, was ein Kurzschließen der Kontakte vermeiden kann.
  • Fakultativ werden Metall-Halbleiter-Legierungsgebiete 136 an den Grenzflächen zwischen den epitaktischen Source-/Draingebieten 98 und den Source-/Drainkontakten 134 ausgebildet. Die Metall-Halbleiter-Legierungsgebiete 136 können Silizidgebiete, die aus einem Metallsilizid (z.B. Titansilizid, Kobaltsilizid, Nickelsilizid usw.) ausgebildet werden, Germanidgebiete, die aus einem Metallgermanid (z.B. Titangermanid, Kobaltgermanid, Nickelgermanid usw.) ausgebildet werden, Siliziumgermanid-Gebiete, die sowohl aus einem Metallsilizid als auch einem Metallgermanid ausgebildet werden, oder dergleichen, sein. Die Metall-Halbleiter-Legierungsgebiete 136 können vor dem (den) Material(ien) der Source-/Drainkontakte 134 ausgebildet werden, indem ein Metall in den Öffnungen für die Source-/Drainkontakte 134 abgeschieden wird und dann ein thermisches Temperprozess durchgeführt wird. Das Metall kann ein beliebiges Metall sein, das in der Lage ist, mit den Halbleitermaterialien (z.B. Silizium, Siliziumgermanium, Germanium usw.) der epitaktischen Source-/Draingebiete 98 zu reagieren, um eine Metall-Halbleiter-Legierung mit niedrigem Widerstand zu bilden, wie z.B. Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder deren Legierungen. Das Metall kann mithilfe eines Abscheidungsprozesses, wie z.B. einer ALD, einer CVD, einer PVD oder dergleichen, abgeschieden werden. Nach dem thermischen Temperprozess kann ein Reinigungsprozess, wie z.B. ein Nassreinigen, durchgeführt werden, um jegliches Rückstandsmetall aus den Öffnungen für die Source-/Drainkontakte 134, wie z.B. von Flächen der Metall-Halbleiter-Legierungsgebiete 136, zu entfernen. Das (die) Material(ien) der Source-/Drainkontakte 134 kann (können) dann auf den Metall-Halbleiter-Legierungsgebieten 136 ausgebildet werden.
  • Ausführungsformen können Vorteile erzielen. Ein Füllen der Nähte 66A der Hybridfinnen 66 mit der Grenzflächenschicht 112A verhindert, dass ein leitfähiges Material aus anschließend ausgebildeten Source/Drain- und/oder Gatekontakten in den Nähten 66A ausgebildet wird. Ein Verhindern, dass sich das leitfähige Material aus Source/Drain- und/oder Gatekontakten in den Nähten 66A bildet, verhindert, dass die Source/Drains und die Gates mithilfe der Nähte 66A miteinander kurzgeschlossen werden. Die Herstellungsausbeute der Vorrichtungen kann auf diese Weise verbessert werden. In einigen Ausführungsformen werden die Nähte 66A die mithilfe eines Siliziumvorstufen-Tränkprozesses und eines Oxidationsprozesses gefüllt. Diese Prozesse bilden gleichzeitig die Grenzflächenschicht(en) unter den Austauschgatestrukturen, so dass keine zusätzliche Verarbeitung benötigt wird, um die Nähte der Hybridfinnen zu füllen.
  • Die offenbarten FinFET-Ausführungsformen könnten auch auf Nanostruktur-Vorrichtungen, wie z.B. Nanostruktur-Feldeffekttransistoren (z.B. Nanofolie-, Nanodraht-, Gate-all-Around-Feldeffekttransistoren oder dergleichen) (NSFETs) angewendet werden. In einer NSFET-Ausführungsform sind die Finnen durch Nanostrukturen ersetzt, die durch Strukturieren eines Stapels von abwechselnden Schichten aus Kanalschichten und Opferschichten ausgebildet werden. Dummy-Gatestrukturen und Source-/Draingebiete werden auf eine ähnliche Weise ausgebildet wie in den vorstehend beschriebenen Ausführungsformen. Nachdem die Dummy-Gatestrukturen entfernt wurden, können die Opferschichten teilweise oder vollständig in Kanalgebieten entfernt werden. Die Austauschgatestrukturen werden auf eine ähnliche Weise ausgebildet wie in den vorstehend beschriebenen Ausführungsformen, die Austauschgatestrukturen können Öffnungen, die durch das Entfernen der Opferschichten belassen wurden, teilweise oder vollständig füllen, und die Austauschgatestrukturen können die Kanalschichten in den Kanalgebieten der NSFET-Vorrichtungen teilweise oder vollständig umgeben. ILDs und Kontakte zu den Austauschgatestrukturen und den Source-/Draingebieten können auf eine ähnliche Weise ausgebildet werden wie in den vorstehend beschriebenen Ausführungsformen.
  • Außerdem können die FinFET/NSFET-Vorrichtungen durch Metallisierungsschichten in einer überlagerten Interconnect-Struktur miteinander verbunden sein, um integrierte Schaltungen zu bilden. Die überlagerte Interconnect-Struktur kann in einem Back-End-of-Line-Prozess (BEOL-Prozess) ausgebildet werden, in dem die Metallisierungsschichten mit den Gatekontakten 132 und den Source-/Drainkontakten 134 verbunden werden. Zusätzliche Elemente, wie z.B. passive Vorrichtungen, Speicher (z.B. magnetoresistiver Direktzugriffsspeicher (MRAM), resistiver Direktzugriffsspeicher (RRAM), Phasenwechsel-Direktzugriffsspeicher (PCRAM) usw.), oder dergleichen, können mit der Interconnect-Struktur während des BEOL-Prozesses integriert werden.
  • Eine Ausführungsform weist eine Vorrichtung auf, aufweisend: eine erste Halbleiterfinne, die sich von einem Substrat erstreckt, eine zweite Halbleiterfinne, die sich vom Substrat erstreckt, eine Hybridfinne über dem Substrat, wobei die Hybridfinne zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist, und wobei die Hybridfinne einen Oxidinnenabschnitt aufweist, der sich nach unten von einer oberen Fläche der Hybridfinne erstreckt. Die Vorrichtung weist außerdem auf: ein erstes Isolationsgebiet zwischen der zweiten Halbleiterfinne, der ersten Halbleiterfinne und der Hybridfinne, wobei sich die Hybridfinne über einer oberen Fläche des ersten Isolationsgebiets erstreckt, ein High-k-Dielektrikum über Seitenwänden der Hybridfinne, Seitenwänden der ersten Halbleiterfinne, und Seitenwänden der zweiten Halbleiterfinne, eine Gateelektrode auf dem High-k-Gatedielektrikum, und Source-/Draingebiete auf der ersten Halbleiterfinne auf entgegengesetzten Seiten der Gateelektrode.
  • Ausführungsformen können ein oder mehrere der folgenden Merkmale umfassen. Vorrichtung, in der obere Flächen der Hybridfinne, der ersten Halbleiterfinne, und der zweiten Halbleiterfinne auf gleicher Höhe miteinander liegen. Die erste Halbleiterfinne weist eine Grenzflächen-Oxidschicht zwischen Seitenwänden der ersten Halbleiterfinne und dem High-k-Gatedielektrikum auf. Der Oxidinnenabschnitt der Hybridfinne ist siliziumreicher als die Grenzflächen-Oxidschicht. Die Hybridfinne enthält Siliziumnitrid, Tantaloxid, Aluminiumoxid, Zirkoniumoxid, Hafniumoxid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, oder eine Kombination davon. Die Vorrichtung weist ferner auf: eine dritte Halbleiterfinne, die zur zweiten Halbleiterfinne benachbart ist, ein zweites Isolationsgebiet zwischen der zweiten Halbleiterfinne und der dritten Halbleiterfinne, wobei eine obere Fläche des ersten Isolationsgebiets weiter vom Substrat entfernt angeordnet ist als eine obere Fläche des zweiten Isolationsgebiets. Eine untere Fläche des ersten Isolationsgebiets ist weiter von oberen Flächen der Hybridfinne, der ersten Halbleiterfinne, und der zweiten Halbleiterfinne entfernt angeordnet als eine untere Fläche des zweiten Isolationsgebiets.
  • Eine Ausführungsform weist ein Verfahren auf, umfassend: Ausbilden einer ersten Halbleiterfinne und einer zweite Halbleiterfinne, die sich von einem Substrat erstrecken, Ausbilden eines Isolationsmaterials um die erste Halbleiterfinne und die zweite Halbleiterfinne, wobei ein erster Abschnitt des Isolationsmaterials zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist. Das Verfahren umfasst außerdem ein Ausbilden einer Hybridfinne auf dem ersten Abschnitt des Isolationsmaterials, wobei die Hybridfinne eine Naht darin aufweist. Das Verfahren umfasst außerdem ein Aussparen des ersten Abschnitts des Isolationsmaterials, um ein erstes Isolationsgebiet auszubilden. Das Verfahren umfasst außerdem ein Ausbilden einer Dummy-Gatestruktur über der ersten Halbleiterfinne, der Hybridfinne und der zweiten Halbleiterfinne. Das Verfahren umfasst außerdem ein Ausbilden von Source-/Draingebieten auf der ersten Halbleiterfinne und der zweiten Halbleiterfinne auf entgegengesetzten Seiten der Dummy-Gatestruktur. Das Verfahren umfasst außerdem ein Entfernen der Dummy-Gatestruktur, um einen Gategraben auszubilden. Das Verfahren umfasst außerdem ein Ausbilden einer ersten Gatedielektrikumsschicht auf der ersten Halbleiterfinne, der Hybridfinne, und der zweiten Halbleiterfinne im Gategraben, wobei die erste Gatedielektrikumsschicht die Naht in der Hybridfinne füllt. Das Verfahren umfasst außerdem ein Ausbilden einer zweiten Gatedielektrikumsschicht auf der ersten Gatedielektrikumsschicht im Gategraben. Das Verfahren umfasst außerdem ein Ausbilden einer Gateelektrodenschicht auf der zweiten Gatedielektrikumsschicht im Gategraben.
  • Ausführungsformen können ein oder mehrere der folgenden Merkmale umfassen. Verfahren zum Ausbilden der Hybridfinne umfasst: Abscheiden einer dielektrischen Schicht auf dem Isolationsmaterial zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, unbelegt durch das Isolationsmaterial, Entfernen eines Abschnitts der dielektrischen Schicht. Das Entfernen des Abschnitts der dielektrischen Schicht umfasst ein Planarisieren der dielektrischen Schicht, des Isolationsmaterials, der ersten Halbleiterfinne, und der zweiten Halbleiterfinne, wobei obere Flächen der Hybridfinne, der ersten Halbleiterfinne, und der zweiten Halbleiterfinne auf gleicher Höhe miteinander liegen. Das Ausbilden der ersten Gatedielektrikumsschicht umfasst ein Durchführen eines Siliziumvorstufen-Tränkprozesses im Gategraben, nach dem Durchführen des Siliziumvorstufen-Tränkprozesses, ein Durchführen eines Oxidationsprozesses im Gategraben, wobei nach dem Oxidationsprozess die erste Gatedielektrikumsschicht im Gategraben und in der Naht der Hybridfinne ausgebildet ist. Die erste Gatedielektrikumsschicht enthält Siliziumoxid, und wobei die zweite Gatedielektrikumsschicht eine High-k-Schicht aufweist. Die erste Gatedielektrikumsschicht in der Naht der Hybridfinne ist siliziumreicher als die erste Gatedielektrikumsschicht auf der ersten Halbleiterfinne. Die Hybridfinne enthält Siliziumnitrid, Tantaloxid, Aluminiumoxid, Zirkoniumoxid, Hafniumoxid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, oder eine Kombination davon. Das Verfahren umfasst ferner: Ausbilden einer Ätzstoppschicht über den Source-/Draingebieten und der Hybridfinne, wobei die Ätzstoppschicht einen Abschnitt der Naht in der Hybridfinne außerhalb des Gategrabens füllt, Ausbilden einer dielektrischen Zwischenschicht über der Ätzstoppschicht. Das Verfahren umfasst ferner ein Ausbilden leitfähiger Kontakte durch die dielektrische Zwischenschicht und die Ätzstoppschicht zu den Source-/Draingebieten, wobei die leitfähigen Kontakte mit den Source-/Draingebieten elektrisch verbunden sind.
  • Eine Ausführungsform weist ein Verfahren auf, das ein Ausbilden einer ersten Halbleiterfinne umfasst, die sich von einem Substrat erstreckt. Das Verfahren umfasst außerdem ein Ausbilden eines Isolationsmaterials um die erste Halbleiterfinne. Das Verfahren umfasst außerdem ein Abscheiden einer dielektrischen Schicht auf dem Isolationsmaterial um die erste Halbleiterfinne. Das Verfahren umfasst außerdem ein Entfernen eines Abschnitts der dielektrischen Schicht, um eine dielektrische Finne auszubilden, wobei die dielektrische Finne eine Naht darin aufweist. Das Verfahren umfasst außerdem ein Aussparen des Isolationsmaterials, wobei sich nach dem Aussparen des Isolationsmaterials die dielektrische Finne über einer oberen Fläche des Isolationsmaterials erstreckt. Das Verfahren umfasst außerdem ein Ausbilden einer Dummy-Gatestruktur über der ersten Halbleiterfinne, der dielektrischen Finne und dem ausgesparten Isolationsmaterial. Das Verfahren umfasst außerdem ein Ausbilden von Source-/Draingebieten auf der Halbleiterfinne auf entgegengesetzten Seiten der Dummy-Gatestruktur. Das Verfahren umfasst außerdem ein Entfernen der Dummy-Gatestruktur, um einen Gategraben auszubilden. Das Verfahren umfasst außerdem ein Durchführen eines Siliziumvorstufen-Tränkprozesses im Gategraben. Das Verfahren umfasst außerdem, nach dem Durchführen des Siliziumvorstufen-Tränkprozesses, ein Durchführen eines Oxidationsprozesses im Gategraben, um eine Grenzflächenschicht auf der ersten Halbleiterfinne und der dielektrischen Finne im Gategraben auszubilden, wobei die Grenzflächenschicht die Naht in der dielektrischen Finne füllt. Das Verfahren umfasst außerdem ein Ausbilden einer High-k-Gatedielektrikumsschicht auf der Grenzflächenschicht im Gategraben. Das Verfahren umfasst außerdem ein Ausbilden einer Gateelektrodenschicht auf der High-k- Gatedielektrikumsschicht im Gategraben.
  • Ausführungsformen können ein oder mehrere der folgenden Merkmale umfassen. Verfahren, in dem die Grenzflächenschicht in der Naht der dielektrischen Finne siliziumreicher ist als die Grenzflächenschicht auf der ersten Halbleiterfinne. Die High-k-Gatedielektrikumsschicht befindet sich nicht in der Naht der dielektrischen Finne. Das Entfernen des Abschnitts der dielektrischen Schicht umfasst ein Planarisieren der dielektrischen Schicht, des Isolationsmaterials, und der ersten Halbleiterfinne, wobei obere Flächen der dielektrischen Finne und der ersten Halbleiterfinne auf gleicher Höhe miteinander liegen.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63268871 [0001]

Claims (20)

  1. Vorrichtung, aufweisend: eine erste Halbleiterfinne, die sich von einem Substrat erstreckt, eine zweite Halbleiterfinne, die sich vom Substrat erstreckt, eine Hybridfinne über dem Substrat, wobei die Hybridfinne zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist, wobei die Hybridfinne einen Oxidinnenabschnitt aufweist, der sich nach unten von einer oberen Fläche der Hybridfinne erstreckt, ein erstes Isolationsgebiet zwischen der zweiten Halbleiterfinne, der ersten Halbleiterfinne, und der Hybridfinne, wobei sich die Hybridfinne über einer oberen Fläche des ersten Isolationsgebiets erstreckt, ein High-k-Gatedielektrikum über Seitenwänden der Hybridfinne, Seitenwänden der ersten Halbleiterfinne, und Seitenwänden der zweiten Halbleiterfinne, eine Gateelektrode auf dem High-k-Gatedielektrikum, und Source-/Draingebiete auf der ersten Halbleiterfinne auf entgegengesetzten Seiten der Gateelektrode.
  2. Vorrichtung nach Anspruch 1, wobei obere Flächen der Hybridfinne, der ersten Halbleiterfinne, und der zweiten Halbleiterfinne auf gleicher Höhe miteinander liegen.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei erste Halbleiterfinne eine Grenzflächen-Oxidschicht zwischen Seitenwänden der ersten Halbleiterfinne und dem High-k-Gatedielektrikum aufweist.
  4. Vorrichtung nach Anspruch 3, wobei der Oxidinnenabschnitt der Hybridfinne siliziumreicher ist als die Grenzflächen-Oxidschicht.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Hybridfinne Siliziumnitrid, Tantaloxid, Aluminiumoxid, Zirkoniumoxid, Hafniumoxid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, oder eine Kombination davon enthält.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine dritte Halbleiterfinne, die zur zweiten Halbleiterfinne benachbart ist, und ein zweites Isolationsgebiet zwischen der zweiten Halbleiterfinne und der dritten Halbleiterfinne, wobei eine obere Fläche des ersten Isolationsgebiets weiter vom Substrat entfernt angeordnet ist als eine obere Fläche des zweiten Isolationsgebiets.
  7. Vorrichtung nach Anspruch 6, wobei eine untere Fläche des ersten Isolationsgebiets weiter von oberen Flächen der Hybridfinne, der ersten Halbleiterfinne, und der zweiten Halbleiterfinne entfernt angeordnet ist als eine untere Fläche des zweiten Isolationsgebiets.
  8. Verfahren, umfassend: Ausbilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne, die sich von einem Substrat erstrecken, Ausbilden eines Isolationsmaterials um die erste Halbleiterfinne und die zweite Halbleiterfinne, wobei ein erster Abschnitt des Isolationsmaterials zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet wird, Ausbilden einer Hybridfinne auf dem ersten Abschnitt des Isolationsmaterials, wobei die Hybridfinne eine Naht darin aufweist, Aussparen des ersten Abschnitts des Isolationsmaterials, um ein erstes Isolationsgebiet auszubilden, Ausbilden einer Dummy-Gatestruktur über der ersten Halbleiterfinne, der Hybridfinne, und der zweiten Halbleiterfinne, Ausbilden von Source-/Draingebieten auf der ersten Halbleiterfinne und der zweiten Halbleiterfinne auf entgegengesetzten Seiten der Dummy-Gatestruktur, Entfernen der Dummy-Gatestruktur, um einen Gategraben auszubilden, Ausbilden einer ersten Gatedielektrikumsschicht auf der ersten Halbleiterfinne, der Hybridfinne und der zweiten Halbleiterfinne im Gategraben, wobei die erste Gatedielektrikumsschicht die Naht in der Hybridfinne füllt, Ausbilden einer zweiten Gatedielektrikumsschicht auf der ersten Gatedielektrikumsschicht im Gategraben, und Ausbilden einer Gateelektrodenschicht auf der zweiten Gatedielektrikumsschicht im Gategraben.
  9. Verfahren nach Anspruch 8, wobei das Ausbilden der Hybridfinne umfasst: Abscheiden einer dielektrischen Schicht auf dem Isolationsmaterial zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, unbelegt durch das Isolationsmaterial, und Entfernen eines Abschnitts der dielektrischen Schicht.
  10. Verfahren nach Anspruch 9, wobei das Entfernen des Abschnitts der dielektrischen Schicht umfasst: Planarisieren der dielektrischen Schicht, des Isolationsmaterials, der ersten Halbleiterfinne, und der zweiten Halbleiterfinne, wobei obere Flächen der Hybridfinne, der ersten Halbleiterfinne, und der zweiten Halbleiterfinne auf gleicher Höhe miteinander liegen.
  11. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 10, wobei das Ausbilden der ersten Gatedielektrikumsschicht umfasst: Durchführen eines Siliziumvorstufen-Tränkprozesses im Gategraben, und nach dem Durchführen des Siliziumvorstufen-Tränkprozesses, Durchführen eines Oxidationsprozesses im Gategraben, wobei nach dem Oxidationsprozess die erste Gatedielektrikumsschicht im Gategraben und in der Naht der Hybridfinne ausgebildet ist.
  12. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 11, wobei die erste Gatedielektrikumsschicht Siliziumoxid enthält, und wobei die zweite Gatedielektrikumsschicht eine High-k-Schicht aufweist.
  13. Verfahren nach Anspruch 12, wobei die erste Gatedielektrikumsschicht in der Naht der Hybridfinne siliziumreicher ist als die erste Gatedielektrikumsschicht auf der ersten Halbleiterfinne.
  14. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 13, wobei die Hybridfinne Siliziumnitrid, Tantaloxid, Aluminiumoxid, Zirkoniumoxid, Hafniumoxid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, oder eine Kombination davon enthält.
  15. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 14, ferner umfassend: Ausbilden einer Ätzstoppschicht über den Source-/Draingebieten und der Hybridfinne, wobei die Ätzstoppschicht einen Abschnitt der Naht in der Hybridfinne außerhalb des Gategrabens füllt, und Ausbilden einer dielektrischen Zwischenschicht über der Ätzstoppschicht.
  16. Verfahren nach Anspruch 15, ferner umfassend: Ausbilden leitfähiger Kontakte durch die dielektrische Zwischenschicht und die Ätzstoppschicht zu den Source-/Draingebieten, wobei die leitfähigen Kontakte mit den Source-/Draingebieten elektrisch verbunden sind.
  17. Verfahren, umfassend: Ausbilden einer ersten Halbleiterfinne, die sich von einem Substrat erstreckt, Ausbilden eines Isolationsmaterials um die erste Halbleiterfinne, Abscheiden einer dielektrischen Schicht auf dem Isolationsmaterial um die erste Halbleiterfinne, und Entfernen eines Abschnitts der dielektrischen Schicht, um eine dielektrische Finne auszubilden, wobei die dielektrische Finne eine Naht darin aufweist, Aussparen des Isolationsmaterials, wobei sich nach dem Aussparen des Isolationsmaterials die dielektrische Finne über einer oberen Fläche des Isolationsmaterials erstreckt, Ausbilden einer Dummy-Gatestruktur über der ersten Halbleiterfinne, der dielektrischen Finne und dem ausgesparten Isolationsmaterial, Ausbilden von Source-/Draingebieten auf der ersten Halbleiterfinne auf entgegengesetzten Seiten der Dummy-Gatestruktur, Entfernen der Dummy-Gatestruktur, um einen Gategraben auszubilden, Durchführen eines Siliziumvorstufen-Tränkprozesses im Gategraben, und nach dem Durchführen des Siliziumvorstufen-Tränkprozesses, Durchführen eines Oxidationsprozesses im Gategraben, um eine Grenzflächenschicht auf der ersten Halbleiterfinne und der dielektrischen Finne im Gategraben auszubilden, wobei die Grenzflächenschicht die Naht in der dielektrischen Finne füllt, Ausbilden einer high-k-Gatedielektrikumsschicht auf der Grenzflächenschicht im Gategraben, und Ausbilden einer Gateelektrodenschicht auf der High-k-Gatedielektrikumsschicht im Gategraben.
  18. Verfahren nach Anspruch 17, wobei die Grenzflächenschicht in der Naht der dielektrischen Finne siliziumreicher ist als die Grenzflächenschicht auf der ersten Halbleiterfinne.
  19. Verfahren nach Anspruch 17 oder 18, wobei sich die High-k-Gatedielektrikumsschicht nicht in der Naht der dielektrischen Finne befindet.
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, wobei das Entfernen des Abschnitts der dielektrischen Schicht umfasst: Planarisieren der dielektrischen Schicht, des Isolationsmaterials, und der ersten Halbleiterfinne, wobei obere Flächen der dielektrischen Finne und der ersten Halbleiterfinne auf gleicher Höhe miteinander liegen.
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