KR20230131065A - 반도체 디바이스 및 그 형성 방법들 - Google Patents

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KR20230131065A
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semiconductor fin
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쳉-아이 린
다-위안 리
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시예는 기판으로부터 연장되는 제1 반도체 핀, 기판으로부터 연장되는 제2 반도체 핀, 및 기판 위의 하이브리드 핀을 포함하는 디바이스를 포함하고, 하이브리드 핀은 제1 반도체 핀과 제2 반도체 핀 사이에 배치되며, 하이브리드 핀은 하이브리드 핀의 상부면으로부터 아래쪽으로 연장되는 산화물 내부 부분을 갖는다. 디바이스는 제2 반도체 핀과 제1 반도체 핀과 하이브리드 핀 사이의 제1 격리 영역 ― 하이브리드 핀은 제1 격리 영역의 상부면 위로 연장됨 ― , 하이브리드 핀의 측벽들, 제1 반도체 핀의 측벽들 및 제2 반도체 핀의 측벽들 위의 하이-k 게이트 유전체, 하이-k 게이트 유전체 상의 게이트 전극; 및 게이트 전극의 양측의 제1 반도체 핀 상의 소스/드레인 영역들을 더 포함한다.

Description

반도체 디바이스 및 그 형성 방법들{SEMICONDUCTOR DEVICE AND METHODS OF FORMING THE SAME}
우선권 주장 및 교차 참조
이 출원은 2022년 3월 4일자로 출원된 미국 가출원 제63/268,871호의 우선권을 청구하며, 이 가출원은 참조로서 본 명세서에 통합된다.
반도체 디바이스들은 예를 들어 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비들과 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연 층들 또는 유전체 층들, 도전 층들, 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다. 그러나, 최소 피처 사이즈들이 감소함에 따라, 처리되어야 하는 부가적인 문제들이 발생한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)들의 일예를 예시한다.
도 2 내지 도 19는 몇몇 실시예들에 따른 FinFET들의 제조에 있어서의 중간 스테이지들의 도면들이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에 따라, 하이브리드 핀들이 반도체 핀들에 인접하여 반도체 핀들 사이에 형성된다. 하이브리드 핀들은 실리콘 프리커서 소킹 프로세스 및 산화 프로세스에 의해 채워지는 시임들을 포함한다. 이들 프로세스들은 하이브리드 핀들의 시임들을 채우기 위해 추가 프로세싱이 필요하지 않도록 교체 게이트 구조물들 아래에 계면 층(들)을 동시에 형성한다. 하이브리드 핀들의 시임들을 채우는 것은 후속적으로 형성되는 소스/드레인 및/또는 게이트 콘택들로부터 도전성 재료가 시임들에 형성되는 것을 방지한다. 소스/드레인 및/또는 게이트 콘택들로부터 도전성 재료가 시임들에 형성되는 것을 방지하는 것은 소스/드레인들과 게이트들이 시임들을 통해 서로 단락되는 것을 방지한다. 따라서 디바이스들의 제조 수율이 향상될 수 있다.
도 1은 몇몇 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)들의 일예를 예시한다. 도 1은 명확한 설명을 위해 FinFET들의 일부 피처들이 생략된 3차원 도면이다. FinFET들은 기판(50)(예를 들어, 반도체 기판)으로부터 연장되는 반도체 핀들(54)을 포함하며, 반도체 핀들(54)은 FinFET들에 대한 채널 영역들(58)로서 작용한다. 쉘로우 트렌치 격리(STI, shallow trench isolation) 영역들과 같은 격리 영역들(68)은 인접한 격리 영역들(68) 사이에서 위로 돌출될 수 있는 인접한 반도체 핀들(54) 사이에 배치된다. 격리 영역들(68)이 기판(50)과 분리된 것으로 설명/예시되었지만, 본 명세서에 사용된 바와 같이, 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 격리 영역들의 조합을 지칭할 수 있다. 추가적으로, 반도체 핀들(54)의 하단 부분들이 기판(50)과 함께 단일의 연속 재료인 것으로 예시되었지만, 반도체 핀들(54)의 하단 부분들 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 반도체 핀들(54)은 인접한 격리 영역들(68) 사이로부터 연장되는 부분을 지칭한다.
게이트 유전체들(112)은 반도체 핀들(54)의 측벽들을 따라 그리고 상부면들 위에 있다. 게이트 전극들(114)은 게이트 유전체들(112) 위에 있다. 에피택셜 소스/드레인 영역들(98)은 게이트 유전체들(112) 및 게이트 전극들(114)에 대해 반도체 핀들(54)의 양측에 배치된다. 에피택셜 소스/드레인 영역들(98)은 다양한 반도체 핀들(54) 사이에서 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역들(98)은 예컨대 에피택셜 성장에 의해 에피택셜 소스/드레인 영역들(98)을 합체(coalescing)시키는 것을 통해, 또는 에피택셜 소스/드레인 영역들(98)을 동일한 소스/드레인 콘택과 결합하는 것을 통해 전기적으로 연결될 수 있다.
도 1은 추후 도면들에서 사용되는 참조 단면도들을 추가로 예시한다. 단면 A-A’는 게이트 전극(114)의 종축을 따라 있다. 단면 B-B’는 단면 A-A’에 직각이고, 반도체 핀(54)의 종축을 따라, 예를 들어 FinFET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름의 방향으로 있다. 단면 C-C’는 단면 A-A’와 평행하고, FinFET들의 에피택셜 소스/드레인 영역들(98)을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본 명세서에서 논의되는 몇몇 실시예들은 게이트-라스트(gate-last) 프로세스를 사용하여 형성된 FinFET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 몇몇 실시예들은 평면 FET들과 같은 평면 디바이스들에서 사용되는 양상들을 고려한다.
도 2 내지 도 19는 몇몇 실시예들에 따른 FinFET들의 제조에 있어서의 중간 스테이지들의 도면들이다. 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a 및 도 19는 도 1의 기준 단면 A-A'와 유사한 단면을 따라 도시된 단면도들이다. 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b 및 도 18b는 도 1의 기준 단면 B-B'와 유사한 단면을 따라 예시된 단면도들이다. 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c 및 도 18c는 도 1의 기준 단면 C-C'와 유사한 단면을 따라 도시된 단면도들이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 불순물로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 이들의 조합들; 등을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들, 예를 들어, n 타입 FinFET들과 같은 n 타입 디바이스들을 형성하기 위한 것일 수 있고, p 타입 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p 타입 FinFET들과 같은 p 타입 디바이스들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고(별도로 예시되지 않음), n 타입 영역(50N)과 p 타입 영역(50P) 사이에 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 소자들, 도핑된 영역들, 격리 구조물들 등)이 배치될 수 있다. 하나의 n 타입 영역(50N) 및 하나의 p 타입 영역(50P)이 예시되어 있지만, 임의의 개수의 n 타입 영역들(50N) 및 p 타입 영역들(50P)이 제공될 수 있다.
도 3에서, 핀 구조물들(52)이 기판(50)에 형성된다. 핀 구조물들(52)은 반도체 스트립들인 반도체 핀들(54)을 포함한다. 핀 구조물들(52)은 기판(50)의 트렌치들을 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다.
핀 구조물들(52)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물들(52)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 핀 구조물들을 패터닝하기 위하여 마스크(60)로서 사용될 수 있다. 몇몇 실시예들에서, 마스크들(또는 다른 층)은 핀 구조물들(52) 상에 남아있을 수 있다.
예시된 실시예에서, 핀 구조물들(52)은 각각 2개의 반도체 핀들(54)을 갖는다. 그러나, 핀 구조물들(52)은 각각 1개, 2개, 3개 또는 그 초과의 반도체 핀들(54)과 같은 임의의 양의 반도체 핀들(54)을 가질 수 있다. 또한, 상이한 핀 구조물들(52)은 상이한 양의 반도체 핀들(54)을 가질 수 있다. 예를 들어, 다이의 제1 영역(예를 들어, 코어 로직 영역)의 핀 구조물들(52)은 제1 양의 반도체 핀들(54)을 가질 수 있고, 다이의 제2 영역(예를 들어, 입력/출력 영역)의 핀 구조물들(52)은 제2 양의 반도체 핀들(54)을 가질 수 있으며, 제2 양은 제1 양과 다르다.
트렌치들(56)은 상이한 폭들을 가질 수 있다. 몇몇 실시예들에서, 트렌치들(56A)의 제1 서브세트는 트렌치들(56B)의 제2 서브세트보다 더 작은 폭을 갖는다. 트렌치들(56A)은 각각의 핀 구조물들(52)의 반도체 핀들(54)을 분리하고, 트렌치들(56B)은 핀 구조물들(52)을 서로 분리한다. 각각의 핀 구조물들(52)의 반도체 핀들(54)은 핀 구조물들(52)이 서로 이격되는 것보다 더 작은 거리만큼 이격된다. 몇몇 실시예들에서, 각각의 핀 구조물들(52)의 반도체 핀들(54)은 5 nm 내지 100 nm 범위의 거리(D1)만큼 이격되고, 핀 구조물들(52)은 20 nm 내지 200 nm 범위의 거리(D2)만큼 서로 이격되고, 거리(D2)는 거리(D1)보다 크다. 트렌치들(56)은 트렌치들(56)의 상이한 폭들에 대응하는 상이한 거리들만큼 이격된 피처들을 갖는 패턴으로 마스크들(60)을 패터닝함으로써 상이한 폭들로 형성될 수 있다. 트렌치들(56)의 폭들은 반도체 핀들(54)의 폭(반도체 핀(54)의 임계 치수로도 또한 지칭됨)을 규정한다. 몇몇 실시예들에서, 반도체 핀들(54)은 5 nm 내지 30 nm 범위의 임계 치수를 갖는다.
몇몇 실시예들에서, 트렌치들(56)은 상이한 깊이들을 갖는다. 예를 들어, 트렌치들(56A)은 트렌치들(56B)보다 더 작은 깊이를 가질 수 있다. 트렌치들(56)은 트렌치들(56)의 에칭 동안 패턴 로딩 효과들의 결과로서 상이한 깊이들로 형성될 수 있고, 패턴 로딩 효과들이 상이한 거리만큼 이격된 피처들을 갖는 마스크들(60)의 패턴에 의해 야기된다. 트렌치들(56)의 깊이들은 반도체 핀들(54)의 높이를 규정한다. 몇몇 실시예들에서, 반도체 핀들(54)은 10 nm 내지 100 nm 범위의 높이를 갖는다.
도 4에서, 기판(50) 위에 그리고 인접한 반도체 핀들(54) 사이에 격리 영역들을 위한 절연 재료(62)의 하나 이상의 층(들)이 형성된다. 절연 재료(62)는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 또는 이들의 조합을 포함할 수 있으며, 화학 기상 증착(CVD, chemical vapor deposition), 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동성 CVD(FCVD, flowable CVD), 원자 층 증착(ALD, atomic layer deposition) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료(62)는 기판(50) 및 반도체 핀들(54)의 표면들 상의 라이너(62A), 및 라이너(62A) 상의 충전 재료(62B)를 포함한다. 라이너(62A)는 ALD와 같은 컨포멀 성막 프로세스로 컨포멀하게 성막된 비정질 실리콘, 실리콘 산화물, 실리콘 질화물 등일 수 있고, 충전 재료(62B)는 FCVD와 같은 컨포멀 성장 프로세스로 성장된 실리콘 산화물일 수 있다. 다른 실시예에서, 절연 재료(62)의 단일 층이 형성된다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 H2 또는 O2를 포함하는 환경에서 수행될 수 있다. 어닐링 후, 라이너(62A)가 충전 재료(62B)와 유사한 재료가 되도록, 라이너(62A)는 어닐링 프로세스에 의해 산화될 수 있다. 몇몇 실시예들에서, 절연 재료(62)는 초과 절연 재료(62)가 반도체 핀들(54)을 커버하도록 형성된다.
절연 재료(62)의 두께는 절연 재료(62)가 모든 트렌치들(56)을 채우지 않도록 제어된다. 몇몇 실시예들에서, 절연 재료(62)는 5 nm 내지 30 nm 범위의 두께(T1)로 성막된다. 거리들(D1, D2)(도 3 참조) 및 두께(T1)는 절연 재료(62)가 트렌치들(56B)을 채우지 않고 트렌치들(56A)을 채우도록 제어된다. 예를 들어, 절연 재료(62)의 분배된 체적은 트렌치들(56A)을 완전히 채우기에(또는 과도하게 채우기에) 충분할 수 있지만, 트렌치들(56B)을 완전히 채우기에는 불충분할 수 있다. 따라서, 트렌치들(56B) 내의 절연 재료(62)는 트렌치들(56B)을 완전히 채우지 않고, 대신에 트렌치들(56B)을 규정하는 반도체 핀들(54)의 측벽들 및 기판(50)의 표면들을 컨포멀하게 라이닝한다.
예시된 실시예에서, 반도체 핀들(54) 및 절연 재료(62)의 측벽들은 각각 기판(50) 및 절연 재료(62)의 상부면들과 직각을 형성하는 것으로 예시되어 있다. 다른 실시예들에서, 윤곽 형성(contouring)은 반도체 핀들(54)의 패터닝 및 절연 재료(62)의 성막 동안 발생할 수 있다. 따라서, 둥근 표면들은 반도체 핀들(54)의 측벽들을 기판(50)의 상부면들에 연결할 수 있고, 둥근 표면들은 절연 재료(62)의 측벽들을 절연 재료(62)의 상부면들에 연결할 수 있다.
도 5에서, 하나 이상의 유전체 층(들)(64)은 절연 재료(62) 상에 형성된다. 유전체 층(들)(64)은 절연 재료(62)에 의해 채워지지 않은(예를 들어, 점유되지 않은) 트렌치들(56B)의 나머지 부분들을 채운다(그리고 과도하게 채울 수 있다). 몇몇 실시예들에서, 유전체 층(들)(64)은 트렌치들(56B)에서 병합되고 트렌치들(56B)에 시임들 또는 보이드들(64A)을 형성한다. 시임들(64A)은 1 내지 3 nm 범위의 폭(W1)을 가질 수 있다. 유전체 층(들)(64)은 하나 이상의 유전체 재료(들)로 형성될 수 있다. 허용가능한 유전체 재료들은 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 탄탈룸 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등), 탄화물(예를 들어, 실리콘 탄질화물, 실리콘 옥시탄질화물 등), 이들의 조합들 등을 포함하며, 이는 ALD, CVD 등에 의해 성막될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 또한, 유전체 층(들)(64)은 로우-k 유전체 재료(예를 들어, 약 3.5 미만의 k-값을 갖는 유전체 재료), 하이-k 유전체 재료(예를 들어, 약 7.0보다 큰 k-값을 갖는 유전체 재료), 또는 이의 다층들로 형성될 수 있다. 유전체 층(들)(64)은 절연 재료(62)의 에칭으로부터 높은 에칭 선택도를 갖는 재료(들)로 형성된다. 몇몇 실시예들에서, 유전체 층(들)(64)은 ALD에 의해 형성된 실리콘 질화물을 포함한다.
도 6에서, 반도체 핀들(54) 위의(예를 들어, 트렌치들(56) 외부의) 유전체 층(들)(64) 및 절연 재료(62)의 초과 부분들을 제거하기 위해 유전체 층(들)(64) 및 절연 재료(62)에 제거 프로세스가 적용되고, 이에 의해 절연 재료(62) 상에 시임들 또는 보이드들(66A)을 포함하는 하이브리드 핀들(66)을 형성한다. 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 유전체 층(들)(64)은 제거 프로세스 후에 트렌치들(56B)에 남아 있는 부분들을 갖는다(따라서 하이브리드 핀들(66)을 형성함). 평탄화 프로세스 후에, 하이브리드 핀들(66), 절연 재료(62), 및 반도체 핀들(54)의 상부면들은 그들이 서로 동일한 높이이도록 동일 평면(프로세스 편차 내에서)이다. 하이브리드 핀들(66)은 핀 구조물들(52) 사이에서 이들에 인접하게 배치된다. 몇몇 실시예에서, 평탄화 프로세스 이후에, 하이브리드 핀들(66)의 시임들(66A)은 60 nm 내지 70 nm 범위의 깊이(D4)를 갖는다. 하이브리드 핀들(66)은 또한 “유전체 핀들”로 지칭될 수 있다.
도 7에서, 절연 재료(62)는 리세스되어 STI 영역들(68)을 형성한다. 절연 재료(62)는 반도체 핀들(54) 및 하이브리드 핀들(66)의 상부 부분들이 이웃한 STI 영역들(68) 사이에서 위로 돌출되도록 리세스된다. 또한, STI 영역들(68)의 상단면들은 예씨된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(디싱(dishing)과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(68)의 상단면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(68)은 절연 재료(62)의 재료(들)에 선택적인 것과 같은 허용가능한 에칭 프로세스를 사용하여 리세스될 수 있다. 이후에 더 상세히 설명되는 바와 같이, 에칭 프로세스는 반도체 핀들(54) 및 하이브리드 핀들(66)의 재료들보다 더 빠른 레이트로 절연 재료(62)의 재료(들)를 선택적으로 에칭한다. 따라서, 반도체 핀들(54) 및 하이브리드 핀들(66)은 STI 영역들(68)의 형성 동안 손상으로부터 보호될 수 있다. STI 영역들(68)이 원하는 높이에 도달한 후 절연 재료(62)의 에칭을 중지하기 위해 시간이 지정된 에칭 프로세스들이 사용될 수 있다. 몇몇 실시예들에서, STI 영역들(68)은 10 nm 내지 100 nm 범위의 높이를 갖는다. STI 영역들(68)은 트렌치들(56) 내의 절연 재료(62)의 나머지 부분들을 포함한다.
이전에 언급된 바와 같이, 트렌치들(56B)은 트렌치들(56A)보다 더 깊다. 그 결과, STI 영역들(68)은 상이한 높이들을 갖는다. 구체적으로, STI 영역들(68A)의 제1 서브세트는 STI 영역들(68B)의 제2 서브세트보다 더 작은 높이를 갖는다. STI 영역들(68A)은 트렌치들(56A) 내에 그리고 각각의 핀 구조물들(52)의 반도체 핀들(54) 사이에 있고 "내부 STI 영역들"로 지칭될 수 있다. STI 영역들(68B)은 트렌치들(56B) 내에, 인접한 핀 구조물들(52) 사이에, 그리고 하이브리드 핀들(66) 주변에(예를 들어, 반도체 핀들(54)과 하이브리드 핀들(66) 사이에) 있으며, "외부 STI 영역들"로 지칭될 수 있다. 트렌치들(56B)이 트렌치들(56A)보다 더 깊기 때문에, STI 영역들(68B)의 하부면들은 STI 영역들(68A)의 하부면들보다 반도체 핀들(54) 및 하이브리드 핀들(66)의 상부면들로부터 더 멀리 배치된다. 몇몇 실시예에서, STI 영역들(68B)의 하부면들은 STI 영역들(68A)의 하부면들보다 반도체 핀들(54) 및 하이브리드 핀들(66)의 상부면들로부터 거리(D3)(이전에 설명됨)만큼 더 멀리 배치된다.
STI 영역들(68)을 형성하면 트렌치들(56A, 56B)의 부분들이 재형성된다. 트렌치들(56A)의 재형성된 부분들은 반도체 핀들(54)의 개개의 쌍들 사이에 있고, 트렌치들(56B)의 재형성된 부분들은 반도체 핀(54)과 하이브리드 핀(66)의 개개의 쌍들 사이에 있다. 거리들(D1, D2)(도 3 참조) 및 두께(T1)(도 4 참조)는 트렌치들(56A)의 재형성된 부분들이 트렌치들(56B)의 재형성된 부분들보다 넓도록 제어된다. 몇몇 실시예들에서, 트렌치들(56A)의 재형성된 부분들은 10 nm 내지 30 nm 범위의 폭(W1)을 갖고, 트렌치들(56B)의 재형성된 부분들은 5 nm 내지 20 nm 범위의 폭(W2)을 가지며, 폭(W1)은 폭(W2)보다 크다.
절연 재료(62)는 절연 재료(62)의 리세싱 동안 패턴 로딩 효과들의 결과로서 상이한 양만큼 리세스될 수 있고, 상이한 폭들을 갖는 트렌치들(56A, 56B)의 재형성된 부분들에 의해 패턴 로딩 효과들이 야기된다. 몇몇 실시예들에서, 절연 재료(62)의 에칭은 패턴 로딩 효과들을 악화시키는 에칭 파라미터들(예를 들어, 온도, 압력, 및 지속 시간)로 수행된다. 패턴 로딩 효과의 결과로서, 트렌치들(56A) 내의 절연 재료(62)의 부분들은 트렌치들(56B) 내의 절연 재료(62)의 부분들보다 더(예를 들어, 더 큰 깊이만큼) 리세스된다. 따라서, STI 영역들(68B)의 상부면들은 STI 영역들(68A)의 상부면들보다 기판(50)으로부터 더 멀리 배치된다. 다시 말해, STI 영역들(68B)은 기판(50)에 대해 STI 영역들(68A) 위로 연장된다. 몇몇 실시예들에서, STI 영역들(68B)의 상부면들은 STI 영역들(68A)의 상부면들보다 기판(50)으로부터 2 nm 내지 10 nm 범위의 거리(D5)만큼 더 멀리 배치된다.
절연 재료(62)가 실리콘 산화물을 포함하는 몇몇 실시예들에서, 절연 재료(62)는 불화수소(HF) 산 및 암모니아(NH3)를 사용하는 건식 에칭에 의해 리세스된다. 각각의 STI 영역(68B)은 하이브리드 핀(66)의 3개의 측면들(예를 들어, 측벽들 및 하부면)을 따라 연장된다. 구체적으로, STI 영역(68B)의 제1 부분은 하이브리드 핀(66)과 제1 핀 구조물(52) 사이에 있고, STI 영역(68B)의 제2 부분은 하이브리드 핀(66)과 제2 핀 구조물(52) 사이에 있으며, STI 영역(68B)의 제3 부분은 하이브리드 핀(66) 아래에 있다.
도 2 내지 도 7에 대해 설명된 프로세스는 반도체 핀들(54), 하이브리드 핀들(66) 및 STI 영역들(68)이 형성될 수 있는 방법의 일 예일 뿐이다. 몇몇 실시예들에서, 반도체 핀들(54) 및/또는 하이브리드 핀들(66)은 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 아래 놓인 기판(50)을 노출시킬 수 있다. 에피택셜 구조물들은 트렌치들 중 일부에서 에피택셜 성장될 수 있고, 절연 구조물들은 트렌치들 중 다른 트렌치들에 성막될 수 있으며, 유전체 층은 에피택셜 구조물들이 유전체 층으로부터 돌출되어 반도체 핀들(54)을 형성하고 절연 구조물들이 유전체 층으로부터 돌출되어 하이브리드 핀들(66)을 형성하도록 (도 7에 대해 설명된 것과 유사한 방식으로) 리세스될 수 있다. 에피택셜 구조물들이 에피택셜하게 성장되는 몇몇 실시예들에서, 에피택셜하게 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이전의 주입 및/또는 후속 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
또한, p 타입 영역(50P) 내의 재료와 상이한 n 타입 영역(50N) 내의 재료를 에피택셜하게 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 반도체 핀들(54)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1 범위일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하나, 이에 제한되는 것은 아니다.
추가로, 적절한 웰들(별도로 예시되지 않음)이 반도체 핀들(54) 및/또는 기판(50)에 형성될 수 있다. 웰은 n 타입 영역(50N) 및 p 타입 영역(50P) 각각에 후속적으로 형성될 소스/드레인 영역들의 도전성 타입과 반대의 도전성 타입을 가질 수 있다. 몇몇 실시예들에서, p 타입 웰은 n 타입 영역(50N)에 형성되고, n 타입 웰은 p 타입 영역(50P)에 형성된다. 몇몇 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 p 웰 또는 n 웰이 형성된다.
상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트와 같은 마스크(별도로 예시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n 타입 영역(50N)에서 반도체 핀들(54), 하이브리드 핀들(66) 및 STI 영역들(68) 위에 형성될 수 있다. 포토레지스트는 p 타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p 타입 영역(50P)에 n 타입 불순물 주입이 수행되고, 포토레지스트가 n 타입 영역(50N)에 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 타입 불순물들은 1013 cm-3 내지 1014 cm-3 범위의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후 포토레지스트는 예컨대 임의의 허용가능한 애싱 프로세스에 의해 제거된다.
p 타입 영역(50P)의 주입 이후 또는 이전에, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 p 타입 영역(50P)의 반도체 핀들(54), 하이브리드 핀들(66), 및 STI 영역들(68) 위에 형성된다. 포토레지스트는 n 타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n 타입 영역(50N)에 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트가 p 타입 영역(50P)에 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 타입 불순물들은 1013 cm-3 내지 1014 cm-3 범위의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후 포토레지스트는 예컨대 임의의 허용가능한 애싱 프로세스에 의해 제거된다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p 타입 및/또는 n 타입 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 에피택셜 구조물들이 반도체 핀들(54)에 대해 에피택셜 성장되는 몇몇 실시예들에서, 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
도 8에서, 더미 유전체 층(72)은 반도체 핀들(54k), 하이브리드 핀들(66) 상에 그리고 하이브리드 핀들(66)의 시임들(66A) 내에 형성된다. 더미 유전체 층(72)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등과 같은 유전체 재료로 형성될 수 있고, 이는 ALD, 인 시튜 증기 성장(ISSG, in-situ steam growth), 급속 열 산화(RTO, rapid thermal oxidation) 등과 같은 허용가능한 기법들에 따라 성막되거나 열 성장될 수 있다. 더미 유전체 층(72)은 하이브리드 핀들(66)의 시임들(66A)을 채우거나 실질적으로 채울 수 있다. 더미 유전체 층(72)은 또한 계면 층 또는 계면 산화물 층을 포함하거나 계면 산화물 층으로 지칭될 수 있다. 몇몇의 실시예들에서, 더미 유전체 층(72)은 1 ㎚ 내지 10 ㎚ 범위의 두께를 갖는다. 더미 게이트 층(74)은 더미 유전체 층(72) 위에 형성되며, 마스크 층(76)은 더미 게이트 층(74) 위에 형성된다. 더미 게이트 층(74)은 더미 유전체 층(72) 위에 성막되고, 그 후 예컨대 CMP에 의해 평탄화될 수 있다. 더미 게이트 층(74)은 물리 기상 증착(PVD), CVD 등에 의해 성막될 수 있는, 비정질 실리콘, 다결정 실리콘(polysilicon), 다결정 실리콘-게르마늄(poly-SiGe), 금속, 금속 질화물, 금속성 질화물, 금속성 실리사이드, 금속성 산화물 등과 같은 도전성 또는 비도전성 재료로 형성될 수 있다. 더미 게이트 층(74)은 절연 재료들, 예를 들어, STI 영역들(68) 및/또는 더미 유전체 층(72)의 에칭으로부터 높은 에칭 선택도를 갖는 재료(들)로 형성될 수 있다. 마스크 층(76)은 더미 게이트 층(74) 위에 성막될 수 있다. 마스크 층(76)은 실리 질화물, 실리콘 산질화물 등과 같은 반도체 재료로 형성될 수 있다. 이 예에서, 단일 더미 게이트 층(74) 및 단일 마스크 층(76)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체 층(72)은 반도체 핀들(54), 하이브리드 핀들(66), 및 STI 영역들(68)을 커버하여, 더미 유전체 층(72)이 STI 영역들(68) 위로 그리고 더미 게이트 층(74)과 STI 영역들(68) 사이에서 연장된다. 다른 실시예에서, 더미 유전체 층(72)은 반도체 핀들(54)만을 커버한다.
도 9a 내지 도 18c는 실시예 디바이스들의 제조에서 다양한 추가 단계들을 예시한다. 도 9a 내지 도 18c는 n 타입 영역(50N) 및 p 타입 영역(50P) 중 어느 하나의 피처들을 예시한다. 예를 들어, 구조물들은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용가능할 수 있다. n 타입 영역(50N) 및 p 타입 영역(50P)의 구조물들에서의 차이들(만약 있다면)은 각각의 도면에 대한 설명에서 설명된다.
도 9a 내지 도 9c에서, 마스크 층(114)은 마스크들(86)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝된다. 마스크들(86)의 패턴은 그 후 더미 게이트들(84)을 형성하기 위하여 허용가능한 에칭 기법에 의해 더미 게이트 층(74)에 전사될 수 있다. 마스크들(86)의 패턴은 옵션적으로 더미 유전체들(82)을 형성하기 위하여 허용가능한 에칭 기법에 의해 더미 유전체 층(72)에 추가로 전사될 수 있다. 더미 게이트들(84)은 반도체 핀들(54)의 각각의 채널 영역들(58)을 커버한다. 마스크들(86)의 패턴은 인접한 더미 게이트들(84)을 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트들(84)은 반도체 핀들(54)의 길이 방향에 실질적으로 수직인(프로세스 편차들 내에서) 길이 방향을 가질 수 있다. 마스크들(86)은 더미 게이트(84)의 패터닝 동안 제거될 수 있거나, 후속 프로세싱 동안 제거될 수 있다.
게이트 스페이서들(92)은 반도체 핀들(54) 위에, 마스크들(86)(존재한다면), 더미 게이트들(84), 및 더미 유전체들(82)의 노출된 측벽들 상에 형성된다. 게이트 스페이서들(92)은 하나 이상의 유전체 재료(들)를 컨포멀하게 성막하고 후속하여 유전체 재료(들)를 에칭함으로써 형성될 수 있다. 허용가능한 유전체 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시탄질화물 등을 포함할 수 있으며, 이는 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자 층 증착(ALD), 플라즈마 강화 원자 층 증착(PEALD) 등과 같은 컨포멀 성막 프로세스에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 건식 에칭, 습식 에칭 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스가 유전체 재료(들)를 패터닝하기 위해 수행될 수 있다. 에칭은 이방성일 수 있다. 유전체 재료(들)는 에칭될 때, 더미 게이트들(84)의 측벽들에 남겨진 부분들을 갖는다(따라서 게이트 스페이서들(92)을 형성함). 몇몇 실시예들에서 게이트 스페이서들(92)을 형성하는 데 사용되는 에칭은 유전체 재료(들)가 또한 에칭될 때 반도체 핀들(54)의 측벽들 상에 남겨진 부분을 갖도록 조정된다(따라서 핀 스페이서들(94)을 형성함). 에칭 후에, 핀 스페이서들(94)(존재하는 경우) 및 게이트 스페이서들(92)은 직선 측벽들(예도된 바와 같은)을 가질 수 있거나 또는 만곡된 측벽들(별도로 예시되지 않음)을 가질 수 있다.
핀 스페이서들(94)은 내부 핀 스페이서들(94N)(동일한 핀 구조물들(52)의 반도체 핀들(54) 사이에 배치됨, 도 8 참조) 및 외부 핀 스페이서들(94O)(반도체 핀들(54)과 하이브리드 핀들(66) 사이에 배치됨)을 포함한다. 예시된 실시예들에서, 내부 핀 스페이서들(94N)은 STI 영역들(68A)이 노출되도록 패터닝 후에 분리된다. 다른 실시예에서, 내부 핀 스페이서들(94N)은 스페이서들을 위한 유전체 재료(들)의 부분들이 STI 영역들(68A) 위에 남아 있도록 완전히 분리되지 않는다. 또한, STI 영역들(68A)이 STI 영역들(68B)보다 낮은 높이를 갖기 때문에, 내부 핀 스페이서들(94N)은 외부 핀 스페이서들(94O)보다 높은 높이를 갖는다.
또한, 저농도 도핑된 소스/드레인(LDD) 영역들(별도로 예시되지 않음)을 형성하기 위해 주입들이 수행될 수 있다. 이전에 설명된 웨들에 대한 주입들과 유사한, 상이한 디바이스 타입들을 갖는 실시예들에서, p 타입 영역(50P)을 노출시키면서, n 타입 영역(50N) 위에 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 형성될 수 있고, p 타입 영역(50P)에 노출된 반도체 핀들(54)에 적절한 타입(예를 들어, p 타입) 불순물들이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. 후속하여, n 타입 영역(50N)을 노출시키면서, p 타입 영역(50P) 위에 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 형성될 수 있고, n 타입 영역(50N)에 노출된 반도체 핀들(54)에 적절한 타입의 불순물들(예를 들어, n 타입)이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. n 타입 불순물들은 이전에 설명된 n 타입 불순물들 중 임의의 것일 수 있고, p 타입 불순물들은 이전에 설명된 p 타입 불순물들 중 임의의 것일 수 있다. 주입 동안, 채널 영역들(58)은 더미 게이트들(84)에 의해 커버된 상태로 유지되어, 채널 영역들(58)은 LDD 영역들을 형성하기 위해 주입된 불순물이 실질적으로 없는 상태로 유지된다. LDD 영역들은 1015 cm-3 내지 1019 cm-3 범위의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물들을 활성화시키는데 사용될 수 있다.
상기 개시내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서들이 이용될 수 있는 것, 상이한 순서의 단계들이 이용될 수 있는 것, 추가 스페이서들이 형성 및 제거될 수 있는 것 등이 가능하다. 더욱이, n 타입 디바이스들 및 p 타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다.
도 10a 내지 도 10c에서, 소스/드레인 리세스들(96)이 반도체 핀들(54) 내에 형성된다. 예시된 실시예에서, 소스/드레인 리세스들(96)은 반도체 핀들(54) 내로 연장된다. 소스/드레인 리세스들(96)은 또한 기판(50) 내로 연장될 수 있다. 다양한 실시예들에서, 소스/드레인 리세스들(96)은 기판(50)을 에칭하지 않고 기판(50)의 상부면으로 연장될 수 있고; 반도체 핀들(54)은 소스/드레인 리세스들(96)의 하부면들이 STI 영역들(68)의 상부면들 아래에 배치되도록 에칭될 수 있고; 유사한 것들이 가능하다. 소스/드레인 리세스들(96)은 RIE, NBE 등과 같은 이방성 에칭 프로세스들을 사용하여 반도체 핀들(54)을 에칭함으로써 형성될 수 있다. 에칭 프로세스는 하이브리드 핀들(66) 및 STI 영역들(68)의 재료들보다 더 빠른 레이트로 반도체 핀들(54)의 재료(들)를 선택적으로 에칭한다. 게이트 스페이서들(92) 및 더미 게이트들(84)은 소스/드레인 리세스들(96)을 형성하는 데 사용되는 에칭 프로세스들 동안 반도체 핀들(54)의 부분들을 집합적으로 마스킹한다. 소스/드레인 리세스들(96)이 원하는 높이에 도달한 후, 소스/드레인 리세스들(96)의 에칭을 중지하기 위해 시간이 지정된 에칭 프로세스들이 사용될 수 있다. 핀 스페이서들(94)(존재하는 경우)은 소스/드레인 리세스들(96)의 에칭 동안 또는 에칭 후에 에칭될 수 있어, 핀 스페이서들(94)의 높이가 감소된다. 소스/드레인 리세스들(96)에 후속적으로 형성될 소스/드레인 영역들의 사이즈 및 치수들은 핀 스페이서들(94)의 높이를 조정함으로써 제어될 수 있다. 하이브리드 핀들(66)은 리세스되지 않고, 소스/드레인 리세스들(96)이 에칭되는 핀 구조물들(52) 사이에 남아 있다.
도 11a 내지 도 11c에서, 에피택셜 소스/드레인 영역들(98)이 소스/드레인 리세스들(96) 내에 형성된다. 따라서, 에피택셜 소스/드레인 영역들(98)은 각각의 더미 게이트(84)(및 대응 채널 영역(58))가 에피택셜 소스/드레인 영역들(98)의 각각의 인접한 쌍들 사이에 있도록, 반도체 핀들(54)에 배치된다. 따라서 에피택셜 소스/드레인 영역들(98)은 채널 영역들(58)에 인접한다. 몇몇 실시예들에서, 게이트 스페이서들(92)은 에피택셜 소스/드레인 영역들(98)을 더미 게이트들(84)로부터 적절한 측방향 거리만큼 분리시키는데 사용되어, 에피택셜 소스/드레인 영역들(98)은 결과적인 FinFET들의 후속적으로 형성된 게이트들과 단락되지 않는다. 에피택셜 소스/드레인 영역들(98)의 재료는 각각의 채널 영역들(58)에 응력을 가하도록 선택될 수 있으며, 이에 따라 성능이 향상된다.
n 타입 영역(50N)의 에피택셜 소스/드레인 영역들(98)은 p 타입 영역(50P)을 마스킹함으로써 형성될 수 있다. 그 후, n 타입 영역(50N)의 에피택셜 소스/드레인 영역들(98)은 n 타입 영역(50N)의 소스/드레인 리세스들(96)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(98)은 n-타입 디바이스들에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 반도체 핀들(54)이 실리콘인 경우, n 타입 영역(50N)내의 에피택셜 소스/드레인 영역들(98)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은 채널 영역들(58) 상에 인장 변형을 가하는 재료들을 포함할 수 있다. n 타입 영역(50N)의 에피택셜 소스/드레인 영역들(98)은 "n 타입 소스/드레인 영역들"로 지칭될 수 있다. n 타입 영역(50N) 내의 에피택셜 소스/드레인 영역들(98)은 반도체 핀들(54)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
p 타입 영역(50P)의 에피택셜 소스/드레인 영역들(98)은 n 타입 영역(50N)을 마스킹함으로써 형성될 수 있다. 그 후, p 타입 영역(50P)의 에피택셜 소스/드레인 영역들(98)은 p 타입 영역(50P)의 소스/드레인 리세스들(96)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(98)은 p 타입 디바이스들에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 반도체 핀들(54)이 실리콘인 경우, p 타입 영역(50P) 내의 에피택셜 소스/드레인 영역들(98)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은 채널 영역들(58)에 압축 변형을 가하는 재료들을 포함할 수 있다. p 타입 영역(50P)의 에피택셜 소스/드레인 영역들(98)은 "p 타입 소스/드레인 영역들"로 지칭될 수 있다. p 타입 영역(50P) 내의 에피택셜 소스/드레인 영역들(98)은 반도체 핀들(54)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(98) 및/또는 반도체 핀들(54)은 LDD 영역들을 형성하기 위해 이전에 설명된 프로세스와 유사하게 소스/드레인 영역을 형성하기 위해 불순물들이 주입되고, 후속하여 어닐링될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n 타입 및/또는 p 타입 불순물들은 이전에 설명된 불순물들 중 임의의 것일 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(98)은 성장 동안에 인 시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역들(98)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(98)은 각각 라이너 층(98A), 메인 층(98B), 및 마감(finishing) 층(98C)(또는 더 일반적으로, 제1 반도체 재료 층, 제2 반도체 재료 층, 및 제3 반도체 재료 층)을 포함할 수 있다. 임의의 수의 반도체 재료 층들이 에피택셜 소스/드레인 영역들(98)에 사용될 수 있다. 에피택셜 소스/드레인 영역들(98)이 3개의 반도체 재료 층들을 포함하는 실시예들에서, 라이너 층들(98A)은 소스/드레인 리세스들(96)에서 성장될 수 있고, 메인 층들(98B)은 라이너 층들(98A) 상에서 성장될 수 있고, 마감 층들(98C)은 메인 층들(98B) 상에 성장될 수 있다. 라이너 층들(98A), 메인 층들(98B), 및 마감 층들(98C)은 상이한 반도체 재료들로 형성될 수 있고, 상이한 불순물 농도들로 도핑될 수 있다. 몇몇 실시예들에서, 메인 층들(98B)은 마감 층들(98C)보다 불순물 농도가 더 높고, 마감 층들(98C)은 라이너 층들(98A)보다 불순물 농도가 더 높다. 메인 층들(98B)보다 불순물 농도가 더 낮은 라이너 층들(98A)을 형성하는 것은 소스/드레인 리세스들(96)의 접착력을 증가시킬 수 있고, 메인 층들(98B)보다 불순물 농도가 더 낮은 마감 층들(98C)을 형성하는 것은 후속 프로세싱 동안 메인 층들(98B)으로부터 도펀트들의 외부 확산을 감소시킬 수 있다.
에피택셜 소스/드레인 영역들(98)을 형성하는데 사용된 에피택시 프로세스들의 결과로, 에피택셜 소스/드레인 영역들의 상부면들은 반도체 핀들(54)의 측벽들 너머 측방향으로 외측으로 확장되는 패싯들을 갖는다. 몇몇 실시예들에서, 이러한 패싯들은 도 11c에 예시된 바와 같이 인접한 에피택셜 소스/드레인 영역들(98)이 병합되도록 한다. 그러나 하이브리드 핀들(66)(존재하는 경우)은 에피택셜 소스/드레인 영역들(98) 중 일부의 합체(coalescing)를 방지하기 위해 측방향 에피택셜 성장을 차단한다. 예를 들어, 하이브리드 핀들(66)은 인접한 셀들의 에피택셜 소스/드레인 영역들(98)을 분리하기 위해 셀 경계들에 형성될 수 있다. 따라서, 에피택셜 소스/드레인 영역들(98)의 일부는 하이브리드 핀들(66)에 의해 분리된다. 에피택셜 소스/드레인 영역들(98)은 하이브리드 핀들(66)의 측벽들과 접촉할 수 있다. 예시된 실시예들에서, 핀 스페이서들(94)은 STI 영역들(68) 위로 연장되는 반도체 핀들(54)의 측벽들의 일부를 커버하도록 형성되어 에피택셜 성장을 차단할 수 있다. 다른 실시예에서, 게이트 스페이서들(92)을 형성하는 데 사용되는 스페이서 에칭은 핀 스페이서들(94)을 형성하지 않도록 조정되어, 에피택셜 소스/드레인 영역들(98)이 STI 영역들(68)의 표면들로 연장되도록 허용한다.
핀 스페이서(94)는 핀 스페이서들(94)이 리세스되고(도 10a 내지 도 10c에 대해 설명됨) 에피택셜 소스/드레인 영역들(98)이 성장된(도 11a 내지 도 11c에 대해 설명됨) 후에 그들의 상대적 높이들을 유지할 수 있어, 내부 핀 스페이서들(94N)은 여전히 외부 핀 스페이서들(94O)보다 더 큰 높이를 갖는다. 따라서, (하이브리드 핀들(66)과 반도체 핀들(54) 사이에) STI 영역들(68B) 위의 외부 핀 스페이서들(94O)은 제1 높이를 갖고, (반도체 핀들(54) 사이에) STI 영역들(68A) 위의 내부 핀 스페이서들(94N)은 제2 높이를 갖고, 제2 높이는 제1 높이보다 크다. 몇몇 실시예들에서, 내부 핀 스페이서들(94N) 및 외부 핀 스페이서들(94O)은 5 nm 내지 50 nm 범위의 높이를 갖는다.
도 12a 내지 도 12c에서, 제1 층간 유전체(ILD)(104)는 에피택셜 소스/드레인 영역들(98), 게이트 스페이서들(92), 마스크들(86)(존재하는 경우) 또는 더미 게이트들(84), 및 하이브리드 핀들(66) 위에 성막된다. 제1 ILD(104)는 유전체 재료로 형성될 수 있고, 이는 CVD, 플라즈마 강화 CVD(PECVD), FCVD 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다. 허용가능한 유전체 재료들은 포스포-실리케이트 유리(PSG, phospho-silicate glass), 보로-실리케이트 유리(BSG, boro-silicate glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, boron-doped phospho-silicate glass), 비 도핑된 실리케이트 유리(USG, undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다.
몇몇 실시예들에서, 콘택 에칭 스탭 층(CESL)(102)은 제1 ILD(104)와 에피택셜 소스/드레인 영역들(98), 게이트 스페이서(92), 마스크들(86)(존재한다면) 또는 더미 게이트들(84), 및 하이브리드 핀들(66) 사이에 형성된다. 몇몇 실시예들에서, CESL(102)은 소스/드레인 영역들(98)에 인접한 하이브리드 핀들(66)의 시임들(66A)을 채우거나 실질적으로 채운다(예를 들어, 도 12c 참조). CESL(102)은 제1 ILD(104)의 에칭으로부터 높은 에칭 선택도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. CESL(102)은 CVD, ALD 등과 같은 임의의 적합한 방법에 의해 형성될 수 있다.
도 13a 내지 도 13c에서, 제1 ILD(104)의 상부면들을 게이트 스페이서들(92) 및 마스크들(86)(존재하는 경우) 또는 더미 게이트들(84)의 상부면들과 동일 높이로 하기 위해 제거 프로세스가 수행된다. 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(84) 상의 마스크들(86) 및 마스크들(86)의 측벽들을 따른 게이트 스페이서들(92)의 부분들을 제거할 수 있다. 평탄화 프로세스 후에, 제1 ILD(104), CESL(102), 게이트 스페이서들(92), 및 마스크들(86)(존재하는 경우) 또는 더미 게이트들(84)의 상부면들은 그들이 서로 수평이 되도록 (프로세스 편차 내에서) 동일 평면 상에 있다. 따라서, 마스크들(86)(존재한다면) 또는 더미 게이트들(84)의 상부면들은 제1 ILD(104)를 통해 노출된다. 예시된 실시예에서, 마스크들(86)은 남아있을 수 있으며, 평탄화 프로세스는 마스크들(86)의 상부면들과 제1 ILD(104)의 상부면을 같은 높이가 되게 한다.
도 14a 내지 도 14c에서, 마스크들(86)(존재하는 경우) 및 더미 게이트들(84) 및 더미 유전체들(82)이 에칭 프로세스에서 제거되어 리세스들(106)이 형성된다. 제거 프로세스는 더미 게이트들(84)의 제거로 노출된 하이브리드 핀들(66)의 시임들(66A)로부터 더미 유전체들(82)을 제거한다. 몇몇 실시예들에서, 더미 유전체들(82)은 다이의 제1 영역(예를 들어, 코어 로직 영역)의 리세스들(106)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)의 리세스들(106)에 남아있다. 몇몇 실시예들에서, 더미 게이트들(84)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(104) 및 게이트 스페이서들(92)의 재료들보다 빠른 레이트로 더미 게이트들(84)의 재료를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제거 동안, 더미 게이트들(84)이 에칭될 때 더미 유전체들(82)은 에칭 스탑 층들로서 사용될 수 있다. 그 후, 더미 유전체들(82)은 더미 게이트들(84)의 제거 후에 제거될 수 있다. 몇몇 실시예들에서, 더미 유전체들(82)은 이방성 에칭 프로세스에 의해 제거된다. 각각의 리세스(106)는 각각의 반도체 핀(54)의 채널 영역(58)을 노출시키고 그리고/또는 그 위에 놓인다. 리세스들(106)은 또한 하이브리드 핀들(66) 및 하이브리드 핀들(66)의 시임들(66A)을 노출시킨다.
도 15a 내지 도 16c에서, 게이트 유전체들(112) 및 게이트 전극들(114)이 교체 게이트들을 위해 형성된다. 게이트 유전체(112) 및 게이트 전극(114)의 각각의 개별 쌍은 집합적으로 "게이트 구조물"로 지칭될 수 있다. 각각의 게이트 구조물은 반도체 핀(54)의 채널 영역(58)의 측벽들 및 상부면들을 따라 연장된다. 게이트 구조물들 중 일부는 하이브리드 핀(66)의 측벽들 및 상부면을 따라 추가로 연장된다.
게이트 유전체들(112)은 리세스들(106)에, 예컨대 반도체 핀들(54)의 상부면들 및 측벽들 상에, 하이브리드 핀들(66)의 상부면들 및 측벽들 상에, 그리고 게이트 스페이서들(92)의 측벽들 상에 배치된 둘 이상의 게이트 유전체 층(들)(112A 및 112B)을 포함한다. 게이트 유전체 층(112A)은 계면 층으로서 지칭될 수 있고, 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 이들의 조합들, 이들의 다층들 등을 포함할 수 있다. 게이트 유전체 층(112A)은 하이브리드 핀들(66)의 시임들(66A)을 채우거나 실질적으로 채우도록 형성된다. 게이트 유전체 층(112A)은 먼저 구조물을 실리콘 프리커서에 소킹하는 단계와 이어지는 산화 프로세스에 의해 시임들(66A)에 형성된다. 몇몇 실시예들에서, 실리콘 프리커서는 SiH4, Si2H6, LTO520 (C6H17NSi), SAM24 (C8H22N2Si) 등, 또는 이들의 조합을 포함한다. 몇몇 실시예들서, 실리콘 프리커서 소킹 프로세스는 350℃ 내지 490℃ 범위의 온도에서, 10분 내지 30분 범위의 시간 동안, 그리고 5:1 내지 10:1 범위의 실리콘 프리커서 대 캐리어 가스의 비율로 수행되며, 캐리어 가스는 N2, H2 등을 포함한다. 이러한 범위의 프로세스 조건들로 실리콘 프리커서 소크를 수행한 후 산화 프로세스를 수행하는 것은 충분히 얇은 막(예를 들어, 10 Å 미만)을 제공하며, 전체 웨이퍼 구조물의 반도체 핀들(54)과 하이브리드 핀들(66) 사이의 트렌치 설계의 길이, 너비 및 높이는 영향을 받지 않는다.
몇몇 실시예들에서, 산화 프로세스는 O3 산화 프로세스이다. 하이브리드 핀들(66)의 시임들(66A) 내의 게이트 유전체 층(112A)은 반도체 핀들(54) 상의 게이트 유전체 층(112A)과 상이한 재료 조성을 가질 수 있다. 몇몇 실시예들에서, 시임들(66A) 내의 게이트 유전체 층(112A)은 시임들(66A) 외부의 게이트 유전체 층(112A)보다 실리콘이 더 풍부하다. 예를 들어, 하이브리드 핀들(66)의 시임들(66A) 내의 게이트 유전체 층(112A)은 1:1 내지 1:1.5 범위의 실리콘 대 산소(Si:O)의 비율을 가질 수 있고, 반도체 핀들(54) 상의 게이트 유전체 층(112A)은 1:1.5 내지 1:2 범위의 Si:O 비율을 가질 수 있다.
도 19는 몇몇 실시예들에 따른 도 15a와 유사한 프로세싱 스테이지에서의 구조물을 예시한다. 이 구조물의 형성 단계들 및 프로세스들은 다른 실시예들에서 설명된 것들과 유사하고 설명은 여기에서 반복되지 않는다. 도 19에서, 게이트 유전체 층(112A)은 시임들(66A) 내에 그리고 반도체 핀들(54)의 채널 영역들(58) 상에 있다. 몇몇 실시예들에서, 게이트 유전체 층(112A)은 도 19에 예시된 바와 같이 하이브리드 핀들(66)의 외부 측벽에 형성되지 않는다.
하이브리드 핀들(66)의 시임들(66A)을 계면 층(112A)으로 채움으로써, 후속적으로 형성되는 소스/드레인 및/또는 게이트 콘택들로부터 도전성 재료가 시임들(66A)에 형성되는 것이 방지된다. 소스/드레인 및/또는 게이트 콘택들로부터 도전성 재료가 시임들(66A)에 형성되는 것을 방지하는 것은 소스/드레인들과 게이트들이 시임들(66A)에 의해 서로 단락되는 것을 방지한다. 따라서 디바이스들의 제조 수율이 향상될 수 있다. 또한, 교체 게이트 구조물들 아래에 계면 층(들)을 동시에 형성하고 시임들(66A)을 채움으로써, 하이브리드 핀들의 시임들을 채우기 위해 추가 프로세싱이 필요하지 않다.
게이트 유전체 층(112A)이 형성된 후, 게이트 유전체 층(112B)이 형성된다. 게이트 유전체 층(112B)은 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트와 같은 하이-k 유전체 재료를 포함할 수 있다. 게이트 유전체 층(112B)의 유전체 재료(들)은 분자 빔 증착(MBD, molecular beam deposition), ALD, PECVD 등에 의해 형성될 수 있다. 시임들(66A)이 게이트 유전체 층(112A)에 의해 이미 채워졌기 때문에 게이트 유전체 층(112B)은 시임들(66A) 내에 형성되지 않는다. 더미 유전체들(82)의 부분들이 리세스들(106)에 남아있는 실시예들에서, 게이트 유전체 층들(112)은 더미 유전체들(82)의 재료(예를 들어, 실리콘 산화물)를 포함한다. 이중층 게이트 유전체 층들(112)이 예시되어 있지만, 게이트 유전체 층들(112)은 임의의 수의 계면 층들 및 임의의 수의 메인 층들을 포함할 수 있다.
도 16a 내지 도 16c에서, 하나 이상의 게이트 전극 층(들)을 포함하는 게이트 전극들(114)은 리세스들(106)의 나머지 부분들을 채우는 게이트 유전체들(112) 위에 배치된다. 게이트 전극들(114)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 텅스텐, 코발트, 루테늄, 알루미늄, 이들의 조합들, 이들의 다층들 등과 같은 금속 함유 재료를 포함할 수 있다. 단층 게이트 전극들(114)이 예시되어 있지만, 게이트 전극들(114)은 임의의 수의 일함수 튜닝 층들, 임의의 수의 배리어 층들, 임의의 수의 접착 층들, 및 충전 재료를 포함할 수 있다.
게이트 구조물들을 형성하기 위한 예로서, 하나 이상의 게이트 유전체 층(들)이 리세스들(106)에 성막될 수 있다. 게이트 유전체 층(들)은 또한 제1 ILD(104), CESL(102), 및 게이트 스페이서들(92)의 상부면들 상에 성막될 수 있다. 후속하여, 하나 이상의 게이트 전극 층(들)이 게이트 유전체 층(들)(112) 상에 성막될 수 있다. 그 후, 게이트 유전체 층(들) 및 게이트 전극 층(들)의 초과 부분들을 제거하기 위해 제거 프로세스가 수행될 수 있고, 초과 부분들은 제1 ILD(104), CESL(102) 및 게이트 스페이서들(92)의 상부면들 위에 있다. 제거 프로세스 후에 게이트 유전체 층(들)은 리세스들(106)에 남아 있는 부분들을 갖는다(따라서 게이트 유전체들(112)을 형성함). 제거 프로세스 후에 게이트 전극 층(들)은 리세스들(106)에 남아 있는 부분들을 갖는다(따라서 게이트 전극들(114)을 형성함). 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스 후에, 게이트 스페이서들(92), CESL(102), 제1 ILD(104), 게이트 유전체들(112A 및 112B), 및 게이트 전극들(114)의 상부면들은 그들이 서로 수평이 되도록 (프로세스 편차 내에서) 동일 평면 상에 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 게이트 유전체들(112A 및 112B)의 형성은 각각의 영역의 게이트 유전체들(112A 및 112B)이 동일한 재료(들)로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(114)의 형성은 각각의 영역의 게이트 전극들(114)이 동일한 재료(들)로 형성되도록 동시에 발생할 수 있다. 몇몇 실시예들에서, 각각의 영역의 게이트 유전체들(112A 및 112B)은 게이트 유전체들(112A 및 112B)이 상이한 재료들을 포함하고 그리고/또는 상이한 개수의 층들을 가질 수 있도록 별개의 프로세스들에 의해 형성될 수 있고, 그리고/또는 각각의 영역의 게이트 전극들(114)은 게이트 전극들(114)이 상이한 재료들을 포함하고 그리고/또는 상이한 개수의 층들을 가질 수 있도록 별개의 프로세스들에 의해 형성될 수 있다. 다양한 마스킹 단계들이 사용되어 별개의 프로세스를 사용할 때 적절한 영역들을 마스킹하고 노출시킬 수 있다.
도 17a 내지 도 17c에서, 제2 ILD(124)는 게이트 스페이서들(92), CESL(102), 제1 ILD(104), 게이트 유전체들(112A 및 112B), 및 게이트 전극들(114) 위에 성막된다. 몇몇 실시예들에서, 제2 ILD(124)는 우동성 CVD 방법에 의해 형성된 유동성 막이다. 몇몇 실시예들에서, 제2 ILD(124)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, 이는 CVD, PECVD 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다.
옵션적으로, 제2 ILD(124)의 형성 전에, 게이트 마스크들(116)이 게이트 구조물들(게이트 유전체들(112) 및 게이트 전극들(114)을 포함함) 위에 형성된다. 게이트 마스크들(116)을 형성하기 위한 예로서, 게이트 구조물들 및 옵션적으로 게이트 스페이서들(92)은 임의의 허용가능한 에칭 프로세스를 사용하여 리세스될 수 있다. 그 후, CESL(102) 및 제1 ILD(104)의 상부면들 상에 그리고 리세스들 내에 하나 이상의 유전체 재료(들)가 형성될 수 있다. 허용가능한 유전체 재료들은 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 옥시탄질화물 등을 포함며며, 이는 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자 층 증착(ALD), 플라즈마 강화 원자 층 증착(PEALD) 등과 같은 컨포멀 성막 프로세스에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 유전체 재료(들)의 초과 부분들을 제거하기 위해 제거 프로세스가 수행되며, 이 초과 부분들은 CESL(102) 및 제1 ILD(104)의 상부면들 위에 있으며, 이에 의해 게이트 마스크들(116)을 형성한다. 유전체 재료(들)는 제거 프로세스 후에 리세스들에 남아 있는 부분들을 갖는다(따라서 게이트 마스크들(116)을 형성함). 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스 후에, CESL(102), 제1 ILD(104), 및 게이트 마스크들(116)의 상부면들은 그들이 서로 동일한 높이이도록 (프로세스 편차 내에서) 동일 평면 상에 있다. 게이트 콘택들(158)은 후속하여 게이트 마스크들(116)을 관통하여 게이트 전극들(114)의 상부면들과 접촉하도록 형성될 것이다.
몇몇 실시예들에서, 에칭 스탭 층(ESL)(122)은 제2 ILD(124)와 게이트 스페이서들(92), CESL(102), 제1 ILD(104), 및 게이트 마스크들(116)(존재한다면) 또는 게이트 유전체들(112A 및 112B) 및 게이트 전극들(114) 사이에 형성된다. ESL(122)은 제2 ILD(124)의 에칭으로부터 높은 에칭 선택도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 18a 내지 도 18c에서, 게이트 콘택들(132) 및 소스/드레인 콘택들(134)은 각각 게이트 전극들(114) 및 에피택셜 소스/드레인 영역들(98)과 접촉하도록 형성된다. 게이트 콘택들(132)은 게이트 전극들(114)과 물리적 및 전기적으로 커플링된다. 소스/드레인 콘택들(134)은 에피택셜 소스/드레인 영역들(98)과 물리적 및 전기적으로 커플링된다.
게이트 콘택들(132) 및 소스/드레인 콘택들(134)을 형성하기 위한 예로서, 게이트 콘택들(132)을 위한 개구부들은 제2 ILD(124), ESL(122), 및 게이트 마스크들(116)를 관통해 형성되고, 소스/드레인 콘택들(134)을 위한 개구부들은 제2 ILD(124), ESL(122), 제1 ILD(104) 및 CESL(102)을 관통해 형성된다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(별도로 예시되지 않음) 및 도전성 재료가 개구부들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(124)의 표면으로부터 초과 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 도전성 재료는 개구부들에 게이트 콘택들(132) 및 소스/드레인 콘택들(134)을 형성한다. 게이트 콘택들(132) 및 소스/드레인 콘택들(134)은 상이한 프로세스들에서 형성될 수 있거나 또는 동일한 프로세스에서 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 게이트 콘택들(132) 및 소스/드레인 콘택들(134) 각각은 콘택들의 단락을 방지할 수 있는 상이한 단면들로 형성될 수 있음을 이해해야 한다.
옵션적으로, 에피택셜 소스/드레인 영역들(98)과 소스/드레인 콘택들(134) 사이의 계면들에서 금속-반도체 합금 영역들(136)이 형성된다. 금속-반도체 합금 영역들(136)은 금속 실리사이드(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역들, 금속 게르마나이드(예를 들어, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드, 등)로 형성된 게르마나이드 영역들, 금속 실리사이드와 금속 게르마나이드 모두로 형성된 실리콘-게르마나이드 영역들 등일 수 있다. 금속-반도체 합금 영역들(136)은 소스/드레인 콘택들(134)을 위한 개구부들에 금속을 성막하고 그 후 열 어닐링 프로세스를 수행함으로써 소스/드레인 콘택들(134)의 재료(들) 전에 형성될 수 있다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 이들의 합금과 같은 저저항 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역들(98)의 반도체 재료들(예를 들어, 실리콘, 실리콘-게르마늄, 게르마늄 등)와 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 성막 프로세스에 의해 성막될 수 있다. 열적 어닐링 프로세스 후에, 습식 세정과 같은 세정 프로세스가 소스/드레인 콘택들(134)을 위한 개구부들로부터, 예컨대 금속-반도체 합금 영역들(136)의 표면들로부터 임의의 잔류 금속을 제거하기 위해 수행될 수 있다. 소스/드레인 콘택들(134)의 재료(들)는 그 후 금속-반도체 합금 영역들(136) 상에 형성될 수 있다.
실시예들은 이점들을 얻을 수 있다. 계면 층(112A)으로 하이브리드 핀들(66)의 시임들(66A)을 채우는 것은 후속적으로 형성되는 소스/드레인 및/또는 게이트 콘택들로부터 도전성 재료가 시임들(66A)에 형성되는 것을 방지한다. 소스/드레인 및/또는 게이트 콘택들로부터 도전성 재료가 시임들(66A)에 형성되는 것을 방지하는 것은 소스/드레인들과 게이트들이 시임들(66A)에 의해 서로 단락되는 것을 방지한다. 따라서 디바이스들의 제조 수율이 향상될 수 있다. 몇몇 실시예들에서, 시임들(66A)은 실리콘 프리커서 소킹 프로세스 및 산화 프로세스에 의해 채워진다. 이들 프로세스들은 하이브리드 핀들의 시임들을 채우기 위해 추가 프로세싱이 필요하지 않도록 교체 게이트 구조물들 아래에 계면 층(들)을 동시에 형성한다.
개시된 FinFET 실시예들은 또한 나노구조물들(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)들과 같은 나노구조 디바이스들에 적용될 수 있다. NSFET 실시예들에서, 핀들은 채널 층들과 희생 층들의 교대 층 스택을 패터닝함으로써 형성된 나노구조물에 의해 대체된다. 더미 게이트 구조물들 및 소스/드레인 영역들은 전술한 실시예들과 유사한 방식으로 형성된다. 더미 게이트 구조물들이 제거된 후, 희생 층들은 채널 영역들에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물들은 전술한 실시예들과 유사한 방식으로 형성되며, 대체 게이트 구조물들은 희생 층들을 제거함으로써 남은 개구부들을 부분적으로 또는 완전히 충전할 수 있으며, 대체 게이트 구조물들은 NSFET 디바이스들의 채널 영역들의 채널 층들을 부분적으로 또는 완전히 둘러쌀 수 있다. 교체 게이트 구조물들 및 소스/드레인 영역들에 대한 ILD들 및 콘택들은 전술한 실시예들과와 유사한 방식으로 형성될 수 있다.
또한, FinFET/NSFET 디바이스들은 집적 회로들을 형성하기 위해 위에 놓인 상호연결 구조물의 금속 배선 층에 의해 상호연결될 수 있다. 위에 놓인 상호연결 구조물은 BEOL(back end of line) 프로세스에서 형성될 수 있으며, 여기서 금속 배선 층들은 게이트 콘택들(132) 및 소스/드레인 콘택들(134)에 연결된다. 수동 소자들, 메모리들(예를 들어, 자기저항 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM), 상변화 랜덤 액세스 메모리(PCRAM) 등) 등과 같은 추가 피처들은 BEOL 프로세스 동안 상호연결 구조물과 통합될 수 있다.
실시예는 기판으로부터 연장되는 제1 반도체 핀, 기판으로부터 연장되는 제2 반도체 핀, 및 기판 위의 하이브리드 핀을 포함하는 디바이스를 포함하고, 하이브리드 핀은 제1 반도체 핀과 제2 반도체 핀 사이에 배치되며, 하이브리드 핀은 하이브리드 핀의 상부면으로부터 아래쪽으로 연장되는 산화물 내부 부분을 갖는다. 디바이스는 제2 반도체 핀과 제1 반도체 핀과 하이브리드 핀 사이의 제1 격리 영역 ― 하이브리드 핀은 제1 격리 영역의 상부면 위로 연장됨 ― , 하이브리드 핀의 측벽들, 제1 반도체 핀의 측벽들 및 제2 반도체 핀의 측벽들 위의 하이-k 게이트 유전체, 하이-k 게이트 유전체 상의 게이트 전극; 및 게이트 전극의 양측의 제1 반도체 핀 상의 소스/드레인 영역들을 더 포함한다.
실시예들은 다음 피처들 중 하나 이상을 포함할 수 있다. 디바이스에서, 하이브리드 핀, 제1 반도체 핀, 및 제2 반도체 핀의 상부면들은 서로 수평을 이룬다. 제1 반도체 핀은 제1 반도체 핀의 측벽과 하이-k 게이트 유전체의 측벽 사이에 계면 산화물 층을 포함한다. 하이브리드 핀의 산화물 내부 부분은 계면 산화물 층보다 실리콘이 더 풍부하다. 하이브리드 핀은 실리콘 질화물, 탄탈룸 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 실리콘 탄질화물, 실리콘 옥시탄질화물, 또는 이들의 조합을 포함한다. 디바이스는 제2 반도체 핀에 인접한 제3 반도체 핀, 및 제2 반도체 핀과 제3 반도체 핀 사이의 제2 격리 영역을 더 포함하며, 제1 격리 영역의 상부면은 제2 격리 영역의 상부면보다 기판으로부터 더 멀리 배치된다. 제1 격리 영역의 하부면은 제2 격리 영역의 하부면보다 하이브리드 핀, 제1 반도체 핀, 및 제2 반도체 핀의 상부면으로부터 더 멀리 배치된다.
실시예는 기판으로부터 연장되는 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계, 및 제1 반도체 핀 및 제2 반도체 핀 주위에 절연 재료를 형성하는 단계를 포함하는 방법을 포함하며, 절연 재료의 제1 부분은 제1 반도체 핀과 제2 반도체 핀 사이에 배치된다. 방법은 절연 재료의 제1 부분 상에 하이브리드 핀을 형성하는 단계를 더 포함하며, 하이브리드 핀은 내부에 시임을 갖는다. 방법은 제1 격리 영역을 형성하기 위해 절연 재료의 제1 부분을 리세싱하는 단계를 더 포함한다. 방법은 제1 반도체 핀, 하이브리드 핀, 및 제2 반도체 핀 위에 더미 게이트 구조물을 형성하는 단계를 더 포함한다. 방법은 더미 게이트 구조물의 양측의 제1 반도체 핀 및 제2 반도체 핀 상에 소스/드레인 영역들을 형성하는 단계를 더 ㅍ ㅗ함한다. 방법은 게이트 트렌치를 형성하기 위해 더미 게이트 구조물을 제거하는 단계를 더 포함한다. 방법은 게이트 트렌치 내의 제1 반도체 핀, 하이브리드 핀, 및 제2 반도체 핀 상에 제1 게이트 유전체 층을 형성하는 단계를 더 포함하며, 제1 게이트 유전체 층은 하이브리드 핀의 시임을 채운다. 방법은 게이트 트렌치 내의 제1 게이트 유전체 층 상에 제2 게이트 유전체 층을 형성하는 단계를 더 포함한다. 방법은 게이트 트렌치 내의 제2 게이트 유전체 층 상에 게이트 전극 층을 형성하는 단계를 더 포함한다.
실시예들은 다음 피처들 중 하나 이상을 포함할 수 있다. 방법에서 하이브리드 핀을 형성하는 단계는 절연 재료에 의해 점유되지 않은 제1 반도체 핀과 제2 반도체 핀 사이의 절연 재료 상에 유전체 층을 성막하는 단계, 및 유전체 층의 일부를 제거하는 단계
를 포함한다. 유전체 층의 일부를 제거하는 단계는 유전체 층, 절연 재료, 제1 반도체 핀, 및 제2 반도체 핀을 평탄화하는 단계를 포함하고, 하이브리드 핀, 제1 반도체 핀, 및 제2 반도체 핀의 상부면들은 서로 동일한 높이이다. 제1 게이트 유전체 층을 형성하는 단계는 게이트 트렌치에서 실리콘 프리커서 소킹 프로세스를 수행하는 단계, 및 실리콘 프리커서 소킹 프로세스의 수행 이후에, 게이트 트렌치에서 산화 프로세스를 수행하는 단계를 포함하고, 산화 프로세스 이후에, 제1 게이트 유전체 층이 게이트 트렌치에 그리고 하이브리드 핀의 시임에 형성된다. 제1 게이트 유전체 층은 실리콘 산화물을 포함하고, 제2 게이트 유전체 층은 하이-k 층을 포함한다. 하이브리드 핀의 시임 내의 제1 게이트 유전체 층은 제1 반도체 핀 상의 제1 게이트 유전체 층보다 실리콘이 더 풍부하다. 하이브리드 핀은 실리콘 질화물, 탄탈룸 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 실리콘 탄질화물, 실리콘 옥시탄질화물, 또는 이들의 조합을 포함한다. 방법은 소스/드레인 영역들 및 하이브리드 핀 위에 에칭 스탑 층을 형성하는 단계 ― 에칭 스탑 층은 게이트 트렌치 외부의 하이브리드 핀의 시임의 일부를 채움 ― , 및 에칭 스탑 층 위에 층간 유전체를 형성하는 단계를 더 포함한다. 방법은 층간 유전체 및 에칭 스탑 층을 통해 소스/드레인 영역들에 도전성 콘택들을 형성하는 단계를 더 포함하며, 도전성 콘택들은 소스/드레인 영역들에 전기적으로 연결된다.
실시예는 기판으로부터 연장되는 제1 반도체 핀을 형성하는 단계를 포함하는 방법을 포함한다. 방법은 제1 반도체 핀 주위에 절연 재료를 형성하는 단계를 더 포함한다. 방법은 제1 반도체 핀 주위의 절연 재료 상에 유전체 층을 성막하는 단계를 더 포함한다. 방법은 유전체 핀을 형성하기 위해 유전체 층의 일부를 제거하는 단계를 더 포함하며, 유전체 핀은 내부에 시임을 갖는다. 방법은 절연 재료를 리세스하는 단계를 더 포함하며, 절연 재료의 리세스 후에, 유전체 핀은 절연 재료의 상부면 위로 연장된다. 방법은 제1 반도체 핀, 유전체 핀, 및 리세스된 절연 재료 위에 더미 게이트 구조물을 형성하는 단계를 더 포함한다. 방법은 더미 게이트 구조물의 양측의 제1 반도체 핀 상에 소스/드레인 영역들을 형성하는 단계를 더 포함한다. 방법은 게이트 트렌치를 형성하기 위해 더미 게이트 구조물을 제거하는 단계를 더 포함한다. 방법은 게이트 트렌치에서 실리콘 프리커서 소킹 프로세스를 수행하는 단계를 더 포함한다. 방법은 실리콘 프리커서 소킹 프로세스의 수행 이후에, 게이트 트렌치 내의 유전체 핀 및 제1 반도체 핀 상에 계면 층을 형성하기 위해 게이트 트렌치에서 산화 프로세스를 수행하는 단계를 더 포함하며, 계면 층은 유전체 핀 내의 시임을 채운다. 방법은 게이트 트렌치 내의 계면 층 상에 하이-k 게이트 유전체 층을 형성하는 단계를 더 포함한다. 방법은 게이트 트렌치 내의 하이-k 게이트 유전체 층 상에 게이트 전극 층을 형성하는 단계를 더 포함한다.
실시예들은 다음 피처들 중 하나 이상을 포함할 수 있다. 방법에서 유전체 핀의 시임 내의 계면 층은 제1 반도체 핀 상의 계면 층보다 실리콘이 더 풍부하다. 하이-k 게이트 유전체 층은 유전체 핀의 시임 내에 있지 않다. 유전체 층의 일부를 제거하는 단계는 유전체 층, 절연 재료, 및 제1 반도체 핀을 평탄화하는 단계를 포함하고, 유전체 핀 및 제1 반도체 핀의 상부면들은 서로 수평을 이룬다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
기판으로부터 연장되는 제1 반도체 핀;
상기 기판으로부터 연장되는 제2 반도체 핀;
상기 기판 위의 하이브리드 핀 ― 상기 하이브리드 핀은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 배치되고, 상기 하이브리드 핀은 상기 하이브리드 핀의 상부면으로부터 아래쪽으로 연장되는 산화물 내부 부분을 가짐 ― ;
상기 제2 반도체 핀과 상기 제1 반도체 핀과 상기 하이브리드 핀 사이의 제1 격리 영역 ― 상기 하이브리드 핀은 상기 제1 격리 영역의 상부면 위로 연장됨 ― ;
상기 하이브리드 핀의 측벽들, 상기 제1 반도체 핀의 측벽들 및 상기 제2 반도체 핀의 측벽들 위의 하이-k 게이트 유전체;
상기 하이-k 게이트 유전체 상의 게이트 전극; 및
상기 게이트 전극의 양측의 상기 제1 반도체 핀 상의 소스/드레인 영역들
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 하이브리드 핀, 상기 제1 반도체 핀, 및 상기 제2 반도체 핀의 상부면들은 서로 수평을 이루는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 반도체 핀은 상기 제1 반도체 핀의 측벽과 상기 하이-k 게이트 유전체의 측벽 사이에 계면 산화물 층을 포함하는 것인, 디바이스.
실시예 4. 실시예 3에 있어서,
상기 하이브리드 핀의 상기 산화물 내부 부분은 상기 계면 산화물 층보다 실리콘이 더 풍부한 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 하이브리드 핀은 실리콘 질화물, 탄탈룸 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 실리콘 탄질화물, 실리콘 옥시탄질화물, 또는 이들의 조합을 포함하는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제2 반도체 핀에 인접한 제3 반도체 핀; 및
상기 제2 반도체 핀과 상기 제3 반도체 핀 사이의 제2 격리 영역
을 더 포함하며,
상기 제1 격리 영역의 상부면은 상기 제2 격리 영역의 상부면보다 상기 기판으로부터 더 멀리 배치되는 것인, 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제1 격리 영역의 하부면은 상기 제2 격리 영역의 하부면보다 상기 하이브리드 핀, 상기 제1 반도체 핀, 및 상기 제2 반도체 핀의 상부면으로부터 더 멀리 배치되는 것인, 디바이스.
실시예 8. 방법에 있어서,
기판으로부터 연장되는 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계;
상기 제1 반도체 핀 및 상기 제2 반도체 핀 주위에 절연 재료를 형성하는 단계 ― 상기 절연 재료의 제1 부분은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 배치됨 ― ;
상기 절연 재료의 상기 제1 부분 상에 하이브리드 핀을 형성하는 단계 ― 상기 하이브리드 핀은 내부에 시임을 가짐 ― ;
제1 격리 영역을 형성하기 위해 상기 절연 재료의 상기 제1 부분을 리세싱하는 단계;
상기 제1 반도체 핀, 상기 하이브리드 핀, 및 상기 제2 반도체 핀 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물의 양측의 상기 제1 반도체 핀 및 상기 제2 반도체 핀 상에 소스/드레인 영역들을 형성하는 단계;
게이트 트렌치를 형성하기 위해 상기 더미 게이트 구조물을 제거하는 단계;
상기 게이트 트렌치 내의 상기 제1 반도체 핀, 상기 하이브리드 핀, 및 상기 제2 반도체 핀 상에 제1 게이트 유전체 층을 형성하는 단계 ― 상기 제1 게이트 유전체 층은 상기 하이브리드 핀 내의 상기 시임을 채움 ― ;
상기 게이트 트렌치 내의 상기 제1 게이트 유전체 층 상에 제2 게이트 유전체 층을 형성하는 단계; 및
상기 게이트 트렌치 내의 상기 제2 게이트 유전체 층 상에 게이트 전극 층을 형성하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
상기 하이브리드 핀을 형성하는 단계는:
상기 절연 재료에 의해 점유되지 않은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 상기 절연 재료 상에 유전체 층을 성막하는 단계; 및
상기 유전체 층의 일부를 제거하는 단계
를 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서,
상기 유전체 층의 일부를 제거하는 단계는:
상기 유전체 층, 상기 절연 재료, 상기 제1 반도체 핀, 및 상기 제2 반도체 핀을 평탄화하는 단계
를 포함하고, 상기 하이브리드 핀, 상기 제1 반도체 핀, 및 상기 제2 반도체 핀의 상부면들은 서로 수평을 이루는 것인, 방법.
실시예 11. 실시예 8에 있어서,
상기 제1 게이트 유전체 층을 형성하는 단계는:
상기 게이트 트렌치에서 실리콘 프리커서 소킹 프로세스를 수행하는 단계; 및
상기 실리콘 프리커서 소킹 프로세스의 수행 이후에, 상기 게이트 트렌치에서 산화 프로세스를 수행하는 단계
를 포함하고, 상기 산화 프로세스 이후에, 상기 제1 게이트 유전체 층이 상기 게이트 트렌치에 그리고 상기 하이브리드 핀의 시임에 형성되는 것인, 방법.
실시예 12. 실시예 8에 있어서,
상기 제1 게이트 유전체 층은 실리콘 산화물을 포함하고, 상기 제2 게이트 유전체 층은 하이-k 층을 포함하는 것인, 방법.
실시예 13. 실시예 12에 있어서,
상기 하이브리드 핀의 상기 시임 내의 상기 제1 게이트 유전체 층은 상기 제1 반도체 핀 상의 상기 제1 게이트 유전체 층보다 실리콘이 더 풍부한 것인, 방법.
실시예 14. 실시예 8에 있어서,
상기 하이브리드 핀은 실리콘 질화물, 탄탈룸 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 실리콘 탄질화물, 실리콘 옥시탄질화물, 또는 이들의 조합을 포함하는 것인, 방법.
실시예 15. 실시예 8에 있어서,
상기 소스/드레인 영역들 및 상기 하이브리드 핀 위에 에칭 스탑 층을 형성하는 단계 ― 상기 에칭 스탑 층은 상기 게이트 트렌치 외부의 상기 하이브리드 핀의 상기 시임의 일부를 채움 ― ; 및
상기 에칭 스탑 층 위에 층간 유전체를 형성하는 단계
를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 층간 유전체 및 상기 에칭 스탑 층을 통해 상기 소스/드레인 영역들에 도전성 콘택들을 형성하는 단계
를 더 포함하며, 상기 도전성 콘택들은 상기 소스/드레인 영역들에 전기적으로 연결되는 것인, 방법.
실시예 17. 방법에 있어서,
기판으로부터 연장되는 제1 반도체 핀을 형성하는 단계;
상기 제1 반도체 핀 주위에 절연 재료를 형성하는 단계;
상기 제1 반도체 핀 주위의 상기 절연 재료 상에 유전체 층을 성막하는 단계;
유전체 핀을 형성하기 위해 상기 유전체 층의 일부를 제거하는 단계 ― 상기 유전체 핀은 내부에 시임을 가짐 ― ;
상기 절연 재료를 리세스하는 단계 ― 상기 절연 재료의 리세스 후에, 상기 유전체 핀은 상기 절연 재료의 상부면 위로 연장됨 ― ;
상기 제1 반도체 핀, 상기 유전체 핀, 및 상기 리세스된 절연 재료 위에 더미 게이트 구조물을 형성하는 단계;
상기 더미 게이트 구조물의 양측의 상기 제1 반도체 핀 상에 소스/드레인 영역들을 형성하는 단계;
게이트 트렌치를 형성하기 위해 상기 더미 게이트 구조물을 제거하는 단계;
상기 게이트 트렌치에서 실리콘 프리커서 소킹 프로세스를 수행하는 단계;
상기 실리콘 프리커서 소킹 프로세스의 수행 이후에, 상기 게이트 트렌치 내의 상기 유전체 핀 및 상기 제1 반도체 핀 상에 계면 층을 형성하기 위해 상기 게이트 트렌치에서 산화 프로세스를 수행하는 단계 ― 상기 계면 층은 상기 유전체 핀 내의 상기 시임을 채움 ― ;
상기 게이트 트렌치 내의 상기 계면 층 상에 하이-k 게이트 유전체 층을 형성하는 단계; 및
상기 게이트 트렌치 내의 상기 하이-k 게이트 유전체 층 상에 게이트 전극 층을 형성하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 유전체 핀의 상기 시임의 상기 계면 층은 상기 제1 반도체 핀 상의 상기 계면 층보다 실리콘이 더 풍부한 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 하이-k 게이트 유전체 층은 상기 유전체 핀의 상기 시임 내에 있지 않은 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 유전체 층의 일부를 제거하는 단계는:
상기 유전체 층, 상기 절연 재료, 및 상기 제1 반도체 핀을 평탄화하는 단계
를 포함하고, 상기 유전체 핀 및 상기 제1 반도체 핀의 상부면들은 서로 수평을 이루는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판으로부터 연장되는 제1 반도체 핀;
    상기 기판으로부터 연장되는 제2 반도체 핀;
    상기 기판 위의 하이브리드 핀 ― 상기 하이브리드 핀은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 배치되고, 상기 하이브리드 핀은 상기 하이브리드 핀의 상부면으로부터 아래쪽으로 연장되는 산화물 내부 부분을 가짐 ― ;
    상기 제2 반도체 핀과 상기 제1 반도체 핀과 상기 하이브리드 핀 사이의 제1 격리 영역 ― 상기 하이브리드 핀은 상기 제1 격리 영역의 상부면 위로 연장됨 ― ;
    상기 하이브리드 핀의 측벽들, 상기 제1 반도체 핀의 측벽들 및 상기 제2 반도체 핀의 측벽들 위의 하이-k 게이트 유전체;
    상기 하이-k 게이트 유전체 상의 게이트 전극; 및
    상기 게이트 전극의 양측의 상기 제1 반도체 핀 상의 소스/드레인 영역들
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 하이브리드 핀, 상기 제1 반도체 핀, 및 상기 제2 반도체 핀의 상부면들은 서로 수평을 이루는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 제1 반도체 핀은 상기 제1 반도체 핀의 측벽과 상기 하이-k 게이트 유전체의 측벽 사이에 계면 산화물 층을 포함하는 것인, 디바이스.
  4. 제3항에 있어서,
    상기 하이브리드 핀의 상기 산화물 내부 부분은 상기 계면 산화물 층보다 실리콘이 더 풍부한 것인, 디바이스.
  5. 제1항에 있어서,
    상기 하이브리드 핀은 실리콘 질화물, 탄탈룸 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 실리콘 탄질화물, 실리콘 옥시탄질화물, 또는 이들의 조합을 포함하는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 제2 반도체 핀에 인접한 제3 반도체 핀; 및
    상기 제2 반도체 핀과 상기 제3 반도체 핀 사이의 제2 격리 영역
    을 더 포함하며,
    상기 제1 격리 영역의 상부면은 상기 제2 격리 영역의 상부면보다 상기 기판으로부터 더 멀리 배치되는 것인, 디바이스.
  7. 제6항에 있어서,
    상기 제1 격리 영역의 하부면은 상기 제2 격리 영역의 하부면보다 상기 하이브리드 핀, 상기 제1 반도체 핀, 및 상기 제2 반도체 핀의 상부면으로부터 더 멀리 배치되는 것인, 디바이스.
  8. 방법에 있어서,
    기판으로부터 연장되는 제1 반도체 핀 및 제2 반도체 핀을 형성하는 단계;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀 주위에 절연 재료를 형성하는 단계 ― 상기 절연 재료의 제1 부분은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이에 배치됨 ― ;
    상기 절연 재료의 상기 제1 부분 상에 하이브리드 핀을 형성하는 단계 ― 상기 하이브리드 핀은 내부에 시임을 가짐 ― ;
    제1 격리 영역을 형성하기 위해 상기 절연 재료의 상기 제1 부분을 리세싱하는 단계;
    상기 제1 반도체 핀, 상기 하이브리드 핀, 및 상기 제2 반도체 핀 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물의 양측의 상기 제1 반도체 핀 및 상기 제2 반도체 핀 상에 소스/드레인 영역들을 형성하는 단계;
    게이트 트렌치를 형성하기 위해 상기 더미 게이트 구조물을 제거하는 단계;
    상기 게이트 트렌치 내의 상기 제1 반도체 핀, 상기 하이브리드 핀, 및 상기 제2 반도체 핀 상에 제1 게이트 유전체 층을 형성하는 단계 ― 상기 제1 게이트 유전체 층은 상기 하이브리드 핀 내의 상기 시임을 채움 ― ;
    상기 게이트 트렌치 내의 상기 제1 게이트 유전체 층 상에 제2 게이트 유전체 층을 형성하는 단계; 및
    상기 게이트 트렌치 내의 상기 제2 게이트 유전체 층 상에 게이트 전극 층을 형성하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 하이브리드 핀을 형성하는 단계는:
    상기 절연 재료에 의해 점유되지 않은 상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 상기 절연 재료 상에 유전체 층을 성막하는 단계; 및
    상기 유전체 층의 일부를 제거하는 단계
    를 포함하는 것인, 방법.
  10. 방법에 있어서,
    기판으로부터 연장되는 제1 반도체 핀을 형성하는 단계;
    상기 제1 반도체 핀 주위에 절연 재료를 형성하는 단계;
    상기 제1 반도체 핀 주위의 상기 절연 재료 상에 유전체 층을 성막하는 단계;
    유전체 핀을 형성하기 위해 상기 유전체 층의 일부를 제거하는 단계 ― 상기 유전체 핀은 내부에 시임을 가짐 ― ;
    상기 절연 재료를 리세스하는 단계 ― 상기 절연 재료의 리세스 후에, 상기 유전체 핀은 상기 절연 재료의 상부면 위로 연장됨 ― ;
    상기 제1 반도체 핀, 상기 유전체 핀, 및 상기 리세스된 절연 재료 위에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물의 양측의 상기 제1 반도체 핀 상에 소스/드레인 영역들을 형성하는 단계;
    게이트 트렌치를 형성하기 위해 상기 더미 게이트 구조물을 제거하는 단계;
    상기 게이트 트렌치에서 실리콘 프리커서 소킹 프로세스를 수행하는 단계;
    상기 실리콘 프리커서 소킹 프로세스의 수행 이후에, 상기 게이트 트렌치 내의 상기 유전체 핀 및 상기 제1 반도체 핀 상에 계면 층을 형성하기 위해 상기 게이트 트렌치에서 산화 프로세스를 수행하는 단계 ― 상기 계면 층은 상기 유전체 핀 내의 상기 시임을 채움 ― ;
    상기 게이트 트렌치 내의 상기 계면 층 상에 하이-k 게이트 유전체 층을 형성하는 단계; 및
    상기 게이트 트렌치 내의 상기 하이-k 게이트 유전체 층 상에 게이트 전극 층을 형성하는 단계
    를 포함하는, 방법.
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