TWI853439B

TWI853439B - 半導體裝置與其形成方法

Info

Publication number: TWI853439B
Application number: TW112104138A
Authority: TW
Inventors: 謝博全; 鄭柏賢; 何彩蓉; 施伯錚; 李志鴻; 李資良
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-04-01
Filing date: 2023-02-06
Publication date: 2024-08-21

Abstract

形成半導體裝置的方法包含形成源極/汲極區在基材上；形成第一層間介電質在源極/汲極區上；形成閘極結構在基材上，且側向地相鄰於源極/汲極區；以及形成閘極遮罩在閘極結構上，且形成閘極遮罩包含：蝕刻部分閘極結構，以形成相對於第一層間介電質之頂表面的凹陷；沉積第一介電層在凹陷的閘極結構上與第一層間介電質上；蝕刻部分的第一介電層；沉積半導體層在凹陷的第一介電層上；且平坦化半導體層，以共平面第一層間介電質。在另一實例，方法更含形成閘極間隙壁在基材上，蝕刻部分閘極結構更包含蝕刻部分之閘極間隙壁。

Description

半導體裝置與其形成方法

本揭露係有關於一種半導體裝置及其形成方法，特別是一種形成閘極遮罩的半導體裝置及其形成方法。

半導體裝置用於各式各樣的電子應用中(如個人電腦、手機、數位相機與其他電子設備)。製造半導體裝置基本係藉由依序沉積絕緣或介電層、導電層與半導體層的材料在半導體基材上，並使用微影來圖案化各材料層，以在半導體基材上形成電路構件與元件。

藉由最小特徵尺寸之持續縮減，半導體工業持續改善各電子構件(如電晶體、二極體、電阻、電容等)的積體密度，使得更多構件可被整合至給定的面積內。然而，隨著最小特徵尺寸之縮減，所衍生的額外問題需要被處理。

根據本揭露之一些實施例，本揭露之一實施例揭示一種半導體裝置的形成方法，其中此形成方法包含：形成源極/汲極區在基材上；形成第一層間介電質在此源極/汲極區上；形成閘極結構在此基材上，且側向地相鄰於此源極/汲極區；以及形成閘極遮罩在此閘極結構上，其中此形成此閘極遮罩之操作包含：蝕刻此閘極結構的一部分，以相對於此第一層間介電質的頂表面，形成凹陷；沉積第一介電層在此閘極結構上且在此第一層間介電質上，其中此閘極結構在此凹陷中；蝕刻此第一介電層的一部分；沉積半導體層在此凹陷中之此第一介電層上；以及平坦化此半導體層，以與此第一層間介電質共平面。

根據本揭露之一些實施例，本揭露之一實施例揭示一種半導體裝置的形成方法，其中此形成方法包含：形成第一介電層在源極/汲極區上；形成閘極介電質與側向地相鄰於此第一介電層的閘電極；蝕刻此閘電極，以形成第一凹陷在此閘電極上；共形地沉積第二介電層在此閘電極上之此第一凹陷中；蝕刻此第二介電層，以部分地重組此第一凹陷；沉積半導體層在此第二介電層上之此第一凹陷中；以及蝕刻此第一介電層，以暴露此源極/汲極區，其中此蝕刻此第一介電層之操作係以蝕刻劑來進行，且相較於蝕刻此第二介電層，此蝕刻劑係以較低速率蝕刻此半導體層。

根據本揭露之一些實施例，本揭露之一實施例揭示一種半導體裝置，包含：閘電極，設置於第一閘極間隙壁與第二閘極間隙壁之間；介電層，設置於此閘電極上，且插入此第一閘極間隙壁與此第二閘極間隙壁之間；半導體層，嵌埋於此介電層的較高部，其中此介電層的上表面與此半導體層的上表面等高；以及層間介電質，設於且共形於此介電層與此半導體層之此些等高的上表面上。

50:基材

50N:n型區

50P:p型區

52:鰭

56:絕緣區，STI區

58:通道區

62:虛設介電層

64:虛設閘極層

66:遮罩層

72:虛設介電質

74:虛設閘極

76:遮罩

82:閘極間隙壁

84:鰭形間隙壁

86:源極/汲極凹陷

88:磊晶源極/汲極區

88A:襯層

88B:主層

88C:精整層

92:接觸蝕刻停止層，CESL

94:第一層間介電質，ILD

96:凹陷

102:閘極介電層

104:閘電極層，閘電極

104A:襯層

104B:調整層

104C:填料

112:閘極介電質

114:閘電極

116:凹陷

116':凹陷

116":凹陷

116V:孔洞

116V':孔洞

116V":孔洞

118:介電層

120:閘極遮罩

122:接觸開口

122C:角落區

124:導電層

126:源極/汲極合金區，金屬-半導體合金區

126A:源極/汲極合金區

126B:閘極遮罩合金區

127:閘極遮罩合金區

128:金屬

132:較低源極/汲極接觸

132B:較低源極/汲極接觸

134:接觸遮罩

134B:接觸遮罩

142:蝕刻停止層，ESL

144:第二ILD

144A:較低部分

144B:較高部分

152:接觸開口

154:導電層

156:源極/汲極接觸

162:接觸開口

168:接觸間隙壁

170:導電層

172:閘極接觸

172B_M:主要部分

172B_V1:導通孔部分

172B_V2:導通孔部分

202:半導體層

300:前側內連接結構

302:蝕刻停止層，ESL

304:第一金屬間介電質，IMD

306:導線

312:ESL

314:第二IMD

316:導通孔

318:導線

D₁:深度

D₂:深度

D₃:深度

D₄:深度

H₁:高度

H₂:高度

H₃:高度

H₄:高度

H₅:高度

H₆:高度

H₇:高度

H₈:高度

H₉:高度

H₁₀:高度

W₁:寬度

W₂:寬度

A-A':剖面

B-B':剖面

C-C':剖面

X₁-X₁':線段

X₂-X₂':線段

Y₁-Y₁':線段

Y₂-Y₂':線段

從以下結合附圖所做的詳細描述，可對本揭露之態樣有最佳的了解。須注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸可任意地增加或減少。

圖1係根據一些實施例繪示三維視圖的鰭式場效電晶體(fin field-effect transistor；FinFET)之例示。

圖2至圖31F係根據一些實施例之FinFETs之製程的中間階段之視圖。

以下的揭露提供了許多不同實施方式或實施例，以實施所提供標的之不同特徵。以下所描述之構件與安排的特定實施例係用以簡化本揭露之實施例。當然這些僅為實施例，並非用以作為限制。例如，於描述中，第一特徵形成於第二特徵上或於其之上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。另外，本揭露可以在各種示例中重複元件符號及/或字母。這些重複為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或配置之間有特定的關係。

此外，在此可能會使用空間相對用語，例如「在下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」與類似用語，以方便說明如圖式所繪示之一構件或一特徵與另一(另一些)構件或特徵之間的關係。除了在圖中所繪示之方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可利用同樣的方式來解釋在此所使用之空間相對描述符號。

根據各種實施例，用於電晶體的閘極結構之閘極遮罩係被形成，以在形成電晶體的源極/汲極區之接觸的期間保護閘極結構。閘極遮罩可具有複合薄膜結構且例如包含介電層和半導體層。介電層形成於閘極結構上，且介電層係部分地被蝕刻。半導體層係接著形成於被蝕刻的介電層上，且半導體層係被平坦化，以共平面於設置於源極/汲極區上的層間介電質。層間介電質係被蝕刻，以形成源極/汲極區的接觸開口。相較於介電層，半導體層對層間介電質具有較高的蝕刻選擇性。因此，蝕刻層間介電質係以提昇的速率、效能與控制來進行，而閘極遮罩實質上維持未被蝕刻的。此外，以介電層與半導體層形成閘極遮罩確保閘極遮罩沒有孔洞。因此，以提昇的效率與控制來進行後續閘極遮罩之蝕刻，以形成閘極結構的接觸開口，且同時對閘極結構幾乎沒有施加損害。進一步地，於半導體裝置之功能性使用的期間，具有低介電係數且維持在閘極遮罩中的介電層確保閘極遮罩的複合結構幾乎沒有造成寄生電容。這些優點導致所得的電晶體更高之產率、縮減的缺陷與改善的性能和可靠度。

根據一些實施例，圖1繪示鰭式場效電晶體(Fin Field-Effect Transistors；FinFETs)的例示。圖1是三維視圖，其中FinFETs的一些特徵被省略以簡化繪示。FinFETs包含延伸自基材50(如半導體基材)的鰭52，而鰭52作為FinFETs的通道區58。絕緣區56(如淺溝槽絕緣(shallow trench isolation；STI)區)係設置於相鄰鰭52之間，而鰭52可能從相鄰絕緣區56之間凸出在上。雖然絕緣區56係描述/繪示成與基材50分隔，但如在本文所採用，術語「基材」可對應至單獨的半導體基材或結合半導體基材與絕緣區。此外，雖然鰭52的底部與基材50繪示成單一與連續的材料，但鰭52的底部與/或基材50可包含單一材料或複數個材料。在此情境下，鰭52對應至從相鄰的絕緣區56之間延伸的部分。

閘極介電質112沿著鰭52的側壁並在鰭52的頂表面上。閘電極114在閘極介電質112上。相應於閘極介電質112與閘電極114，磊晶源極/汲極區88設置於鰭52的對側上。磊晶源極/汲極區88可在各個鰭52之間共享。例如，相鄰的磊晶源極/汲極區88可被電性連接(如透過磊晶成長合併磊晶源極/汲極區88，或透過耦合磊晶源極/汲極區88與相同的源極/汲極接觸)。

圖1更繪示參照的剖面，此些剖面將用於後續圖示中。例如，剖面A-A'是沿著鰭52的縱軸，且沿著FinFET的磊晶源極/汲極區88之間的電流方向。剖面B-B'垂直於剖面A-A'，且沿著閘電極114的縱軸。剖面C-C'平行於剖面B-B'，且延伸穿過FinFETs的磊晶源極/汲極區88。後續圖示請參照這些參考的剖面以更清楚的理解。

在本文所述的一些實施例係以使用後閘極(gate-last)製程所形成之FinFETs的情境描述。在其他的實施例中，前閘極(gate-first)製程可被使用。並且，一些實施例考量用於平面裝置(如平面FETs)的態樣。

根據一些實施例，圖2至圖31F為製造FinFETs時的中間階段視圖。圖2、圖3與圖4的三維視圖顯示類似於圖1之三維視圖。圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖13D、圖14A、圖14D、圖15A、圖15D、圖16A、圖16D、圖16E、圖17A、圖17D、圖18A、圖18D、圖19A、圖19D、圖20A、圖20D、圖21A、圖21D、圖22A、圖22D、圖23A、圖23D、圖24A、圖24D、圖25A、圖25D、圖26A、圖26D、圖27A、圖27D、圖28A、圖28D、圖29A、圖29D、圖30A、圖30D、圖31A、圖31B、圖31D與圖31E為剖視圖，此些剖視圖係繪示相似於沿著圖1中的參照剖面A-A'。圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖 14B、圖15B、圖16B、圖17B、圖18B、圖19B、圖20B、圖21B、圖22B、圖23B、圖24B、圖25B、圖26B、圖27B、圖28B、圖29B與圖30B為剖視圖，此些剖視圖係繪示相似於圖1中的參照剖面B-B'。圖5C、圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖12C、圖13C、圖14C、圖15C、圖16C、圖17C、圖18C、圖19C、圖20C、圖21C、圖22C、圖23C、圖24C、圖25C、圖26C、圖27C、圖28C、圖29C與圖30C為剖視圖，此些剖視圖係繪示相似於圖1中的參照剖面C-C'。

圖2中，提供基材50。基材50可為半導體基材(如塊狀半導體、絕緣體上覆半導體(semiconductor-on-insulator；SOI)基材或類似的基材)，其中半導體基材可為被摻雜的(如具有p型或n型雜質)或未被摻雜的。基材50可為晶圓(如矽晶圓)。一般而言，SOI基材為形成在絕緣體層上的半導體材料層。例如，絕緣體層可為埋入式氧化物(buried oxide；BOX)層、矽氧化物層或類似的層。絕緣體層係提供於基材(基本上是矽或玻璃基材)上。其他基材(如多層或梯度結構的(gradient)基材)也可使用。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦與/或銻化銦的化合物半導體；包含矽鍺、磷砷化鎵(gallium arsenide phosphide)、砷化銦鋁(aluminum indium arsenide)、砷化鎵鋁(aluminum gallium arsenide)、砷化銦鎵(gallium indium arsenide)、磷化銦鎵(gallium indium phosphide)與/或磷砷化銦鎵(gallium indium arsenide phosphide)的合金半導體；上述材料的組合；或類似的材料。

基材50具有n型區50N與p型區50P，n型區50N可用以形成n型裝置(如NMOS(n-type Metal Oxide Semiconductor)電晶體(例如，n型FinFETs))，且p型區50P可用以形成p型裝置(如PMOS(p-type Metal Oxide Semiconductor)電晶體(如p型FinFETs))。n型區50N可物理性地與p型區50P隔離(非分開地繪示)，且任何數量的裝置特徵(如其他主動裝置、摻雜區域、絕緣結構等)可被設置於n型區50N與p型區50P之間。雖然繪示為一個n型區50N與一個p型區50P，但可提供任何數量的n型區50N與p型區50P。

鰭52形成於基材50中。鰭52為半導體條(semiconductor strip)。藉由在基材50中蝕刻溝槽，鰭52可形成於基材50中。蝕刻可為任何可接受的蝕刻製程(如反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似的蝕刻製程或上述蝕刻製程的組合)。蝕刻製程可為異向性的。

鰭52可藉由任何適合的方法來圖案化。例如，使用一或多個微影製程(包含雙圖案化或多圖案化製程)來圖案化鰭52。大致上，雙圖案化或多圖案化製程包含微影與自對準製程，以允許所產生之圖案相較於使用單一與直接的微影製程所得的結果，此些圖案可例如具有更小的間距。舉例而言，在一實施例中，犧牲層形成於基材上，且藉由微影製程來圖案化。間隙壁使用自對準製程沿著圖案化的犧牲層側邊形成。然後，移除犧牲層，而剩餘的間隙壁接著作為遮罩，以圖案化鰭52。在一些實施例中，遮罩(或其他層)可能保留在鰭52上。

STI區56形成於基材50上且在相鄰鰭52之間。STI區56設置於鰭52的較低部分之附近，以使鰭52的較高部分從相鄰的STI區56突出。易言之，鰭52的較高部分延伸於STI區56的頂表面上。STI區56分隔相鄰裝置的特徵。

STI區56可藉由任何適合的方法形成。例如，絕緣材料可形成於基材50上且在相鄰鰭52之間。絕緣材料可為氧化物(如氧化矽)、氮化物(如氮化矽)、類似的材料或上述材料的組合，且絕緣材料可藉由化學氣相沉積(chemical vapor deposition；CVD)製程(如高密度電漿CVD(high density plasma CVD；HDP-CVD)、可流動的化學氣相沉積(flowable chemical vapor deposition；FCVD))、類似的製程或上述製程的組合。藉由任何可接受的製程來形成的其他絕緣材料可被使用。在一些實施例中，絕緣材料是由FCVD形成的矽氧化物。一旦形成絕緣材料時，可進行退火製程。雖然STI區56分別繪示為單層，但是一些實施例可使用多層。例如，在一些實施例中，襯墊(未分開繪示)可先沿著基材50與鰭52的表面來形成。之後，絕緣材料(如前所述的材料)可在襯墊上形成。在一實施例中，絕緣材料被形成，故多餘的絕緣材料覆蓋鰭52。接著，對絕緣材料施加移除製程，以移除鰭52上多餘的絕緣材料。在一些實施例中，平坦化製程(如化學機械研磨(chemical mechanical polish；CMP))、回蝕(etch-back)製程、上述製程的組合或類似的製程可被使用。在遮罩保留在鰭52的實施例中，平坦化製程可暴露遮罩或移除遮罩。平坦化製程後，絕緣材料的頂表面與遮罩(如果存在)或鰭52的頂表面為共平面(在製程偏差內)。據此，遮罩(如果存在)或鰭52的頂表面係穿過絕緣材料而暴露。在繪示的實施例中，沒有遮罩留在鰭52上。絕緣材料接著被凹陷，以形成STI區56。絕緣材料被凹陷，故鰭52的較高部分從絕緣材料的相鄰部分之間突出。進一步，STI區56的頂表面具有如所繪示的平坦表面、凸表面、凹表面(如碟狀)或上述表面的組合。STI區56的頂表面可藉由適合的蝕刻來平坦地、凸出地及/或凹陷地形成。使用任何可接受的蝕刻製程(如對絕緣材料(如比起鰭52的材料，在較快的速率下選擇性蝕刻STI區56的絕緣材料)的材料是選擇性的蝕刻製程)，絕緣材料可被凹陷。例如，使用稀釋的氫氟酸(dilute hydrofluoric；dHF)，進行氧化物的移除。

前述製程只是如何形成鰭52與STI區56的一種例示。在一些實施例中，使用遮罩與磊晶成長製程，鰭52 可被形成。例如，介電層可形成於基材50的頂表面上，並蝕刻穿透介電層的溝槽，以暴露底下的基材50。磊晶結構可被磊晶地成長在溝槽中，且介電層可被凹陷，故磊晶結構從介電層凸出，以形成鰭52。雖然原位(in situ)與植入(implantation)摻雜可一起使用，但在一些磊晶結構是磊晶地成長之實施例中，磊晶地成長材料可於成長期間原位地被摻雜，而可能排除先前及/或後續的植入。

再者，不同於p型區50P中的材料，於n型區50N中磊晶地成長材料較為有利。在各個實施例中，以矽鍺(Si_xGe_1-x，其中x在0至1的範圍內)、碳化矽、純的或實質純的鍺、三五族化合物半導體、二六族化合物半導體或類似的材料來形成鰭52的較高部分。例如，形成三五族的化合物半導體的可用材料包含但並不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵與類似的材料。

再者，適合的井(未分開繪示)可形成於鰭52及/或基材50中。此些井所具有的導電類型可相反於源極/汲極區的導電類型，源極/汲極區係後續形成於n型區50N與p型區50P之每一者中。在一些實施例中，p型井形成於n型區50N中，且n型井形成於p型區50P中。在一些實施例中，p型井或n型井形成在n型區50N與p型區50P之兩者中。

在不同井類型的實施例中，用於n型區50N與p型區50P的不同植入步驟可使用如光阻的遮罩(未分開繪示)來達成。例如，光阻可形成於n型區50N中的鰭52與STI區56。光阻被圖案化，以暴露p型區50P。藉由使用旋塗(spin-on)技術可形成光阻，且藉由可接受的微影技術來圖案化光阻。一旦光阻被圖案化，於p型區50P進行n型雜質植入，且光阻可作為遮罩，以實質避免n型雜質植入至n型區50N中。n型雜質可為磷、砷、銻或類似的材料，且n型雜質植入的區域之濃度範圍為10¹³cm^-3至10¹⁴cm^-3。於植入後，移除光阻(如藉由任何可接受的灰化(ashing)製程)。

p型區50P的植入之後或之前，於p型區50P中，如光阻劑的遮罩(未分開繪示)係形成於鰭52與STI區56上。光阻係圖案化，以暴露n型區50N。光阻可藉由旋塗技術來形成，且使用可接受的微影技術來圖案化。一旦光阻被圖案化，於n型區50N中可進行p型雜質的植入，且光阻可作為遮罩，以實質地避免p型雜質植入p型區50P中。p型雜質可為硼、氟化硼、銦或類似的材料，且p型雜質植入於區域中的濃度在10¹³cm^-3至10¹⁴cm^-3的範圍中。於植入後，光阻被移除(如藉由任何可接受的灰化製程)。

n型區50N與p型區50P的植入後，可進行退火，以修復佈植損傷，且活化植入的p型及/或n型雜質。在磊晶成長的鰭52之磊晶結構的一些實施例中，雖然原位與植入摻雜可一起使用，於成長期間成長的材料可被原位的摻雜，而可避免植入。

圖3中，虛設介電層62係形成於鰭52上。虛設介電層62可形成如氧化矽、氮化矽、上述材料的組合或類似的材料之介電材料，其中虛設介電層62可根據可接受的技術被沉積或熱成長。虛設閘極層(dummy gate layer)64係形成於虛設介電層(dummy dielectric layer)62上，且遮罩層66係形成於虛設閘極層64上。虛設閘極層64可被沉積在虛設介電層62上且接著被平坦化(如藉由CMP)。遮罩層66可被沉積在虛設閘極層64上。虛設閘極層64可形成導電或非導電材料(如非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物或類似的材料，其中虛設閘極層64可藉由物理氣相沉積(physical vapor deposition；PVD)、CVD或類似的方法來沉積。虛設閘極層64可為具有高蝕刻選擇性的材料來形成，且高蝕刻選擇性係針對絕緣材料(如STI區56及/或虛設介電層62)的蝕刻而言。遮罩層66可以如氮化矽、氮氧化矽或類似的材料之介電材料來形成。在本例示中，單一虛設閘極層64與單一遮罩層66係橫跨n型區50N與p型區50P來形成。在繪示的實施例中，虛設介電層62覆蓋鰭52與STI區56，故虛設介電層62延伸至STI區56上且在虛設閘極層64與STI區56之間。在另一實施例中，虛設介電層62只覆蓋鰭52。

在圖4中，使用可接受的微影與蝕刻技術，遮罩層66被圖案化，以形成遮罩76。藉由任何可接受的蝕刻技術，遮罩76的圖案係接著傳送至虛設閘極層64，以形成虛設閘極74。藉由任何可接受的蝕刻技術，遮罩76的圖案可選擇地進一步被傳送至虛設介電層62，以形成虛設介電質72。虛設閘極74覆蓋對應的鰭52之通道區58。遮罩76的圖案可被用以物理上分隔相鄰的虛設閘極74。虛設閘極74也可具有縱長的方向，且此方向實質上垂直(在製程變化內)於鰭52的縱長之方向。於圖案化虛設閘極74期間或於後續加工期間，遮罩76可被移除。

在製造實施例裝置中，圖5A至圖30D繪示各個額外的步驟。圖5A至圖30D繪示n型區50N與p型區50P中之一者的特徵。例如，繪示的結構可應用於n型區50N與p型區50P之兩者。搭配每一所附圖式，n型區50N與p型區50P的結構中的差異(如果有存在任何的差異)係於本文中描述。

圖5A至圖5C中，閘極間隙壁82係形成於鰭52上以及形成於遮罩76(如果存在)、虛設閘極74與虛設介電質的暴露之側壁上。閘極間隙壁82係藉由共形沉積一或多種介電材料並接續著蝕刻此或此些介電材料來形成。可接受的介電材料包含氧化矽、氮化矽、氮氧化矽、氮碳氧化矽或類似的介電材料，其中介電材料可藉由共形沉積製程如化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)、原子層沉積(atomic layer deposition；ALD)、電漿增強原子層沉積(plasma-enhanced atomic layer deposition；PEALD)或類似的沉積製程來形成。藉由任何可接受的製程所形成之其他絕緣材料可被使用。任何可接受的蝕刻製程(如乾蝕刻、濕蝕刻、類似的製程或上述製程的組合)係進行以圖案化此或此些介電材料。蝕刻可為異向性的。當蝕刻時，此或此些介電材料具有殘留於虛設閘極74的側壁上之部分(因此形成閘極間隙壁82)。如後所詳述，在一些實施例中，當蝕刻時，用以形成閘極間隙壁82的蝕刻係被調整，故此或此些介電材料也具有殘留於鰭52的側壁上之部分(因此形成鰭形間隙壁84)。於蝕刻後，鰭形間隙壁84(如果存在)與閘極間隙壁82可具有直的側壁(如所繪示)，或可具有曲線的側壁(未分別繪示)。

再者，植入係被進行，以形成略為摻雜的源極/汲極(lightly doped drain；LDD)區(未分別繪示)。在具有不同裝置類型的實施例中，類似於先前所述用於井之植入，如光阻的遮罩(未分別繪示)可形成於n型區50N之上，而暴露出p型區50P，且恰當的類型(如p型)雜質可被植入暴露在p型區50P中的鰭52內。接著遮罩可被移除。接著，如光阻的遮罩(未分別繪示)可形成於p型區50P上而暴露出n型區50N，且恰當類型的雜質(如n型)可被植入暴露於n型區50N中的鰭52內。遮罩係接著被移除。n型雜質可為先前所述之任何n型雜質，且p型雜質可為先前所述之任何p型雜質。植入期間，通道區58維持被虛設閘極74所覆蓋，故通道區58維持實質上不含有植入的雜質，以形成LDD區。LDD區可具有一濃度的雜質，其中此濃度在約10¹⁵cm^-3至約10¹⁹cm^-3的範圍。退火可被用以修復植入損傷，且用以活化植入的雜質。

需注意的是，先前的揭露大致上描述形成間隙壁與LDD區的製程。其他製程與順序可被使用。例如，較小或額外的間隙壁可被使用；不同順序的步驟可被使用；額外的間隙壁可被形成與移除；及/或類似的情形。再者，使用不同的結構與步驟，n型裝置與p型裝置可被形成。

於圖6A至圖6C中，源極/汲極凹陷86形成於鰭52中。於繪示的實施例中，源極/汲極凹陷86延伸至鰭52中。源極/汲極凹陷86也延伸至基材50中。在各個實施例中，源極/汲極凹陷86可延伸至基材50的頂表面而不蝕刻基材50；鰭52可被蝕刻，故源極/汲極凹陷86的底表面係設置在低於STI區56的頂表面；或類似的情況。使用異向性蝕刻製程(如RIE、NBE或類似的蝕刻製程)，藉由蝕刻鰭52，源極/汲極凹陷86可被形成。於用以形成源極/汲極凹陷86的蝕刻製程期間，閘極間隙壁82與虛設閘極74一起遮掩鰭52的一部分。當源極/汲極凹陷86達到預期深度後，計時的蝕刻製程被用以停止源極/汲極凹陷86的蝕刻。在一些實施例中，鰭形間隙壁84也被凹陷直到鰭形間隙壁84達到預定高度。控制鰭形間隙壁84的高度允許後續成長的源極/汲極區之尺寸被控制。

於圖7A至圖7D中，磊晶源極/汲極區88形成於源極/汲極凹陷86中。磊晶源極/汲極區88因此設置於鰭 52中，故每一虛設閘極74(與對應的通道區58)在分別相鄰的磊晶源極/汲極區88對之間。磊晶源極/汲極區88因此鄰接通道區58。在一些實施例中，藉由恰當的側向距離，閘極間隙壁82用以分開磊晶源極/汲極區88與虛設閘極74，故磊晶源極/汲極區88並不會與後續形成的最終FinFETs之閘極短路。磊晶源極/汲極區88的材料可被選擇，以施加壓力於對應的通道區58中，因此以提升性能。

於n型區中磊晶源極/汲極區88可藉由遮掩p型區50P來形成。接著，n型區50N中的磊晶源極/汲極區88可磊晶地成長於n型區50中的源極/汲極凹陷86內。磊晶源極/汲極區88可包含任何可接受的材料，此些材料適合作為n型裝置。例如，假如鰭52為矽，於n型區50N中的磊晶源極/汲極區88可包含於通道區58上施加拉伸應力(如在裡面形成拉伸應變)的材料(如矽、碳化物、磷摻雜碳化矽、磷化矽或類似的材料)。在n型區50N中的磊晶源極/汲極區88可稱之為「n型源極/汲極區」。於n型區50N中的磊晶源極/汲極區88可具有從鰭52的對應表面升起之表面，且具有面向(facets)。

在p型區50P中的磊晶源極/汲極區88可藉由遮掩n型區50N來形成。接著，在p型區50P中的磊晶源極/汲極區88在p型區50P中的源極/汲極凹陷86內磊晶地成長。磊晶源極/汲極區88可包含任何可接受的材料，這些材料適合作為p型裝置。例如，假如鰭52為矽，在p型區50P的磊晶源極/汲極區88可包含於通道區58上施加壓應力(如在裡面形成壓應變)的材料(如矽鍺、摻硼矽鍺、鍺、鍺錫或類似的材料)。在p型區50P中的磊晶源極/汲極區88可稱之為「p型源極/汲極區」。在p型區50P中的磊晶源極/汲極區88可具有從鰭52的對應表面升起的表面，且具有面向。

磊晶源極/汲極區88及/或鰭52可用雜質來植入，以形成源極/汲極區，且類似於前述形成LDD區的製程，接續著退火。源極/汲極區可具有範圍約10¹⁹cm^-3至約10²¹cm^-3的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為前述雜質之任一者。在一些實施例中，於成長期間，磊晶源極/汲極區88可被原位的摻雜。

由於磊晶製程用以形成n型區50N與p型區50P中的磊晶源極/汲極區88，磊晶源極/汲極區88的上表面具有面向，此些面向側向地向外延伸超過鰭52的側壁。在一些實施例中，如圖7C所繪示，此些面相導致一個相同FinFET之相鄰的磊晶源極/汲極區88合併。在一些實施例中，如圖7D所繪示，於磊晶製程完成後，相鄰的磊晶源極/汲極區88維持分開的。在繪示的實施例中，鰭形間隙壁84的殘餘部分覆蓋鰭52的側壁之一部份，此部分延伸至STI區56上，因此阻礙或抑制磊晶成長。在另一實施例中，用以形成閘極間隙壁82的間隙壁蝕刻被調整成不用以形成鰭形間隙壁84(如移除鰭形間隙壁84)的間隙壁蝕刻，如此以允許磊晶源極/汲極區88延伸至STI區56的表面。

磊晶源極/汲極區88可包含一或多個半導體材料層。例如，磊晶源極/汲極區88可各包含襯層88A、主層88B與精整層88C(或更通常地說，第一半導體材料層、第二半導體材料層與第三半導體材料層)。半導體材料層的任意數量可為磊晶源極/汲極區88所用。襯層88A、主層88B與精整層88C可以不同半導體材料形成，且可以不同雜質濃度摻雜。在一些實施例中，主層88B比起精整層88C具有較高濃度的雜質，且精整層88C比起襯層88A具有較高濃度的雜質。在磊晶源極/汲極區88包含三個半導體材料層的實施例中，襯層88A可於源極/汲極凹陷86中成長，主層88B可於襯層88A上成長，且精整層88C可於主層88B上成長。於後續加工期間，比起主層88B，以較少濃度的雜質形成襯層88A可增加於源極/汲極凹陷86中的附著力，且比起主層88B，以較少濃度的雜質形成精整層88C可降低從主層88B向外擴散(out-diffusion)的雜質。

在圖8A至圖8C中，第一層間介電質(inter-layer dielectric；ILD)94係沉積於磊晶源極/汲極區88、閘極間隙壁82與遮罩76(如果存在)或虛設閘極74上。第一ILD 94可以介電材料形成，第一ILD 94藉由任何適合的方法(如CVD、電漿增強CVD(PECVD)、FCVD)來沉積。可接受的介電材料可包含磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、硼摻雜的磷矽酸鹽玻璃 (boron-doped phospho-silicate glass；BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)或類似的介電材料。藉由任何可接受的製程形成的其他絕緣材料可被使用。

在一些實施例中，接觸蝕刻停止層(contact etch stop layer；CESL)92係形成於第一ILD 94與磊晶源極/汲極區88、閘極間隙壁82與遮罩76(如果存在)或虛設閘極74之間。CESL 92可以介電材料形成(如氮化矽、氧化矽、氮氧化矽獲類似的介電材料)，其中對第一ILD 94的蝕刻，介電材料具有高的蝕刻選擇性。藉由任何適合的方法(如CVD、ALD或類似的方法)可形成CESL 92。

於圖9A至圖9C中，進行移除製程，以使第一ILD 94的頂表面與遮罩76(如果存在)或虛設閘極74的頂表面等高。在一些實施例中，化學機械研磨(chemical mechanical polish；CMP)、回蝕(etch-back)製程、上述製程的組合或類似的製程之平坦化製程可被使用。平坦化製程也可移除虛設閘極74上的遮罩76，以及沿著遮罩76的側壁之閘極間隙壁82的部分。於平坦化製程後，第一ILD 94的頂表面、CESL 92、閘極間隙壁82與遮罩76(如果存在)或虛設閘極74係共平面(在製程變化之內)。也在平坦化製程後，閘極間隙壁82具有均勻的高度。據此，遮罩76(如果存在)或虛設閘極74的頂表面係透過第一ILD 94來暴露。在繪示的實施例中，遮罩76殘留，且平坦化製程使第一ILD 94的頂表面等高，以與遮罩76 的頂表面共平面。

於圖10A至圖10C中，遮罩76(如果存在)與虛設閘極74係於蝕刻製程中移除，故凹陷96被形成。凹陷96中虛設介電質72的部分也被移除。在一些實施例中，只有虛設閘極74被移除，且虛設介電質72遺留並藉由凹陷96暴露。在一些實施例中，虛設介電質72係從在晶粒(如核心邏輯區)的第一區中的凹陷96移除，並保留在晶粒(如輸入/輸出區)的第二區中的凹陷96裡。在一些實施例中，虛設閘極74係藉由異向性乾蝕刻製程移除。例如，蝕刻製程包含使用一或一些反應性氣體的乾蝕刻製程，其中比起第一ILD 94或閘極間隙壁82，反應性氣體以較快速率蝕刻虛設閘極74。於移除期間，當虛設閘極74被蝕刻時，虛設介電質72可被用做蝕刻停止層。於移除虛設閘極74後，虛設介電質可接著被選擇性地移除。每一凹陷96暴露及/或覆蓋對應鰭52的通道區58。

於圖11A至圖11D中，閘極介電層102形成於凹陷96中。閘電極層104係形成於閘極介電層102上。閘極介電層102與閘電極層104為取代閘極的層，且每一者沿著側壁並於通道區58的頂表面上延伸。

閘極介電層102設置於鰭52的側壁上及/或頂表面上，以及在閘極間隙壁82的側壁上。閘極介電層102可於第一ILD 94與閘極間隙壁82的頂表面上形成。閘極介電層102可包含如矽氧化物或金屬氧化物的氧化物、如金屬矽化物的矽化物、上述材料的組合、上述的多層材料或類似的材料。閘極介電層102可包含具有大於7.0的k值之介電材料(如高介電係數(high k)介電材料)(如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽化物與上述材料的組合)。閘極介電層102的形成方法包含分子束沉積(molecular-beam deposition；MBD)、ALD、PECVD與類似的方法。在虛設介電質72的部分保留在凹陷96中的實施例裡，閘極介電層102包含虛設介電質72的材料(如氧化矽)。雖然單層的閘極介電層102被繪示，但是閘極介電層102可包含任意數量的介面層與任意數量的主層。例如，閘極介電層102可包含介面層與覆蓋的高k(high k)介電層。

閘電極層104可包含如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鎢、鈷、釕、鋁、上述材料的組合、上述多層的材料或類似的材料之含有金屬的材料。例如，雖然單層閘電極104被繪示於圖11A中，但如圖11D所繪示，閘電極104可包含任意數量的襯層104A、任意數量的功函數調整層104B與填料104C。填入凹陷96後，可進行平坦化製程(如CMP)，以移除閘極介電層102與閘電極104的材料之多餘部分，其中多餘部分位於ILD 94的頂表面上。閘電極104與閘極介電層102的材料之剩餘部分因此形成最終FinFETs的替代閘極。閘電極104與閘極介電層102可統稱為「閘堆疊」。閘極與閘堆疊可沿著鰭52的通道區58之側壁延伸。

n型區50N與p型區50P中閘極介電層102的形成可同時發生，故閘極介電層102在每一區中以相同的一或一些材料形成，且閘電極層104的形成可同時發生，故閘電極層104在每一區中以相同的此或此些材料形成。在一些實施例中，在每一區中閘極介電層102可由相異的製程形成，故閘極介電層102可為不同材料及/或具有不同的層數，且/或在每一區中閘電極層104可藉由相異的製程形成，故閘電極層104可為不同材料及/或具有不同的層數。當使用相異的製程時，各個遮罩步驟可用以遮掩與暴露恰當的區域。

圖12A至圖12C中，進行移除製程以移除閘極介電層102與閘電極層104的材料之多餘部分，其中多餘部分位於第一ILD 94、CESL 92與閘極間隙壁82的頂表面上，因此以形成閘極介電質112與閘電極114。在一些實施例中，如CMP、回蝕(etch-back)製程、上述製程的組合或類似的製程之平坦化製程可被使用。閘極介電層102被平坦化時具有殘留於凹陷96中的部分(因此形成閘極介電質112)。閘電極層104被平坦化時具有殘留於凹陷96中的部分(因此形成閘電極114)。平坦化製程後，閘極間隙壁82、CESL 92、第一ILD 94、閘極介電質112與閘電極114的頂表面為共平面(在製程變化之內)。閘極介電質112與閘電極114形成最終的FinFETs之替代閘極。閘極介電質112與閘電極114的每一對應配對可統稱為「閘極結構」。閘極結構沿著鰭52的通道區58之頂表面、側壁表面與底表面延伸。

圖13A至圖13D中，閘極結構(包含閘極介電質112與閘電極114)被凹陷以形成凹陷116，其中凹陷116係相對於第一ILD 94的頂表面且凹陷116直接在閘極結構上。使用任何可接受的蝕刻製程(如對閘極結構的材料是選擇性的(如比起第一ILD 94與CESL 92的材料，對閘極介電質112與閘電極114的材料以較快速率選擇性蝕刻))，閘極結構可被凹陷。例如，凹陷116可具有範圍10nm至30nm的寬度W₁。

參照圖13D，在一些實施例中，閘極間隙壁82與閘極結構也可一起被凹陷。當閘極間隙壁82被凹陷時，閘極間隙壁82可與閘極結構被凹陷相同程度，或被凹陷不同程度。如所繪示，比起圖13A相關的實施例，凹陷116的較高部分可較寬，且閘極間隙壁82與閘極結構可賦予凹陷116的底部凹陷形狀。例如，凹陷116具有範圍20nm至40nm的寬度W₂。需注意的是，圖13B與圖13C可適用於且類似於這些實施例。

在一些實施例中(未特意繪示)，金屬層可沉積於凹陷的閘極結構上。例如，金屬層可類似於閘電極114(如鎢)中所使用的材料(如無氟鎢)，其中金屬層選擇性的沉積於閘電極114的材料上，且變成閘電極114的一部分。藉由如CVD、ALD、類似的製程或任何適合的方法之沉積製程，金屬層係被形成。

圖14A至圖14D中，介電層118共形地沉積於凹陷116中。圖14A繪示形成介電層118在與圖13A相關的結構上之實施例。介電層118也可形成於閘極間隙壁82、第一ILD 94與CESL 92的頂表面上。在一些實施例中，介電層118以一或多個介電層所形成，其中介電層包含一或一些介電材料，且此或此些介電材料對蝕刻第一ILD 94與可選擇的CESL 92具有較高的蝕刻選擇性。可接受的介電材料包含氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽或類似的介電材料，其中介電材料可藉由如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)、FCVD的共形沉積製程來形成。藉由任何可接受的製程，其他絕緣材料可被使用。

在一些實施例中，沉積介電層118期間發生夾止(pinch-off)，故形成在凹陷116中的介電層118是不完整的。因此，孔洞116V形成於凹陷116的部分，孔洞116V係未被介電層118填滿。孔洞116V可為穿透凹陷116縱向地延伸之接縫。在一些實施例中，繪示之孔洞116V的每一者可代表複數個分散的孔洞，且此些孔洞穿透凹陷116縱向地延伸。此外，介電層118的上表面可為非平面的，例如，直接在閘極結構上的上表面具有凹陷處(dips)。介電層118中的孔洞116V從閘極結構的閘電極114上方高度H₁處開始延伸。例如，閘極結構之上，高度H₁的範圍為5nm至15nm。在一些實施例中，其中介電層118共形地沉積於凹陷116中，高度H₁約相同於沿著凹陷116的側壁之介電層118的厚度，故高度H₁約為寬度W₁之一半。

圖14B繪示沿著介電層118的剖面，其中短虛線代表孔洞116V的最高與最低邊緣。類似先前所述，繪示之孔洞116V可穿透介電層118橫向地延伸或包含複數個分散的孔洞(未特意繪示)。

圖14D繪示形成在相關於圖13D的結構上的介電層118之實施例。類似先前所述，由於不完整的沉積，可形成孔洞116V，且介電層118的上表面可為非平面的且直接於閘極結構上具有凹陷處。相較於圖14A，由於在此些實施例中凹陷116'的形狀與尺寸之差異，孔洞116V可在閘電極114之上的高度H₂形成，且高度H₂不同於圖14A中的高度H₁。例如，高度H₂可大於高度H₁，且在閘極結構上之高度H₂的範圍為10nm至20nm。在一些實施例中，高度H₂約相同於沿著凹陷116之側壁的介電層118之厚度，故高度H₂約為寬度W₂之一半。需注意的是，雖然繪示高度H₂而非高度H₁，但圖14B與圖14C可適用於且類似於此些實施例。

圖15A至圖15D中，介電層118被凹陷，以在閘極結構上直接形成(或重組)凹陷116'，因此以轉換介電層118為介電罩。圖15A繪示凹陷相關於圖14A的結構之介電層118的實施例。可使用任何可接受的蝕刻製程(如對於介電層118的材料為選擇性的製程(如比起第一ILD 94、CESL 92與閘極間隙壁82，以較快速率選擇性蝕刻介電層118的材料))來凹陷介電層118。蝕刻製程也可移除介電層118的多於部分，其中多餘部分位於閘極間隙壁82、第一ILD 94與CESL 92的頂表面上。

凹陷可被稱之為深凹陷，且將破壞孔洞116V。此外，凹陷可蝕刻經過孔洞116V的介電層118，並有效地移除孔洞116V。例如，凹陷116'的最低點可具有於閘電極114上的高度H₃，且高度H₃範圍為5nm至15nm(如小於在閘電極114上孔洞116V的最低點之高度H₁)。此外，凹陷的介電層118之上表面可具有凹陷、碗狀或有角的(如三角形)形狀(如V形)。例如，介電層118的上表面具有深度D₁，且深度D₁從最頂點起的範圍為5nm至20nm。相較於沿著凹陷116'的側壁有較低蝕刻速率且較多阻礙，沿著介電層118的中部之深度D₁可能是因為穿過孔洞116V有較高蝕刻速率且較少來自凹陷116'的側壁之阻礙。

圖15B繪示沿著介電層118的剖面，其中長虛線代表凹陷116'的最低邊緣(如凹陷的介電層118之上表面的最低邊緣)。在一些實施例中(未特別繪示)，介電層118的上表面之最高邊緣及/或最低邊緣可為非線性的。因此，深度D₁可能沿著介電層118的長邊而變化。

圖15D繪示凹陷相關於圖14D的結構之介電層118。類似於先前所述，來進行凹陷。對介電層118進行蝕刻製程時，相較於對第一ILD 94有較高的蝕刻選擇性，對閘極間隙壁82與CESL 92有較低的蝕刻選擇性。在CESL 92為相同於介電層118的材料(如氮化矽)所製的一些實施例中，對CESL 92與介電層118之間，蝕刻製程可具有不可察覺的蝕刻選擇性。因此，CESL 92也可被凹陷，並低於第一ILD 94的頂表面。如所繪示，凹陷將蝕刻穿過孔洞116V的介電層118，且有效地移除孔洞116V。例如，凹陷116'的最低點可具有在閘電極114上的高度H₄，高度H₄範圍為5nm至15nm(如低於在閘電極114上的孔洞116V之最低點的高度H₂)。此外，凹陷的介電層118之上表面可具有凹陷、碗狀或有角的(如三角形)形狀(如V形)。例如，介電層118的上表面可具有深度D₂，深度D₂從最頂點起範圍為5nm至20nm。相較於沿凹陷116'的側壁有較低蝕刻速率與較多阻礙，沿介電層118的中部之深度D₂可為穿過孔洞116V有較高蝕刻速率與對凹陷116'的側壁有較小阻礙所致。需注意的是，雖然分別繪示為深度D₂與高度H₄而非深度D₁與H₃，但圖15B與圖15C可適用於且類似於此些實施例。

圖16A至圖16E中，半導體層202共形地沉積於凹陷116'中。半導體層202也可形成於介電層118、第一ILD 94與CESL 92的頂表面上。在一些實施例中，半導體層202以半導體材料形成，其中此半導體材料對於蝕刻第一ILD 94與可選擇的CESL 92具有非常高蝕刻選擇性。特別的是，半導體層202與第一ILD 94的蝕刻選擇性大於介電層118與第一ILD 94的蝕刻選擇性。可接受的半導體材料可包含矽、矽鍺、硼化矽或類似的材料。例如，藉由如低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)、電漿增強化學氣相沉積(PECVD)、可流動CVD(FCVD)、熱原子層沉積(ALD)、電漿增強原子層沉積(PEALD)或類似的製程之共形沉積製程可形成半導體層202。可在範圍250℃至550℃的溫度下並使用前驅物材料(如矽烷(SiH₄)、二矽烷(Si₂H₆)、三矽烷(Si₃H₈)、二氯矽烷(SiH₂Cl₂)、二碘矽烷(SiH₂I₂)、鍺烷(GeH₄)、類似的材料或上述材料的組合)，來進行沉積。半導體層202可被沉積至範圍10nm至50nm之厚度。

根據一些實施例，半導體層202可被形成，以具有範圍0.5原子百分比至15原子百分比的氫濃度與範圍85原子百分比至99.5原子百分比的其他元素(如半導體元素(如矽及/或鍺))之濃度。氫濃度低於或等於15%確保半導體層202具有對其他特徵(如閘極間隙壁82、CESL 92與第一ILD 94)有高或非常高蝕刻選擇性。此外，半導體層202係被形成，以具有大於或等於0.5%的氫濃度，且為了避免破壞閘極結構(如閘電極114與閘極介電質112)，使用低於或等於550℃的溫度。

由於半導體層202係沿著如前所述的介電層118之深沉積後重組的凹陷116'之底部沉積，半導體層202的沉積可被稱為深凹陷沉積。類似於先前所述關於介電層118之沉積，在一些實施例中，在半導體層202之沉積(如LPCVD、PECVD或類似的製程)期間發生夾斷，故於凹陷116'中的半導體層202之生成為不完整的。因此，孔洞116V'可從未被半導體層202填入之凹陷116'的部分形成。孔洞116V'可為沿著凹陷116'之縱軸延伸穿透的縫隙。在一些實施例中，繪示之孔洞116V'的每一者可代表複數個分離的孔洞，此些孔洞沿縱軸延伸穿透凹陷116'。此外，半導體層202的上表面可為非平面的，例如，上表面直接於閘極結構上具有凹陷處。在一些實施例中，例如，使用FCVD製程以填入凹陷116'來形成半導體層202，因此以排除孔洞116V'的形成。

圖16A繪示的實施例中，半導體層202形成於相關於圖15A的結構上。根據一些實施例，半導體層202中的孔洞116V'可從在閘電極114上的高度H₅處開始在閘極結構上延伸。因為介電層118的部分維持在沿著凹陷116'的底部，高度H₅大於高度H₁(見圖14A)與高度H₃(見圖15A)。例如，高度H₅在閘極結構上的範圍為15nm至25nm。雖然繪示的高度H₅小於深度D₁與高度H₃之合併，但在一些實施例中，高度H₅可大於深度D₁與高度H₃之合併。

圖16B繪示沿著閘電極114的剖面，其中長虛線代表半導體層202的最低邊緣。此外，短虛線代表孔洞116V'的最高與最低邊緣。如前所述，所繪示的孔洞116V'可穿過半導體層202橫向地延伸，或可包含複數個分散的孔洞(未特別繪示)。

圖16D繪示的實施例中，半導體層202形成於相關於圖15D的結構上。類似先前所述，孔洞116V'可因為不完整的沉積來形成，且半導體層202的上表面可為非平面的，其中上表面具有在閘極結構上的凹陷處。相較於圖16A，於此些實施例中，由於凹陷116'的形狀與尺寸之差異，孔洞116V'可形成在閘電極114上於高度H₆處。因為介電層118的部分維持沿著凹陷116'的底部，高度H₆大於高度H₂(見圖14D)與高度H₄(見圖15D)。例如，高度H₆的範圍為在閘極結構上20nm至30nm。雖然繪示之高度H₆低於深度D₂與高度H₄之加總，但在一些實施例中，高度H₆可大於深度D₂與高度H₄之加總。需注意的是，雖然繪示高度H₄與H₆而非高度H₃與H₅，但圖16B與圖16C可適用於且類似於此些實施例。

圖16E繪示的實施例中，使用像是FCVD製程或任何適合填入間隙之沉積製程，來完整地填入凹陷116'，半導體層202係形成於相關於圖15D的結構上。作為完整地填滿凹陷116'之結果，孔洞116V'則不會在裡面形成。進一步，半導體層202的上表面可為平面的(在製程變化之內)。雖然未特別繪示，但須注意的是，圖16A的實施例也可包含使用FCVD製程形成半導體層202，且類似地造成凹陷116'為完整的填入、無孔洞116V'以及實質平坦地上表面。雖然繪示高度H₄而非高度H₃且排除孔洞116V'，但需注意的是，圖16B與圖16C可適用於且類似於此些實施例。此外，雖然排除孔洞116V'，但後續方法步驟、討論與圖式可應用於相關於圖16E的此些實施例。

圖17A至圖17D中，進行移除製程，以移除半導體層202的多餘部分，其中多餘部分位於閘極間隙壁82、第一ILD 94與CESL 92的頂表面上，因此形成閘極遮罩120(如包含介電層118與半導體層202之剩餘部分的複合結構)。圖17A繪示的實施例中，在相關於圖16A的結構上進行移除製程。在一些實施例中，如CMP、回蝕製程、上述製程的組合或類似的製程之平坦化製程可被使用。當平坦化時，介電層118與半導體層202具有殘留於凹陷116'中的部分(因此形成閘極遮罩120)。於平坦化製程後，閘極間隙壁82、CESL 92、第一ILD 94與閘極遮罩120的頂表面係共平面的(在製程變化之內)。閘極接觸將被後續地生成，以穿透過閘極遮罩120，來接觸閘電極114的頂表面。孔洞116V'(如果存在)可藉由平坦化製程來被破壞，因此以形成半導體層202中的凹陷116"。在一些實施例中(未特別繪示)，移除製程可持續經過孔洞116V'，且有效地移除孔洞116V'並不形成凹陷116"。在FCVD(或類似的)製程用以形成半導體層202之實施例中，不管進行的移除製程之程度，閘極遮罩120將不包含孔洞116V'。閘極間隙壁82之部分可被移除，且閘極間隙壁82的殘餘部分可被設置於閘極遮罩120與閘極結構(包含閘極介電質112與閘電極114)的側壁上。移除製程可能在到達介電層118之前停止。

圖17B繪示沿著閘電極114的剖面，其中一長虛線代表半導體層202的最低邊緣，與一長虛線代表凹陷 116"的最低邊緣(如先前的孔洞116V'之最低邊緣)。

圖17D繪示的實施例中，在相關於圖16D的結構上進行移除製程。類似於先前所述，孔洞116V"可能被破壞，因此以形成凹陷116"。在一些實施例中(未特別繪示)，移除製程可持續穿過孔洞116V'，且有效地移除孔洞116V'並不形成凹陷116"。移除製程可能在抵達CESL 92、閘極間隙壁82與介電層118之前停止。需注意的是，圖17B與圖17C可適用於且類似於此些實施例。

圖18A至圖18D中，穿過第一ILD 94與CESL 92，接觸開口122被形成。圖18A繪示的實施例中，接觸開口122形成在相關於圖17A的結構中。接觸開口122為藉由自對準接觸(self-aligned contact；SAC)製程形成之源極/汲極接觸開口，故實質上沒有第一ILD 94的殘留物遺留在接觸開口122的角落區122C。接觸開口122的角落區122C為藉由CESL 92的側壁與磊晶源極/汲極區88的頂表面所定義的角落。

作為形成接觸開口122的例子，遮罩(未特別繪示)可被形成再第一ILD 94與閘極遮罩120上。對應於接觸開口122，遮罩係被圖案化為具有槽口。遮罩可以像是光阻(如單層光阻、雙層光阻、三層光阻或類似的光阻)，且遮罩可使用可接受的微影技術來圖案化，以形成槽口。可藉由任何可接受的製程來形成遮罩的其他類型可被使用。槽口為條狀物，且槽口平行於鰭52的縱向並覆蓋第一ILD 94與閘極遮罩120。結合槽口與先前所述的蝕刻選擇性 (如相較於其他材料，以較快速率蝕刻第一ILD 94的材料)允許小的接觸開口122更容易地被形成，因此以避免於遮罩中形成相似的小開口之必要性(如困難度)。

使用遮罩作為蝕刻遮罩並使用CESL 92作為蝕刻停止層，第一ILD 94可接著被蝕刻。此外，作為閘極結構的蝕刻遮罩之閘極遮罩120並未被先前所述的遮罩(如光阻)覆蓋。蝕刻可為任何可接受的蝕刻製程(如對第一ILD 94的材料為選擇性的製程)。例如，相較於CESL 92、閘極間隙壁82與閘極遮罩120(如半導體層202)的材料，蝕刻製程以較快速率選擇性地蝕刻第一ILD 94的材料。蝕刻製程可為異向性的。第一ILD 94的部分被遮罩揭露(如被槽口暴露)，因此第一ILD的部分被蝕刻，以形成接觸開口122。藉由任何可接受的蝕刻製程，接觸開口122接著延伸穿過CESL 92，以暴露磊晶源極/汲極區88。蝕刻製程後，遮罩可被移除(如藉由任何可接受的灰化製程)。取決於用以形成接觸開口122之蝕刻製程的選擇性，CESL 92、閘極間隙壁82及/或閘極遮罩120的一些損失可能會發生。因此，蝕刻後，CESL 92、閘極間隙壁82及/或閘極遮罩120的側壁及/或頂表面可具有凸出或朝下的曲折形狀。閘極遮罩120在蝕刻期間覆蓋閘極結構(包含閘極介電質112與閘電極114)，因此以保護閘極結構免於蝕刻損耗。

如前所述，根據一些實施例，第一ILD 94的材料與閘極間隙壁82和CESL 92的材料具有高的蝕刻選擇性。此外，第一ILD 94的材料與閘極遮罩120之暴露的材料(如半導體層202)具有較高的蝕刻選擇性(如非常高蝕刻選擇性)。因此，比起第一ILD 94，蝕刻劑將會以較低速率蝕刻閘極間隙壁82與CESL 92，而比起半導體層202，蝕刻劑將會以較快速率蝕刻閘極間隙壁82與CESL 92，因此造成頂表面具有如前所述之凸出或或朝下的曲折形狀。需注意的是，比起半導體層202的材料，蝕刻劑以較快速率蝕刻介電層118的材料。如此，藉由覆蓋介電層118的半導體層202，蝕刻介電層118之較快速率可被避免。例如，頂表面(如沿著閘極遮罩120)的最頂點可延伸高度H₇，其中高度H₇高於沿著閘極間隙壁82之頂表面的最低點。高度H₇的範圍為5nm至20nm。進一步，由於半導體層202的最小量被蝕刻，一些凹陷116"可能殘留於閘極遮罩120中。進一步，也因為閘極遮罩120略為至沒有的量被蝕刻，凹陷116"(如果存在)可殘留於閘極遮罩120中。

圖18D繪示的實施例中，在相關於圖17D的結構上進行蝕刻製程。類似於先前所述，CESL 92與閘極遮罩120的側壁及/或頂表面於蝕刻後可具有凸出或朝下的曲折形狀。例如，頂表面(如沿著閘極遮罩120)的最高點可延伸高度H₈，其中高度H₈高於沿著閘極間隙壁82的頂表面之最低點。高度H₈的範圍為5nm至20nm。在一些實施例中，由於第一ILD 94與閘極遮罩120的半導體層202具有非常高的蝕刻選擇性，閘極遮罩120可實質上維持平坦的。進一步，也是因為閘極遮罩略為至沒有的量被蝕刻，凹陷116"(如果存在)可維持於閘極遮罩120中。如前所述，雖然繪示不同幾何的各個層，但需注意的是，圖18B與圖18C可適用於且類似於此些實施例。

圖19A至圖19D中，源極/汲極接觸的導電層124係形成於接觸開口122中。圖19A繪示的實施例中，導電層124形成在相關於圖18A的結構上。例如，導電層124可包含一或多層，且藉由在接觸開口122中形成襯線(未分開繪示)(如擴散阻障層、黏合層及/或類似的層)與導電材料來生成。襯線可包含鈦、氮化鈦、鉭、氮化鉭或類似的材料。導電材料可為如銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似材料的金屬，其中導電材料可藉由如PVD、ALD、CVD或類似製程之沉積製程來形成。導電層124形成於閘極間隙壁82、CESL 92及/或閘極遮罩120的側壁及/或頂表面上。

選擇性地，金屬半導體合金區形成於導電層124與特定底下的特徵之間。例如，源極/汲極合金區126形成於磊晶源極/汲極區88與導電層124之間。源極/汲極合金區126可為以金屬矽化物(如矽化鈦、矽化鈷、矽化鎳等)形成的矽化區、以金屬鍺化物(如鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化區、以金屬矽化物與金屬鍺化物之兩者形成的矽鍺區或類似的材料。藉由沉積金屬128於接觸開口122中(如在磊晶源極/汲極區88上)及進行熱退火製程，源極/汲極合金區126可被形成。因此，在熱退火製程期間，源極/汲極合金區126形成於金屬128的一些部份之間，其中金屬128物理性接觸磊晶源極/汲極區88。

此外，類似於先前所述，其他金屬半導體合金區被形成。例如，閘極遮罩合金區127可形成於半導體層202(如閘極遮罩120)與導電層124之間。類似於源極/汲極合金區126，閘極遮罩合金區127可為以金屬矽化物(如矽化鈦、矽化鈷、矽化鎳等)形成的矽化區、以金屬鍺化物(如鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化區、以金屬矽化物與金屬鍺化物之兩者形成的矽鍺區或類似的材料。閘極遮罩合金區127可由金屬128形成，且沉積於閘極遮罩120上，並進行如前所述之熱退火製程。因此，於熱退火製程期間，閘極遮罩合金區127形成於金屬128的一些部份之間，其中金屬128物理性接觸閘極遮罩120的半導體層202。

例如，源極/汲極合金區126與閘極遮罩合金區127兩者可為矽化區、兩者可為鍺化區或兩者可為矽鍺區，且兩者可具有相對於彼此相同或不同的組成。在一些實施例中，源極/汲極合金區126可為鍺化區或矽鍺區，而閘極遮罩合金區127為矽化區。再者，在一些實施例中，源極/汲極合金區126可為矽化區，而閘極遮罩合金區127可為鍺化區或矽鍺區。

根據一些實施例，金屬128沉積於閘極間隙壁82、CESL 92與閘極遮罩120的側壁與頂表面上。金屬128可為任何可以與磊晶源極/汲極區88(與半導體層202)之半導體材料(如矽、矽鍺、鍺等)反應的金屬，以形成低電阻金屬半導體合金(如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐熔金屬、稀土金屬或其合金)。藉由如ALD、CVD、PVD或類似製程之沉積製程，來沉積金屬128。熱退火製程後，可選擇地進行清潔製程(如濕式清潔)，以移除來自接觸開口122(如來自金屬-半導體合金區126的表面)的任何金屬128之殘留物。繪示的實施例中，清潔製程被省略，故金屬128的殘留物遺留在CESL 92的側壁上。如所繪示，導電層124接著可形成於金屬-半導體合金區126與金屬128的殘留物(如果存在)上。

在凹陷116"存在於如前所述之閘極遮罩120中的實施例裡，在閘極結構上金屬128與導電層124的沉積可形成孔洞116V"。金屬128可部分地填入凹陷116"的較高部分，因此以留下孔洞116V"於底部。於前述之熱退火製程後，凹陷116"中的此些部分也變成閘極遮罩合金區126B的一部份。在一些實施例中(未特別繪示)，金屬128及/或閘極遮罩合金區126B可填入全部或實質上全部的凹陷116"，因此不形成孔洞116V"。

圖19D繪示的實施例中，導電層124與可選擇的金屬-半導體合金區126形成在相關於圖18D的結構上。類似於先前所述，源極/汲極合金區126A可沿著磊晶源極/汲極區88形成，且閘極遮罩合金區126B可沿著閘極遮罩120(如半導體層202)形成。此外，孔洞116V"可形成於凹陷116"，且沉積於凹陷116"中金屬128的部分也可變成閘極遮罩合金區126B之一部份。進一步，導電層124可形成於金屬128上。在一些實施例中(未特別繪示)，金屬128及/或閘極遮罩合金區126B可填入全部或實質上全部的凹陷116"，因此不形成孔洞116V"。如先前所述，雖然繪示為不同幾何的各層，但需注意的是，圖19B與圖19C可適用於且類似於此些實施例。

圖20A至圖20D中，進行移除製程，以移除金屬128(如果存在)與導電層124之多餘部分，其中多餘部分位於閘極間隙壁82、CESL 92、第一ILD 94與閘極遮罩120的頂表面上。圖20A繪示的實施例中，在相關於圖19A的結構上進行移除製程。移除製程也可移除閘極遮罩合金區126B(如果存在)與閘極間隙壁82、CESL 92、第一ILD 94及/或閘極遮罩120的一些部分。在一些實施例中，如CMP、回蝕製程、上述製程的組合或類似製程之平坦化製程可被使用。接觸開口122中殘留的導電層124形成在接觸開口122中較低源極/汲極接觸132。平坦化製程後，閘極間隙壁82、CESL 92、第一ILD 94、閘極遮罩120、金屬128(如果存在)與較低源極/汲極接觸132的頂表面係共平面的(在製程變化之內)。較低源極/汲極接觸132延伸穿過第一ILD 94。

根據一些實施例，移除製程移除足夠的閘極遮罩120，以破壞並移除孔洞116V"(如果存在)。如所繪示，接續著移除製程，閘極遮罩120可包含沿著閘極結構與閘極間隙壁82的側壁之介電層118。閘極遮罩120可進一步包含鑲嵌於介電層118中的半導體層202之部分。例如，閘極遮罩120可具有在閘極結構之上的高度H₉，其中高度H₉的範圍從40nm至80nm，且半導體層202可延伸至介電層118中至深度D₃，其中深度D₃的範圍從35nm至75nm。如此，高度H₉可為高度H₃與深度D₃之總和。在一些實施例中(未特別繪示)，移除製程可移除整個半導體層202。

半導體層202的優點已實現於實施中，其中於形成介電層118後(見圖14A)，高度H₉大於閘極結構上孔洞116V的高度H₁。特別是，於此移除製程後，形成半導體層202在凹陷的介電層118上，可確保沒有孔洞之部分(如孔洞116V、孔洞116V'或孔洞116V")或凹陷(如凹陷116、凹陷116'或凹陷116")維持在閘極遮罩120中。由於閘極遮罩120係實質上無孔洞且無縫隙，可用改良的控制來進行閘極遮罩120的後續蝕刻。進一步，於使用半導體裝置期間，少量的半導體層202之殘留(如果存在)確保半導體層202貢獻最少至沒有的寄生電容。特別的是，相較於半導體層202的較高介電常數，閘極遮罩120將具有主要基於介電層118的較低介電常數之有效的介電常數。

圖20D繪示的實施例中，於相關於圖19D的結構上進行移除製程。類似於先前所述，移除製程移除金屬128(如果存在)與導電層124的多餘部分。此外，移除製程可移除閘極遮罩合金區126B(如果存在)與CESL 92、第一ILD 94及/或閘極遮罩120的一些部分。移除製程移除足夠的閘極遮罩120以破壞並移除孔洞116V"(如果存在)。如所繪示，閘極遮罩120的剩餘部分包含沿著閘極結構與閘極間隙壁82的介電層118。閘極遮罩120可更包含鑲嵌於介電層118內的半導體層202之部分。例如，閘極遮罩120可具有在閘極結構上範圍40nm至80nm的高度H₁₀，且半導體層202可延伸至介電層118至範圍35nm至75nm的深度D₄。如此，高度H₁₀可為高度H₄與深度D₄的總和。在一些實施例中(未特別繪示)，移除製程可移除整個半導體層202。類似於先前所述，實施例中，高度H₁₀大於高度H₂，以提供額外的利益於因為半導體層202的生成(見圖14D)，而實質上無孔洞或無縫隙的閘極遮罩120之剩餘部分。雖然繪示高度H₁₀而非高度H₉，但須注意的是，圖20B與圖20C可適用於且類似於此些實施例。

圖21A至圖21D中，接觸遮罩134可選擇地形成於較低源極/汲極接觸132上。圖21A繪示的實施例中，其中接觸遮罩134係形成於相關於圖20A的結構上。可以選自閘極遮罩120的介電層118之相同候選材料的群組之材料，來形成接觸遮罩134。閘極遮罩120(如介電層118或半導體層202)與接觸遮罩134係以相同材料形成，或可包含不同的材料。接觸遮罩134可以相同於閘極遮罩120的方式來形成。例如，使用任何可接受的蝕刻製程，可凹陷較低源極/汲極接觸132。在一些實施例中，金屬 128(如果存在)的暴露部分可與較低源極/汲極接觸132被凹陷。一或多個介電層可共形地沉積於凹陷中。進行移除製程，以移除此或此些介電層的多餘部分，其中多餘部分位於閘極間隙壁82、CESL 92、第一ILD 94與閘極遮罩120的頂表面上。在一些實施例中，如CMP、回蝕製程、上述製程的組合或類似製程之平坦化製程可被使用。當平坦化時，此或此些介電層具有殘留於凹陷中的部分(因此形成接觸遮罩134)。平坦化製程後，閘極間隙壁82、CESL 92、第一ILD 94、閘極遮罩120與接觸遮罩134的頂表面係共平面的(在製程變化之內)。源極/汲極接觸及/或閘極接觸可接續著被形成，以穿透接觸遮罩134，來接觸較低源極/汲極接觸132的頂表面。

圖21D繪示的實施例中，接觸遮罩134並不形成於相關於圖20D的結構之較低源極/汲極接觸132上。在一些實施例中(未特別繪示)，接觸遮罩134可形成於前述一些或全部的較低源極/汲極接觸132上。此些實施例係用以落於本揭露的範圍內，其中後續的步驟可於任何實施例中進行。如前所述，雖然繪示不同幾何的各層，但須注意的是，圖21B與圖21C可適用於且類似於此些實施例。

根據相關於圖21A至圖21D(未特別繪示)的一些實施例，接觸遮罩134可形成於全部、一些或沒有較低源極/汲極接觸132上。例如，接觸遮罩134可形成於後續連接至源極/汲極接觸的較低源極/汲極接觸132上。此外，接觸遮罩134可不形成於後續連接至閘極接觸的較低源極 /汲極接觸132上。在其他實施例中，接觸遮罩134可只形成於後續連接至閘極接觸的較低源極/汲極接觸132上。

圖22A至圖22D中，第二ILD 144沉積於閘極間隙壁82、第一ILD 94、閘極遮罩120(如介電層118與半導體層202，如果存在)與接觸遮罩134(如果存在)或較低源極/汲極接觸132。圖22A繪示的實施例中，第二ILD 144形成於相關於圖21A的結構上。在一些實施例中，第二ILD 144以可流動式薄膜沉積(如藉由可流動CVD方法來形成)。在一些實施例中，第二ILD 144是以如PSG、BSG、BPSG、USG或類似材料之介電材料所形成，且可藉由任何適合的方法(如CVD、PECVD或類似方法)來沉積。

在一些實施例中，蝕刻停止層(etch stop layer；ESL)142係形成於第二ILD 144與閘極間隙壁82、第一ILD 94、閘極遮罩120和接觸遮罩134(如果存在)或較低源極/汲極接觸132之間。ESL 142可包含如氮化矽、氧化矽、氮氧化矽或類似材料的介電材料，其中介電材料具有對第二ILD 144的材料高蝕刻選擇性。

圖22D繪示的實施例中，ESL 142與第二ILD 144形成於相關於圖21D的結構上。類似先前所述，ESL 142係於第二ILD 144前形成，且ESL 142以對第二ILD 144的材料高蝕刻選擇性的介電材料來形成。如前所述，雖然繪示不同幾何的各層，但須注意的是，圖22B與圖22C可適用於且類似於此些實施例。

圖23A至圖23D中，接觸開口152透過第二ILD 144、ESL 142與接觸遮罩134A(如果存在)的第一子集來形成，以暴露較低源極/汲極接觸132A的第一子集。圖23A繪示的實施例中，接觸開口152形成於相關於圖22A的結構中。使用可接受的微影與蝕刻技術，可形成接觸開口152。蝕刻製程可為異向性的。接觸開口152暴露較低源極/汲極接觸132A的第一子集之頂表面。接觸開口152可能不透過接觸遮罩134B(如果存在)的第二子集來形成，故較低源極/汲極接觸132B的第二子集之頂表面維持被覆蓋的。較低源極/汲極接觸132A係獻給對應的磊晶源極/汲極區88，且並不與閘電極114共享閘極接觸。較低源極/汲極接觸132B與閘電極114的子集共享閘極接觸。例如，共享閘極接觸可用於裝置，其中裝置的電晶體之閘電極114永久地連接至另一電晶體(如用於記憶體裝置(如靜態隨機存取記憶體(static random access memory；SRAM)單元))的磊晶源極/汲極區88。

圖23D繪示的實施例中，接觸開口152透過相關於圖22D的結構之第二ILD 144與ESL 142來形成。類似於先前所述，接觸開口152可被形成，以暴露較低源極/汲極接觸132A的第一子集之頂表面，而較低源極/汲極接觸132B的第二子集維持被覆蓋的。如先前所述，雖然未特別繪示，但接觸開口152也可透過接觸遮罩134A(如果存在)來形成，以暴露較低源極/汲極接觸 132A。如前所述，雖然繪示不同幾何的各層，但須注意的是，圖23B與圖23C可適用於且類似於此些實施例。

圖24A至圖24D中，用作閘極接觸的導電層154形成於接觸開口152中。圖24A繪示的實施例中，作為閘極接觸的導電層154形成於相關於圖23A的結構上。例如，導電層154可包含一或多層，且可藉由形成襯線(未分開繪示)(如擴散阻障層、黏著層及/或類似層)與接觸開口152中的導電材料來形成。襯線可包含鈦、氮化鈦、鉭、氮化鉭或類似的材料。導電材料可為如銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似的材料之金屬，其中導電材料可藉由如PVD、ALD、CVD或類似製程之沉積製程來形成。導電層154形成於第二ILD 144、ESL 142與接觸遮罩134A(如果存在)及/或較低源極/汲極接觸132A的側壁及/或頂表面上。

圖24D繪示的實施例中，作為閘極接觸的導電層154形成於相關於圖23D的結構之接觸開口152中。類似先前所述，導電層154可被形成，以延伸穿過第二ILD 144、ESL 142與接觸遮罩134A(如果存在)，來連接較低源極/汲極接觸132A。如先前所述，雖然繪示不同幾何的各層，但須注意的是，圖24B至圖24C可適用於且類似於此些實施例。

圖25A至圖25D中，進行移除製程，以移除導電層154的多餘部分，來形成較高源極/汲極接觸156，其中多餘部分在第二ILD 144的頂表面上。圖25A繪示的實施例中，移除製程係在相關於圖24A的結構上進行。移除製程也移除第二ILD 144的一些部分。在一些實施例中，如CMP、回蝕製程、上述製程的組合或類似製程之平坦化製程可被使用。接觸開口152中的殘留導電層154形成接觸開口152中的較高源極/汲極接觸156。平坦化製程後，第二ILD 144與較高源極/汲極接觸156的頂表面為共平面的(在製程誤差之內)。較高源極/汲極接觸156延伸穿過第二ILD 144、ESL 142與接觸遮罩134A(如果存在)。

圖25D繪示的實施例中，在相關於圖24D的結構上進行移除製程。類似於先前所述，接觸開口152中剩餘的導電層154形成較高源極/汲極接觸156，其中較高源極/汲極接觸156延伸穿過第二ILD 144、ESL 142與接觸遮罩134A(如果存在)。如先前所述，雖然繪示不同幾何的各層，但須注意的是，圖25B與圖25C可適用於且類似於此些實施例。

圖26A至圖26D中，第二ILD 144的材料之額外部分係選擇性地重新沉積在較高源極/汲極接觸156與第二ILD 144的材料之原始部分上。圖26A繪示的實施例中，第二ILD 144的材料之額外部分形成在相關於圖25A的結構上。第二ILD 144可因此包含較低部分144A(其中較低部分144A包含第二ILD 144的材料之原始部分)與較高部分144B(其中較高部分144B包含第二ILD 144的材料之額外部分)。

圖26D繪示的實施例中，第二ILD 144的材料之額外部分選擇性地重新沉積在相關於圖25D的結構上。類似先前所述，第二ILD 144可包含較低部分144A與較高部分144B。如先前所述，雖然繪示不同幾何的各層，但須注意的是，圖26B與圖26C可適用於且類似於此些實施例。

圖27A至圖27D中，接觸開口162透過第二ILD 144、ESL 142與閘極遮罩120來形成。圖27A繪示的實施例中，接觸開口162形成在相關於圖26A的結構裡。接觸開口162A的第一子集被形成，以暴露閘電極114A的第一子集，且接觸開口162B的第二子集被形成，以暴露閘電極114B之第二子集與鄰近的較低源極/汲極接觸132B。如先前所繪示，接觸開口162B可進一步延伸穿過或移除對應於較低源極/汲極接觸132B的接觸遮罩134B(如果存在)。使用可接受的微影與蝕刻技術，接觸開口162可被形成。蝕刻製程可為異向性的。例如，當閘極遮罩120是以氮化矽形成時，蝕刻製程可為乾蝕刻，且搭配四氟化碳(CF₄)、三氟化氮(NF₃)、三氟甲烷(CHF₃)、氧氣(O₂)、氫氣(H₂)、氬氣(Ar)、氮氣(N₂)、類似的蝕刻劑或適合的蝕刻劑來進行乾蝕刻。接觸開口162暴露閘電極114的頂表面與閘極間隙壁82的側壁。在一些實施例中(未特別繪示)，閘極間隙壁82及/或CESL 92的上部也可被蝕刻，以延展接觸開口162B。

如所繪示，接觸開口162B的第二子集可寬於接觸開口162A的第一子集，以暴露閘電極114B與較低源極/汲極接觸132B的頂表面。在一些實施例中，接觸開口162B可與接觸開口162A同時形成。此外，在一些實施例中，接觸開口162B初始可類似於接觸開口162A形成相似的寬度，且接續著使用可接受的微影與蝕刻技術來拓寬，以延伸穿過接觸遮罩134B(如果存在)並暴露較低源極/汲極接觸132B。蝕刻製程可為異向性的。例如，當接觸遮罩134以氮化矽形成時，蝕刻可為乾蝕刻及/或濕蝕刻，其中乾蝕刻係搭配四氟化碳(CF₄)、類似的材料或適合的乾蝕刻劑來進行，而濕蝕刻係搭配適合的螯合劑、類似的蝕刻劑或適合的濕蝕刻劑來進行。根據一些實施例，接觸開口162A的第一子集並未被拓寬。

圖27D繪示的實施例中，其中接觸開口162至閘電極114係形成於相關於圖26D的結構內。類似於先前所述，接觸開口162A的第一子集被形成，以暴露閘電極114A的第一子集，且接觸開口162B的第二子集被形成，以暴露閘電極114B的第二子集與相鄰的較低源極/汲極接觸132B。雖然未特別繪示，但閘極間隙壁82的較高部分也可被蝕刻，以延展接觸開口162B(如在較低源極/汲極接觸132B與閘電極114B之間)。在一些實施例中，CESL 92的較高部分也可被移除。如先前所述，雖然繪示不同幾何的各層，但須注意的是，圖27B與圖27C可適用於且類似於此些實施例。

移除閘極間隙壁82的部分之蝕刻製程可不同於最初形成接觸開口162的一或一些蝕刻製程。例如，用來移除閘極間隙壁82的部分之蝕刻製程可藉由不同蝕刻方法及/或利用不同蝕刻參數或蝕刻劑來進行。使用微影與蝕刻技術，閘極間隙壁82可被移除。蝕刻可為濕蝕刻或乾蝕刻，且蝕刻係對閘極間隙壁82的材料(如比起第二ILD 144、ESL 142、閘電極114、閘極介電質112、第一ILD 94、磊晶源極/汲極區88、鰭52與可選擇的CESL 92之材料，以較快速率蝕刻閘極間隙壁82的材料)為選擇性的。例如，當閘極間隙壁82以氮化矽形成時，蝕刻製程可為濕蝕刻並利用磷酸(H₃PO₄)來進行。

圖28A至圖28D中，作為閘極接觸的導電層170形成於接觸開口162中。圖28A繪示的實施例中，導電層170形成於相關於圖27A的結構上。例如，導電層170可包含一或多層，且可在接觸開口162中藉由形成襯線(未分開繪示)(如擴散阻障層、黏著層及/或類似的材料)與導電材料來形成。襯線可包含鈦、氮化鈦、鉭、氮化鉭或類似的材料。導電材料可為如銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似的材料之金屬，其中導電材料可藉由如PVD、ALD、CVD或類似製程之沉積製程來形成。導電層170係形成於接觸間隙壁168、第二ILD 144、閘電極114與較低源極/汲極接觸132B的側壁及/或頂表面上。

圖28D繪示的實施例中，導電層170係形成於相關於圖27D中的結構之接觸開口162中。類似於先前所述，導電層170形成於第二ILD 144、閘電極114與較低源極/汲極接觸132B的側壁及/或頂表面上。如先前所述，雖然繪示不同幾何的各層，但須注意的是，圖28B與圖28C可適用於且類似於此些實施例。

圖29A至圖29D中，進行移除製程，以移除導電層170的多餘部分，其中多餘部分位於第二ILD 144的頂表面上。圖29A繪示的實施例中，在相關於圖28A的結構上進行移除製程。移除製程也可移除第二ILD 144的一些部分(如在較高源極/汲極接觸156的頂表面上的部分)。在一些實施例中，如CMP、回蝕製程、上述製程的組合或類似製程之平坦化製程可被使用。在接觸開口162中殘留的導電層170形成閘極接觸172在接觸開口162中。平坦化製程後，第二ILD 144、較高源極/汲極接觸156與閘極接觸172的頂表面可為共平面的(在製程變化之內)。閘極接觸172延伸穿過第二ILD 144與ESL 142。

如所繪示，在接觸開口162A中閘極接觸172A的第一子集貢獻給特定閘電極114A，且未與磊晶源極/汲極區88共享。透過較低源極/汲極接觸132B，接觸開口162B中的閘極接觸172B之第二子集與磊晶源極/汲極區88的子集共享。根據一些實施例，閘極接觸172B各具有延伸穿透第二ILD 144與ESL 142的主要部分172B_M；延伸穿透閘極遮罩120(或在閘極遮罩120的先前位置中)的第一導通孔部分172B_V1，以接觸底下的閘電極114B；以及延伸穿透接觸遮罩134B(或在接觸遮罩134B的先前位置中)的第二導通孔部分172B_V2，以接觸對應的較低源極/汲極接觸132B。閘極間隙壁82可具有在閘極接觸172B的主要部分172B_M之下且在閘極接觸172B的導通孔部分172B_V1、172B_V2之間的部分。

圖29D繪示的實施例中，在相關於圖28D的結構上進行移除製程。類似先前所述，移除製程將導電層170分離成閘極接觸172A與閘極接觸172B。此外，閘極接觸172B可具有主要部分172B_M與第一導通孔部分，其中閘極間隙壁82可具有低於主要部分172B_M的部分。

圖30A至圖30D中，前側內連接結構300形成在較高源極/汲極接觸156上，且電性連接至較高源極/汲極接觸156與閘極接觸172，以形成積體電路。圖30A繪示的實施例中，前側內連接結構300形成在相關於圖29A的結構上。前側內連接結構300可包含嵌入於複數個介電層的複數個金屬化層(如導線與導通孔)。例如，導線306可形成於第一金屬間介電質(inter-metal dielectric；IMD)304中，且導通孔316與導線318可形成於第二IMD 314中。

根據一些實施例，第一IMD 304與第二IMD 314可個別沉積為可流動薄膜(如藉由可流動CVD方法來形成)。在一些實施例中，第一IMD 304與第二IMD 314係以類似於第一ILD 94與第二ILD 144所使用的材料(如PSG、BSG、BPSG、USG、氧化矽、氮化矽、聚醯亞胺、上述材料的組合或類似的材料)之低k(low k)介電質來形成。雖然可使用任何適合的製程，但第一IMD 304 與第二IMD 314可透過如CVD、ALD、PVD、旋塗製程、上述製程的組合或類似的製程之製程來形成。第一IMD 304與第二IMD 314可使用相同或不同於另一者的材料與製程。在一些實施例中，蝕刻停止層(ESL)302形成於第一IMD 304與第二ILD 144、較高源極/汲極接觸156和閘極接觸172之間。此外，ESL 312可形成於第二IMD 314與第一IMD 304之間。ESL 302與ESL 312可各包含介電材料(如氮化矽、氧化矽、氮氧化矽或類似的材料)，其中分別對於第一IMD 304與第二IMD 314的材料，介電材料具有高的蝕刻選擇性。

導線306、導通孔316與導線318可使用一或多個鑲嵌(damascene)製程(如單鑲嵌製程、雙鑲嵌製程或上述製程的組合)來形成。例如，單鑲嵌製程可用以形成導線306於第一IMD 304中，且雙鑲嵌製程可用以形成導通孔316與導線318於第二IMD 314中。

在一些實施例中，使用微影與一或多個蝕刻製程，開口及/或凹陷可形成於及/或穿過第一IMD 304(如在行程第二IMD 314前)。雖然未分開繪示，襯線(如阻障層、黏著層及/或類似層)係共形地沉積在開口及/或凹陷中，且導電填入材料係形成於襯線上。襯線可包含氮化鈦、氧化鈦、氮化鉭、氧化鉭、類似的材料或上述材料的組合，且襯線可藉由ALD、CVD或其他沉積技術來沉積。導電填入材料可包含銅、鎢、鈷、釕、鋁、金、銀、上述合金的組合、類似的材料或上述材料的組合，且導電材料可藉由 CVD、ALD、PVD、電鍍或任何沉積技術來沉積。於導電填入材料沉積後，多餘的導電填入材料與襯線可藉由使用平坦化製程(如CMP)來移除。

第二IMD 314可形成於第一IMD 304與導線306上。例如，第二單鑲嵌製程類似於先前所述可被進行，以形成導通孔316與導線318於第二IMD 314中。

圖30D繪示的實施例中，前側內連接結構300形成在相關於圖29D的結構上。類似先前所述，前側內連接結構300可包含鑲嵌於複數個介電層(如第一IMD 304與第二IMD 314)的複數個金屬化層(如導線306、導通孔316與導線318)。

圖31A至圖31F為FinFETs的視圖，根據一些實施例，此些視圖繪示源極/汲極接觸156與閘極接觸172可能不在相同的剖面中。例如，圖31A與圖31B繪示相關於圖30A的實施例之剖面示例，且圖31C提供包含此些剖面的示範佈局之由上而下視圖，其中為求精簡繪示，FinFETs的一些特徵係被省略。特別的是，圖31C中的線段X₁-X₁'與X₂-X₂'分別與圖31A與圖31B的剖面相關。如所繪示，源極/汲極接觸156與連接至對應閘電極114的閘極接觸172可能不在相同剖面中，且閘極遮罩120的部分(如介電層118與半導體層202)維持設置在閘極結構上，其中閘極結構在從閘極接觸172側向位移的區域中。

類似地，圖31D與圖31E繪示相關於圖30D的實施例之剖面示例，且圖31F提供包含此些剖面的示例佈局之由上而下視圖，其中為求精簡繪示，FinFETs的一些特徵被省略。特別是，圖31F中線段Y₁-Y₁'與Y₂-Y₂'可分別與圖31D及圖31E的剖面相關。如所繪示，源極/汲極接觸156與連接至對應閘電極114的閘極接觸172可能不在相同剖面中，且閘極遮罩120的部分(如介電層118與半導體層202)維持設置於閘極結構上，其中閘極結構在從閘極接觸172側向位於的區域中。

如所繪示，半導體層202可維持鑲嵌在介電層118的較高部分中，且介電層118與半導體層202可具有等高的上表面。第二ILD 144(與ESL 142)設置於閘極遮罩120上，且共形於此些等高的上表面。請參照圖31A與圖31B，例如，閘極間隙壁82的上表面可等高於介電層118與半導體層202的上表面。請參照圖31D與圖31E，例如，介電層118的側壁可與閘極間隙壁82的側壁等高。

實施例可達到優點。形成閘極遮罩120以包含介電層118，且半導體層202提供對閘極結構之改良的保護，且在形成對磊晶源極/汲極區88與閘極結構的接觸時提升效能與控制。例如，蝕刻接觸開口122以形成較低源極/汲極接觸132期間，半導體層202可具有對第一ILD 94非常高的蝕刻選擇性。因此，閘極遮罩120維持實質上未被蝕刻且完好無缺的，且包含介電層118維持被覆蓋的，因此，介電層118也為未被蝕刻的且完好無缺的。此外，在蝕刻接觸開口162以形成閘極接觸172期間，介電層 118與半導體層202的雙層沉積確保無孔洞或縫隙殘留於閘極遮罩120中。因此，透過閘極遮罩120進行蝕刻時，有著更佳控制與效率。半導體裝置(如FinFETs)可以更好良率下生產，且最終有改善的可靠度與性能。

所揭露之FinFET實施例也可應用於如奈米結構(如奈米片、奈米線、閘極環繞或類似的結構)場效應電晶體(nanostructure field-effect transistors；NSFETs)的奈米結構裝置。在NSFET的實施例中，鰭被奈米結構取代，其中奈米結構係藉由圖案化通道層與犧牲層之交替層的堆疊來形成。虛設閘極結構與源極/汲極區係以相似於前述實施例的方式來生成。於虛設閘極被移除後，犧牲層可在通道區中被部分地或全部地移除。替代閘極結構係以類似於前述實施例的方法來生成，替代閘極結構可部分地或全部地填入移除犧牲層所殘留之開口，且替代閘極結構可在NSFET裝置的通道區中部分地或全部地環繞通道層。替代閘極結構與源極/汲極區的ILDs與接觸可類似於前述實施例的方式來形成。奈米結構裝置可類似於美國專利申請案編號2016/0365414中所揭露的來形成，在此以參照內容併入以求整體性。

再者，FinFET/NSFET裝置可在底下的內連接結構中藉由金屬化層被內連接，以形成積體電路。在上方的內連接結構可形成於後段(back end of line；BEOL)製程，其中金屬化層係連接至較高源極/汲極接觸156與閘極接觸172。額外的特徵(如被動裝置、記憶體(磁阻式隨機存取記憶體(magnetoresistive random-access memory；MRAM)、電阻式隨機存取記憶體(resistive random access memory；RRAM)、相變隨機存取記憶體(phase-change random access memory；PCRAM))或類似的特徵)可在BEOL製程期間與內連接結構被整合在一起。

在一實施例中，半導體裝置的形成方法包含形成源極/汲極區在基材上；形成第一層間介電質在源極/汲極區；形成閘極結構在基材上且側向地相鄰於源極/汲極區；以及形成閘極遮罩在閘極結構上，其中形成閘極遮罩包含：蝕刻閘極結構的一部分，以形成相對於第一層間介電質的頂表面之凹陷；沉積第一介電質在凹陷中的閘極結構上且在第一層間介電質上；蝕刻第一介電層的一部份；沉積半導體層在凹陷中的第一介電層上；以及平坦化半導體層，以與第一層間介電質共平面。在另一實施例中，此方法更包含形成閘極間隙壁在基材上，其中蝕刻閘極結構的部分更包含蝕刻閘極間隙壁的部分。在另一實施例中，蝕刻第一介電層的部分包含移除從第一層間介電質上移除第一介電層。在另一實施例中，於沉積第一介電層後，第一介電層包含位於高於閘極結構第一高度的第一孔洞。在另一實施例中，蝕刻第一介電層的部分包含移除第一孔洞。在另一實施例中，於沉積半導體層後，半導體層包含位於高於閘極結構第二高度的第二孔洞，且其中第二高度大於第一高度。在另一實施例中，此方法更包含蝕刻第一層間介電質，以暴露源極/汲極區；以及在源極/汲極區上形成較低源極/汲極接觸。在另一實施例中，形成較低源極/汲極接觸包含共形地沉積金屬於源極/汲極區與閘極遮罩上；以及將金屬的第一部份轉換為源極/汲極合金區，並將金屬的第二部分轉換為閘極遮罩合金區。在另一實施例中，源極/汲極合金區包含矽鍺，且其中閘極遮罩合金區包含矽化物。

在一實施例中，半導體裝置的形成方法包含形成第一介電層在源極/汲極區上；形成閘極介電質與側向地相鄰於第一介電質的閘電極；蝕刻閘電極，以形成在閘電極上的第一凹陷；在閘電極上的第一凹陷中共形沉積第二介電層；蝕刻第二介電層，以部分地重組第一凹陷；在第二介電層上的第一凹陷中沉積半導體層；以及蝕刻第一介電層，以暴露源極/汲極區，其中相對於第二介電層，利用蝕刻劑蝕刻第一介電層，以較低速率蝕刻半導體層。在另一實施例中，第二介電層包含氮化矽。在另一實施例中，半導體層包含矽。在另一實施例中，共形地沉積第二介電層後，第二介電層包含第一孔洞。在另一實施例中，沉積半導體層後，半導體層包含第二孔洞。在另一實施例中，蝕刻第一介電層更包含蝕刻半導體層之一部份。

在一實施例中，半導體裝置包含設置於第一閘極間隙壁與第二閘極間隙壁之間的閘電極；設置於閘電極上與在第一閘極間隙壁與第二閘極間隙壁之間的介電層；鑲嵌於介電層的較高部分之半導體層，其中介電層與半導體層具有等高的上表面；以及設置在上且共形於介電層與半導體層之等高的上表面之層間介電質。在另一實施例中，介電層的第一側壁與第一閘極間隙壁等高，且其中介電層的第二側壁與第二閘極間隙壁等高。在另一實施例中，第一閘極間隙壁的上表面與介電層和半導體層的上表面等高。在另一實施例中，半導體層更包含設在相鄰於第一閘極間隙壁的源極/汲極區；以及設置在上且電性連接至閘電極與源極/汲極區的閘極接觸。在另一實施例中，半導體裝置更包含設置在源極/汲極區上的源極/汲極遮罩，其中源極/汲極遮罩的上表面與介電層和半導體層的等高之上表面為等高的。

上面的揭露已概述數個實施例的特徵，因此熟習此技藝者可更了解本揭露之實施例之態樣。熟悉此技藝者將了解到，其可輕易地利用本揭露之實施例做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也將了解到，這類對等架構並未脫離本揭露之實施例之精神和範圍，且熟悉此技藝者可在不脫離本揭露之實施例之精神和範圍下，在此進行各種之更動、取代與修改。