TW201839816A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TW201839816A
TW201839816A TW106133359A TW106133359A TW201839816A TW 201839816 A TW201839816 A TW 201839816A TW 106133359 A TW106133359 A TW 106133359A TW 106133359 A TW106133359 A TW 106133359A TW 201839816 A TW201839816 A TW 201839816A
Authority
TW
Taiwan
Prior art keywords
etch stop
layer
stop layer
contact etch
forming
Prior art date
Application number
TW106133359A
Other languages
English (en)
Inventor
謝博全
柯忠廷
陳亭綱
黃建中
黃泰鈞
李資良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201839816A publication Critical patent/TW201839816A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

方法包括形成虛置閘極堆疊於基板上，形成間隔物層於虛置閘極堆疊上，形成蝕刻停止層於間隔物層與虛置閘極堆疊上，且蝕刻停止層包括垂直部份與水平部份，並在蝕刻停止層上進行緻密化製程，其中緻密化製程後的水平部份比垂直部份緻密。方法亦包括形成氧化物層於蝕刻停止層上，並在氧化物層及蝕刻停止層上進行回火製程，其中回火製程後的垂直部份比水平部份具有更高的氧濃度。

Description

半導體裝置的形成方法
本發明實施例關於半導體裝置的形成方法，更特別關於減少與閘極間隔物相鄰的介電層之介電常數或厚度。
積體電路材料與設計的技術進展，使每一代的積體電路均比前一代具有更小且更複雜的電路。在積體電路的演進中，功能密度(單位晶片面積所具有的內連線裝置數目)通常隨著幾何尺寸(如最小構件或線路)減少而增加。尺寸縮小的製程通常有利於增加產能並降低成本。
上述尺寸縮小亦增加積體電路之製程複雜度，為實現上述進展，亦需發展積體電路製程。舉例來說，鰭狀場效電晶體已取代平面電晶體。鰭狀場效電晶體的結構與其製作方法正在發展。
鰭狀場效電晶體的形成方法通常關於形成半導體鰭狀物、佈植半導體鰭狀物以形成井區、形成虛置閘極於半導體鰭狀物上、進行磊晶以成長源極/汲極區、以及形成接點至源極/汲極區及閘極上。
本發明一實施例提供之半導體裝置的形成方法，包括：形成虛置閘極堆疊於基板上；形成間隔物層於虛置閘極堆疊上；形成蝕刻停止層於間隔物層與虛置閘極堆疊上，且蝕 刻停止層包含垂直部份與水平部份；在蝕刻停止層上進行緻密化製程，其中緻密化製程之後的水平部份比垂直部份緻密；形成氧化物層於蝕刻停止層上；在氧化層與蝕刻停止層上進行回火製程，其中回火製程後之垂直部份的氧濃度大於水平部份的氧濃度；形成多個源極與汲極區於基板中；移除虛置閘極堆疊以形成開口；以及形成置換閘極堆疊於開口中。
A-A'‧‧‧剖線
20‧‧‧基板
22‧‧‧隔離區
22A‧‧‧襯墊氧化物
22B‧‧‧介電材料
24‧‧‧半導體帶
26‧‧‧半導體鰭狀物
28‧‧‧虛置閘極介電層
30‧‧‧虛置閘極堆疊
32‧‧‧虛置閘極
34、36、54‧‧‧遮罩層
40‧‧‧間隔物層
42‧‧‧閘極間隔物
44、44'‧‧‧磊晶區
50‧‧‧淺溝槽隔離區
51‧‧‧接點蝕刻停止層其垂直部份
52、72‧‧‧層間介電物
53‧‧‧接點蝕刻停止層其水平部份
56‧‧‧置換閘極堆疊
57‧‧‧氧化的接點蝕刻停止層其水平部份
58‧‧‧置換閘極介電物
59‧‧‧氧化的接點蝕刻停止層其垂直部份
60‧‧‧置換閘極
62‧‧‧介電材料
66‧‧‧凹陷
68‧‧‧矽化物區
71‧‧‧蝕刻停止層
70‧‧‧接點插塞
74‧‧‧n型鰭狀場效電晶體
74'‧‧‧p型鰭狀場效電晶體
100‧‧‧晶圓
200‧‧‧製程流程
202、204、206、208、210、212、214‧‧‧步驟
第1-4、5A-5B、6-14圖係一些例示性實施例中，形成鰭狀場效電晶體的製程其中間階段的剖視圖與透視圖。
第15圖係一些實施例中，形成鰭狀場效電晶體的製程流程。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種例子中可重複標號及/或符號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號及/或符號的單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對 用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
多種例示性實施例提供鰭狀場效電晶體與其形成方法，並說明形成鰭狀場效電晶體的製程其中間階段。多種實施例將說明如下。在多種圖式與實施例中，類似標號將用以標示類似單元。
第1至14圖係本發明一些實施例中，形成鰭狀場效電晶體之製程其中間階段的透視圖與剖視圖。第1至13圖所示的步驟亦對應第15圖所示之製程流程200中。
第1圖係基板20的透視圖，其可為部份的晶圓100。基板20可為半導體基板如矽基板、碳化矽基板、絕緣層上矽基板、III-V族半導體化合物基板、或其他半導體材料形成的基板。基板20可輕摻雜p型或n型的雜質。
隔離區22(又稱作淺溝槽隔離區)延伸至半導體的基板20中。淺溝槽隔離區的形成方法可包括蝕刻基板20以形成溝槽(隔離區22填入處)，再將介電材料填入溝槽。進行平坦化製程如化學機械研磨，使介電材料與個別的硬遮罩(未圖示)之上表面齊平。上述硬遮罩用於定義隔離區22之圖案。接著移除硬遮罩，再使隔離區22凹陷，以形成第1圖所示之結構。
在本發明一些實施例中，隔離區22包含襯墊氧化物22A，與襯墊氧化物22A上的介電材料22B。襯墊氧化物22A的形成方法可為在含氧環境下氧化晶圓100，比如以局部氧化矽製程進行氧化，其中氧氣可包含於個別的製程氣體中。在本 發明其他實施例中，襯墊氧化物22A的形成方法為臨場蒸汽產生技術，比如以水蒸汽或氫氣與氧氣的組合，氧化溝槽之間的半導體帶24。在其他實施例中，襯墊氧化物22A的形成方法為沉積法，比如次大氣壓化學氣相沉積。介電材料22B形成於襯墊物22A上，且其形成方法可擇自可流動的化學氣相沉積、化學氣相沉積、原子層沉積、旋轉塗佈、或類似方法。
在下述說明中，位於相鄰之隔離區22之間的部份基板20，將稱作半導體帶24。由於隔離區22凹陷，部份的半導體帶24凸起並高於隔離區22的上表面，以形成半導體鰭狀物26。在本發明一些實施例中，半導體鰭狀物26與半導體帶24為原本基板20的一部份。在其他實施例中，半導體鰭狀物26(視情況加上半導體帶24的一些頂部)為磊晶區，其半導體材料不同於基板20的材料。舉例來說，半導體鰭狀物26之組成可為矽鍺。形成半導體鰭狀物26的步驟，如第15圖所示之製程流程200中的步驟202。
在一些實施例中，半導體鰭狀物26的形成方法為圖案化製程。半導體鰭狀物26或半導體帶24可由任何合適方法圖案化。舉例來說，半導體鰭狀物26的圖案化方法可採用一或多道光微影製程，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，可讓產生的圖案間距小於單用光微影製程所能達到的最小間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程，沿著圖案化犧牲層之側部形成間隔物。接著移除犧牲層，且保留的間隔物(或芯)之後 可用於圖案化半導體鰭狀物26。
如第2圖所示，形成虛置閘極介電層28，其可包含氧化矽或包含多層介電層的複合層。虛置閘極介電層28又稱作虛置氧化物層。在本發明一些實施例中，虛置閘極介電層28之形成方法為沉積，因此其可延伸於隔離區22的上表面上。在本發明其他實施例中，虛置閘極介電層28之形成方法為氧化半導體鰭狀物26的表面層。綜上所述，虛置閘極介電層28形成於半導體鰭狀物26其露出的表面上，且不含延伸於隔離區22之上表面上的水平部份。
如第2圖所示，虛置閘極堆疊30形成於半導體鰭狀物26的中間部份上。在本發明一些實施例中，虛置閘極堆疊30包含虛置閘極32與遮罩層34及/或36。在一些實施例中，虛置閘極32之組成可為多晶矽，且亦可為其他材料。在一些實施例中，遮罩層34之組成為氮化矽，且遮罩層36之組成為氧化矽。虛置閘極堆疊30延伸於半導體鰭狀物26之上表面與側壁上。在本發明一些實施例中，虛置閘極堆疊30的形成方法可包含形成閘極層與遮罩層，再圖案化閘極層與遮罩層。上述圖案化步驟將止於虛置閘極介電層28之上表面。形成虛置閘極堆疊的步驟，如第15圖所示之製程流程200中的步驟204。
在本發明一些實施例中，在圖案化虛置閘極層後停止圖案化步驟，並露出直接位於部份的虛置閘極層(被移除)下的部份虛置閘極介電層28。在這些實施例中，並未移除露出的部份虛置閘極介電層28。另一方面，在後續的回火步驟後，才移除這些露出的部份虛置閘極介電層28。在本發明其他實施 例中，移除這些露出的部份虛置閘極介電層28，而保留的部份虛置閘極介電層28成為虛置閘極堆疊30之底部。當露出的部份虛置閘極介電層28被移除後，將露出半導體鰭狀物26。
如第3圖所示，形成間隔物層40。在下述內容中，雖然間隔物層40可稱作閘極間隔物層，但其亦延伸至鰭狀物的側表面上。在本發明一些實施例中，間隔物層40的形成方法可採用順應性的沉積方法如原子層沉積、化學氣相沉積、或類似方法，因此間隔物層40的側壁部份具有足夠厚度。間隔物層40之水平部份與垂直部份可具有實質上相同的厚度，即垂直部份的厚度與水平部份的厚度之間的差距，小於20%之垂直部份的厚度(或20%之水平部份的厚度)。在本發明一些實施例中，垂直部份的厚度或水平部份的厚度介於約1nm至約20nm之間。
間隔物層40之材料可包含碳氮氧化矽、碳氮化矽、或金屬氧化物如氧化鋁。在本發明一些實施例中，間隔物層40之組成為碳氮氧化矽，且可為單層結構。在其他實施例中，間隔物層40可包含多層的複合結構。舉例來說，間隔物層40可包含氧化矽層，以及氧化矽層上的氮化矽層。如第4圖所示，進行非等向蝕刻以移除間隔物層40的水平部份。保留間隔物層40之垂直部份，以形成閘極間隔物42於虛置閘極堆疊30的側壁上。在一些實施例中，部份的間隔物層40保留於半導體鰭狀物26的側壁上，以形成鰭狀物間隔物。蝕刻間隔物層40的步驟，如第15圖所示之製程流程200中的步驟206。
如第5A圖所示，成長磊晶區44與44'於個別的半導體鰭狀物26上。磊晶區44與其下方之半導體鰭狀物26組合成源 極與汲極區46。磊晶區44’與其下方之半導體鰭狀物26組合成源極與汲極區46’。移除半導體鰭狀物26的露出部份，以形成凹陷於半導體帶24中(未圖示)，且成長自凹陷凸起的磊晶區44與44'。半導體鰭狀物26的露出部份之移除方法，可為濕蝕刻製程、乾蝕刻製程、或上述之組合。在一些實施例中，磊晶區44包含磷化矽或摻雜磷的碳化矽，因此鰭狀場效電晶體為n型鰭狀場效電晶體。磊晶區44’可包含矽鍺與p型雜質如硼或銦(雜質可在磊晶時臨場摻雜)，因此鰭狀場效電晶體為p型鰭狀場效電晶體。其他實施例中的磊晶區44或磊晶區44'可包含其他材料或摻質。在一些實施例中，可在形成磊晶區44或磊晶區44'後，再摻雜磊晶區44或磊晶區44'。由於n型鰭狀場效電晶體的磊晶區44不同於p型鰭狀場效電晶體的磊晶區44’，需要分開形成p型與n型的鰭狀場效電晶體。磊晶區44與磊晶區44'的形成製程可為有機金屬化學氣相沉積、分子束磊晶、液態磊晶、氣態磊晶、選擇性磊晶成長、類似方法、或上述之組合。第5A圖中的磊晶區44與磊晶區44'分別形成於分開的半導體鰭狀物26上。然而其他實施例中的磊晶區44與磊晶區44'形成於相鄰的半導體鰭狀物26上且合併，如第5B圖所示。
在一些實施例中，磊晶區44或磊晶區44’可各自形成於單一的連續磊晶製程中。在其他實施例中，磊晶區44或磊晶區44'可各自形成於多個分開的磊晶製程中。磊晶區44或磊晶區44'可摻雜以具有摻雜濃度，其可為濃度漸變、濃度劇變、或另一摻雜濃度的輪廓。在一些實施例中，可形成蓋層(未圖示)於磊晶區44或磊晶區44'上。蓋層的材料可包含矽、磷化矽、矽 鍺、磷化矽鍺、或類似物。蓋層的形成製程可為有機金屬化學氣相沉積、分子束磊晶、液態磊晶、氣態磊晶、選擇性磊晶成長、類似方法、或上述之組合。
第6圖係第5A圖所示之結構的部份剖視圖，其為含有第5A圖中剖線A-A'的垂直面之剖視圖。第7至9圖亦為含有第5A圖中剖線A-A'的相同垂直面之剖視圖。
接著如第6圖所示，形成接點蝕刻停止層50以順應性的覆蓋第5圖中的結構。在一些實施例中，接點蝕刻停止層50包含氮化矽、氧化矽、氮碳化矽、氮氧化矽、氮氫化矽、或類似物，但亦可採用其他合適的介電材料。接點蝕刻停止層50亦可包含多層或上述材料的組合。接點蝕刻停止層50的沉積方法可為一或多道製程，比如物理氣相沉積、原子層沉積、電漿增強原子層沉積、化學氣相沉積、或類似方法，但亦可採用任何可行製程。在一些實施例中，接點蝕刻停止層50的沉積厚度介於約30nm至約50nm之間，雖然其他實施例的接點蝕刻停止層50可沉積為其他厚度。形成接點蝕刻停止層50之步驟，如第15圖所示之製程流程200中的步驟208。
如第7圖所示，本發明一些實施例進行緻密化製程(在第7圖中以箭頭標示)，以緻密化部份接點蝕刻停止層50。在一些實施例中，緻密化製程具有方向性，即具有較多水平方向表面的部份接點蝕刻停止層50，比具以較多垂直方向表面的部份接點蝕刻停止層50更易緻密化。如第7圖所示之例子，接點蝕刻停止層50的一些接點蝕刻停止層其水平部份53，比接點蝕刻停止層50的接點蝕刻停止層其垂直部份51緻密。接點蝕刻停 止層其垂直部份51較疏鬆，而接點蝕刻停止層其水平部份53較緻密的內容僅用以說明，其他實施例可具有不同位置，端視接點蝕刻停止層50的性質或緻密化製程而定。接點蝕刻停止層其水平部份53與接點蝕刻停止層其垂直部份51的密度差異可為平滑轉換(比如密度漸變)或劇烈轉換。在一些例子中，緻密化製程不會改變接點蝕刻停止層其垂直部份51的密度。在一些例子中，緻密化製程可讓接點蝕刻停止層其垂直部份51，比接點蝕刻停止層其水平部份53具有更高的濕蝕刻速率。舉例來說，接點蝕刻停止層其垂直部份51的濕蝕刻速率可為接點蝕刻停止層其水平部份53的濕蝕刻速率的1.5倍，雖然其他例子的濕蝕刻速率比例可能不同。緻密化製程如第15圖所示之製程流程200中的步驟210。
在一些實施例中，緻密化製程包含電漿製程。舉例來說，電漿製程可用離子轟擊接點蝕刻停止層50，以緻密化接點蝕刻停止層其水平部份53。在一些實施例中，離子可為氬離子、氦離子、氮離子、氫離子、鈍氣離子、上述之組合、或另一種離子。加速至接點蝕刻停止層50的離子可具有方向性。舉例來說，離子轟擊接點蝕刻停止層50的方向實質上垂直於基板20表面，但其他實施例中的離子轟擊接點蝕刻停止層50與垂直方向之間具有夾角。在一些實施例中，直接電漿可用於產生方向性的差異。離子能量可擇以增加或降低朝向接點蝕刻停止層50的方向性，或者增加或降低接點蝕刻停止層50中的分散。舉例來說，離子能量可介於約0.1eV至約3.5eV之間。在一些實施例中，基板溫度可介於約200℃至約700℃之間。在一些實施 例中，在沉積接點蝕刻停止層50之後再進行緻密化製程。但在其他實施例中，可在沉積接點蝕刻停止層50時進行緻密化製程。舉例來說，可採用電漿增強原子層沉積製程沉積接點蝕刻停止層50，其中離子如氬離子或其他離子轟擊形成的部份接點蝕刻停止層50。在其他實施例中，亦可採用其他製程或技術使部份的接點蝕刻停止層50緻密化。
如第8圖所示，本發明一些實施例接著形成層間介電物52於接點蝕刻停止層50上。層間介電物52的材料可包含氧化矽、氮氧化矽、類似物、或其他介電材料，且層間介電物52可為上述材料之組合或不同材料的多層結構。層間介電物的沉積方法可為一或多道製程，比如物理氣相沉積、化學氣相沉積、或原子層沉積，但亦可採用任何可行製程。在一些實施例中，層間介電物52之組成可為可流動的氧化物(如可流動的化學氣相沉積氧化物或其他可流動的介電物)或者旋轉塗佈的介電材料。形成層間介電物52的步驟，如第15圖所示之製程流程200中的步驟212。
如第9圖所示，本發明一些實施例接著進行氧化回火製程。氧化回火製程可改善層間介電物52的物理性質，並可氧化部份的接點蝕刻停止層50。在一些實施例中，氧化回火製程為蒸汽回火製程。氧化回火製程可在回火腔室中進行，其不同於前述形成接點蝕刻停止層50或進行緻密化製程的腔室。在一些實施例中，氧化回火製程的溫度介於約350℃至約700℃之間，且壓力介於約1torr至約760torr之間，不過亦可採用其他數值。在一些實施例中，氧化回火製程歷時約30分鐘至約480分 鐘之間，不過亦可採用其他數值。氧化回火製程如第15圖所示之製程流程200中的步驟214。
在一些實施例中，氧化回火製程可讓氧原子結合至部份的接點蝕刻停止層50中。由於在接點蝕刻停止層50上進行緻密化製程，因此氧結合至接點蝕刻停止層其垂直部份51中的速率，大於氧結合至接點蝕刻停止層其水平部份53中的速率。在第9圖中，上述步驟形成氧化的接點蝕刻停止層其垂直部份59與氧化的接點蝕刻停止層其水平部份57。第8圖亦顯示保留的接點蝕刻停止層其垂直部份51與接點蝕刻停止層其水平部份53，其未與氧結合。在一些例子中，氧可結合至接點蝕刻停止層其垂直部份51中，因此部份之氧化的接點蝕刻停止層其垂直部份59一直延伸至閘極間隔物42。在一些例子中，氧可結合至所有的接點蝕刻停止層其垂直部份51中。在一些例子中，沒有氧可結合至接點蝕刻停止層其水平部份53中。藉由控制氧化回火製程的參數，可控制結合至接點蝕刻停止層其垂直部份51或接點蝕刻停止層其水平部份53的氧其數量、速率、與濃度。在一些實施例中，約30%至約60%的接點蝕刻停止層其垂直部份51可轉還成氧化矽。在一些實施例中，約5%至約12%的接點蝕刻停止層其水平部份53可轉換成氧化矽。在其他實施例中，其他比例的部份接點蝕刻停止層50可轉換成氧化矽。在一些例子中，其他元素如氫亦可結合至部份接點蝕刻停止層50中。
在接點蝕刻停止層50之組成為氮化矽的例示性例子中，氧化回火製程可將部份的接點蝕刻停止層50轉換為氮氧 化矽或氧化矽。舉例來說，一些接點蝕刻停止層其垂直部份51可轉換為氮氧化矽或氧化矽，即第9圖所示之氧化的接點蝕刻停止層其垂直部份59。在一些例子中，一些接點蝕刻停止層其水平部份53可轉換為氮氧化矽或氧化矽，即第9圖所示之氧化的接點蝕刻停止層其水平部份57。在一些例子中，所有的接點蝕刻停止層其垂直部份51可轉換為氮氧化矽或氧化矽。舉例來說，層間介電物52可為氧化矽，而氧化的接點蝕刻停止層其垂直部份59或氧化的接點蝕刻停止層其水平部份57可為氮氧化矽，且保留的接點蝕刻停止層其垂直部份51或接點蝕刻停止層其水平部份53可為氮化矽。在其他實施例中，氧化的接點蝕刻停止層其垂直部份59或氧化的接點蝕刻停止層其水平部份57亦可為氧化矽。存在於氧化的接點蝕刻停止層其垂直部份59或氧化的接點蝕刻停止層其水平部份57的氧濃度具有濃度輪廓，其自高濃度至低濃度之間可為平滑轉換、劇烈轉換、或另一濃度輪廓。在一些例子中，氧化的接點蝕刻停止層其垂直部份59或氧化的接點蝕刻停止層其水平部份57越靠近閘極間隔物42的部份，其氧濃度越低。在一些例子中，接點蝕刻停止層其垂直部份51仍為氮化矽的厚度可介於約0.5nm至約3nm之間，但其他例子可具有其他厚度。在其他實施例中，接點蝕刻停止層其垂直部份51在氧化回火製程後，不存在未結合氧的部份。
在此態樣中，與閘極間隔物42相鄰的一些或全部的接點蝕刻停止層50可由氮化矽轉換為氮氧化矽或氧化矽。這會讓與閘極間隔物42相鄰之氮化矽的接點蝕刻停止層50變 薄，或者讓與閘極間隔物42相鄰之氮化矽的接點蝕刻停止層50完全轉換成氮氧化矽或氧化矽。氮化矽的介電常數為約7，氧化矽的介電常數為約3.9，且氮氧化矽的介電常數介於約7至約3.9之間(取決於氧與氮的濃度)。如此一來，可減少與閘極間隔物42相鄰的一些或所有介電層之介電常數或厚度。藉由減少與閘極間隔物42相鄰的一些或所有介電層之介電常數或厚度，亦可降低與閘極間隔物42相鄰的介電層相關之裝置中的任何寄生電容。降低寄生電容可改善裝置操作，比如改善裝置的交流電效能。
接著如第10圖所示，進行化學機械研磨使層間介電物52與閘極間隔物42之上表面彼此齊平。化學機械研磨可採用虛置閘極32作為化學機械研磨停止層，或採用第3圖所示之遮罩層34(或遮罩層36)作為化學機械研磨停止層。接著可使層間介電物52凹陷，並將遮罩層54填入凹陷中，再進行另一化學機械研磨製程，使遮罩層54之上表面與閘極間隔物40及保留的虛置閘極32之頂端共平面。
如第11圖所示，形成置換閘極堆疊56，其包含置換閘極介電物58與置換閘極60。置換閘極堆疊56的形成方法包含進行蝕刻步驟以移除第10圖中的虛置閘極堆疊30並形成凹陷。接著形成置換閘極堆疊56於凹陷中。虛置閘極介電物58可包含界面物層，以及界面層上的高介電常數介電層。界面層可包含氧化物層如氧化矽層，其形成方法可為熱氧化個別的半導體鰭狀物26、化學氧化製程、或沉積製程。一些例子中的界面層可包含氮化矽層，且一些例子中的界面層可包含一或多層的 氧化矽、氮化矽、或另一材料。在本發明一些實施例中，高介電常數介電層之介電常數大於約7.0，且可包含鉿、鋁、鋯、鑭、或類似物的金屬氧化物或矽酸鹽。置換閘極60可包括含金屬材料，比如氮化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、銅、鎢、上述之組合、或上述之多層結構。置換閘極堆疊56的形成製程可包含形成額外層狀物如阻障層、蓋層、功函數層、或其他層狀物，且第11圖並未顯示這些額外層狀物以求清楚說明。這些額外層狀物的材料可包含氮化鈦、氮化鉭、鎢、氮化矽、碳氮氧化矽、或其他材料。
進行化學機械研磨，以移除保留的間隔物層40上多餘的部份置換閘極介電物58與置換閘極60。接著可回蝕刻置換閘極堆疊56，再將介電材料62填入回蝕刻所形成的凹陷中。接著進行化學機械研磨以平坦化介電材料62、閘極間隔物42、與層間介電物52的上表面。化學機械研磨可持續至移除第10圖中的遮罩層54。
如第12與13圖所示之一些實施例，形成源極與汲極的矽化物區與接點插塞。應理解的是，第12與13圖所示之實施例僅用以舉例，且其他實施例可採用不同製程。不同例子的製程如第14圖所示，其將說明於下。先移除第11圖中的層間介電物52，形成第12圖中的凹陷66。在一些例子中，接點蝕刻停止層50之一些或全部之氧化的接點蝕刻停止層其垂直部份59或氧化的接點蝕刻停止層其水平部份57，將隨著層間介電物52一起移除。隨著層間介電物52一起移除之接點蝕刻停止層50之氧化的接點蝕刻停止層其垂直部份59(或氧化的接點蝕刻停止 層其水平部份57)的移除量，可取決於接點蝕刻停止層50之氧化的接點蝕刻停止層其垂直部份59(或氧化的接點蝕刻停止層其水平部份57)的氧濃度輪廓。上述步驟將露出保留的接點蝕刻停止層50，比如一些或全部的接點蝕刻停止層其垂直部份51、接點蝕刻停止層其水平部份53、氧化的接點蝕刻停止層其垂直部份59、或氧化的接點蝕刻停止層其垂直部份57。保留的接點蝕刻停止層50可用於蝕刻層間介電物52時的蝕刻停止層。接著蝕刻蝕刻停止層50其保留的水平部份，以露出磊晶區44與磊晶區44’。一些接點蝕刻停止層其垂直部份51或氧化的接點蝕刻停止層其垂直部份59可保留於閘極間隔物42上，或保留於磊晶區44與磊晶區44'上。為清楚說明，第12與13圖中僅顯示閘極間隔物42上保留的接點蝕刻停止層其垂直部份51。接著矽化磊晶區44與磊晶區44’的表面部份，以形成矽化物區68。上述矽化步驟包含順應性地沉積金屬層(如鈦、鈷、或類似物，未圖示)，進行回火使金屬層與磊晶區44及磊晶區44’反應，再移除未反應的部份金屬層。
如第13圖所示，形成接點插塞70與層間介電物72。在本發明一些實施例中，形成蝕刻停止層71，接著形成層間介電物72以填入凹陷66，再進行化學機械研磨以平坦化層間介電物72。接著形成開口(用以填入接點插塞70)以露出至少一些部份的源極與汲極的矽化物區68。接著將金屬化材料如鎢填入開口，再進行另一化學機械研磨製程以移除多餘的金屬化材料，即形成接點插塞70。如此一來，即形成n型鰭狀場效電晶體74與p型鰭狀場效電晶體74’。在後續製程中，可形成閘極接 點插塞(未圖示)以電性連接至置換閘極60。
如第14圖所示的一些實施例，形成接點插塞70。第14圖所示的製程可取代第12與13圖所示的製程。在第11圖所述之化學機械研磨製程後，移除部份的層間介電物52與接點蝕刻停止層50以形成開口(用以填入接點插塞70)。接著形成源極與汲極的矽化物區68於磊晶區44及44'的表面上。矽化物的形成製程可包含沉積金屬層於開口中，並進行回火使金屬層與磊晶區44及44'的露出表面部份反應，以形成矽化物區68。在一些實施例中，移除金屬層的未反應部份。在其他實施例中，不移除金屬層的未反應部份。接著將導電層如鎢填入接點開口中，以形成接點插塞70。進行化學機械研磨以移除多餘的金屬化材料。在後續製程中，可形成閘極接點插塞(未圖示)以電性連接至置換閘極60。
本發明實施例具有一些優點。與閘極間隔物相鄰的一些或全部接點蝕刻停止層可轉換成較低介電常數的材料。接點蝕刻停止層的轉換方法可採用緻密化製程與氧化回火製程的組合。在此態樣中，可降低裝置中的寄生電容，並改善裝置效能。特別的是，可改善裝置的交流電與高速效能。
在一實施例中，方法包括形成虛置閘極堆疊於基板上；形成間隔物層於虛置閘極堆疊上；形成蝕刻停止層於間隔物層與虛置閘極堆疊上，且蝕刻停止層包含垂直部份與水平部份；在蝕刻停止層上進行緻密化製程，其中緻密化製程之後的水平部份比垂直部份緻密；形成氧化物層於蝕刻停止層上；在氧化層與蝕刻停止層上進行回火製程，其中回火製程後之垂 直部份的氧濃度大於水平部份的氧濃度；形成多個源極與汲極區於基板中；移除虛置閘極堆疊以形成開口；以及形成置換閘極堆疊於開口中。在一實施例中，緻密化製程為直接電漿製程，其包含以離子轟擊蝕刻停止層。在另一實施例中，離子為氬離子。在另一實施例中，緻密化製程與形成蝕刻停止層的製程同時進行。在另一實施例中，氧化物層包含可流動的氧化物。在另一實施例中，回火製程包含蒸汽回火。在另一實施例中，上述方法更包括在進行回火製程後蝕刻蝕刻停止層，且在蝕刻蝕刻停止層之後保留蝕刻停止層的一些垂直部份於間隔物層上。在另一實施例中，蝕刻停止層的形成方法為電漿增強原子層沉積製程。
在一實施例中，方法包括：形成閘極間隔物於虛置閘極堆疊之側壁上；形成第一介電層於閘極間隔物及虛置閘極堆疊上，第一介電層包括第一材料，其中第一介電層的第一部份與虛置閘極堆疊相鄰，第一介電層的第二部份與閘極間隔物相鄰，且第一介電層的第一部份比第二部份緻密；形成第二介電層於第一介電層上，第二介電層包含第二材料，且第二材料不同於第一材料；以及進行回火製程，其中回火製程將第一材料的第二部份轉換成第二材料的速率，比回火製程將第一材料的第一部份轉換成第二材料的速率快。在一實施例中，第一材料為氮化矽，而第二材料為氧化矽。在另一實施例中，回火製程形成第三材料，其組成介於第一材料與第二材料之間，且第三材料包含氮氧化矽。在另一實施例中，回火製程為蒸汽回火製程。在另一實施例中，第一介電層的厚度介於約30nm至約 50nm之間。在另一實施例中，第一介電層的形成方法包括電漿增強原子層沉積製程。在另一實施例中，電漿增強原子層沉積製程包含採用直接電漿。在另一實施例中，直接電漿包含氬離子。
在一實施例中，裝置包括：鰭狀物，自基板凸起；閘極堆疊，位於鰭狀物上；閘極間隔物，位於閘極堆疊的側壁上；蝕刻停止層，位於閘極間隔物與基板上，其中蝕刻停止層的第一部份與閘極間隔物相鄰，蝕刻停止層的第二部份與基板相鄰，且蝕刻停止層的第一部份的氧濃度高於第二部份的氧濃度；以及層間介電物位於蝕刻停止層上。在一實施例中，上述蝕刻停止層的第三部份與基板相鄰，蝕刻停止層的第四部份與閘極間隔物相鄰，且蝕刻停止層之第三部份的密度大於第四部份的密度。在另一實施例中，蝕刻停止層的第五部份與基板相鄰，蝕刻停止層的第六部份與閘極間隔物相鄰，且蝕刻停止層的第五部份之介電常數大於第六部份的介電常數。在另一實施例中，蝕刻停止層包括氮化矽。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

  1. 一種半導體裝置的形成方法，包括：形成一虛置閘極堆疊於一基板上；形成一間隔物層於該虛置閘極堆疊上；形成一蝕刻停止層於該間隔物層與該虛置閘極堆疊上，且該蝕刻停止層包含一垂直部份與一水平部份；在該蝕刻停止層上進行一緻密化製程，其中該緻密化製程之後的該水平部份比該垂直部份緻密；形成一氧化物層於該蝕刻停止層上；在該氧化層與該蝕刻停止層上進行一回火製程，其中該回火製程後之該垂直部份的氧濃度大於該水平部份的氧濃度；形成多個源極與汲極區於該基板中；移除該虛置閘極堆疊以形成一開口；以及形成一置換閘極堆疊於該開口中。
TW106133359A 2017-04-27 2017-09-28 半導體裝置的形成方法 TW201839816A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762491127P 2017-04-27 2017-04-27
US62/491,127 2017-04-27
US15/667,491 2017-08-02
US15/667,491 US10157997B2 (en) 2017-04-27 2017-08-02 FinFETs and methods of forming the same

Publications (1)

Publication Number Publication Date
TW201839816A true TW201839816A (zh) 2018-11-01

Family

ID=63916840

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106133359A TW201839816A (zh) 2017-04-27 2017-09-28 半導體裝置的形成方法

Country Status (3)

Country Link
US (2) US10157997B2 (zh)
CN (1) CN108807159A (zh)
TW (1) TW201839816A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157997B2 (en) * 2017-04-27 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming the same
US10522680B2 (en) 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet semiconductor device structure with capped source drain structures
US11183423B2 (en) * 2017-11-28 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Liner structure in interlayer dielectric structure for semiconductor devices
US11195934B2 (en) * 2019-08-29 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for bi-layer self-aligned contact
CN113327857B (zh) * 2020-02-28 2023-05-23 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8937369B2 (en) * 2012-10-01 2015-01-20 United Microelectronics Corp. Transistor with non-uniform stress layer with stress concentrated regions
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9577070B2 (en) * 2014-11-26 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10157997B2 (en) * 2017-04-27 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming the same

Also Published As

Publication number Publication date
US20180315830A1 (en) 2018-11-01
US10510867B2 (en) 2019-12-17
US10157997B2 (en) 2018-12-18
CN108807159A (zh) 2018-11-13
US20190140076A1 (en) 2019-05-09

Similar Documents

Publication Publication Date Title
US10727068B2 (en) Method for manufacturing semiconductor structure with mask structure
TW201916256A (zh) 半導體裝置的形成方法
TW201839816A (zh) 半導體裝置的形成方法
US11145749B2 (en) Method of fabricating a semiconductor device
TWI827712B (zh) 半導體裝置與其形成方法
CN110957260A (zh) 鳍状场效晶体管的制作方法
TW201824489A (zh) 半導體裝置及其製造方法
TW202008433A (zh) 半導體裝置的形成方法
TW202011518A (zh) 半導體裝置的形成方法
KR20180060944A (ko) 반도체 장치 및 그 제조 방법
TW202117855A (zh) 半導體裝置的形成方法
US9653364B1 (en) FinFET device and method of forming the same
TWI785589B (zh) 半導體裝置及其形成方法
CN106169500A (zh) 半导体器件结构的结构和形成方法
TW202129723A (zh) 半導體裝置及其形成方法
TW202125581A (zh) 半導體裝置的形成方法
TWI806726B (zh) 半導體裝置和其製造方法
TWI822111B (zh) 半導體裝置與其形成方法
TW202310176A (zh) 製造半導體裝置的方法
CN114927475A (zh) 半导体装置及其形成的方法
CN113161353A (zh) 半导体装置
US9627537B1 (en) FinFET device and method of forming the same
TWI821698B (zh) 半導體元件及其製造方法
US20230260850A1 (en) Methods of forming semiconductor device structures
US20230369452A1 (en) Semiconductor device structure and methods of forming the same