KR20180060944A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 일 실시형태에서 제1 핵형성 층이 게이트 최종 공정을 위해 개구 내에 형성된다. 상기 제1 핵형성 층은, 기체를 형성하도록 산소와 반응하는 전구체에 상기 제1 핵형성 층을 노출시킴으로써 원치않은 산소가 제거되도록 처리된다. 그 다음에 제2 핵형성 층이 형성되고, 개구의 나머지가 벌크 도전성 재료로 충전된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURE}
우선권 주장
이 출원은 "반도체 장치 및 제조 방법"의 명칭으로 2016년 11월 29일자 출원된 미국 가특허 출원 제62/427,511호에 대한 우선권을 주장하며, 상기 미국 가특허 출원은 인용에 의해 본원에 통합된다.
기술분야
본 개시내용은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 예컨대 퍼스널 컴퓨터, 셀 폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 용례에서 사용된다. 반도체 장치는 전형적으로 반도체 기판 위에 절연층 또는 유전체층, 도전층 및 반도체 물질층을 순차적으로 성막하고, 리소그래피를 이용하여 전술한 각종 물질층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 정해진 영역에 더 많은 컴포넌트를 집적하기 위해 최소 피처(feature) 크기로 계속 축소시킴으로써 각종 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적도를 계속하여 개선하고 있다. 그러나 최소 피처 크기가 축소됨에 따라 해결해야 할 추가의 문제점들이 발생한다.
본 개시내용의 일 실시예에 있어서,
반도체 기판 위에 더미 게이트 스택을 형성하는 단계;
제1 개구를 형성하도록 상기 더미 게이트 스택을 제거하는 단계;
상기 제1 개구 내에 게이트 유전체를 성막하는 단계;
상기 제1 개구 내에 그리고 상기 게이트 유전체 위에 제1 핵형성 층을 성막하는 단계;
산소가 제거되도록 상기 제1 핵형성 층을 처리하는 단계;
상기 제1 개구의 나머지를 충전하기 위해 도전성 물질을 성막하는 단계
를 포함하는 반도체 장치 제조 방법이 제공된다.
본 개시내용의 다른 일 실시예에 있어서,
기판 위의 유전체 물질 내에 개구를 형성하도록 더미 게이트 전극 물질을 제거하는 단계;
상기 개구 내에 제1 금속 함유 물질을 성막하는 단계;
상기 제1 금속 함유 물질과는 다른 제2 금속 함유 물질을 상기 개구 내에 성막하는 단계;
상기 제2 금속 함유 물질 상에 제1 블로킹 물질을 성막하는 단계;
상기 제1 블로킹 물질 상에 제1 핵형성 층을 성막하는 단계;
산소가 0.1%-원자 이하의 농도로 감소되도록 상기 제1 핵형성 층의 표면으로부터 산소를 제거하는 단계;
상기 제1 핵형성 층 상에 제2 핵형성 층을 성막하는 단계;
상기 개구의 나머지를 도전성 물질로 충전하는 단계
를 포함하는 반도체 장치 제조 방법이 제공된다.
본 개시내용의 또 다른 일 실시예에 있어서,
기판 위의 제1 유전체 물질로서, 상기 제1 유전체 물질의 외부 표면의 대향하는 측벽들은 6보다 큰 종횡비를 갖는 것인 제1 유전체 물질;
상기 제1 유전체 물질에 인접하고 제1 금속을 포함하는 제1 도전성 물질;
상기 제1 도전성 물질에 인접하고 상기 제1 도전성 물질과는 다른 제2 도전성 물질;
상기 제2 도전성 물질에 인접한 블로킹 물질;
상기 블로킹 물질에 인접한 제1 핵형성 층;
상기 제1 핵형성 층에 인접한 제2 핵형성 층
을 포함하고,
상기 제1 핵형성 층은 상기 제1 핵형성 층과 상기 제2 핵형성 층 사이의 경계에 인접하여 0보다 크지만 0.1%-원자 미만인 산소 농도를 갖는 것인 반도체 장치가 제공된다.
본 개시내용의 각종 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관행에 따라서, 각종 특징은 정확한 축척으로 작도되지 않았다는 점에 주목해야 한다. 사실, 각종 특징들의 치수는 설명을 명확히 하기 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 핀펫(finFET) 장치를 형성하는 공정에서의 단계들을 보인 도면이다.
도 2는 일부 실시형태에 따른 소스/드레인 영역의 형성을 보인 도면이다.
도 3a 및 도 3b는 일부 실시형태에 따른 제1 핵형성 층의 형성을 보인 도면이다.
도 4a 및 도 4b는 일부 실시형태에 따른 제1 핵형성 층의 처리를 나타낸 도면이다.
도 5a 및 도 5b는 일부 실시형태에 따른 제2 핵형성 층 및 벌크 재료의 형성을 보인 도면이다.
도 6a 및 도 6b는 일부 실시형태에 따른 평탄화 처리 및 캡핑 처리를 나타낸 도면이다.
이하의 설명은 본 개시내용의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이들은 단순히 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 특징과 제2 특징이 직접 접촉되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하위", "하부", "위", "상부" 등은 도면에 예시된 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 작동 중인 장치의 다른 방위를 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방위로 회전됨) 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
이제, 도 1을 참조하면, 핀펫(finFET) 장치와 같은 반도체 장치(100)의 사시도가 도시되어 있다. 일 실시형태에서, 반도체 장치(100)는 10nm 처리 노드의 반도체 장치일 수 있고, 내부에 제1 트렌치(103)가 형성된 기판(101)을 포함한다. 기판(101)은 실리콘 기판일 수 있고, SOI(semiconductor-on-insulator), 스트레인드 SOI(strained SOI), 절연체 위 실리콘 게르마늄과 같은 다른 기판을 사용할 수도 있다. 기판(101)은 p형 반도체일 수 있고, 다른 실시형태에서는 n형 반도체일 수 있다.
제1 트렌치(103)는 제1 격리 영역(105)의 종국적 형성의 초기 단계로서 형성될 수 있다. 제1 트렌치(103)는 적당한 에칭 처리에 따라 마스킹 층(도 1에서 별도로 도시되어 있지 않음)을 이용하여 형성될 수 있다. 예를 들면, 마스킹 층은 화학 기상 성막(CVD)과 같은 공정을 통하여 형성된 실리콘 질화물을 포함한 하드마스크일 수 있지만, 산화물, 산질화물, 실리콘 탄화물 또는 이들의 조합 등과 같은 다른 물질, 및 플라즈마 강화 화학 기상 성막(PECVD), 저압 화학 기상 성막(LPCVD) 또는 실리콘 산화물 형성 후 질화와 같은 다른 공정을 이용할 수 있다. 마스킹 층은, 일단 형성되면, 제1 트렌치(103)를 형성하기 위해 제거될 기판(101) 부분을 노출시키기 위해 적당한 포토리소그래피 공정을 통해 패터닝될 수 있다.
그러나 당업자라면 알고 있는 바와 같이, 마스킹 층을 형성하기 위해 위에서 설명한 공정 및 물질들은 제1 트렌치(103)를 형성하기 위해 기판(101)의 다른 부분을 노출시키는 동안 기판(101)의 부분들을 보호하기 위해 사용될 수 있는 유일한 방법이 아니다. 제1 트렌치(103)를 형성하기 위해 제거될 기판(101) 부분을 노출시키기 위해서는, 패터닝되고 현상된 포토레지스트와 같은 임의의 적당한 공정이 사용될 수 있다. 이러한 방법들은 모두 본 실시형태의 범위 내에 포함되는 것으로 전적으로 의도된다.
마스킹 층이 형성되고 패터닝된 후 제1 트렌치(103)가 기판(101)에 형성된다. 노출된 기판(101)은 기판(101)에 제1 트렌치(103)를 형성하기 위해 반응성 이온 에칭(RIE)과 같은 적당한 처리를 통해 제거될 수 있지만, 임의의 다른 적당한 처리를 이용할 수도 있다. 일 실시형태에서, 제1 트렌치(103)는 기판(101)의 표면으로부터 약 5,000Å 미만, 예를 들면 약 2,500Å 또는 43.17nm의 제1 깊이를 갖도록 형성될 수 있다.
그러나 당업자라면 알고 있는 바와 같이, 제1 트렌치(103)를 형성하기 위해 위에서 설명한 공정은 단지 하나의 가능한 공정이고 유일한 실시형태로서 의도되지 않는다. 제1 트렌치(103)를 형성할 수 있는 임의의 적당한 공정이 사용될 수 있고, 임의의 개수의 마스킹 단계 및 제거 단계를 포함한 임의의 적당한 공정이 사용될 수 있다.
제1 트렌치(103)를 형성하는 것 외에, 마스킹 및 에칭 공정은, 제거되지 않고 남아 있는 기판(101) 부분으로부터 핀(fin)(107)을 추가로 형성한다. 편의상 핀(107)은 도면에서 점선에 의해 기판(101)으로부터 구분되는 것으로 도시되어 있지만, 이러한 구분에 관한 물리적 표시는 있을 수도 있고 없을 수도 있다. 이 핀(107)들은 후술하는 바와 같이 다중 게이트 핀펫 트랜지스터의 채널 영역을 형성하기 위해 사용될 수 있다. 비록 도 1에는 기판(101)으로부터 형성된 3개의 핀(107)만이 도시되어 있지만, 임의의 개수의 핀(107)이 활용될 수 있다.
핀(107)은 기판(101)의 표면에서 약 5nm 내지 약 80nm 사이, 예를 들면 약 30nm의 폭을 갖도록 형성될 수 있다. 게다가 핀(107)은 약 10nm 내지 약 100nm 사이, 예를 들면 약 50nm의 거리만큼 서로 이격될 수 있다. 이처럼 핀(107)을 이격시킴으로써, 핀(107)은 공통 게이트(뒤에서 자세히 설명함)를 공유하기에 충분하도록 근접하면서 별도의 채널 영역을 각각 형성할 수 있다.
제1 트렌치(103)와 핀(107)이 형성된 후, 제1 트렌치(103)는 유전체 물질로 충전(fill)될 수 있고 유전체 물질은 제1 트렌치(103) 내에서 리세싱(recessing)되어 제1 격리 영역(105)을 형성할 수 있다. 유전체 물질은 산화물 물질, 고밀도 플라즈마(HDP) 산화물 등일 수 있다. 유전체 물질은 제1 트렌치(103)의 선택적인 세정 및 라이닝 후에 화학 기상 성막(CVD) 방법(예를 들면, HARP 공정), 고밀도 플라즈마 CVD법, 또는 업계에 공지된 바와 같은 다른 적당한 형성법을 이용하여 형성될 수 있다.
제1 트렌치(103)는, 제1 트렌치(103) 및 기판(101)을 유전체 물질로 과충전하고 제1 트렌치(103) 및 핀(107)의 외측의 과잉 물질을 화학 기계 연마(CMP), 에칭 또는 이들의 조합 등과 같은 적당한 처리를 통하여 제거함으로써 충전될 수 있다. 일 실시형태에서, 이러한 제거 공정에 의해 핀(107) 위에 위치한 임의의 유전체 물질도 또한 제거되고, 이에 따라 유전체 물질의 제거는 추가의 처리 단계를 위해 핀(107)의 표면을 노출시킬 것이다.
제1 트렌치(103)가 유전체 물질로 충전되면, 유전체 물질은 핀(107)의 표면으로부터 리세싱될 수 있다. 리세싱(recessing)은 핀(107)의 상부 표면 부근에서 핀(107)의 측벽의 적어도 일부를 노출시키기 위해 수행될 수 있다. 유전체 물질은 핀(107)의 상부 표면을 HF와 같은 부식액에 담금으로써 습식 에칭을 이용하여 리세싱될 수 있지만, H2와 같은 다른 부식액 및 반응성 이온 에칭, NH3/NF3와 같은 부식액에 의한 건식 에칭, 화학적 산화물 제거 또는 건식 화학적 세정과 같은 다른 방법을 사용할 수도 있다. 유전체 물질은 약 50Å 내지 약 500Å 사이, 예를 들면 400Å의 거리만큼 핀(107)의 표면으로부터 리세싱될 수 있다. 추가로, 리세싱은, 핀(107)이 추가의 처리를 위해 노출되는 것을 보장하기 위해서, 핀(107) 위에 위치된 임의의 나머지 유전체 물질을 또한 제거할 수 있다.
그러나 당업자라면 알고 있는 바와 같이, 전술한 단계들은 유전체 물질을 충전하고 리세싱하기 위해 사용되는 전체 공정 흐름 중의 단지 일부일 수 있다. 예를 들면, 제1 트렌치(103)를 유전체 물질로 형성하고 충전하기 위해 라이닝 단계, 세정 단계, 어닐링 단계, 갭 충전 단계 및 이들의 조합 등이 또한 사용될 수 있다. 모든 가능한 공정 단계들이 본 실시형태의 범위 내에 포함되는 것으로 전적으로 의도된다.
제1 격리 영역(105)이 형성된 후, 더미 게이트 유전체(109), 더미 게이트 유전체(109) 위의 더미 게이트 전극(111), 및 제1 스페이서(113)가 각각의 핀(107) 위에 형성될 수 있다. 일 실시형태에서, 더미 게이트 유전체(109)는 열산화, 화학 기상 성막, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 업계에서 공지되고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 게이트 유전체 형성 기술에 따라서, 핀(107)의 상부에서 더미 게이트 유전체(109)의 두께는 핀(107)의 측벽에서의 게이트 유전체의 두께와 다를 수 있다.
더미 게이트 유전체(109)는 약 3Å 내지 약 100Å의 범위의 두께, 예를 들면 약 10Å의 두께를 가진 실리콘 이산화물 또는 실리콘 산질화물과 같은 물질을 포함할 수 있다. 더미 게이트 유전체(109)는 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 지르콘 산화물(ZrO2) 또는 이들의 조합과 같은 고유전율(하이-k) 물질(예를 들면, 약 5 이상의 상대 유전율을 갖는 것)로부터 약 0.5Å 내지 약 100Å, 예를 들면, 약 10Å 이하의 등가적인 산화물 두께로 형성될 수 있다. 게다가, 실리콘 이산화물, 실리콘 산질화물 및/또는 하이-k 물질의 임의 조합이 더미 게이트 유전체(109)를 형성하기 위해 또한 사용될 수 있다.
더미 게이트 전극(111)은 도전성 물질을 포함할 수 있고 폴리실리콘, W, Al, Cu, AlCu, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni 또는 이들의 조합 등을 포함한 그룹으로부터 선택될 수 있다. 더미 게이트 전극(111)은 화학 기상 성막(CVD), 스퍼터 성막, 또는 도전성 물질을 성막하기 위해 업계에 공지되고 사용되는 다른 기술에 의해 성막될 수 있다. 더미 게이트 전극(111)의 두께는 약 5Å 내지 약 200Å의 범위 내일 수 있다. 더미 게이트 전극(111)의 상부 표면은 비평면 상부 표면을 가질 수 있고, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에서 이온들이 더미 게이트 전극(111)에 도입될 수도 있고 그렇지 않을 수도 있다. 이온들은 예를 들면 이온 주입 기술에 의해 도입될 수 있다.
일단 형성되면, 더미 게이트 유전체(109)와 더미 게이트 전극(111)은 패터닝되어 핀(107) 위에 일련의 스택(115)을 형성할 수 있다. 스택(115)은 더미 게이트 유전체(109) 아래에서 핀(107)의 각 측면에 위치되는 복수의 채널 영역을 규정한다. 스택(115)은 예를 들면 업계에 공지된 성막 기술 및 포토리소그래피 기술을 이용하여 더미 게이트 전극(111) 위의 게이트 마스크(도 1에는 별도로 도시되지 않음)를 성막 및 패터닝함으로써 형성될 수 있다. 게이트 마스크는, 비제한적인 예를 들자면 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC 및/또는 실리콘 질화물과 같이 통상적으로 사용되는 마스킹 및 희생 물질을 포함할 수 있고, 약 5Å 내지 약 200Å 사이의 두께로 성막될 수 있다. 더미 게이트 전극(111)과 더미 게이트 유전체(109)는 패터닝된 스택(115)을 형성하기 위해 건식 에칭 공정을 이용하여 에칭될 수 있다.
스택(115)을 패터닝한 후에 제1 스페이서(113)가 형성될 수 있다. 제1 스페이서(113)는 스택(115)의 양측에 형성될 수 있다. 제1 스페이서(113)는 전형적으로 이전에 형성된 구조물 위에 스페이서 층(도 1에는 별도로 도시되지 않음)을 블랭킷 성막(blanket deposition)함으로써 형성된다. 스페이서 층은 SiN, 산질화물, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있고, 화학 기상 성막(CVD), 플라즈마 강화 CVD, 스퍼터링, 및 업계에 공지된 다른 방법과 같이 이러한 층을 형성하기 위해 사용되는 방법에 의해 형성될 수 있다. 스페이서 층은 다른 에칭 특성을 가진 다른 물질, 또는 제1 격리 영역(105) 내의 유전체 물질과 동일한 물질을 포함할 수 있다. 제1 스페이서(113)는 그 다음에 제1 스페이서(113)를 형성하기 위해 예를 들면 기판의 수평 표면으로부터 스페이서 층을 제거하도록 하나 이상의 에칭에 의해 패터닝될 수 있다.
일 실시형태에서, 제1 스페이서(113)는 약 5Å 내지 약 500Å 사이의 제1 두께(T1)를 갖도록 형성될 수 있다. 추가로, 일단 제1 스페이서(113)가 형성되면, 하나의 스택(115)에 인접한 제1 스페이서(113)가 다른 스택(115)에 인접한 제1 스페이서(113)로부터 약 5nm 내지 약 200nm 사이, 예를 들면 약 20nm의 제1 간격(D1)만큼 떨어져 있을 수 있다. 그러나 임의의 적당한 다른 두께 및 거리를 이용할 수 있다.
도 2는 스택(115) 및 제1 스페이서(113)에 의해 보호되지 않은 영역으로부터 핀(107)을 제거하고 소스/드레인 영역(201)을 재성장시키는 공정을 보인 것이다. 스택(115) 및 제1 스페이서(113)에 의해 보호되지 않은 영역으로부터 핀(107)을 제거하는 것은 스택(115) 및 제1 스페이서(113)를 하드마스크로서 이용하는 반응성 이온 에칭(RIE), 또는 임의의 다른 적당한 제거 공정에 의해 수행될 수 있다. 이러한 제거는, 핀(107)이 제1 격리 영역(105)의 표면과 동일 높이로 되거나(도시된 것처럼) 제1 격리 영역(105)의 표면 아래로 될 때까지 계속될 수 있다.
일단 핀(107)의 전술한 부분이 제거되면, 성장을 방지하기 위해 하드 마스크(별도로 도시되지 않음)가 더미 게이트 전극(111)을 덮도록 배치 및 패터닝되고, 소스/드레인 영역(201)이 각 핀(107)과 접촉하게 재성장될 수 있다. 일 실시형태에서, 소스/드레인 영역(201)이 재성장될 수 있고, 일부 실시형태에서 소스/드레인 영역(201)이 스택(115)의 아래에 위치된 핀(107)의 채널 영역에 응력을 부여하는 스트레서(stressor)를 형성하도록 재성장될 수 있다. 핀(107)이 실리콘을 포함하고 핀펫이 p형 장치인 일 실시형태에서, 소스/드레인 영역(201)은 실리콘과 같은 물질, 또는 채널 영역과 다른 격자 상수를 가진 실리콘 게르마늄과 같은 다른 물질에 의한 선택적 에피택셜 공정을 통해 재성장될 수 있다. 에피택셜 성장 공정은 실란, 디클로로실란, 저메인(germane) 등과 같은 전구체를 이용할 수 있고, 약 5분 내지 약 120분 사이, 예를 들면 약 30분 동안 계속될 수 있다.
일 실시형태에서, 소스/드레인 영역(201)은 약 5Å 내지 약 1000Å 사이의 두께, 및 제1 격리 영역(105) 위로 약 10Å 내지 약 500Å 사이, 예를 들면 약 200Å의 제1 높이(H1)를 갖도록 형성될 수 있다. 그러나 임의의 적당한 높이를 이용할 수도 있다.
일단 소스/드레인 영역(201)이 형성되면, 핀(107)의 도펀트를 보충하기 위해 적당한 도펀트를 주입함으로써 도펀트가 소스/드레인 영역(201)에 주입될 수 있다. PMOS 장치를 형성하기 위해 예를 들면, 붕소, 갈륨, 인듐 등과 같은 p형 도펀트가 주입될 수 있다. 대안으로, NMOS 장치를 형성하기 위해 인, 비소, 안티몬 등과 같은 n형 도펀트가 주입될 수 있다. 이러한 도펀트는 스택(115)과 제1 스페이서(113)를 마스크로 이용하여 주입될 수 있다. 당업자라면 많은 다른 공정, 단계 등이 도펀트의 주입을 위해 사용될 수 있다는 것을 인지할 것이다. 예를 들어, 당업자라면, 특수 목적에 적합한 특정 형상 또는 특성을 가진 소스/드레인 영역을 형성하기 위해 스페이서와 라이너의 각종 조합을 이용하여 복수의 주입이 수행될 수 있다는 것을 인지할 것이다. 임의의 이러한 공정이 도펀트의 주입을 위해 사용될 수 있고, 이상의 설명은 본 개시내용을 전술한 단계들로 제한하려는 의도가 없다.
추가로, 이 시점에서, 소스/드레인 영역(201)의 형성 중에 더미 게이트 전극(115)을 덮었던 하드 마스크가 제거된다. 일 실시형태에서 하드 마스크는 하드 마스크의 물질에 선택적인, 예컨대 습식 에칭 공정 또는 건식 에칭 공정을 이용하여 제거될 수 있다. 그러나 임의의 적당한 제거 공정을 이용할 수 있다.
도 2는 스택(115) 및 소스/드레인 영역(201) 위에 층간 유전체(inter-layer dielectric, ILD) 층(203)(도 2에서는 하부 구조물들을 더욱 명확히 나타내기 위해 점선으로 도시되어 있음)을 형성한 것을 또한 도시하고 있다. ILD 층(203)은 붕소 인 실리케이트 글래스(BPSG)와 같은 물질을 포함할 수 있고, 임의의 적당한 유전체를 사용할 수도 있다. ILD 층(203)은 PECVD와 같은 공정을 이용하여 형성될 수 있고, 대안으로 LPCVD와 같은 다른 공정을 사용할 수도 있다. ILD 층(203)은 약 100Å 내지 약 3,000Å 사이의 두께로 형성될 수 있다. 일단 형성되면, ILD 층(203)은 예를 들면 화학 기계 연마 공정과 같은 평탄화 공정을 이용하여 제1 스페이서(113)와 함께 평탄화될 수 있지만, 임의의 적당한 공정을 사용할 수 있다.
도 3a 및 도 3b는 ILD 층(203)의 형성 후에 더미 게이트 전극(111)과 더미 게이트 유전체(109)의 물질이 게이트 스택(601)(도 3a 및 도 3b에는 도시되지 않았고 이하의 도 6a 및 도 6b에 도시되어 있음)을 형성하기 위해 제거 및 교체될 수 있는 것을 나타낸 도면으로서, 도 3a는 도 2에서 선 A-A'를 따라 취한 단면도이고 도 3b는 도 2에서 선 B-B'를 따라 취한 단면도이다(후속 도면에서는 그 도면의 문자에 기초하여 유사한 도면을 나타냄). 일 실시형태에서, 더미 게이트 전극(111)과 더미 게이트 유전체(109)는 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 물질에 선택적인 부식액을 이용하는 하나 이상의 습식 에칭 공정 또는 건식 에칭 공정을 이용하여 제거될 수 있다. 그러나 임의의 적당한 제거 공정을 사용할 수도 있다.
더미 게이트 전극(111)과 더미 게이트 유전체(109)의 제거에 의해 형성되는 개구(301)는 높은 종횡비를 갖도록 형성될 수 있다. 예를 들면, 일부 실시형태에서, 개구(301)는 약 6보다 더 클 수 있는 게이트 높이 대 임계 치수의 종횡비를 가질 것이다. 그러나 임의의 적당한 종횡비를 사용할 수도 있다.
일단 더미 게이트 전극(111)과 더미 게이트 유전체(109)가 제거되면, 뒤에 남은 개구들은 게이트 스택(601)을 형성하기 위해 재충전될 수 있다. 특정 실시형태에서, 게이트 스택(601)의 형성은 제1 유전체 물질(211), 제1 금속 함유 물질(213), 제2 금속 함유 물질(215), 블로킹 물질(217) 및 제1 핵형성 층(219)을 형성함으로써 시작될 수 있다. 일 실시형태에서, 제1 유전체 물질(211)은 원자 층 성막, 화학 기상 성막 등과 같은 공정을 통하여 성막된, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5 또는 이들의 조합 등과 같은 하이-k(high-k) 물질이다. 제1 유전체 물질(211)은 약 5Å 내지 약 200Å 사이의 두께로 성막될 수 있지만, 임의의 적당한 물질 및 두께를 사용할 수도 있다.
제1 금속 함유 물질(213)은 제1 유전체 물질(211) 부근에 형성될 수 있고, 실리콘이 도핑된 티탄 질화물(TSN)과 같은 금속성 물질로 형성될 수 있지만, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트 또는 이들의 조합 등과 같은 다른 적당한 물질을 또한 사용할 수 있다. 제1 금속 함유 물질(213)이 TSN인 실시형태에서, 제1 금속 함유 물질(213)은 원자 층 성막과 같은 성막 공정을 이용하여 성막될 수 있지만, 화학 기상 성막, 스퍼터링 등과 같은 다른 적당한 공정을 또한 사용할 수 있다. 제1 금속 함유 물질(213)은 약 5Å 내지 약 200Å 사이의 두께로 성막될 수 있지만, 임의의 다른 적당한 두께를 사용할 수도 있다.
일단 제1 금속 함유 물질(213)이 형성되면, 제1 금속 함유 물질(213)이 에치백될 수 있다. 일 실시형태에서, 제1 금속 함유 물질(213)은 제1 금속 함유 물질(213)을 제1 스페이서(113) 아래의 레벨까지 리세싱하는, 예컨대 반응성 이온 에칭과 같은 이방성 에칭 공정을 이용하여 에칭될 수 있다. 예를 들면, 에칭 공정은 제1 금속 함유 물질(213)이 약 40nm 내지 약 80nm 사이, 예를 들면 약 60nm의 제2 높이(H2)를 가질 때까지 수행될 수 있다. 그러나 임의의 적당한 높이를 사용할 수도 있다.
일단 제1 금속 함유 물질(213)이 형성되면(그리고 선택적으로 에치백되면), 제2 금속 함유 물질(215)이 제1 금속 함유 물질(213) 부근에 형성될 수 있다. 일 실시형태에서, 제2 금속 함유 물질(215)은 TiAl, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트 또는 이들의 조합 등과 같은 일함수 금속(work function metal)으로 형성될 수 있다. 추가로, 제2 금속 함유 물질(215)은 약 5Å 내지 약 200Å 사이의 두께로 원자 층 성막, 화학 기상 성막, 스퍼터링 등과 같은 성막 공정을 이용하여 성막될 수 있지만, 임의의 적당한 성막 공정 또는 두께를 사용할 수도 있다.
다른 실시형태에 있어서, 제2 금속 함유 물질(215)은, 단일 물질의 단일 층으로 되는 대신에, 제2 금속 함유 물질(215)에 관한 물질들 중의 제1 물질(예를 들면, TiAl) 및 제2 금속 함유 물질(215)에 관한 물질들 중의 제2 물질(예를 들면, 티탄 질화물)로 이루어진 복합층일 수 있다. 제2 금속 함유 물질(215)에 관한 물질들 중의 제1 물질이 TiAl이고 제2 금속 함유 물질(215)에 관한 물질들 중의 제2 물질이 티탄 질화물인 실시형태에서, TiAl 층은 약 20Å 내지 약 30Å 사이, 예를 들면 약 25Å의 두께로 성막될 수 있고, 티탄 질화물층은 약 5Å 내지 약 15Å 사이, 예를 들면 약 10Å의 두께로 성막될 수 있다. 그러나 임의의 적당한 물질 및 두께를 사용할 수도 있다.
블로킹 물질(217)은 제3 금속 함유 물질(503)로부터 다른 영역으로 물질이 이동하는 것을 막기 위해 사용될 수 있다. 일 실시형태에서, 블로킹 물질(217)은 티탄 질화물과 같은 물질일 수 있지만, TaN 또는 WN과 같은 임의의 다른 적당한 물질을 사용할 수도 있다. 블로킹 물질(217)은 약 5Å 내지 약 25Å 사이의 두께, 예를 들면 15Å의 두께로 원자 층 성막, 화학 기상 성막, 스퍼터링 등과 같은 공정을 이용하여 성막될 수 있고, 임의의 적당한 성막 공정 또는 두께를 사용할 수도 있다.
블로킹 물질이 성막된 후, 제3 금속 함유 물질(503)의 제1 핵형성(nucleation)을 허용하기 위해 제1 핵형성 층(219)이 형성된다. 추가로, 일 실시형태에서, 제1 핵형성 층(219)은 플루오르가 구조물의 다른 부분으로 이동하는 것을 방지하는 데 도움을 주기 위해 플루오르가 없는 물질로서 형성된다. 제3 금속 함유 물질(503)이 텅스텐인 특정 실시형태에서, 제1 핵형성 층(219)은 약 10Å 내지 약 50Å 사이의 두께, 예를 들면 약 30Å의 두께로 성막된, 플루오르가 없는 텅스텐(fluorine free tungsten, FFW)과 같은 물질일 수 있다.
제1 핵형성 층(219)이 플루오르가 없는 텅스텐인 실시형태에서, 제1 핵형성 층(219)은 화학 기상 성막 공정을 이용하여 형성될 수 있고, 이것에 의해 W(CO)6와 같은 텅스텐 함유 전구체가 적당한 조건 하에서 도입되어 W(CO)6가 텅스텐층과 이산화탄소로 분해되게 한다. 예를 들면, 이러한 성막은, 약 200℃ 내지 약 450℃ 사이의 온도 그리고 약 2Torr 미만의 압력으로 수행될 수 있지만, 임의의 공정 조건을 사용할 수도 있다.
그러나, 제1 핵형성 층(219)이 비-대기 조건(non-atmospheric condition)에서 형성되지만, 제1 핵형성 층(219)의 형성 후에, 제1 핵형성 층(219)은 성막실로부터 제거되고 외부 대기에 노출될 수 있다. 이러한 진공의 파괴 시에, 공기 내의 산소가 제1 핵형성 층(219)의 외부 층에 들어가서 텅스텐 산화물(WOx)과 같은 산화물을 형성할 수 있다. 제1 핵형성 층(219)에 이와 같이 산소가 도입되면 후속 성막[예를 들면, 제3 금속 함유 물질(503)의 성막]을 방해할 수 있고, 이로써 후속 성막에 의해 개구가 완전히 충전되는 것을 방해하여 원치않은 공극(void)[예를 들면, 고체 물질이 위치할 수 없고 진공으로 되거나 주변 공기와 같은 기상 물질로 채워진 전술한 물질 내의 갭(gap)]이 게이트 스택(601) 내에 형성되게 할 수 있다.
도 4a 및 도 4b는 공극의 발생을 방지하는 데 도움을 주기 위해 사용될 수 있는 실시형태에서 제1 핵형성 층(219)의 노출 부분으로부터 산소를 제거하기 위해 제1 핵형성 층(219)의 형성 후에 사전 흡입(pre-soak) 단계(도 4a 및 도 4b에서 401로 표시된 화살표로 표시됨)가 수행되는 것을 보인 도면이다. 일 실시형태에서, 사전 흡입은, 제1 핵형성 층(219) 내에 있는 산소(예를 들면, 고체 형태의 WOx)와 반응하여 상기 산소의 제거를 위해 상기 산소를 기체 형태로 변환시킬 수 있는 사전 흡입 전구체에 제1 핵형성 층(219)을 노출시킴으로써 수행된다. 특정 실시형태에서, 사전 흡입 전구체는 WF6와 같은 기체일 수 있지만, B2H6와 같이 산소와 반응할 수 있는 임의의 적당한 전구체를 사용할 수 있다.
일 실시형태에서, 사전 흡입 전구체는 약 50sccm 내지 약 250sccm 사이의 유량, 예를 들면 약 150sccm의 유량으로 제1 핵형성 층(219)에 도입될 수 있다. 추가로, 사전 흡입 전구체는 약 250℃ 내지 약 350℃ 사이, 예를 들면 약 300℃의 온도 및 약 25Torr 내지 약 35Torr 사이, 예를 들면 약 30Torr의 압력에서 산소와 반응할 수 있다. 사전 흡입은 약 20초 내지 약 40초 사이, 예를 들면 약 30초의 시간 동안 계속될 수 있다. 그러나 임의의 적당한 공정 조건을 사용할 수도 있다.
제1 핵형성 층(219)에 사전 흡입 전구체를 도입함으로써, 사전 흡입 전구체는, 산소가 고체 형태로부터 기체 형태로 반응하도록 제1 핵형성 층(219)에 있는 산소와 반응할 것이다. 예를 들면, 제1 핵형성 층(219)이 텅스텐이고[그래서 WOx(고체) 형태의 산소를 가짐] 사전 흡입 전구체가 WF6(기체)인 실시형태에서, WF6(기체)는 하기 수학식에 따라 고체 상태의 산소(WOx(고체))와 반응하여 기체 형태의 WOF4를 형성할 것이다.
WOx(고체) + WF6(기체) → WOF4(기체)
이제 기체 상태인 산소에 의해, 산소는 제1 핵형성 층(219)으로부터 제거될 것이다. 특정 실시형태에서, 사전 흡입에 의하면, 비록 0(영)보다 큰 농도로 일부 잔류 산소가 여전히 있을 수 있지만, 노출 표면에서의 산소가 약 0.1%-원자 미만으로 될 때까지 산소가 제거된다. 그러나 임의의 적당한 산소 농도 감소를 활용할 수 있다.
도 5a 및 도 5b는 제1 핵형성 층(219)으로부터 산소를 제거하기 위해 사전 흡입이 수행된 후에 제2 핵형성 층(501) 및 제3 금속 함유 물질(503)이 제1 핵형성 층(219) 위에 형성되는 것을 보인 도면이다. 일 실시형태에서 제2 핵형성 층(501)은 질소와 같은 캐리어 가스와 함께 WF6 및 SiH4와 같은 전구체를 이용하여 예를 들면 화학 기상 성막 공정에 의해 형성될 수 있다. 그러한 실시형태에서, WF6는 약 20sccm 내지 약 100sccm 사이, 예를 들면 약 60sccm의 유량으로 도입되는 반면, SiH4는 약 200sccm 내지 약 600sccm 사이, 예를 들면 약 400sccm의 유량으로 도입될 수 있다. 추가로, 성막 공정은 약 250℃ 내지 약 350℃ 사이, 예를 들면 약 300℃의 온도 및 약 1Torr 내지 약 2Torr 사이, 예를 들면 약 1.5Torr의 압력에서 수행될 수 있다. 제2 핵형성 층(501)은 약 1nm 내지 약 5nm 사이, 예를 들면 약 3nm의 두께로 형성될 수 있다. 그러나 ALD와 같은 임의의 다른 적당한 성막 공정 및 임의의 다른 적당한 공정 파라미터 또는 두께를 사용할 수도 있다.
그러나 제2 핵형성 층(501)을 형성하기 위한 전구체 중의 하나로서 WF6를 사용하면 일부 잔류 플루오르가 제1 핵형성 층(219)의 물질보다 더 높은 레벨로 제2 핵형성 층(501)의 물질 내에 존재할 수 있다. 예를 들면, 플루오르는 약 1% 내지 약 4% 사이, 예를 들면 약 2.5%의 농도로 제2 핵형성 층(501)의 물질 내에 존재할 수 있다. 그러나 제1 핵형성 층(219)이 플루오르가 없는 물질인 실시형태에서, 제1 핵형성 층(219)은 제2 핵형성 층(501)으로부터 플루오르가 이동하는 것을 방지하도록 작동할 것이다.
제3 금속 함유 물질(503)은 더미 게이트 전극(111)의 제거 후 뒤에 남는 개구의 나머지를 충전한다. 일 실시형태에서 제3 금속 함유 물질(503)은 W, Al, Cu, AlCu, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni 또는 이들의 조합 등과 같은 금속성 물질이고, 화학 기상 성막과 같은 성막 공정을 이용하여 성막될 수 있지만, 원자 층 성막, 스퍼터링 등과 같은 임의의 적당한 공정을 이용하여 더미 게이트 전극(111)의 제거 후 뒤에 남는 개구를 충전 및/또는 과충전할 수 있고, 제3 금속 함유 물질(503)의 양 측면이 양 측벽으로부터 함께 다가올 때 접합선(seam)(505)을 형성할 수 있다. 특정 실시형태에서 제3 금속 함유 물질(503)은 약 5Å 내지 약 500Å 사이의 두께로 성막될 수 있지만, 임의의 적당한 물질, 성막 공정 및 두께를 사용할 수 있고, 제3 금속 함유 물질(503)은 개구(301) 내에서 약 5nm 내지 약 10nm 사이, 예를 들면 약 8.35nm의 제1 폭(W1)을 가질 수 있다.
특정 실시형태에서, 제3 금속 함유 물질(503)은 WF6 및 H2와 같은 전구체를 이용하여 화학 기상 성막 공정에 의해 형성될 수 있다. 성막 공정은 약 250℃ 내지 약 350℃ 사이, 예를 들면 약 300℃의 온도 및 약 250Torr 내지 약 350Torr 사이, 예를 들면 약 300Torr의 압력에서 수행될 수 있다. 그러나 임의의 적당한 공정 조건을 사용할 수 있다.
제1 핵형성 층(219)으로부터 산소를 제거함으로써, 산소의 간섭은 감소되거나 제거될 수 있다. 그래서 개구(301)를 충전하는 동안에, 개구(301)는 게이트 스택(601) 내에 공극이 형성되지 않은 상태에서 충전될 수 있다. 따라서, 공극이 존재함으로써 발생하는 작용 및 물리적 문제점이 회피될 수 있고, 전반적인 제조 및 작동 효율이 개선될 수 있다.
도 6a 및 도 6b는, 일단 더미 게이트 전극(111)의 제거 후 뒤에 남은 개구가 충전되면, 더미 게이트 전극(111)의 제거 후 뒤에 남은 개구의 외부에 있는 임의의 물질을 제거하기 위해 전술한 물질 부분이 평탄화되는 것을 보인 것이다. 특정 실시형태에서, 이러한 제거는 화학 기계 연마와 같은 평탄화 공정을 이용하여 수행될 수 있다. 그러나 임의의 적당한 평탄화 및 제거 공정을 사용할 수도 있다.
도 6a 및 도 6b는, 게이트 스택(601)의 물질들이 형성되고 평탄화된 후에, 게이트 스택(601)의 물질들이 리세싱되고 캡핑층(capping layer; 603)으로 캡핑(capping)되는 것을 또한 도시한다. 일 실시형태에서, 게이트 스택(601)의 물질들은 게이트 스택(601)의 물질들에 선택적인 부식액을 이용하는, 예컨대 습식 에칭 공정 또는 건식 에칭 공정을 이용하여 리세싱될 수 있다. 일 실시형태에서, 게이트 스택(601)의 물질들은 약 20nm 내지 약 35nm 사이, 예를 들면 약 26nm의 거리만큼 리세싱될 수 있다. 그러나 임의의 적당한 공정 및 거리를 이용할 수도 있다.
일단 게이트 스택(601)의 물질들이 리세싱되면, 캡핑층(603)이 성막되고 제1 스페이서(113)와 평탄하게 될 수 있다. 일 실시형태에서, 캡핑층(603)은 원자 층 성막, 화학 기상 성막, 스퍼터링 등과 같은 성막 공정을 이용하여 성막된 SiN, SiON, SiCON, SiC, SiOC 또는 이들의 조합 등과 같은 물질이다. 캡핑층(603)은 약 5Å 내지 약 200Å 사이의 두께로 성막될 수 있고, 그 다음에 캡핑층(603)이 제1 스페이서(113)와 동일 평면으로 되도록 화학 기계 연마와 같은 평탄화 공정을 이용하여 평탄화될 수 있다.
일단 게이트 스택(601)이 형성되면, 추가의 제조가 수행될 수 있다. 예를 들면, 게이트 스택(601)[캡핑층(603)을 통함] 및 소스/드레인 영역(201)[ILD 층(203)을 통함] 양자 모두에 대한 콘택트(도 6a 및 도 6b에는 도시되지 않음)가 제조될 수 있다. 추가로, 기능 장치를 형성하도록 게이트 스택(601)을 다른 장치에 상호접속하기 위해 금속화 층(도 6a 및 도 6b에는 도시되지 않음)이 게이트 스택(601) 위에 제조될 수 있다. 임의의 적당한 추가적인 제조 단계가 사용될 수 있다.
일 실시형태에 따르면, 반도체 기판 위에 더미 게이트 스택을 형성하는 단계와, 제1 개구를 형성하도록 상기 반도체 기판 위로부터 상기 더미 게이트 스택을 제거하는 단계와, 상기 제1 개구 내에 게이트 유전체를 성막하는 단계를 포함한 반도체 장치 제조 방법이 제공된다. 제1 핵형성 층이 상기 제1 개구 내에 그리고 상기 게이트 유전체 위에 성막되고, 상기 제1 핵형성 층은 산소가 제거되도록 처리되며, 도전성 물질이 상기 제1 개구의 나머지를 충전하기 위해 성막된다.
다른 실시형태에 따르면, 기판 위의 유전체 물질 내에 개구를 형성하도록 더미 게이트 전극 물질을 제거하는 단계와, 상기 개구 내에 제1 금속 함유 물질을 성막하는 단계를 포함한 반도체 장치 제조 방법이 제공된다. 상기 제1 금속 함유 물질과는 다른 제2 금속 함유 물질이 상기 개구 내에 성막된다. 제1 블로킹 물질이 상기 제2 금속 함유 물질 상에 성막되고, 제1 핵형성 층이 상기 제1 블로킹 물질 상에 성막된다. 산소가 0.1%-원자 이하의 농도로 감소되도록 상기 제1 핵형성 층의 표면으로부터 산소가 제거되고, 제2 핵형성 층이 상기 제1 핵형성 층과 물리적으로 접촉하도록 성막된다. 개구의 나머지는 도전성 물질로 충전된다.
또 다른 실시형태에 따르면, 기판 위에 제1 유전체 물질을 포함한 반도체 장치가 제공되고, 여기에서 상기 제1 유전체 물질의 외부 표면의 양 측벽은 6보다 큰 종횡비를 갖는다. 제1 금속을 포함한 제1 도전성 물질이 상기 제1 유전체 물질에 인접하고, 상기 제1 도전성 물질과는 다른 제2 도전성 물질이 상기 제1 도전성 물질에 인접한다. 블로킹 물질이 상기 제2 도전성 물질에 인접하고 제1 핵형성 층이 상기 블로킹 물질에 인접한다. 제2 핵형성 층이 상기 제1 핵형성 층에 인접하고, 여기에서 상기 제1 핵형성 층은 상기 제1 핵형성 층과 상기 제2 핵형성 층 사이의 경계에 인접하여 0보다 크지만 0.1%-원자 미만인 산소 농도를 갖는다.
지금까지 당업자가 본 개시내용의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 특징들을 설명하였다. 당업자라면, 여기에서 소개한 실시형태와 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 처리 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면, 그러한 등가적인 구성이 본 개시내용의 정신 및 범위로부터 벗어나지 않는다는 점, 그리고 본 개시내용의 정신 및 범위로부터 벗어나지 않으면서 여기에서 설명한 실시형태에 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
<부기>
1. 반도체 장치 제조 방법에 있어서,
반도체 기판 위에 더미 게이트 스택을 형성하는 단계;
제1 개구를 형성하도록 상기 더미 게이트 스택을 제거하는 단계;
상기 제1 개구 내에 게이트 유전체를 성막하는 단계;
상기 제1 개구 내에 그리고 상기 게이트 유전체 위에 제1 핵형성 층을 성막하는 단계;
산소가 제거되도록 상기 제1 핵형성 층을 처리하는 단계;
상기 제1 개구의 나머지를 충전하기 위해 도전성 물질을 성막하는 단계
를 포함하는 반도체 장치 제조 방법.
2. 제1항에 있어서, 상기 제1 핵형성 층을 처리하는 단계는 상기 제1 핵형성 층에 텅스텐 헥사플루오라이드(tungsten hexafluoride)를 도입하는 단계를 포함하는 것인 반도체 장치 제조 방법.
3. 제1항에 있어서, 상기 제1 핵형성 층을 처리하는 단계는 상기 제1 핵형성 층에 B2H6를 도입하는 단계를 포함하는 것인 반도체 장치 제조 방법.
4. 제1항에 있어서, 상기 도전성 물질을 성막하는 단계는,
상기 제1 핵형성 층을 처리하는 단계 후에 제2 핵형성 층을 성막하는 단계;
상기 제2 핵형성 층 상에 벌크 도전성 재료(bulk conductive material)를 성막하는 단계
를 포함하는 것인 반도체 장치 제조 방법.
5. 제1항에 있어서,
상기 게이트 유전체의 성막 단계 후에 그리고 상기 제1 핵형성 층의 성막 단계 전에 제1 도전성 물질을 성막하는 단계
를 더 포함하는 반도체 장치 제조 방법.
6. 제5항에 있어서,
상기 제1 도전성 물질의 성막 단계 후에 그리고 상기 제1 핵형성 층의 성막 단계 전에 제2 도전성 물질을 성막하는 단계
를 더 포함하는 반도체 장치 제조 방법.
7. 제5항에 있어서, 상기 제1 도전성 물질은 실리콘으로 도핑된 티탄 질화물을 포함하는 것인 반도체 장치 제조 방법.
8. 반도체 장치 제조 방법에 있어서,
기판 위의 유전체 물질 내에 개구를 형성하도록 더미 게이트 전극 물질을 제거하는 단계;
상기 개구 내에 제1 금속 함유 물질을 성막하는 단계;
상기 제1 금속 함유 물질과는 다른 제2 금속 함유 물질을 상기 개구 내에 성막하는 단계;
상기 제2 금속 함유 물질 상에 제1 블로킹 물질을 성막하는 단계;
상기 제1 블로킹 물질 상에 제1 핵형성 층을 성막하는 단계;
산소가 0.1%-원자 이하의 농도로 감소되도록 상기 제1 핵형성 층의 표면으로부터 산소를 제거하는 단계;
상기 제1 핵형성 층 상에 제2 핵형성 층을 성막하는 단계;
상기 개구의 나머지를 도전성 물질로 충전하는 단계
를 포함하는 반도체 장치 제조 방법.
9. 제8항에 있어서, 상기 제1 핵형성 층은 플루오르가 없는 텅스텐(fluorine free tungsten)인 것인 반도체 장치 제조 방법.
10. 제8항에 있어서, 상기 제2 핵형성 층은 플루오르를 포함하는 것인 반도체 장치 제조 방법.
11. 제8항에 있어서, 상기 개구는 6보다 큰 종횡비를 갖는 것인 반도체 장치 제조 방법.
12. 제8항에 있어서, 상기 도전성 물질에는, 상기 개구의 나머지를 충전한 후에 공극(void)이 없는 것인 반도체 장치 제조 방법.
13. 제8항에 있어서,
상기 유전체 물질의 표면에 대하여 상기 도전성 물질을 평탄화하는 단계
를 더 포함하는 반도체 장치 제조 방법.
14. 제8항에 있어서, 상기 산소를 제거하는 단계는 WF6를 포함한 기체에서 상기 제1 핵형성 층을 흡입(soaking)하는 단계를 더 포함하는 것인 반도체 장치 제조 방법.
15. 반도체 장치에 있어서,
기판 위의 제1 유전체 물질로서, 상기 제1 유전체 물질의 외부 표면의 대향하는 측벽들은 6보다 큰 종횡비를 갖는 것인 제1 유전체 물질;
상기 제1 유전체 물질에 인접하고 제1 금속을 포함하는 제1 도전성 물질;
상기 제1 도전성 물질에 인접하고 상기 제1 도전성 물질과는 다른 제2 도전성 물질;
상기 제2 도전성 물질에 인접한 블로킹 물질;
상기 블로킹 물질에 인접한 제1 핵형성 층;
상기 제1 핵형성 층에 인접한 제2 핵형성 층
을 포함하고,
상기 제1 핵형성 층은 상기 제1 핵형성 층과 상기 제2 핵형성 층 사이의 경계에 인접하여 0보다 크지만 0.1%-원자 미만인 산소 농도를 갖는 것인 반도체 장치.
16. 제15항에 있어서, 상기 제1 핵형성 층은 플루오르가 없는 것인 반도체 장치.
17. 제16항에 있어서, 상기 제2 핵형성 층은 플루오르를 포함한 것인 반도체 장치.
18. 제15항에 있어서,
상기 제2 핵형성 층에 인접한 벌크 도전성 재료
를 더 포함하고, 상기 벌크 도전성 재료에는 공극이 없는 것인 반도체 장치.
19. 제18항에 있어서, 상기 벌크 도전성 재료에는, 공기가 충전된 갭(gap)이 없는 것인 반도체 장치.
20. 제18항에 있어서, 상기 벌크 도전성 재료는 접합선(seam)을 포함하는 것인 반도체 장치.

Claims (10)

  1. 반도체 장치 제조 방법에 있어서,
    반도체 기판 위에 더미 게이트 스택을 형성하는 단계;
    제1 개구를 형성하도록 상기 더미 게이트 스택을 제거하는 단계;
    상기 제1 개구 내에 게이트 유전체를 성막하는 단계;
    상기 제1 개구 내에 그리고 상기 게이트 유전체 위에 제1 핵형성 층을 성막하는 단계;
    산소가 제거되도록 상기 제1 핵형성 층을 처리하는 단계;
    상기 제1 개구의 나머지를 충전하기 위해 도전성 물질을 성막하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 도전성 물질을 성막하는 단계는,
    상기 제1 핵형성 층을 처리하는 단계 후에 제2 핵형성 층을 성막하는 단계;
    상기 제2 핵형성 층 상에 벌크 도전성 재료(bulk conductive material)를 성막하는 단계
    를 포함하는 것인 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 게이트 유전체의 성막 단계 후에 그리고 상기 제1 핵형성 층의 성막 단계 전에 제1 도전성 물질을 성막하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  4. 반도체 장치 제조 방법에 있어서,
    기판 위의 유전체 물질 내에 개구를 형성하도록 더미 게이트 전극 물질을 제거하는 단계;
    상기 개구 내에 제1 금속 함유 물질을 성막하는 단계;
    상기 제1 금속 함유 물질과는 다른 제2 금속 함유 물질을 상기 개구 내에 성막하는 단계;
    상기 제2 금속 함유 물질 상에 제1 블로킹 물질을 성막하는 단계;
    상기 제1 블로킹 물질 상에 제1 핵형성 층을 성막하는 단계;
    산소가 0.1%-원자 이하의 농도로 감소되도록 상기 제1 핵형성 층의 표면으로부터 산소를 제거하는 단계;
    상기 제1 핵형성 층 상에 제2 핵형성 층을 성막하는 단계;
    상기 개구의 나머지를 도전성 물질로 충전하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 반도체 장치에 있어서,
    기판 위의 제1 유전체 물질로서, 상기 제1 유전체 물질의 외부 표면의 대향하는 측벽들은 6보다 큰 종횡비를 갖는 것인 제1 유전체 물질;
    상기 제1 유전체 물질에 인접하고 제1 금속을 포함하는 제1 도전성 물질;
    상기 제1 도전성 물질에 인접하고 상기 제1 도전성 물질과는 다른 제2 도전성 물질;
    상기 제2 도전성 물질에 인접한 블로킹 물질;
    상기 블로킹 물질에 인접한 제1 핵형성 층;
    상기 제1 핵형성 층에 인접한 제2 핵형성 층
    을 포함하고,
    상기 제1 핵형성 층은 상기 제1 핵형성 층과 상기 제2 핵형성 층 사이의 경계에 인접하여 0보다 크지만 0.1%-원자 미만인 산소 농도를 갖는 것인 반도체 장치.
  6. 제5항에 있어서, 상기 제1 핵형성 층은 플루오르가 없는 것인 반도체 장치.
  7. 제6항에 있어서, 상기 제2 핵형성 층은 플루오르를 포함하는 것인 반도체 장치.
  8. 제5항에 있어서,
    상기 제2 핵형성 층에 인접한 벌크 도전성 재료
    를 더 포함하고, 상기 벌크 도전성 재료에는 공극(void)이 없는 것인 반도체 장치.
  9. 제8항에 있어서, 상기 벌크 도전성 재료에는, 공기가 충전된 갭(gap)이 없는 것인 반도체 장치.
  10. 제8항에 있어서, 상기 벌크 도전성 재료는 접합선(seam)을 포함하는 것인 반도체 장치.
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