TWI679685B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI679685B
TWI679685B TW106121974A TW106121974A TWI679685B TW I679685 B TWI679685 B TW I679685B TW 106121974 A TW106121974 A TW 106121974A TW 106121974 A TW106121974 A TW 106121974A TW I679685 B TWI679685 B TW I679685B
Authority
TW
Taiwan
Prior art keywords
spacer
source
drain region
semiconductor device
dopant
Prior art date
Application number
TW106121974A
Other languages
English (en)
Other versions
TW201816850A (zh
Inventor
張哲誠
Che Cheng Chang
林志翰
Chih Han Lin
曾鴻輝
Horng Huei Tseng
Original Assignee
台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, Taiwan Semiconductor Manufacturing Co., Ltd. filed Critical 台灣積體電路製造股份有限公司
Publication of TW201816850A publication Critical patent/TW201816850A/zh
Application granted granted Critical
Publication of TWI679685B publication Critical patent/TWI679685B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供半導體裝置及其製造方法，在間隔物旁形成源/汲極區，其相鄰於閘極電極，透過植入遮罩對源/汲極區和第一間隔物實施植入，在間隔物內形成植入區。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置的製造方法。特別是有關於半導體裝置具有在間隔物內的植入區及其製造方法。
半導體裝置用於多種電子應用，舉例來說像是個人電腦、行動電話、數位相機及其他電子設備。半導體裝置通常藉由在半導體基底上方連續沉積材料的絕緣或介電層、導電層和半導體層製成，並使用微影將不同的材料層圖案化以形成電路組件及其上之元件。
藉由不斷縮減最小部件(feature)尺寸，半導體工業持續提升多種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度，使更多元件整合至相同面積內。然而，隨著最小部件尺寸縮減，額外衍生應被解決的問題。
根據一實施例，提供半導體裝置的製造方法。此方法包含製造第一源/汲極區相鄰於第一間隔物，第一間隔物相鄰於閘極電極；形成開口暴露出第一源/汲極區，且在形成開口之後，將摻雜物植入源/汲極區和第一間隔物內，其中植入摻雜物在第一間隔物內形成第一植入區。
根據另一實施例，提供半導體裝置的製造方法。此方法包含在半導體鰭上方形成閘極堆疊，閘極堆疊包含閘極電極；形成第一間隔物在半導體鰭上方且相鄰於閘極堆疊，並移除被第一間隔物暴露出的半導體鰭的一部分；重新生長源/汲極區，並形成開口以暴露出源/汲極區的一部分；在閘極堆疊上方形成植入遮罩，其中在形成植入遮罩之後，源/汲極區被開口暴露出的部分保持露出，以及將第一摻雜物直接植入源/汲極區和第一間隔物兩者內。
根據又另一實施例，提供半導體裝置。此裝置包含第一間隔物在基底上方相鄰於閘極電極，第一間隔物具有背向閘極電極的第一側壁，第一側壁包含第一豎直部分相鄰於基底以及第二豎直部分相鄰於第一豎直部分，其中第二豎直部分以與第一豎直部分不同的角度從基底遠離延展；第一植入區沿第一側壁在第二豎直部分內；源/汲極區相鄰於第一豎直部分，以及第一接觸物與源/汲極區電性連接且延展成至少部分在第一間隔物上方。
100‧‧‧鰭式場效電晶體裝置
101‧‧‧基底
103‧‧‧第一溝槽
105‧‧‧第一隔離區
107‧‧‧鰭
109‧‧‧虛設閘極介電質
111‧‧‧虛設閘極電極
113‧‧‧第一間隔物
115‧‧‧堆疊
201‧‧‧源/汲極區
203‧‧‧層間介電層
205‧‧‧閘極堆疊
211‧‧‧第一介電材料
213‧‧‧第一金屬材料
215‧‧‧第二金屬材料
217‧‧‧第三金屬材料
221‧‧‧覆蓋層
223‧‧‧第一蝕刻停止層
301‧‧‧第一光阻
303‧‧‧第一蝕刻製程
305‧‧‧第一開口
403‧‧‧第一植入
405‧‧‧第一植入區
501‧‧‧第一接觸物
503‧‧‧矽化物接觸物
601‧‧‧硬遮罩
701‧‧‧孔隙
D1‧‧‧第一距離
D2‧‧‧第二距離
Di‧‧‧植入深度
H1‧‧‧第一高度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第二寬度
α1‧‧‧角度
藉由以下的詳述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據工業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據一些實施例，說明形成鰭式場效電晶體裝置的製程的步驟。
第2A-2B圖是根據一些實施例，說明源/汲極區的形成。
第3圖是根據一些實施例，說明第一開口的形成。
第4圖是根據一些實施例，說明植入製程。
第5圖是根據一些實施例，說明第一接觸物的形成。
第6A-6B圖是根據一些實施例，說明在層間介電質形成之前的植入。
第7圖是根據一些實施例，說明孔隙的形成。
以下揭露提供很多不同的實施例或範例，用於實施本發明實施例之不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同的範例中可重複參考數字及/或字母，此重複是為了簡化和清楚，並非用於指定在討論的不同實施例及/或組態之間的關係。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語可用於描述中，以簡化一元件或部件與其他元件或部件之間如圖所示之關係的陳述。此空間上相關的措辭意欲包含除圖式描繪之方向外，使用或操作中的裝置之不同方向。裝置可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述可同樣依此解讀。
現參照第1圖，說明半導體裝置100(例如鰭式場效 電晶體裝置)的透視示意圖。在一實施例中，鰭式場效電晶體裝置100包含在其內形成第一溝槽103的基底101。基底101可以是矽基底，但也可以使用其他基底，例如絕緣體上半導體(semiconductor-on-insulator，SOI)、應變的絕緣體上半導體(strained SOI)和絕緣體上矽鍺(silicon germanium on insulator)。基底101可以是p型半導體，但在其他的實施例中，也可以是n型半導體。
第一溝槽103可以在第一隔離區105的最終形成中作為初始步驟形成。第一溝槽103可以使用遮罩層(未個別繪示於第1圖中)配合適當的蝕刻步驟形成。舉例來說，遮罩層可以是包含氮化矽的硬遮罩，透過如化學氣相沉積(chemical vapor deposition，CVD)之製程形成，但可以使用其他的材料，例如氧化物、氮氧化物、碳化矽(silicon carbide)、前述之組合或類似的材料，並可使用其他的製程，例如電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、或甚至氧化矽形成之後的氮化。一旦形成，可經由合適的光刻(photolithographic)製程將遮罩層圖案化以暴露出將被移除以形成第一溝槽103的基底101的部分。
如發明所屬技術領域中具有通常知識者將理解的，然而，用於形成遮罩層的上述製程和材料不是可用於保護基底101的一部分而同時暴露出基底101的其他部分以形成第一溝槽103之唯一方法。任何合適製程，例如圖案化和顯影的光阻，可用於暴露出將被移除以形成第一溝槽103的基底101的部分。 所有此類方法完全旨在包含於本實施例的範圍內。
一旦遮罩層形成並圖案化，即在基底101內形成第一溝槽103。暴露出的基底101可以經由合適的製程移除，例如反應離子蝕刻(reactive ion etching，RIE)，以在基底101內形成第一溝槽103，但可以使用任何合適的製程。在一實施例中，第一溝槽103可以形成為具有自基底101的表面起小於約5,000Å的第一深度，例如約2,500Å。
然而，如發明所屬技術領域中具有通常知識者將可理解的，上述形成第一溝槽103的製程僅僅是一種可能的製程，並不表示唯一實施例。相反地，可以使用可形成第一溝槽103的任何合適的製程，以及可以使用包含任何數量的遮罩和移除步驟之任何合適的製程。
遮罩和蝕刻製程不只形成第一溝槽103，還從基底101留下未被移除的那些部分形成鰭107。為方便說明，鰭107在圖內以虛線將其從基底101分開，但物理表示的分開可能為存在或不存在。如以下描述，可使用這些鰭107以形成多閘極鰭狀場效電晶體的通道區。雖然第1圖只繪示從基底101上形成三個鰭107，但可以使用任何數量的鰭107。
可以形成鰭107使得鰭107在基底101的表面具有介於約5nm和約80nm之間的寬度，例如約30nm。此外，鰭107可以彼此隔開約10nm和約100nm之間的距離，例如約50nm。經由此方式隔開鰭107，鰭107可以各自形成分開的通道區，同時仍然足夠靠近以共享共用閘極(以下進一步討論)。
一旦形成第一溝槽103和鰭107，即可使用介電材 料填充第一溝槽103，且可在第一溝槽103內凹陷介電材料以形成第一隔離區105。介電材料可以是氧化材料、高密度電漿(high-density plasma，HDP)氧化物或類似的材料。在第一溝槽103的選擇性清洗和襯料(lining)之後，可以形成介電材料，無論是使用化學氣相沉積(CVD)方法(例如高縱深比填溝製程(HARP)方法)、高密度電漿化學氣相沉積方法、或其他發明所屬技術領域中習知的合適的形成方法。
填充第一溝槽103可以藉由使用介電材料過填充第一溝槽103和基底101，接著經由合適的製程移除第一溝槽103和鰭107外的過量材料，例如經由化學機械研磨(chemical mechanical polishing，CMP)、蝕刻、前述之組合或類似的方法。在一實施例中，移除步驟也移除位在鰭107上方的任何介電材料，此介電材料的移除會使鰭107的表面暴露在接下來的製程步驟中。
一旦以介電材料填充第一溝槽103，即可接著從鰭107的表面凹陷介電材料。可實施凹陷以暴露出鰭107的側壁相鄰於鰭107的頂表面的至少一部份。凹陷介電材料可以使用濕式蝕刻，藉由將鰭107的頂表面浸至蝕刻劑內，例如氟化氫(HF)，但可以使用其他蝕刻劑，例如氫氣，和其他方法，例如反應離子蝕刻、使用蝕刻劑例如氨氣/三氟化氮(NH3/NF3)的乾式蝕刻、化學氧化物移除(chemical oxide removal)、或乾式化學清洗(dry chemical clean)。可以從鰭107的表面將介電材料凹陷至介於約50Å和約500Å之間的深度，例如約400Å。此外，凹陷也可移除在鰭107上方任何剩餘的介電材料以確保在接下來的製 程暴露出鰭107。
然而，如發明所屬技術領域中具有通常知識者將可理解的，以上描述步驟可能僅為用於填充和凹陷介電材料的整個製程流程中的部分。舉例來說，可以使用襯料步驟、清洗步驟、退火步驟、間隙填充步驟、前述之組合和類似的方法，以介電材料形成和填充第一溝槽103。所有可能的製程步驟完全旨在包含於本實施例的範圍內。
在形成第一隔離區105之後，可以在每個鰭107的上方形成虛設閘極介電質109、在虛設閘極介電質109上方之虛設閘極電極111、和第一間隔物113。在一實施例中，虛設閘極介電質109可以經由熱氧化(thermal oxidation)、化學氣相沉積、濺鍍(sputtering)或任何其他發明所屬技術領域中習知用於形成閘極介電質的方法形成。根據閘極介電質形成的技術，虛設閘極介電質109在鰭107的頂部上的厚度可以和在鰭107的側壁上的閘極介電質的厚度不同。
虛設閘極介電質109可以包含例如二氧化矽或氮氧化矽的材料，具有在約3Å和約100Å之間的範圍內的厚度，例如約10Å。虛設閘極介電質109可以形成自高介電常數(high-k)材料(例如具有約大於5的相對介電常數)，例如氧化鑭(lanthanum oxide，La2O3)、氧化鋁(aluminum oxide，Al2O3)、氧化鉿(hafnium oxide，HfO2)、氮氧化鉿(hafnium oxynitride，HfON)、或氧化鋯(zirconium oxide，ZrO2)、或前述之組合，具有相當於約0.5Å至約100Å的氧化厚度，例如約10Å或更小。此外，二氧化矽、氮氧化矽、及/或高介電常數材料的任意組 合也可以用於虛設閘極介電質109。
虛設閘極電極111可以包含導電材料並可選自於包含W、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合、或類似的材料之群組。沉積虛設閘極電極111可以藉由化學氣相沉積(CVD)、濺鍍沉積、或其他發明所屬技術領域中習知用於形成沉積導電材料的技術。虛設閘極電極111的厚度可以在約5Å至約200Å的範圍內。虛設閘極電極111的頂表面可以具有非平坦的頂表面，並且可以在虛設閘極電極111的圖案化或閘極蝕刻之前平坦化。此時離子可被引入虛設閘極電極111內，或可不被引入虛設閘極電極111內。可以將離子引入，例如，藉由離子植入技術。
一旦形成，虛設閘極介電質109和虛設閘極電極111即可圖案化以在鰭107的上方形成一系列的堆疊115。堆疊115定義位在虛設閘極介電質109下方的鰭107的兩側上的多通道區。堆疊115可以藉由在虛設閘極電極111上沉積和圖案化閘極遮罩(未個別繪示於第1圖中)形成，例如使用發明所屬技術領域中已知的沉積和光刻技術。閘極遮罩可以包含常用的遮罩和犧牲材料，例如(但不限於)氧化矽、氮氧化矽、氮氧碳化矽(SiCON)、碳化矽(SiC)、碳氧化矽(SiOC)及/或氮化矽，且可以沉積成介於約5Å和約200Å之間的厚度。虛設閘極電極111和虛設閘極介電質109可使用乾式蝕刻製程蝕刻以形成圖案化的堆疊115。
一旦堆疊115經圖案化，即可形成第一間隔物113。 第一間隔物113可以在堆疊115的相對側上形成。第一間隔物113通常在之前已經形成的結構上藉由毯覆(blanket)沉積間隔層(未個別繪示於第1圖中)形成。間隔層可以包含氮化矽(SiN)、氮氧化物、碳化矽(SiC)、氮氧化矽(SiON)、氮氧碳化矽(SiCON)、碳氧化矽(SiOC)、氧化物和類似的材料，且可以藉由用於形成層的方法形成，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積、濺鍍、和發明所屬技術領域中已知的其他方法。間隔層可以包含具有不同蝕刻特性的不同材料或是與在第一隔離區105內的介電材料相同的材料。接著可以將第一間隔物113圖案化，例如藉由一或多個蝕刻以從結構的水平表面移除間隔層，以形成第一間隔物113。
在一實施例中，第一間隔物113可形成為具有介於約5Å和約500Å之間的第一厚度T1，例如約50Å。此外，一旦第一間隔物113形成，即可將相鄰於一堆疊115的第一間隔物113從相鄰於另一堆疊115的第一間隔物113以介於約5nm和約200nm之間的第一距離D1隔開，例如約20nm。然而，可以使用任何合適的厚度和距離。
第2A-2B圖說明從未被堆疊115和第一間隔物113保護的區域移除鰭107並重新成長源/汲極區201(以第2B圖說明第2A圖沿線B-B’的剖面示意圖)。從未被堆疊115和第一間隔物113保護的區域移除鰭107，可以藉由反應離子蝕刻(RIE)使用堆疊115和第一間隔物113作為硬遮罩實施，或藉由任何其他合適的移除製程。此移除可以持續直到鰭107和第一隔離區105的表面共面(如圖所示)或者是低於第一隔離區105的表面。
一旦鰭107的這些部分被移除，即可放置並圖案化硬遮罩(未個別繪示)以覆蓋虛設閘極電極111以避免虛設閘極電極111成長，且源/汲極區201可以重新生成為接觸每個鰭107。在一實施例中，可以重新成長源/汲極區201，在一些實施例中，源/汲極區201可重新成長以形成壓力源，其將對位在堆疊115下方的鰭107的通道區施壓。在一實施例中，鰭107包含矽且鰭式場效電晶體為p型裝置，重新成長源/汲極區201可以經由選擇性的磊晶製程，使用例如矽的材料或是和通道區有不同晶格常數的材料，例如矽鍺。在其他實施例中，源/汲極201可以包含材料，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、前述之組合或類似的材料。磊晶成長製程可以使用前驅物，例如矽烷(silane)、二氯矽烷(dichlorosilane)、鍺烷(germane)或類似的材料，且可以持續約5分鐘和約120分鐘之間，例如約30分鐘。
在一實施例中，源/汲極區201可以形成為具有介於約5Å和約1000Å之間的厚度，且可以在第一隔離區105的上方具有介於約10Å和約500Å之間的第一高度H1，例如約200Å。在此實施例中，源/汲極區201可以形成為在第一隔離區105的上表面的上方具有介於約5nm和約250nm之間的高度，例如約100nm。然而，可以使用任何合適的高度。
一旦源/汲極區201形成，即可藉由植入適當的摻雜物將摻雜物植入源/汲極區201以補充在鰭107內的摻雜物。舉例來說，可以植入p型摻雜物，例如硼、鎵、銦或類似的材料，以形成P型金屬氧化物半導體(PMOS)裝置。或者，可以植入n 型摻雜物，例如磷、砷、銻或類似的材料，以形成N型金屬氧化物半導體(NMOS)裝置。可以使用堆疊115和第一間隔物113作為遮罩植入這些摻雜物。應注意的是，在發明所屬技術領域中具有通常知識者將理解許多其他的製程、步驟或類似的方法可用於植入摻雜物。舉例來說，發明所屬技術領域中具有通常知識者將可理解可以使用間隔物和襯層(liners)的各種組合實施多種植入，以形成具有適合於特定目的的特定形狀或特性的源/汲極區。可以使用這些製程的任一者以植入摻雜物，且上述並非旨在將發明限制於以上介紹的步驟。
於此同時，移除在源/汲極區201的形成的期間覆蓋虛設閘極電極111的硬遮罩。在一實施例中，可以使用對硬遮罩的材料具有選擇性的製程移除硬遮罩，例如濕式蝕刻製程或乾式蝕刻製程。然而，可以使用任何合適的移除製程。
第2A圖也說明在堆疊115和源/汲極區201上方的層間介電(inter-layer dielectric，ILD)層203(為了更清楚表示在下方的結構而在第2A圖中使用虛線說明)的形成。層間介電層203可以包含例如硼磷矽酸鹽玻璃(boron phosphorous silicate glass，BPSG)之材料，但亦可使用任何合適的介電質。層間介電層203可以使用例如電漿增強化學氣相沉積(PECVD)的步驟形成，但亦可以替換使用其他製程，例如低壓化學氣相沉積(LPCVD)。層間介電層203可以生成為具有介於約100Å和約3,000Å之間的厚度。一旦形成層間介電層203，即可使用例如平坦化製程將層間介電層203與第一間隔物113平坦化，例如化學機械研磨製程，但可以使用任何合適的製程。
在層間介電層203的形成之後，可移除和取代虛設閘極電極111和虛設閘極介電質109的材料以形成閘極堆疊205。在一實施例中，可以使用例如濕式蝕刻製程或乾式蝕刻製程移除虛設閘極電極111，蝕刻製程使用對虛設閘極電極111的材料有選擇性的蝕刻劑。然而，可以使用任何合適的移除製程。
一旦虛設閘極電極111被移除，即可再次填充被留下的開口以形成閘極堆疊205。在一特定實施例中，閘極堆疊205包含第一介電材料211、第一金屬材料213、第二金屬材料215和第三金屬材料217。在一實施例中，第一介電材料211是高介電材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、前述之組合或類似的材料，經由例如原子層沉積(atomic layer deposition)、化學氣相沉積或類似的製程沉積。第一介電材料211可以沉積為具有介於約5Å和約200Å之間的厚度，但可以使用任何合適的材料和厚度。
第一金屬材料213可以形成為相鄰於第一介電材料211且可以從金屬材料形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽類(metal aluminates)、矽化鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)、前述之組合或類似的材料。沉積第一金屬材料213可使用沉積製程，例如原子層沉積、化學氣相沉積、濺鍍等沉積為具有介於5Å和200Å之間的厚度，但亦可以使用任何合適沉積步驟或厚度。
第二金屬材料215可以形成為相鄰於第一金屬材料213，且在一些特定實施例中，可以和第一金屬材料213相似。舉例來說，第二金屬材料215可以由金屬材料形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽類、矽化鋯、鋁酸鋯、前述之組合或類似的材料。此外，第二金屬材料215可以使用沉積製程沉積，例如原子層沉積、化學氣相沉積、濺鍍或類似的製程，沉積為介於約5Å和約200Å之間的厚度，但亦可以使用任何合適的沉積製程或厚度。
第三金屬材料217填充虛設閘極電極111移除之後留下的開口。在一實施例中，第三金屬材料217是金屬材料，例如W、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或類似的材料，且可以使用沉積製程填充及/或過填充虛設閘極電極111移除之後留下的開口，例如可使用原子層沉積、化學氣相沉積、濺鍍或類似的製程。在一特定實施例中，第三金屬材料217可以沉積為介於約5Å和約500Å之間的厚度，但可以使用任何合適的材料、沉積製程和厚度。
一旦虛設閘極電極111移除之後留下的開口經填充，即可平坦化材料以移除任何在虛設閘極電極111移除之後留下的開口之外的材料。在一特定實施例中，此移除可以使用平坦化步驟實施，例如化學機械研磨。然而，可以使用任何合 適的平坦化和移除製程。
在閘極堆疊205的材料形成和平坦化之後，可以凹陷閘極堆疊205的材料並使用蓋層(capping layer)221覆蓋。在一實施例中，凹陷閘極堆疊205的材料可以使用例如濕式或乾式蝕刻製程，蝕刻製程使用對閘極堆疊205的材料有選擇性的蝕刻劑。在一實施例中，閘極堆疊205的材料可以凹陷介於約5nm和約150nm之間的距離，例如約120nm。然而，可以使用任何合適的製程和距離。
一旦閘極堆疊205的材料經凹陷，即可沉積蓋層221並與第一間隔物113共面。在一實施例中，蓋層221是例如SiN、SiON、SiCON、SiC、SiOC、前述之組合或類似的材料，使用沉積製程沉積，例如原子層沉積、化學氣相沉積、濺鍍或類似的方法。蓋層221可以沉積為介於約5Å和約200Å之間的厚度，接著使用平坦化製程平坦化，例如化學機械研磨，使得蓋層221和第一間隔物113共面。
第2A-2B圖額外說明在閘極堆疊205的上方形成第一蝕刻停止層223。在一實施例中，第一蝕刻停止層223可以使用電漿增強化學氣相沉積(PECVD)以氮化矽形成，但可以替換使用其他的材料，例如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他介電質、前述之組合或類似的材料，以及替換使用形成第一蝕刻停止層223的技術，例如低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或類似的技術。第一蝕刻停止層223可以具有介於約5Å和約200Å之間或介於約5Å至約50Å之間的第二厚度T2。
第2A-2B圖額外說明第一蝕刻停止層223的形成。在一實施例中，第一蝕刻停止層223可以使用電漿增強化學氣相沉積(PECVD)以氮化矽形成，但可以替換使用其他的材料，例如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他介電質、前述之組合或類似的材料，以及替換使用形成第一蝕刻停止層223的技術，例如低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或類似的技術。第一蝕刻停止層223可以具有介於約5Å和約500Å之間的厚度。
第3圖說明第一開口305穿過第一蝕刻停止層223且穿過層間介電層203的形成，以暴露出源/汲極區201以準備形成第一接觸物501(未在第3圖中繪示但在以下的描述如第4圖所示)。此外，為了方便，閘極堆疊205以簡化形式繪示而不顯示額外的層。在一實施例中，可以藉由最初在源/汲極區201之上放置和圖案化第一光阻301形成第一開口305。在一實施例中，第一光阻301是三層光阻，具有底部的抗反射塗層(bottom antireflective coating，BARC)、中間的遮罩層和頂部的光阻層(未個別繪示於第3圖)。然而，可以使用任何合適的光敏(photosensitive)材料的種類或材料的組合。
一旦放置第一光阻301，即將第一光阻301圖案化。在一實施例中，將第一光阻301圖案化可以藉由透過例如光罩(reticle)將在第一光阻301內的光敏材料(例如，在三層光阻內的頂部的光阻層)暴露於圖案化的能量源(例如光)。能量的影響會在光敏材料受到圖案化的能量源影響的部分中引起化學反應，從而調整光阻暴露出的部分的物理性質，使得第一光阻301 暴露出的部分的物理特性異於第一光阻301的未暴露出的部分的物理特性。為了從第一光阻301未暴露出的部分將第一光阻301暴露出的部分隔開，接著可以使用例如顯影劑(未個別繪示)將第一光阻301顯影。
在一實施例中，將第一光阻301圖案化以形成暴露出第一蝕刻停止層223的開口。由此，將第一光阻301圖案化以在第一蝕刻停止層223內形成開口，開口在第一蝕刻停止層223的頂部具有介於約3nm和約30nm之間的第一寬度W1。然而，可以使用任何合適的寬度。
一旦將第一光阻301圖案化，即可將第一光阻301作為遮罩形成第一開口305。在一實施例中，可以使用第一蝕刻製程(在第3圖中以波狀線標示303代表)形成第一開口305，第一蝕刻製程可以是非等向性蝕刻製程，例如反應離子蝕刻製程。然而，可以使用任何合適的製程，例如濕式蝕刻製程，且可以使用任何合適的反應物。
可以使用第一蝕刻製程303以形成第一開口305以準備第一接觸物501的形成。在一特定實施例中，可以使用第一蝕刻製程303將源/汲極區201的材料移除成具有介於約5nm和約200nm之間的第二距離D2，例如約15nm。然而，可以使用任何合適的深度。此外，第一開口305在相鄰於第一蝕刻停止層223的頂部的一點上可以具有介於約10nm至約50nm之間的第一寬度W1(從第一光阻301)，且在第一蝕刻停止層223的底部也可以具有介於約10nm至約50nm之間的第二寬度W2。最後，在第一開口305的底部，第一開口305可以具有介於約8nm和約 40nm之間的第三寬度W3。然而，可以使用任何合適的尺寸。
此外，在一實施例中，第一間隔物113為氮化矽且蝕刻劑為H2、BCl3、SF6、C4F8、CH4、CH3F、CH2F2、N2、O2、Ar、Cl2、NF3、HBr、SiCl4、前述之組合或其他類似的材料，在第一蝕刻製程303內的蝕刻劑也可以開始凹陷第一間隔物113的材料。如此，第一間隔物113將具有不與基底101垂直的傾斜側壁。在一特定實例中，第一間隔物113可以傾斜成介於約10°和約85°之間的第一角度α1，例如約65°。舉例來說，第一開口305在相鄰於第一間隔物113的頂部的一點上可以具有第二寬度W2(在第一蝕刻停止層223的底部)。然而，可以使用任何合適的角度和尺寸。
一旦形成第一開口305，即可移除第一光阻301。在一實施例中，第一光阻301可以使用例如灰化(ashing)製程移除，從而增加第一光阻301的溫度直到第一光阻301經歷熱分解，在此時即可輕易移除第一光阻301。然而，可以利用任何合適的移除製程，例如濕式蝕刻。
第4圖說明經由第一開口305(在第4圖內以箭號標示403代表)至源/汲極區201內的第一植入。在一實施例中，實施第一植入403以將第一摻雜物植入源/汲極區201內。在一實施例中，可以將第一摻雜物植入源/汲極區201內使其導電，或在一實施例中，源/汲極區201已經被摻雜，接著可以將第一摻雜物植入源/汲極區201內以調整源/汲極區201的導電性。如此，在一實施例中，整體裝置是n型裝置，第一摻雜物可以是n型的摻雜物，例如磷、砷或類似的材料。在另一實施例中，整體裝 置是p型裝置，第一摻雜物可以是p型的摻雜物，例如硼、鎵或類似的材料。可以使用任何合適的摻雜物或摻雜物的組合。
在一實施例中，可以使用製程將第一摻雜物植入源/汲極區201內，例如可使用第一植入製程，由此可將需要的第一摻雜物的離子加速並導向源/汲極區201。離子植入製程可以使用加速系統加速第一劑量濃度的需要的第一摻雜物的離子。如此，使用的精密劑量濃度會至少部分取決於源/汲極區201和使用的種類，在一實施例中，加速系統可以使用介於約1014原子/cm2和約1018原子/cm2的劑量濃度，對於更深的植入，可達約1020原子/cm2。此外，第一摻雜物的植入可以垂直於源/汲極區201或者是例如以介於約1°和約90°之間的角度垂直於源/汲極區201，例如約45°。
藉由將第一摻雜物植入源/汲極區201，源/汲極區201可以被製成導電或者是具有被植入的第一摻雜物所調整的導電性。在一實施例中，可以將第一摻雜物植入源/汲極區201直到具有介於約1012原子/cm2和約1016原子/cm2之間的濃度，例如約1015原子/cm2，且在第一植入403之後，源/汲極區201可以具有介於約1016原子/cm2和約1020原子/cm2之間的摻雜物總濃度(包含原始植入以及來自第一植入403的第一摻雜物)，例如約1017原子/cm2。然而可以替換使用任何合適的濃度。在源/汲極區201內的第一植入區405可以具有在約5Å和約1000Å之間的植入深度Di，但可以使用任何合適的深度。
此外，第一植入403並非簡單地植入源/汲極區201中，而是將第一摻雜物直接植入第一間隔物113的傾斜側壁中，而非經由間接的製程將第一摻雜物植入，例如經由擴散。第一植入403的直接植入在第一間隔物113內和沿著被源/汲極區201暴露出的第一間隔物113的邊形成第一植入區405。
在一實施例中，第一植入區405會在第一間隔物113內具有介於約5Å和約50Å之間的第二厚度T2，例如約15Å。此外，在第一間隔物113內的第一植入區405可以具有介於約1012原子/cm2和約1016原子/cm2之間的第一摻雜物的濃度，例如約1015原子/cm2。然而，可以使用任何合適的厚度和濃度。
在一特定實施例中，第一寬度W1對第二寬度W2的比值可以大於1，而第二寬度W2對第三寬度W3的比值也可以大於1。同樣地，第二厚度T2對第一寬度W1的比值可以小於1，而第二厚度T2對第二寬度W2的比值也可以小於1。最後，第一寬度W1可以大於第二寬度W2，第二寬度W2可以大於第三寬度W3，以及第三寬度W3可以大於第二厚度T2。然而，亦可以使用任何合適的尺寸。
此外，第一植入403不會只將第一摻雜物植入第一間隔物113和源/汲極區201內。詳細而言，第一植入403也會將第一摻雜物植入第一蝕刻停止層223內，第一蝕刻停止層223作為遮罩以避免第一植入403將第一摻雜物植入不想要的區域內。
在第一植入403之後可以將第一摻雜物活化。在一實施例中，第一摻雜物可以使用例如熱退火(thermal annealing)製程活化。在一實施例中，實施退火可以在介於約50℃和約600℃之間的溫度，例如約150℃，且可以在介於約5秒和約200秒 之間的時間，例如15秒。然而，可以使用任何合適的溫度和時間。第一源/汲極區之退火在第一間隔物113內形成第二植入區，第二植入區至少與第一植入區405部分重疊。
第5圖說明第一接觸物501的形成。在第一接觸物501的形成之前，矽化物接觸物503可以選擇性地從源/汲極區201的上表面形成。矽化物接觸物503可包含鈦、鎳、鈷或鉺以降低接觸物的肖特基能障高度(Schottky barrier height)。然而，也可以使用其他的金屬，例如鉑、鈀和類似的材料。可以藉由適當的金屬層的毯覆沉積實施矽化，接著是使金屬與其下方暴露出的矽反應的退火步驟。然後移除未反應的金屬，例如使用選擇性蝕刻製程。矽化物接觸物503的厚度可以介於約5Å和約2000Å之間。
一旦形成矽化物接觸物503，即形成第一接觸物501。在一實施例中，第一接觸物501可以是導電材料，例如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TaN、TaC、NiSi、CoSi、前述之合金、前述之組合或類似的材料，以及可以使用沉積製程沉積，例如濺鍍、化學氣相沉積、電鍍(electroplating)、無電電鍍(electroless plating)或類似的製程，以填充及/或過填充第一開口305。一旦將第一開口305填充或過填充，即可以使用平坦化製程移除任何被沉積在第一開口305之外的材料，例如使用化學機械研磨(CMP)。然而，亦可以使用任何合適的材料和形成的製程。
一旦形成第一接觸物501，鰭式場效電晶體裝置100即準備好進行額外的製程。在一些實施例中，額外的製程 可以包含在第一接觸物501之上形成一或多個金屬化層以形成功能性的電路、形成與金屬化層電性連接的接觸墊，以及封裝鰭式場效電晶體裝置100以使得鰭式場效電晶體裝置100可附接至其他的外部裝置。
藉由使用第一植入403以將第一摻雜物植入源/汲極區201和第一間隔物113，第一植入403可用於穩定植入的條件，致使較佳的汲極感應能障降低(drain induced barrier lowering，DIBL)和開關電流(Ion-Ioff)。此改良幫助裝置通過晶圓接受度測試(wafer acceptance tests，WAT)。此外，用於生產這些裝置的製程具有較大的產量(MP)和結構設計(MD)的操作範圍。最後，經由這些製程所製作的裝置具有較好的裝置一致性表現。
第6A-6B圖說明另一實施例，其在層間介電層203的形成之前實施第一植入403。首先參照第6A圖，在此實施例中，在源/汲極區201的重新成長之後和在層間介電層203的沉積之前實施第一植入403。此外，在第6A圖中，為了清楚起見，加入先前未在第1圖中繪示的硬遮罩601。
在此實施例中，一旦源/汲極區201已經成長且仍被暴露出，即在此時實施第一植入403以植入第一摻雜物於第一源/汲極區201和第一間隔物113兩者內。在一實施例中，如以上所述，參照第4圖，實施第一植入403，但在其他實施例中可能會不同。同樣地，第一植入403在第一間隔物113和第一源/汲極區201內產生第一植入區405，但因為層間介電層203和第一蝕刻停止層223尚未形成，而不會將第一摻雜物植入層間介 電層203或第一蝕刻停止層223內。
如以上所述，參照第2A-5圖，第6B圖說明從第6A圖的製程的接續(但不重複第一植入403)。舉例來說，形成層間介電層203，以閘極堆疊205取代虛設閘極電極111，以及形成第一接觸物501。然而，在此實施例中，在第一植入403期間，層間介電層203完全沒有植入第一摻雜物(或因為一些微量的擴散而幾乎沒有)。
第7圖說明另一實施例中閘極堆疊205包含在閘極堆疊205內的第三金屬材料217內的孔隙(seam)701或空穴(void)。當閘極寬度對於短通道的裝置為小的且使用非保角(nonconformal)沉積製程時，在第三金屬材料217沉積製程期間形成孔隙701。在特定實施例中，為得到孔隙701的形成，在閘極寬度等於或小於15nm的裝置上使用非保角沉積製程，例如化學氣相沉積或物理氣相沉積。
根據一實施例，半導體裝置的製造方法包含製造第一源/汲極區相鄰於第一間隔物，第一間隔物相鄰於閘極電極；形成開口暴露出第一源/汲極區，且在形成開口之後，將摻雜物植入源/汲極區和第一間隔物內，其中植入摻雜物在第一間隔物內形成第一植入區。
根據另一實施例，半導體裝置的製造方法包含在半導體鰭上方形成閘極堆疊，閘極堆疊包含閘極電極；形成第一間隔物在半導體鰭上方且相鄰於閘極堆疊，並移除被第一間隔物暴露出的半導體鰭的一部分；重新生長源/汲極區，並形成開口以暴露出源/汲極區的一部分；在閘極堆疊上方形成植 入遮罩，其中在形成植入遮罩之後，源/汲極區被開口暴露出的部分保持露出，以及將第一摻雜物直接植入源/汲極區和第一間隔物兩者內。
根據又另一實施例，半導體裝置包含第一間隔物在基底上方相鄰於閘極電極，第一間隔物具有背向閘極電極的第一側壁，第一側壁包含第一豎直部分相鄰於基底以及第二豎直部分相鄰於第一豎直部分，其中第二豎直部分以與第一豎直部分不同的角度從基底遠離延展；第一植入區沿第一側壁在第二豎直部分內；源/汲極區相鄰於第一豎直部分，以及第一接觸物與源/汲極區電性連接且延展成至少部分在第一間隔物上方。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。

Claims (12)

  1. 一種半導體裝置的製造方法，包括：製造一第一源/汲極區相鄰於一第一間隔物，該第一間隔物相鄰於一閘極電極；形成一開口暴露出該第一源/汲極區；在形成該開口之後，植入摻雜物至該第一源/汲極區與該第一間隔物內，其中植入該摻雜物在該第一間隔物內形成一第一植入區；以及將該第一源/汲極區退火以活化該摻雜物，其中該第一源/汲極區之該退火在該第一間隔物內形成一第二植入區，該第二植入區至少與該第一植入區部分重疊。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該開口暴露出該第一源/汲極區也移除該第一間隔物的一部份以形成一第一傾斜側壁。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該第一傾斜側壁的角度在10°與85°之間。
  4. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中從該第一傾斜側壁的表面起該第一植入區的厚度在10Å與50Å之間。
  5. 如申請專利範圍第1至4項中任一項所述之半導體裝置的製造方法，更包括在該開口內形成一導電材料。
  6. 一種半導體裝置的製造方法，包括：在一半導體鰭上方形成一閘極堆疊，該閘極堆疊包括一閘極電極；形成一第一間隔物在該半導體鰭上方並相鄰於該閘極堆疊；移除被該第一間隔物暴露出的該半導體鰭的一部份；重新生長一源/汲極區；形成一開口以暴露出該源/汲極區的一部分；在該閘極堆疊上方形成一植入遮罩，其中在形成該植入遮罩之後，該源/汲極區被該開口暴露出的該部分保持露出；以及直接植入第一摻雜物至該源/汲極區和該第一間隔物兩者內。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該第一間隔物包括氮化矽，且該第一摻雜物是具有一第一導電型的摻雜物。
  8. 一種半導體裝置，包括：一第一間隔物，相鄰於一閘極電極在一基底上方，該第一間隔物具有背向該閘極電極的一第一側壁，該第一側壁包括：一第一豎直部分，相鄰於該基底；一第二豎直部分，相鄰於該第一豎直部分，其中該第二豎直部分以與該第一豎直部分不同的一角度從該基底遠離延展；一第一植入區，沿該第一側壁在該第二豎直部分內；一源/汲極區，相鄰於該第一豎直部分；以及一第一接觸物，與該源/汲極區電性連接且延展成至少部分在該第一間隔物上方。
  9. 如申請專利範圍第8項所述之半導體裝置，更包括第一摻雜物在該第一植入區和該源/汲極區兩者內。
  10. 如申請專利範圍第8或9項所述之半導體裝置，其中該第二豎直部分以一在15°和85°之間的角度從該基底遠離延展。
  11. 如申請專利範圍第8或9項所述之半導體裝置，其中該第一接觸物包括鎢。
  12. 如申請專利範圍第8或9項所述之半導體裝置，更包括一介電材料在該第一接觸物和該第二豎直部分的至少一部分之間。
TW106121974A 2016-08-03 2017-06-30 半導體裝置及其製造方法 TWI679685B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662370591P 2016-08-03 2016-08-03
US62/370,591 2016-08-03
US201662405726P 2016-10-07 2016-10-07
US62/405,726 2016-10-07
US15/394,203 2016-12-29
US15/394,203 US10510850B2 (en) 2016-08-03 2016-12-29 Semiconductor device and method

Publications (2)

Publication Number Publication Date
TW201816850A TW201816850A (zh) 2018-05-01
TWI679685B true TWI679685B (zh) 2019-12-11

Family

ID=61069486

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106121974A TWI679685B (zh) 2016-08-03 2017-06-30 半導體裝置及其製造方法

Country Status (3)

Country Link
US (5) US10510850B2 (zh)
CN (1) CN107689395B (zh)
TW (1) TWI679685B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US11227918B2 (en) * 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
US11615990B2 (en) * 2020-03-24 2023-03-28 International Business Machines Corporation CMOS top source/drain region doping and epitaxial growth for a vertical field effect transistor
US11757010B2 (en) * 2020-04-28 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Multi-stage etching process for contact formation in a semiconductor device
TWI770956B (zh) * 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 半導體裝置與其製作方法
DE102021103791A1 (de) 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silizid-belegter source/drain-bereich und dessen herstellungsverfahren
US11355637B2 (en) * 2020-06-30 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN113506747A (zh) * 2021-06-28 2021-10-15 上海华力集成电路制造有限公司 减小FinFET接触电阻的掺杂分凝肖特基制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050095793A1 (en) * 2003-10-31 2005-05-05 Hynix Semiconductor Inc. Transistor of semiconductor device and method for manufacturing the same
US20140113455A1 (en) * 2012-10-19 2014-04-24 Globalfoundries Inc. Method of forming a semiconductor structure including a wet etch process for removing silicon nitride
TW201530772A (zh) * 2014-01-24 2015-08-01 Taiwan Semiconductor Mfg 半導體結構及其製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7146196B2 (en) * 2003-07-08 2006-12-05 Benq Corporation Method for identifying detachable cover of a cellular phone
US7118979B2 (en) 2003-11-05 2006-10-10 Texas Instruments Incorporated Method of manufacturing transistor having germanium implant region on the sidewalls of the polysilicon gate electrode
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8822314B2 (en) * 2012-06-14 2014-09-02 Palo Alto Research Center Incorporated Method of growing epitaxial layers on a substrate
US9105570B2 (en) 2012-07-13 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8524592B1 (en) * 2012-08-13 2013-09-03 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and low-k spacers and the resulting devices
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9231098B2 (en) * 2013-10-30 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming metal gate structure
TWI620234B (zh) * 2014-07-08 2018-04-01 聯華電子股份有限公司 一種製作半導體元件的方法
US20160204218A1 (en) * 2015-01-12 2016-07-14 Globalfoundries Inc. Semiconductor structure comprising an aluminum gate electrode portion and method for the formation thereof
US9614042B2 (en) * 2015-03-06 2017-04-04 International Business Machines Corporation Heterojunction tunnel field effect transistor fabrication using limited lithography steps
KR102367948B1 (ko) 2015-10-08 2022-02-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102315275B1 (ko) * 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US9799651B2 (en) * 2015-12-18 2017-10-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050095793A1 (en) * 2003-10-31 2005-05-05 Hynix Semiconductor Inc. Transistor of semiconductor device and method for manufacturing the same
US20140113455A1 (en) * 2012-10-19 2014-04-24 Globalfoundries Inc. Method of forming a semiconductor structure including a wet etch process for removing silicon nitride
TW201530772A (zh) * 2014-01-24 2015-08-01 Taiwan Semiconductor Mfg 半導體結構及其製造方法

Also Published As

Publication number Publication date
US20230109951A1 (en) 2023-04-13
US20180040702A1 (en) 2018-02-08
US20180366550A1 (en) 2018-12-20
US20210013315A1 (en) 2021-01-14
US20200111879A1 (en) 2020-04-09
CN107689395A (zh) 2018-02-13
US10510850B2 (en) 2019-12-17
US10522635B2 (en) 2019-12-31
TW201816850A (zh) 2018-05-01
CN107689395B (zh) 2020-07-31
US12080770B2 (en) 2024-09-03
US11527628B2 (en) 2022-12-13
US10797140B2 (en) 2020-10-06

Similar Documents

Publication Publication Date Title
TWI679685B (zh) 半導體裝置及其製造方法
KR102093297B1 (ko) 반도체 디바이스 및 방법
CN107689376B (zh) 半导体器件和方法
US10170427B2 (en) Semiconductor device and method
CN109216456B (zh) 半导体器件和方法
US11075269B2 (en) Semiconductor device and manufacturing method thereof
US11217486B2 (en) Semiconductor device and method
TW201839820A (zh) 半導體裝置的製造方法
CN109427595B (zh) 鳍型场效晶体管装置及其形成方法
US11652005B2 (en) Semiconductor device with cut metal gate and method of manufacture
TWI739178B (zh) 半導體裝置及其形成方法
US11462614B2 (en) Semiconductor devices and methods of manufacturing
TW201903858A (zh) 半導體裝置的製造方法
TWI815134B (zh) 半導體裝置及其製造方法
KR20180060944A (ko) 반도체 장치 및 그 제조 방법
TW202125832A (zh) 半導體裝置
KR20200123370A (ko) 반도체 디바이스 및 제조 방법