TW202125832A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202125832A
TW202125832A TW109139997A TW109139997A TW202125832A TW 202125832 A TW202125832 A TW 202125832A TW 109139997 A TW109139997 A TW 109139997A TW 109139997 A TW109139997 A TW 109139997A TW 202125832 A TW202125832 A TW 202125832A
Authority
TW
Taiwan
Prior art keywords
layer
gate
work function
semiconductor
fin
Prior art date
Application number
TW109139997A
Other languages
English (en)
Inventor
李欣怡
張文
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202125832A publication Critical patent/TW202125832A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

半導體裝置包含鰭突出於基底之上；源極/汲極區位於鰭上方；複數個奈米片位於源極/汲極區之間；以及閘極結構位於鰭上方和源極/汲極區之間，閘極結構包含:閘極介電材料圍繞複數個奈米片的每一者；第一襯墊材料圍繞閘極介電材料；功函數材料圍繞第一襯墊材料；第二襯墊材料圍繞功函數材料；以及閘極電極材料圍繞第二襯墊材料的至少一部分。

Description

半導體裝置
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造一般透過依序在半導體基底上方沉積絕緣層或介電層、導電層和半導體材料層，並透過使用微影製程將各種材料層圖案化，以形成半導體基底上的電路組件和元件。
半導體工業透過持續降低最小部件(feature)的尺寸，持續改善各種電子組件(例如電晶體、二極體、電阻、電容等等)的集成密度，使得更多的組件集成於既定面積中。然而，當降低最小部件的尺寸，出現了應解決的附加問題。
在一些實施例中，提供半導體裝置，半導體裝置包含鰭，突出於基底之上；源極/汲極區，位於鰭上方；複數個奈米片，位於源極/汲極區之間；以及閘極結構，位於鰭上方和源極/汲極區之間，閘極結構包含:閘極介電材料，圍繞複數個奈米片的每一者；第一襯墊材料，圍繞閘極介電材料；功函數材料，圍繞第一襯墊材料；第二襯墊材料，圍繞功函數材料；以及閘極電極材料，圍繞第二襯墊材料的至少一部分。
在一些其他實施例中，提供半導體裝置，半導體裝置包含鰭，突出於基底之上；閘極結構，位於鰭上方；源極/汲極區，位於閘極結構的兩側上的鰭上方；以及第一通道曾和第二通道層，設置於源極/汲極區之間，其中第二通道層位於第一通道層與鰭之間，其中閘極結構包含:閘極介電材料，圍繞第一通道層和第二通道層；第一襯墊材料，圍繞閘極介電材料，功函數材料，圍繞第一襯墊材料；第二襯墊材料，圍繞功函數材料，其中第一襯墊材料和第二襯墊材料為相同材料；以及閘極電極。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含形成鰭突出於基底之上；在鰭上方形成源極/汲極區；在鰭上方和源極/汲極區之間形成奈米片，奈米片彼此平行延伸，並包含第一半導體材料；形成閘極介電材料圍繞每個奈米片；形成第一襯墊材料圍繞閘極介電材料；形成功函數材料圍繞第一襯墊材料；形成第二襯墊材料圍繞功函數材料，其中第一襯墊材料和第二襯墊材料為相同材料；以及形成閘極材料圍繞第二襯墊材料的至少一部分。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。在本文的描述中，除非另有說明，否則在不同圖式中的相同參考符號代表使用相同或相似的材料透過相同或相似的形成方法來形成的相同或相似的組件。
依據一些實施例，多層堆疊物形成於基底上方。多層堆疊物包括第一半導體材料和第二半導體材料的交替層。將基底和多層堆疊物圖案化，以分別形成鰭和在鰭上方的奈米結構。接著，虛設閘極結構形成於奈米結構和鰭上方。開口形成於虛設閘極結構的兩側。接著，移除透過開口暴露的第一半導體材料的末端以形成凹口，且內部間隙壁形成於凹口中。接著，源極/汲極區形成於開口中。接著，進行取代閘極製程來以金屬閘極結構取代虛設閘極結構。為了進行取代閘極製程，先移除虛設閘極製程，且暴露出在虛設閘極結構下方的第一半導體材料和第二半導體材料。進行蝕刻製程(例如選擇性蝕刻製程)以移除第一半導體材料，並保留第二半導體材料並形成複數個奈米片，奈米片作為半導體裝置的通道區。形成界面介電材料圍繞每個奈米片。接著，形成閘極介電材料圍繞界面介電材料。接著，形成第一襯墊材料(例如TiN)圍繞閘極介電材料。接著，形成功函數材料圍繞第一襯墊材料。接著，形成第二襯墊材料(例如TiN)圍繞功函數材料，第二襯墊材料和第一襯墊材料可為相同材料。接著，形成閘極電極材料(例如填充金屬)圍繞第二襯墊材料的至少一部分，以形成閘極電極。所揭露的方法防止相鄰奈米片之間的功函數材料合併在一起形成比其他位置的功函數材料更厚的功函數材料層。由於具有非一致厚度的功函數材料可導致所形成裝置的臨界電壓VTH 的變異，因此所揭露的方法避免或減少由於功函數材料的厚度不一致所導致的臨界電壓VTH 的變異，進而改善所形成裝置的效能。
第1圖顯示依據一些實施例之奈米片場效電晶體(NSFET)的範例的三維視圖。奈米片場效電晶體包括突出於基底50之上的半導體鰭90(也被稱為鰭)。閘極電極122(例如金屬閘極)設置於鰭上方，且源極/汲極區112形成於閘極電極122的兩側。複數個奈米片54’形成於半導體鰭90上方且在源極/汲極區112之間。隔離區96形成於半導體鰭90的兩側。閘極層堆疊物120(其可包含例如閘極介電材料、功函數材料)圍繞奈米片54’形成。閘極電極122在閘極層堆疊物120上方並圍繞閘極層堆疊物120。
第1圖更顯示用於後續圖式的參考剖面。剖面A-A為沿閘極電極122的縱軸，且在例如垂直於奈米片場效電晶體裝置的源極/汲極區112之間的電流方向中。剖面B-B垂直於剖面A-A，並沿鰭的縱軸且在奈米片場效電晶體裝置的源極/汲極區112之間的電流方向中。剖面C-C平行於剖面B-B，且在兩相鄰鰭之間。剖面D-D平行於剖面A-A並延伸通過奈米片場效電晶體裝置的源極/汲極區112。為了清楚起見，後續圖式參考這些參考剖面。
第2、3A、3B、4A、4B、5A-5C、6A-6C、7A-7C、8A、8B、9A、9B、10A、10B、11-14、15A和15B為依據一實施例之在各個製造階段的奈米片場效電晶體(NSFET)裝置100的剖面示意圖。
在第2圖中，提供基底50。基底50可為半導體基底，例如塊狀(bulk)半導體(例如塊狀矽)、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似物，基底50可為摻雜(例如摻雜p型或n型摻雜物)或未摻雜。基底50可為晶圓，例如矽晶圓。一般來說，絕緣層上覆半導體基底為形成於絕緣層上的半導體材料層。絕緣層可為例如埋置氧化(buried oxide，BOX)層、氧化矽層或類似物。絕緣層提供於基底上，一般為矽基底或玻璃基底。也可使用其他基底，例如多層或漸變(gradient)基底。在一些實施例中，基底50的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)或前述之組合。
多層堆疊物64形成於基底50上。多層堆疊物64包含第一半導體材料52和第二半導體材料54的交替層。在第2圖中，由第一半導體材料52形成的層以符號52A、52B和52C標註，且由第二半導體材料54形成的層以符號54A、54B和54C標註。第2圖顯示的由第一半導體材料和第二半導體材料形成的層的數量僅為非限制性範例。可能為其他數量層，且完全被包含在本發明實施例的範圍中。
在一些實施例中，第一半導體材料52為適用於形成例如p型場效電晶體的通道區的磊晶材料，例如矽鍺(Six Ge1-x ，其中x可在約0至1的範圍中)，而第二半導體材料54為適用於形成例如n型場效電晶體的通道區的磊晶材料，例如矽。在後續製程中將多層堆疊物64(也可被稱為磊晶材料堆疊物)圖案化，以形成奈米片場效電晶體的通道區。特別來說，將多層堆疊物64圖案化以形成水平奈米片，最終的奈米片場效電晶體的通道區包含多個水平奈米片。
多層堆疊物64可透過磊晶成長製程形成，磊晶成長製程可在成長腔體中進行。在一實施例中，在磊晶成長製程期間，成長腔體循環地暴露於用於選擇性成長第一半導體材料52的第一組前驅物，且接著暴露於用於選擇性成長第二半導體材料54的第二組前驅物。第一組前驅物包含第一半導體材料(例如矽鍺)的前驅物，而第二組前驅物包含第二半導體材料(例如矽)的前驅物。在一些實施例中，第一組前驅物包含矽前驅物(例如矽烷)和鍺前驅物(例如鍺烷)，而第二組前驅物包含矽前驅物但是省略鍺前驅物。因此，磊晶成長製程可包含連續地使矽前驅物流至成長腔體，且接著循環地(1)當成長第一半導體材料52時，使鍺前驅物流至成長腔體以及(2)當成長第二半導體材料54時，禁止鍺前驅物流至成長腔體。可重複循環暴露直到形成目標數量層。
第3A、3B、4A、4B、5A-5C、6A-6C、7A-7C、8A、8B、9A、9B、10A、10B、11-14、15A和15B為依據一實施例之在各個製造階段的奈米片場效電晶體裝置100的剖面示意圖。第3A、4A、5A、6A、7A、8A、9A、10A和15A圖為沿第1圖的剖面B-B的剖面示意圖。第3B、4B、5C、6C、7C、8B、9B、10B和15B圖為沿第1圖的剖面A-A的剖面示意圖。第5B、6B和7B圖為沿第1圖的剖面D-D的剖面示意圖。第11-14圖為沿第1圖的剖面A-A的奈米片場效電晶體裝置的一部分的剖面示意圖。顯示於圖式中的兩個鰭和兩個閘極結構為非限制性範例，應當理解的是，也可形成其他數量的鰭和其他數量的閘極結構。
在第3A和3B圖中，形成鰭結構91突出於基底50之上。每個鰭結構91包含半導體鰭90和覆蓋半導體鰭90的奈米結構92。奈米結構92和半導體鰭90可透過分別在多層堆疊物64和基底50蝕刻溝槽來形成。
鰭結構91可透過任何合適的方法圖案化。舉例來說，鰭結構91可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物來將例如鰭結構91圖案化。
在一些實施例中，使用剩下的間隔物來將遮罩94圖案化，接著使用遮罩94將鰭結構91圖案化。遮罩94可為單一層遮罩，或可為多層遮罩，例如包含第一遮罩層94A和第二遮罩層94B的多層遮罩。第一遮罩層94A和第二遮罩層94B可個由介電材料形成，例如氧化矽、氮化矽、前述之組合或類似物，且可依據合適的技術來沉積或熱成長。第一遮罩層94A和第二遮罩層94B為具有高蝕刻選擇性的不同材料。舉例來說，第一遮罩層94A可為氧化矽，且第二遮罩層94B可為氮化矽。遮罩94可透過使用任何合適的蝕刻製程將第一遮罩層94A和第二遮罩層94B圖案化來形成。接著，可使用遮罩94作為蝕刻遮罩來蝕刻基底50和多層堆疊物64。此蝕刻可為任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似方法或前述之組合。在一些實施例中，此蝕刻為非等向性蝕刻製程。在蝕刻製程之後，圖案化的多層堆疊物64形成奈米結構92，且圖案化的基底50形成半導體鰭90，如第3A和3B圖所示。因此，在顯示的實施例中，奈米結構92也包含第一半導體材料52和第二半導體材料54的交替層，且半導體鰭90由與基底50相同的材料(例如矽)形成。
接著，在第4A和4B圖中，淺溝槽隔離(Shallow Trench Isolation，STI)區96形成於基底50上方及鰭結構91的兩側。作為形成淺溝槽隔離區96的範例，絕緣材料可形成於基底50上方。絕緣材料可為氧化物(例如氧化矽)、氮化物、類似物或前述之組合，且可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如在遠端電漿系統中的基於化學氣相沉積的材料沉積，並後固化使其轉變為另一材料，例如氧化物)、類似方法或前述之組合形成。可使用透過任何合適的製程形成的其他絕緣材料。在顯示的實施例中，絕緣材料為透過可流動化學氣相沉積製程形成的氧化矽。在形成絕緣材料之後，可進行退火製程。
在一實施例中，形成絕緣材料，使得多餘的絕緣材料覆蓋鰭結構91。在一些實施例中，先沿基底50和鰭結構91的表面形成襯墊，且在襯墊上方形成填充材料(例如上述討論的材料)。在一些實施例中，省略襯墊。
接著，對絕緣材料進行移除製程，以移除鰭結構91上方的多餘絕緣材料。在一些實施例中，可使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕刻製程、前述之組合或類似方法。在完成平坦化製程之後，平坦化製程暴露出奈米結構92，使得奈米結構92的頂表面和絕緣材料齊平。接著，將絕緣材料凹陷，以形成淺溝槽隔離區96。將絕緣材料凹陷，使得奈米結構92從淺溝槽隔離區96之間突出。半導體鰭90的頂部也可從淺溝槽隔離區96之間突出。再者，淺溝槽隔離區96的頂表面可具有平坦表面(如圖示)、凸面、凹面(例如凹陷)或前述之組合。淺溝槽隔離區96的頂表面可透過合適的蝕刻以形成平坦面、凸形及/或凹形。淺溝槽隔離區96可透過使用合適的蝕刻製程凹陷，例如對絕緣材料的材料有選擇性的蝕刻製程(例如蝕刻絕緣材料的速率大於蝕刻半導體鰭90和奈米結構92的材料)。舉例來說，可使用有著合適的蝕刻劑(例如稀釋氫氟酸(dilute hydrofluoric，dHF))的化學氧化物移除。
請參照第4A和4B圖，虛設閘極介電層97形成於奈米結構92和淺溝槽隔離區96上方。虛設閘極介電層97可例如為氧化矽、氮化矽、前述之組合或類似物，且可依據合適的技術來沉積或熱成長。在一實施例中，矽層順應性地形成於奈米結構92和淺溝槽隔離區96的上表面上方，並進行熱氧化製程以將沉積的矽層轉變為如虛設閘極介電層97的氧化層。
接著，在第5A-5C圖中，虛設閘極102形成於半導體鰭90和奈米結構92上方。為了形成虛設閘極102，虛設閘極層可形成於虛設閘極介電層97上方。虛設閘極層可沉積於虛設閘極介電層97上方，且例如透過化學機械研磨將虛設閘極層平坦化。虛設閘極層可為導電材料，且可選自包含非晶矽、矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)或類似物的群組。虛設閘極層可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積或本領域已知並使用的其他技術。虛設閘極層可由與淺溝槽隔離區96具有高蝕刻選擇性的其他材料製成。
接著，遮罩104形成於虛設閘極層上方。遮罩104可由氮化矽、氮氧化矽、前述之組合或類似物形成，且可透過使用合適的光微影和蝕刻技術圖案化。在顯示的實施例中，遮罩104包含第一遮罩層104A(例如氧化矽層)和第二遮罩層104B(例如氮化矽層)。接著，遮罩104的圖案透過合適的蝕刻技術轉移至虛設閘極層，以形成虛設閘極102，並接著透過合適的蝕刻技術轉移至虛設介電層，以形成虛設閘極介電層97。虛設閘極102覆蓋奈米結構92的各自通道區。遮罩104的圖案可用於將相鄰的虛設閘極102物理隔開。虛設閘極102也可具有長度方向大致垂直於半導體鰭90的長度方向。在一些實施例中，虛設閘極102和虛設閘極介電層97被合稱為虛設閘極結構。
接著，閘極間隔層108透過在奈米結構92、淺溝槽隔離區96和虛設閘極102上方順應性沉積絕緣材料來形成。絕緣材料可為氮化矽、氮碳化矽、前述之組合或類似物。在一些實施例中，閘極間隔層108包含多個子層。舉例來說，第一子層(有時被稱為閘極密封間隔層)可透過熱氧化或沉積形成，且第二子層(有時被稱為主要閘極間隔層)可順應性沉積於第一子層上。
第5B和5C圖分別顯示沿第5A圖中的剖面E-E和F-F之奈米片場效電晶體裝置100的剖面示意圖。剖面E-E和F-F分別對應至第1圖的剖面D-D和A-A。
接著，在第6A-6C圖中，透過非等向性蝕刻製程蝕刻閘極間隔層108，以形成閘極間隙壁。非等向性蝕刻製程可移除閘極間隔層108的水平部分(例如在淺溝槽隔離區96和虛設閘極102上方的部分)，閘極間隔層108剩下的垂直部分(例如沿虛設閘極102和虛設閘極介電層97的側壁的部分)形成閘極間隙壁。
第6B和6C圖分別顯示沿第6A圖中的剖面E-E和F-F之奈米片場效電晶體裝置100的剖面示意圖。在第6B圖中，顯示的閘極間隔層108的一部分在相鄰鰭之間的淺溝槽隔離區96的上表面上。可保留閘極間隔層108的這部分，由於相鄰鰭之間的距離較小，因此上述的非等向性蝕刻製程可能無法完全移除相鄰鰭之間的閘極間隔層108，進而降低了非等向性蝕刻製程的效率。在其他實施例中，透過非等向性蝕刻製程完全移除閘極間隔層108設置於相鄰鰭之間的溝槽隔離區96的上表面上的部分。
在形成閘極間隔層108之後，可進行輕摻雜源極/汲極(lightly doped source/drain，LDD)區的佈植。可將合適類型的雜質(例如p型或n型)植入暴露的奈米結構92及/或半導體鰭90。n型雜質可為任何合適的n型雜質，例如磷、砷、銻或類似物，而p型雜質可為任何合適的p型雜質，例如硼、BF2 、銦或類似物。輕摻雜源極/汲極區可具有雜質濃度在約1015 cm-3 至約1016 cm-3 。可使用退火製程以活化植入的雜質。
接著，開口110(也可被稱為凹口)形成於奈米結構92中。開口110可延伸通過奈米結構92並進入半導體鰭90中。開口110可透過任何合適的蝕刻技術來形成，例如使用虛設閘極102作為蝕刻遮罩。
在形成開口110之後，進行選擇性蝕刻製程，以將第一半導體材料52暴露於開口110的末端部分凹陷，且大致不蝕刻第二半導體材料54。在選擇性蝕刻製程之後，凹口形成於第一半導體材料52中移除的末端的位置。
接著，內部間隔層(例如順應性)形成於開口110中。內部間隔層也填充第一半導體材料52中透過先前的選擇性蝕刻製程形成的凹口。內部間隔層可為合適的介電材料，例如氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)或類似物，且透過合適的沉積製程形成，例如物理氣相沉積、化學氣相沉積、原子層沉積或類似方法。接著，進行蝕刻製程(例如非等向性蝕刻製程)以移除內部間隔層設置於第一半導體材料52的凹口之外的部分。內部間隔層的剩下部分(例如設置於第一半導體材料52中的凹口中的部分)形成內部間隙壁55。第6B和6C圖分別顯示沿第6A圖中的剖面E-E和F-F之奈米片場效電晶體裝置100的剖面示意圖。
接著，在第7A-7C圖中，源極/汲極區112形成於開口110中。在顯示的實施例中，源極/汲極區112由磊晶材料形成，因此也可被稱為磊晶源極/汲極區。在一些實施例中，源極/汲極區112形成於開口110中，以在形成的奈米片場效電晶體裝置的對應通道區中施加應力，進而改善效能。形成源極/汲極區112，使得每個虛設閘極102設置於對應的相鄰對的源極/汲極區112之間。在一些實施例中，閘極間隔層108用於將源極/汲極區112和虛設閘極102隔開合適的橫向距離，使得源極/汲極區112不會使後續形成之最終的奈米片場效電晶體裝置的閘極短路。
源極/汲極區112磊晶成長於開口110中。源極/汲極區112可包含任何合適的材料，例如適用於n型或p型裝置。舉例來說，當形成n型裝置時，源極/汲極區112可包含在通道區中施加拉伸應變的材料，例如矽、SiC、SiCP、SiP或類似物。相似地，當形成p型裝置時，源極/汲極區112可包含通道區中施加應縮應變的材料，例如SiGe、SiGeB、Ge、GeSn或類似物。源極/汲極區112可具有從鰭的各自表面凸起的表面，且可具有刻面。
可將源極/汲極區112及/或鰭植入摻雜物以形成源極/汲極區，此製程相似於上述用於形成輕摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有雜質濃度在約1019 cm-3 至約1021 cm-3 之間。用於源極/汲極區的n型雜質及/或p型雜質可為前述的任何雜質。在一些實施例中，源極/汲極區112可在成長期間原位摻雜。
由於用於形成源極/汲極區112的磊晶製程，因此源極/汲極區112的上表面具有刻面橫向向外擴展超過半導體鰭90的側壁。在顯示的實施例中，在完成磊晶製程之後，相鄰的源極/汲極區112保持分開(請參照第7B圖)。在其他實施例中，這些刻面導致同一個奈米片場效電晶體的相鄰源極/汲極區112合併。
接著，接觸蝕刻停止層(contact etch stop layer，CESL)116(例如順應性)形成於源極/汲極區112和虛設閘極102上方，接著，第一層間介電質(inter-layer dielectric，ILD)114沉積於接觸蝕刻停止層116上方。接觸蝕刻停止層116由與第一層間介電質114具有不同蝕刻速率的材料形成，且可由使用電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)形成的氮化矽形成，但是可替代地使用其他介電材料形成接觸蝕刻停止層116，例如氧化矽、氮氧化矽、前述之組合或類似物，且可替代地使用其他方法形成接觸蝕刻停止層116，例如低壓化學氣相沉積(low pressure CVD，LPCVD)、物理氣相沉積或類似方法。
第一層間介電質114可由介電材料形成，且可透過任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(PECVD)或可流動化學氣相沉積(FCVD)。用於第一層間介電質114的介電材料可包含氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜矽酸鹽玻璃(undoped Silicate Glass，USG)或類似物。可使用任何合適的製程形成其他絕緣材料。第7B和7C圖分別顯示沿第7A圖中的剖面E-E和F-F之奈米片場效電晶體裝置100的剖面示意圖。
接著，在第8A和8B圖中，為了移除虛設閘極102，可進行平坦化製程(例如化學機械研磨)，使第一層間介電質114和接觸蝕刻停止層116的頂表面與虛設閘極102或閘極間隔層108的頂表面齊平。平坦化製程也可移除在虛設閘極102上的遮罩104(請參照第7A圖)以及閘極間隔層108沿遮罩104的側壁的部分。在平坦化製程之後，虛設閘極102、閘極間隔層108和第一層間介電質114的頂表面齊平。因此，虛設閘極102的頂表面暴露出第一層間介電質114。
接著，在蝕刻步驟中移除虛設閘極102，因此形成凹口103。在一些實施例中，虛設閘極102透過非等向性乾蝕刻製程移除。舉例來說，蝕刻製程可包含使用反應氣體選擇性蝕刻虛設閘極102而不蝕刻第一層間介電質114或閘極間隔層108的乾蝕刻製程。每個凹口103暴露出奈米片場效電晶體的通道區。每個通道區設置於相鄰對的源極/汲極區112之間。在移除虛設閘極102期間，虛設閘極介電層97可作為蝕刻虛設閘極102時的蝕刻停止層。接著，在移除虛設閘極102之後，可接著移除虛設閘極介電層97。第8B顯示沿第8A圖中的剖面F-F之奈米片場效電晶體裝置100的剖面示意圖。
接著，在第9A和9B圖中，移除在凹口103中的虛設閘極介電層97。在蝕刻製程中，可進行例如非等向性蝕刻製程來移除虛設閘極介電層97。在一實施例中，進行使用包括HF和NH3 的蝕刻氣體的非等向性蝕刻製程來移除虛設閘極介電層97。
接著，在第10A和10B圖中，移除第一半導體材料52以釋放第二半導體材料54。在移除第一半導體材料52之後，第二半導體材料54形成水平延伸的複數個奈米片54’(例如平行於基底50的主要上表面)。奈米片54’可被統稱為通道區93或形成的奈米片場效電晶體裝置100的通道區93。如第10A圖所示，透過移除第一半導體材料52，間隙53(例如空間)形成於奈米片54’之間。
在一些實施例中，透過對第一半導體材料52有選擇性(例如具有較大的蝕刻速率)的蝕刻劑的選擇性蝕刻製程來移除第一半導體材料52，使得移除第一半導體材料52而大致不蝕刻第二半導體材料54。在一實施例中，進行等向性蝕刻製程以移除第一半導體材料52。可使用蝕刻氣體進行等向性蝕刻製程，且可選擇性地使用載氣，其中蝕刻氣體包括F2 和HF，且載氣可為惰性氣體，例如Ar、He、N2 、前述之組合或類似物。
第10A圖顯示沿鰭的縱軸(例如沿鰭中的電流方向)的奈米片場效電晶體裝置100的剖面示意圖，且第10B圖顯示沿剖面F-F的奈米片場效電晶體裝置100的剖面示意圖，此剖面為沿垂直於鰭的縱軸的方向並橫跨奈米片54’的中間部分。
第11-14圖顯示用以形成閘極層堆疊物120(請參照第15A和15B圖)的後續加工步驟，閘極層堆疊物120圍繞奈米片54’並沿凹口103的側壁延伸，其中在顯示的實施例中，閘極層堆疊物120包含界面介電材料121、閘極介電材料123、第一襯墊材料125、功函數材料127和第二襯墊材料129。為了簡潔，第11-14圖顯示在第10B圖的區域56中的奈米片場效電晶體裝置100的部分的剖面示意圖。
請參照第11圖，依序地形成界面介電材料121和閘極介電材料123圍繞每個奈米片54’。雖然未顯示於第11-14圖，但是在顯示的實施例中，閘極層堆疊物120的不同材料也形成於半導體鰭90的暴露表面和淺溝槽隔離區96的上表面上方，如第15B圖所示。
界面介電材料121為合適的介電材料，例如透過合適的方法(例如化學氣相沉積、物理氣相沉積、原子層沉積、熱氧化或類似方法)形成的氧化矽。在一實施例中，透過熱氧化製程以將奈米片54’(例如矽)的外部轉變為氧化物(例如氧化矽)來形成界面介電材料121。舉例來說，界面介電材料121的厚度在約5Å與約20Å之間。
接著，閘極介電材料123(例如順應性)形成圍繞奈米片54’和界面介電材料121。依據一些實施例，閘極介電材料123包括氧化矽、氮化矽或前述之多層。在一些實施例中，閘極介電材料123包含高介電常數介電材料，且在這些實施例中，閘極介電材料123可具有介電常數值大於約7.0，且可包含Hf、Al、Zr、La、Mg、Ba、Ti或Pb的金屬氧化物或矽酸鹽或前述之組合。閘極介電材料123的形成方法可包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積、電漿輔助化學氣相沉積和類似方法。舉例來說，閘極介電材料123為透過原子層沉積形成的HfO2 ，且具有厚度在約10Å與約30Å之間。
接著，在第12圖中，第一襯墊材料125(例如順應性)形成圍繞奈米片54’和閘極介電材料123。在一實施例中，第一襯墊材料125為氮化鈦(TiN)，且透過原子層沉積形成。除了氮化鈦，也可使用其他合適的材料(例如氮化鉭(TaN)、碳化鈦(TiC)或類似物)作為第一襯墊材料125，且也可使用其他合適的沉積方法(例如化學氣相沉積、物理氣相沉積或類似方法)來形成第一襯墊材料125。在一些實施例中，第一襯墊材料125(或後續形成的第二襯墊材料129)為有著良好熱穩定性的導電材料。舉例來說，第一襯墊材料125(或第二襯墊材料129)的晶相在高溫時(例如在約300ºC與約600ºC之間)保持穩定(例如一致性)，以防止或減少特定元素(例如鋁)擴散至後續形成的功函數材料127中。在一些實施例中，第一襯墊材料125(或第二襯墊材料129)的厚度大於約10Å且小於功函數材料127約一半的厚度。選擇第一襯墊材料125(或第二襯墊材料129)的厚度使其夠厚(例如＞10Å)，以形成連續層(例如沒有孔洞)，以提供保護，防止例如功函數材料127中的鋁的擴散。同時，選擇，第一襯墊材料125(或第二襯墊材料129)的厚度，以在相鄰奈米片54’之間保留空間以形成其他層(例如功函數材料127和第二襯墊材料129)。上述第一襯墊材料125(或第二襯墊材料129)的厚度的揭露範圍確保形成沒有孔洞的連續層，並在相鄰奈米片54’之間保留足夠空間，使得可調整(例如改變) 功函數材料127的厚度，以達成形成裝置的目標臨界電壓。
接著，在第13圖中，形成功函數材料127圍繞奈米片54’和第一襯墊材料125。例示性的p型功函數材料(也可被稱為p型功函數金屬)包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他合適的p型功函數材料或前述之組合。例示性的n型功函數材料(也可被稱為n型功函數金屬)包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或前述之組合。功函數值與功函數材料的材料組成相關聯，因此，選擇功函數材料以調整功函數值，因此實現將形成的裝置中的目標臨界電壓VTH 。功函數材料可透過原子層沉積、化學氣相沉積、物理氣相沉積(PVD)及/或其他合適的製程沉積。在一實施例中，奈米片場效電晶體裝置100為n型裝置，且功函數材料127為透過原子層沉積形成的碳化鈦鋁(TiAlC)。舉例來說，功函數材料127的厚度在約10Å與約30Å之間。
接著，在第14圖中，形成第二襯墊材料129圍繞奈米片54’和功函數材料127。用於第二襯墊材料129的合適材料包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮碳化鎢(WCN)和類似物。在顯示的實施例中，第二襯墊材料129由與第一襯墊材料125相同的材料形成，例如氮化鈦。在其他實施例中，第二襯墊材料129由與第一襯墊材料125不同的材料形成。可使用任何合適的方法形成第二襯墊材料129，例如原子層沉積、物理氣相沉積、化學氣相沉積或類似方法。在一些實施例中，第二襯墊材料129的厚度大於約10Å且小於功函數材料127約一半的厚度。在本文的討論中，界面介電材料121、閘極介電材料123、第一襯墊材料125、功函數材料127和第二襯墊材料129被統稱為閘極層堆疊物120。
在第14圖的範例中，在相鄰奈米片54’之間的第二襯墊材料129合併在一起(例如彼此物理接觸)。舉例來說，在第14圖的區域130B(相鄰奈米片54’之間的區域)中，閘極層堆疊物120完全填充相鄰奈米片54’之間的空間。因此，後續形成的閘極電極122(請參照第15B圖)不延伸至相鄰奈米片54’之間的空間。換句話說，相鄰奈米片54’之間的空間不含閘極電極材料。因此，相鄰奈米片54’(例如第二半導體材料54A和54B)之間的材料層包含:一層界面介電材料121、一層閘極介電材料123、一層第一襯墊材料125、一層功函數材料127、一層(合併的)第二襯墊材料129、一層功函數材料127、一層第一襯墊材料125、一層閘極介電材料123和一層界面介電材料121。
請參照第14圖，在區域130A(在遠離半導體鰭90的最上部奈米片54’(例如第二半導體材料54C)的區域)中，閘極堆疊物層120具有第一厚度，而在區域130B中，閘極堆疊物層120具有大於第一厚度的第二厚度，其中第二厚度約為第一厚度的兩倍。這是因為如上所述在區域130B中，圍繞兩相鄰奈米片54’的閘極堆疊物層120合併(例如物理接觸)並形成較厚的(合併的)閘極堆疊物層120。此外，由於相鄰奈米片54’之間的第二襯墊材料129合併在一起，因此在相鄰奈米片54’之間(例如在區域130B中)的第二襯墊材料129約為在其他位置(例如在區域130A中)的第二襯墊材料129的兩倍厚。
透過形成第二襯墊材料129圍繞功函數材料127，圍繞兩相鄰奈米片54’的功函數材料127彼此隔開，且圍繞個別奈米片54’的功函數材料127的每一層保持為有著大致均勻厚度(例如在製造過程的限制中一致)的順應層。在一些實施例中，功函數材料127中的鋁扮演著重要角色，以決定奈米片場效電晶體裝置100的臨界電壓VTH 。沒有目前揭露的方法(例如沒有第二襯墊材料129)，兩相鄰奈米片54’之間的功函數材料127可能合併在一起，並在區域130B中形成比例如在區域130A中更厚的功函數材料127，其可導致形成裝置的臨界電壓變異。相較之下，目前揭露的方法防止相鄰奈米片54’之間的功函數材料127合併，並形成有著大致一致厚度的功函數材料127圍繞每個奈米片54’。因此，避免或減少了臨界電壓變異。
第二襯墊材料129更具有防止或減少功函數材料127(例如TiAlC)中含有的鋁移動(例如擴散)的功能，因此也可被稱為阻障層。除了防止鋁移動，第一襯墊材料125也改善了電容等效厚度(capacitance equivalent thickness，CET)，進而有利地降低形成裝置的電容。
接著，在第15A和15B圖中，閘極電極材料(例如導電材料)形成於凹口103中，以形成閘極電極122。閘極電極122填充凹口103的剩下部分。閘極電極122可包含含金屬材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述之組合或前述之多層。在填充閘極電極122之後，可進行平坦化製程(例如化學機械研磨)以移除閘極層堆疊物120和閘極電極122的材料的多餘部分，這些多餘部分在第一層間介電質114的頂表面上方。閘極層堆疊物120和閘極電極122的材料的剩下部分進而形成最終奈米片場效電晶體裝置100的取代閘極。每個閘極電極122和對應的閘極層堆疊物120可被統稱為閘極堆疊物、取代閘極結構或金屬閘極結構。每個閘極堆疊物延伸圍繞對應的奈米片54’。
為了簡潔，第15A圖不顯示閘極層堆疊物120的各個構成材料，但各個構成材料顯示於第15B圖，第15B圖為沿第15A圖的剖面F-F的奈米片場效電晶體裝置100的剖面示意圖。在第15A圖中，也顯示區域130A和130B，區域130A和130B對應至第14圖的區域130A和130B。如第15B圖所示，閘極層堆疊物120更完全填充最下部奈米片54’(例如第二半導體材料54A)與半導體鰭90之間的空間，且閘極電極122延伸圍繞閘極層堆疊物120的至少一部分。
本領域技術人員可理解的是，可進行額外加工以完成奈米片場效電晶體裝置100的製造，故不贅述細節於此。舉例來說，第二層間介電質可沉積於第一層間介電質114上方。再者，可形成閘極接點和源極/汲極接點通過第二層間介電質及/或第一層間介電質114，以分別電性耦接至閘極電極122和源極/汲極區112。
第16A和16B圖為依據另一實施例，在製造的特定階段的奈米片場效電晶體裝置100A的剖面示意圖。奈米片場效電晶體裝置100A相似於第15A和15B圖的奈米片場效電晶體裝置100，但是在第16A和16B圖中的閘極層堆疊物120並未完全填充相鄰奈米片54’之間的空間或最下部奈米片54’與半導體鰭90之間的空間。因此，閘極電極122延伸至這些空間中，如第16A和16B圖所示。此外，第16A圖中的區域130A和區域130B中的閘極層堆疊物120具有大致相同的厚度。
可能有所揭露實施例的變化，且這些變化完全被包含在本發明實施例的範圍中。舉例來說，取決於形成裝置的類型(例如n型或p型裝置)，可移除第二半導體材料54，且可保留第一半導體材料52以形成奈米片，其中奈米片作為形成的奈米片場效電晶體裝置的通道區。本領域技術人員可理解的是，在保留第一半導體材料52以形成奈米片的實施例中，在移除第二半導體材料54之前，內部間隔層形成於第二半導體材料54的末端的凹口中。
第17、18、19A和19B圖為依據令一實施例，在製造的各個階段之奈米片場效電晶體(NSFET)裝置200的剖面示意圖。請參照第17圖，奈米片場效電晶體裝置200相似於第14圖的奈米片場效電晶體裝置100，但是奈米片場效電晶體裝置200具有n型裝置區210和p型裝置區220。在顯示的實施例中，在第17圖中的n型裝置區210中的結構(例如有著閘極層堆疊物120的奈米片54’)相同於第14圖所示的結構，且由與用於形成第14圖的結構的第3A、3B、4A、4B、5A-5C、6A-6C、7A-7C、8A、8B、9A、9B、10A、10B和11-14圖顯示的相同加工步驟形成。此外，第17圖更顯示形成於p型裝置區220中的結構(奈米片52’和閘極層堆疊物120)，此結構以相似於在n型裝置區210中的結構的加工步驟形成。舉例來說，由於p型通道區形成於p型裝置區220中，移除第二半導體材料54(例如矽)以釋放第一半導體材料(例如SiGe)來形成奈米片52’。此外，內部間隔層55(請參照第19B圖)形成於p型裝置區220的奈米片52’之間。可採用第6A-6C、7A-7C、8A、8B、9A、9B、10A和10B圖顯示的加工以形成奈米片52’，故不贅述細節。在第17圖中，區域131B定義相鄰奈米片52’之間的區域，而區域131A定義在最上部奈米片52’之上的區域。
在一實施例中，為了形成奈米片場效電晶體裝置200，在n型裝置區210和p型裝置區220中進行第2、3A、3B、4A、4B和5A-5C圖顯示的加工步驟。接著，以第一圖案化遮罩層(例如圖案化光阻)覆蓋p型裝置區220，而在n型裝置區210進行第6A-6C、7A-7C、8A、8B、9A、9B、10A和10B圖顯示的加工步驟，以形成奈米片54’。接著，移除第一圖案化遮罩層，以第二圖案化遮罩層覆蓋n型裝置區210，而在p型裝置區220進行相似的加工步驟(例如相似於第6A-6C、7A-7C、8A、8B、9A、9B、10A和10B圖顯示的加工步驟，但是調整以形成奈米片52’)，以形成奈米片52’。接著，移除第二圖案化遮罩層，且在n型裝置區210和p型裝置區220中進行第11-14圖顯示的加工步驟，以形成第17圖所示的結構。
接著，在第18圖中，形成第三圖案化遮罩層以覆蓋n型裝置區210，並進行一個或多個蝕刻製程以移除第二襯墊材料129、功函數材料127和第一襯墊材料125，使得暴露出圍繞奈米片52’的閘極介電材料123。接著，形成功函數材料124(例如p型功函數材料(例如TiN))圍繞奈米片52’和閘極介電材料123。在形成功函數材料124之後，移除第三圖案化遮罩層。界面介電材料121、閘極介電材料123和功函數材料124形成p型裝置區220的閘極層堆疊物126。
注意第18圖的範例中，在相鄰奈米片52’之間的功函數材料124(在區域131B中)合併在一起。因此，在區域131B中的功函數材料124的厚度可為區域131A中的功函數材料124的厚度的兩倍或更厚。在兩相鄰奈米片52’(例如第一半導體材料52A和52B)之間的材料層包含:一層界面介電材料121、一層閘極介電材料123、一層(合併的)功函數材料124、一層閘極介電材料123和一層界面介電材料121。在顯示的實施例中，功函數材料124(例如p型功函數材料，例如TiN)不含鋁(其輕易地擴散)，且因此第一襯墊材料125和第二襯墊材料129不用於p型裝置區220中。相鄰奈米片52’之間增加的空間使得調整功函數材料124的結構更有彈性，例如功函數材料124的子層的數量和子層的厚度。注意到雖然圖式顯示的功函數材料124(或127)為單一層，但是功函數材料124(或127)可為有著複數個子層的多層結構。
接著，如第19A和19B圖所示，形成閘極電極122圍繞奈米片54’/52’和閘極層堆疊物120/126。第19A圖顯示沿n型裝置區210中的鰭的縱向方向的奈米片場效電晶體裝置200的剖面示意圖，而第19B圖顯示沿p型裝置區220中的鰭的縱向方向的奈米片場效電晶體裝置200的剖面示意圖。
在顯示的實施例中，第19A圖的剖面示意圖相同於第15A圖的剖面示意圖，故不贅述細節。在第19B圖中，閘極層堆疊物126填充p型裝置區220中的相鄰奈米片52’之間的空間，因此，在第19B圖中，沒有閘極電極122在相鄰奈米片52’之間。此外，由於閘極電極122填充了第二半導體材料54的最頂層移除所留下的空間，因此閘極電極122在閘極間隔層108之間具有第一寬度W1，且在最頂部的內部間隙壁55之間具有第二寬度W2，其中第二寬度W2大於第一寬度W1。
第20圖顯示依據一些實施例之製造半導體裝置的方法的流程圖。應當理解的是，第20圖顯示的方法實施例僅為許多可能的方法實施例中的一範例。本領域技術人員將理解可具有許多變化、替代和修改。舉例來說，可增加、移除、取代、重新排列或重複第20圖中顯示的各個步驟。
請參照第20圖的方法1000，在方塊1010，形成鰭突出於基底之上。在方塊1020，在鰭上方形成源極/汲極區。在方塊1030，在鰭上方及源極/汲極區之間形成奈米片，奈米片彼此平行延伸，且包括第一半導體材料。在方塊1040，形成閘極介電材料圍繞每個奈米片。在方塊1050，形成第一襯墊材料圍繞閘極介電材料。在方塊1060，形成功函數材料圍繞第一襯墊材料。在方塊1070，形成第二襯墊材料圍繞功函數材料，其中第一襯墊材料和第二襯墊材料由相同材料形成。在方塊1080，形成閘極材料圍繞第二襯墊材料的至少一部分。
本發明實施例可實現許多優點。所揭露的方法防止功函數層合併在一起，避免在相鄰奈米片之間形成較厚的功函數層，進而避免或減少臨界電壓變異。除了防止功函數層中的鋁移動，第一襯墊材料也改善了電容等效厚度，進而有利地降低形成裝置的電容。
在一實施例中，半導體裝置包含鰭突出於基底之上；源極/汲極區位於鰭上方；複數個奈米片位於源極/汲極區之間；以及閘極結構位於鰭上方和源極/汲極區之間，閘極結構包含:閘極介電材料圍繞複數個奈米片的每一者；第一襯墊材料圍繞閘極介電材料；功函數材料圍繞第一襯墊材料；第二襯墊材料圍繞功函數材料；以及閘極電極材料圍繞第二襯墊材料的至少一部分。在一實施例中，第二襯墊材料和第一襯墊材料為相同材料。在一實施例中，第二襯墊材料和第一襯墊材料為相同材料。在一實施例中，奈米片彼此平行且平行於基底的主要上表面。在一實施例中，半導體裝置更包含內部間隙壁在奈米片之間，其中內部間隙壁設置於奈米片的相對兩端。在一實施例中，半導體裝置更包含界面介電材料在每個奈米片與閘極介電材料之間。在一實施例中，界面介電材料、閘極介電材料、第一襯墊材料、功函數材料和第二襯墊材料填充相鄰奈米片之間的空間。在一實施例中，界面介電材料、閘極介電材料、第一襯墊材料、功函數材料和第二襯墊材料更填充在鰭與最靠近鰭的奈米片的最下部奈米片之間的空間。在一實施例中，奈米片包括第一奈米片和第二奈米片，且第二奈米片在第一奈米片上方且與第一奈米片相鄰，其中閘極電極延伸於第一奈米片與第二奈米片之間。在一實施例中，閘極介電材料、第一襯墊材料、功函數材料和第二襯墊材料在遠離鰭的奈米片的最頂部奈米片上方具有第一厚度，且在相鄰奈米片之間具有第二厚度，其中第一厚度小於第二厚度。在一實施例中，第二襯墊材料和第一襯墊材料為氮化鈦。在一實施例中，功函數材料為碳化鈦鋁。
在一實施例中，半導體裝置包含:鰭，突出於基底之上；閘極結構，位於鰭上方；源極/汲極區，位於閘極結構的兩側上的鰭上方；以及第一通道曾和第二通道層，設置於源極/汲極區之間，其中第二通道層位於第一通道層與鰭之間，其中閘極結構包含:閘極介電材料，圍繞第一通道層和第二通道層；第一襯墊材料，圍繞閘極介電材料，功函數材料，圍繞第一襯墊材料；第二襯墊材料，圍繞功函數材料，其中第一襯墊材料和第二襯墊材料為相同材料；以及閘極電極。在一實施例中，半導體裝置更包含內部間隙壁在第一通道層的第一末端與第二通道層的第二末端之間，其中閘極介電材料、第一襯墊材料、功函數材料和第二襯墊材料填充內部間隙壁之間的空間。在一實施例中，第一襯墊材料和第二襯墊材料為氮化鈦，且功函數材料為碳化鈦鋁。在一實施例中，閘極介電材料、第一襯墊材料、功函數材料和第二襯墊材料在第一通道層上方具有第一厚度，且在第一通道層與第二通道層之間具有第二厚度，其中第一厚度小於第二厚度。在一實施例中，第二厚度約為第一厚度的兩倍。在一實施例中，閘極介電材料、第一襯墊材料、功函數材料和第二襯墊材料填充第一通道層與第二通道層之間的空間。
在一實施例中，半導體裝置的形成方法包含形成鰭突出於基底之上；在鰭上方形成源極/汲極區；在鰭上方和源極/汲極區之間形成奈米片，奈米片彼此平行延伸，並包括第一半導體材料；形成閘極介電材料圍繞每個奈米片；形成第一襯墊材料圍繞閘極介電材料；形成功函數材料圍繞第一襯墊材料；形成第二襯墊材料圍繞功函數材料，其中第一襯墊材料和第二襯墊材料為相同材料；以及形成閘極材料圍繞第二襯墊材料的至少一部分。在一實施例中，奈米片包括第一奈米片和在第一奈米片上方且與第一奈米片相鄰的第二奈米片，其中圍繞第一奈米片的第二襯墊材料與圍繞第二奈米片的第二襯墊材料合併，且第一奈米片與第二奈米片之間的間隙不含閘極材料。在一實施例中，第一襯墊材料和第二襯墊材料為氮化矽，且功函數材料為碳化鈦鋁。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
50:基底 52,52A,52B,52C:第一半導體材料 54,54A,54B,54C:第二半導體材料 53:間隙 52’,54’:奈米片 55:內部間隙壁 56,130A,130B,131A,131B:區域 64:多層堆疊物 90:半導體鰭 91:鰭結構 92:奈米結構 93:通道區 94,104:遮罩 94A,104A:第一遮罩層 94B,104B:第二遮罩層 96:隔離區 97:虛設閘極介電層 100,100A,200:奈米片場效電晶體裝置 102:虛設閘極 103:凹口 108:閘極間隔層 110:開口 112:源極/汲極區 114:第一層間介電質 116:第一層間介電質 120,126:閘極層堆疊物 121:界面介電材料 122:閘極電極 123:閘極介電材料 124,127:功函數材料 125:第一襯墊材料 129:第二襯墊材料 210:n型裝置區 220:p型裝置區 W1:第一寬度 W2:第二寬度 1000:方法 1010,1020,1030,1040,1050,1060,1070,1080: 方塊
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖顯示依據一些實施例之奈米片場效電晶體(nanosheet field-effect transistor，NSFET)的範例的三維視圖。 第2、3A、3B、4A、4B、5A-5C、6A-6C、7A-7C、8A、8B、9A、9B、10A、10B、11-14、15A和15B為依據一實施例之在各個製造階段的奈米片場效電晶體的剖面示意圖。 第16A和16B圖為依據另一實施例之在製造的特定階段的奈米片場效電晶體的剖面示意圖。 第17、18、19A和19B圖為依據另一實施例之在各個製造階段的奈米片場效電晶體的剖面示意圖。 第20圖為依據一些實施例之形成半導體裝置的方法的流程圖。
50:基底
54A,54B,54C:第二半導體材料
54’:奈米片
90:半導體鰭
93:通道區
96:隔離區
100:奈米片場效電晶體裝置
120:閘極層堆疊物
121:界面介電材料
122:閘極電極
123:閘極介電材料
125:第一襯墊材料
127:功函數材料
129:第二襯墊材料

Claims (1)

  1. 一種半導體裝置，包括: 一鰭，突出於一基底之上； 一源極/汲極區，位於該鰭上方； 複數個奈米片，位於該源極/汲極區之間；以及 一閘極結構，位於該鰭上方和該源極/汲極區之間，該閘極結構包括: 一閘極介電材料，圍繞該複數個奈米片的每一者； 一第一襯墊材料，圍繞該閘極介電材料； 一功函數材料，圍繞該第一襯墊材料； 一第二襯墊材料，圍繞該功函數材料；以及 一閘極電極材料，圍繞該第二襯墊材料的至少一部分。
TW109139997A 2019-12-30 2020-11-17 半導體裝置 TW202125832A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962955166P 2019-12-30 2019-12-30
US62/955,166 2019-12-30
US16/904,751 US11227931B2 (en) 2019-12-30 2020-06-18 Nanosheet field-effect transistor device and method of forming
US16/904,751 2020-06-18

Publications (1)

Publication Number Publication Date
TW202125832A true TW202125832A (zh) 2021-07-01

Family

ID=76546602

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109139997A TW202125832A (zh) 2019-12-30 2020-11-17 半導體裝置

Country Status (3)

Country Link
US (3) US11227931B2 (zh)
CN (1) CN113130480A (zh)
TW (1) TW202125832A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI847122B (zh) * 2021-07-28 2024-07-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227931B2 (en) * 2019-12-30 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Nanosheet field-effect transistor device and method of forming
US20230065195A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gates For Multi-Gate Devices And Fabrication Methods Thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11164796B2 (en) * 2019-03-14 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
US11264289B2 (en) * 2019-07-11 2022-03-01 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-K metal gate (HKMG) film stacks
US11127832B2 (en) * 2019-10-01 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11227931B2 (en) * 2019-12-30 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Nanosheet field-effect transistor device and method of forming

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI847122B (zh) * 2021-07-28 2024-07-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Also Published As

Publication number Publication date
US20240213347A1 (en) 2024-06-27
US20220140101A1 (en) 2022-05-05
US11227931B2 (en) 2022-01-18
CN113130480A (zh) 2021-07-16
US20210202709A1 (en) 2021-07-01
US11935937B2 (en) 2024-03-19

Similar Documents

Publication Publication Date Title
US11791421B2 (en) Nanosheet field-effect transistor device and method of forming
US11948973B2 (en) Gate-all-around field-effect transistor device
TW201913756A (zh) 半導體裝置的形成方法、鰭式場效電晶體裝置及其形成方法
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
TWI794900B (zh) 形成半導體裝置的方法
US11935937B2 (en) Nanosheet field-effect transistor device and method of forming
TW201830490A (zh) 半導體裝置之形成方法
US20240047553A1 (en) Gate-all-around field-effect transistor device
TW202032635A (zh) 半導體裝置及其形成方法
KR20220127117A (ko) 반도체 디바이스 및 방법
KR20220106008A (ko) 반도체 디바이스 및 방법
TW202125648A (zh) 半導體裝置的形成方法
TWI832097B (zh) 半導體裝置及其形成方法
TWI780799B (zh) 半導體裝置及其製造方法
US12009391B2 (en) Nanosheet field-effect transistor device and method of forming
US12125922B2 (en) Nanosheet field-effect transistor device and method of forming
TWI808733B (zh) 半導體裝置及其形成方法
US11710774B2 (en) Method for forming epitaxial source/drain features and semiconductor devices fabricated thereof
TWI795774B (zh) 填充結構及其製造方法
CN117219582A (zh) 栅极全环绕场效应晶体管器件
CN113130653A (zh) 纳米片场效应晶体管器件及其形成方法