CN113130480A - 半导体装置 - Google Patents

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CN
China
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layer
gate
semiconductor
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liner
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CN202011293437.0A
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李欣怡
张文
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例提供一种半导体装置。其包含鳍突出于基底之上；源极/漏极区位于鳍上方；多个纳米片位于源极/漏极区之间；以及栅极结构位于鳍上方和源极/漏极区之间，栅极结构包含:栅极介电材料围绕多个纳米片的每一个；第一衬垫材料围绕栅极介电材料；功函数材料围绕第一衬垫材料；第二衬垫材料围绕功函数材料；以及栅极电极材料围绕第二衬垫材料的至少一部分。

Description

半导体装置
技术领域
本发明实施例涉及半导体技术，尤其涉及半导体装置。
背景技术
半导体装置用于各种电子应用中，例如个人电脑、手机、数字相机和其他电子设备。半导体装置的制造一般通过依序在半导体基底上方沉积绝缘层或介电层、导电层和半导体材料层，并通过使用光刻工艺将各种材料层图案化，以形成半导体基底上的电路组件和元件。
半导体工业通过持续降低最小部件(feature)的尺寸，持续改善各种电子组件(例如晶体管、二极管、电阻、电容等等)的集成密度，使得更多的组件集成于既定面积中。然而，当降低最小部件的尺寸，出现了应解决的附加问题。
发明内容
本发明实施例的目的在于提供一种半导体装置，以解决上述至少一个问题。
在一些实施例中，提供半导体装置，半导体装置包含鳍，突出于基底之上；源极/漏极区，位于鳍上方；多个纳米片，位于源极/漏极区之间；以及栅极结构，位于鳍上方和源极/漏极区之间，栅极结构包含:栅极介电材料，围绕多个纳米片的每一个；第一衬垫材料，围绕栅极介电材料；功函数材料，围绕第一衬垫材料；第二衬垫材料，围绕功函数材料；以及栅极电极材料，围绕第二衬垫材料的至少一部分。
在一些其他实施例中，提供半导体装置，半导体装置包含鳍，突出于基底之上；栅极结构，位于鳍上方；源极/漏极区，位于栅极结构的两侧上的鳍上方；以及第一通道曾和第二通道层，设置于源极/漏极区之间，其中第二通道层位于第一通道层与鳍之间，其中栅极结构包含:栅极介电材料，围绕第一通道层和第二通道层；第一衬垫材料，围绕栅极介电材料，功函数材料，围绕第一衬垫材料；第二衬垫材料，围绕功函数材料，其中第一衬垫材料和第二衬垫材料为相同材料；以及栅极电极。
在另外一些实施例中，提供半导体装置的形成方法，此方法包含形成鳍突出于基底之上；在鳍上方形成源极/漏极区；在鳍上方和源极/漏极区之间形成纳米片，纳米片彼此平行延伸，并包含第一半导体材料；形成栅极介电材料围绕每个纳米片；形成第一衬垫材料围绕栅极介电材料；形成功函数材料围绕第一衬垫材料；形成第二衬垫材料围绕功函数材料，其中第一衬垫材料和第二衬垫材料为相同材料；以及形成栅极材料围绕第二衬垫材料的至少一部分。
附图说明
根据以下的详细说明并配合所附附图可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1显示依据一些实施例的纳米片场效晶体管的范例的三维视图。
图2、图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11-图14、图15A和图15B为依据一实施例在各个制造阶段的纳米片场效晶体管的剖面示意图。
图16A和图16B为依据另一实施例在制造的特定阶段的纳米片场效晶体管的剖面示意图。
图17、图18、图19A和图19B为依据另一实施例在各个制造阶段的纳米片场效晶体管的剖面示意图。
图20为依据一些实施例的形成半导体装置的方法的流程图。
附图标记如下：
50:基底
52,52A,52B,52C:第一半导体材料
54,54A,54B,54C:第二半导体材料
53:间隙
52’,54’:纳米片
55:内部间隔件
56,130A,130B,131A,131B:区域
64:多层堆叠物
90:半导体鳍
91:鳍结构
92:纳米结构
93:通道区
94,104:掩模
94A,104A:第一掩模层
94B,104B:第二掩模层
96:隔离区
97:虚设栅极介电层
100,100A,200:纳米片场效晶体管装置
102:虚设栅极
103:凹口
108:栅极间隔层
110:开口
112:源极/漏极区
114:第一层间电介质
116:第一层间电介质
120,126:栅极层堆叠物
121:界面介电材料
122:栅极电极
123:栅极介电材料
124,127:功函数材料
125:第一衬垫材料
129:第二衬垫材料
210:n型装置区
220:p型装置区
W1:第一宽度
W2:第二宽度
1000:方法
1010,1020,1030,1040,1050,1060,1070,1080:方块
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本发明。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了还可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所示出的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。在本文的描述中，除非另有说明，否则在不同附图中的相同参考符号代表使用相同或相似的材料通过相同或相似的形成方法来形成的相同或相似的组件。
依据一些实施例，多层堆叠物形成于基底上方。多层堆叠物包括第一半导体材料和第二半导体材料的交替层。将基底和多层堆叠物图案化，以分别形成鳍和在鳍上方的纳米结构。接着，虚设栅极结构形成于纳米结构和鳍上方。开口形成于虚设栅极结构的两侧。接着，移除通过开口暴露的第一半导体材料的末端以形成凹口，且内部间隔件形成于凹口中。接着，源极/漏极区形成于开口中。接着，进行取代栅极工艺来以金属栅极结构取代虚设栅极结构。为了进行取代栅极工艺，先移除虚设栅极工艺，且暴露出在虚设栅极结构下方的第一半导体材料和第二半导体材料。进行蚀刻工艺(例如选择性蚀刻工艺)以移除第一半导体材料，并保留第二半导体材料并形成多个纳米片，纳米片作为半导体装置的通道区。形成界面介电材料围绕每个纳米片。接着，形成栅极介电材料围绕界面介电材料。接着，形成第一衬垫材料(例如TiN)围绕栅极介电材料。接着，形成功函数材料围绕第一衬垫材料。接着，形成第二衬垫材料(例如TiN)围绕功函数材料，第二衬垫材料和第一衬垫材料可为相同材料。接着，形成栅极电极材料(例如填充金属)围绕第二衬垫材料的至少一部分，以形成栅极电极。所公开的方法防止相邻纳米片之间的功函数材料合并在一起形成比其他位置的功函数材料更厚的功函数材料层。由于具有非一致厚度的功函数材料可导致所形成装置的临界电压VTH的变异，因此所公开的方法避免或减少由于功函数材料的厚度不一致所导致的临界电压VTH的变异，进而改善所形成装置的效能。
图1显示依据一些实施例的纳米片场效晶体管(NSFET)的范例的三维视图。纳米片场效晶体管包括突出于基底50之上的半导体鳍90(也被称为鳍)。栅极电极122(例如金属栅极)设置于鳍上方，且源极/漏极区112形成于栅极电极122的两侧。多个纳米片54’形成于半导体鳍90上方且在源极/漏极区112之间。隔离区96形成于半导体鳍90的两侧。栅极层堆叠物120(其可包含例如栅极介电材料、功函数材料)围绕纳米片54’形成。栅极电极122在栅极层堆叠物120上方并围绕栅极层堆叠物120。
图1更显示用于后续附图的参考剖面。剖面A-A为沿栅极电极122的纵轴，且在例如垂直于纳米片场效晶体管装置的源极/漏极区112之间的电流方向中。剖面B-B垂直于剖面A-A，并沿鳍的纵轴且在纳米片场效晶体管装置的源极/漏极区112之间的电流方向中。剖面C-C平行于剖面B-B，且在两相邻鳍之间。剖面D-D平行于剖面A-A并延伸通过纳米片场效晶体管装置的源极/漏极区112。为了清楚起见，后续附图参考这些参考剖面。
图2、图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11-图14、图15A和图15B为依据一实施例之在各个制造阶段的纳米片场效晶体管(NSFET)装置100的剖面示意图。
在图2中，提供基底50。基底50可为半导体基底，例如块状(bulk)半导体(例如块状硅)、绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底或类似物，基底50可为掺杂(例如掺杂p型或n型掺杂物)或未掺杂。基底50可为晶片，例如硅晶片。一般来说，绝缘层上覆半导体基底为形成于绝缘层上的半导体材料层。绝缘层可为例如埋置氧化(buriedoxide，BOX)层、氧化硅层或类似物。绝缘层提供于基底上，一般为硅基底或玻璃基底。也可使用其他基底，例如多层或渐变(gradient)基底。在一些实施例中，基底50的半导体材料可包含硅、锗、化合物半导体(包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述的组合。
多层堆叠物64形成于基底50上。多层堆叠物64包含第一半导体材料52和第二半导体材料54的交替层。在图2中，由第一半导体材料52形成的层以符号52A、52B和52C标注，且由第二半导体材料54形成的层以符号54A、54B和54C标注。图2显示的由第一半导体材料和第二半导体材料形成的层的数量仅为非限制性范例。可能为其他数量层，且完全被包含在本发明实施例的范围中。
在一些实施例中，第一半导体材料52为适用于形成例如p型场效晶体管的通道区的外延材料，例如硅锗(SixGe1-x，其中x可在约0至1的范围中)，而第二半导体材料54为适用于形成例如n型场效晶体管的通道区的外延材料，例如硅。在后续工艺中将多层堆叠物64(也可被称为外延材料堆叠物)图案化，以形成纳米片场效晶体管的通道区。特别来说，将多层堆叠物64图案化以形成水平纳米片，最终的纳米片场效晶体管的通道区包含多个水平纳米片。
多层堆叠物64可通过外延成长工艺形成，外延成长工艺可在成长腔体中进行。在一实施例中，在外延成长工艺期间，成长腔体循环地暴露于用于选择性成长第一半导体材料52的第一组前驱物，且接着暴露于用于选择性成长第二半导体材料54的第二组前驱物。第一组前驱物包含第一半导体材料(例如硅锗)的前驱物，而第二组前驱物包含第二半导体材料(例如硅)的前驱物。在一些实施例中，第一组前驱物包含硅前驱物(例如硅烷)和锗前驱物(例如锗烷)，而第二组前驱物包含硅前驱物但是省略锗前驱物。因此，外延成长工艺可包含连续地使硅前驱物流至成长腔体，且接着循环地(1)当成长第一半导体材料52时，使锗前驱物流至成长腔体以及(2)当成长第二半导体材料54时，禁止锗前驱物流至成长腔体。可重复循环暴露直到形成目标数量层。
图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B、图11-图14、图15A和图15B为依据一实施例在各个制造阶段的纳米片场效晶体管装置100的剖面示意图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图15A为沿图1的剖面B-B的剖面示意图。图3B、图4B、图5C、图6C、图7C、图8B、图9B、图10B和图15B为沿图1的剖面A-A的剖面示意图。图5B、图6B和图7B为沿图1的剖面D-D的剖面示意图。图11-图14为沿图1的剖面A-A的纳米片场效晶体管装置的一部分的剖面示意图。显示于附图中的两个鳍和两个栅极结构为非限制性范例，应当理解的是，也可形成其他数量的鳍和其他数量的栅极结构。
在图3A和图3B中，形成鳍结构91突出于基底50之上。每个鳍结构91包含半导体鳍90和覆盖半导体鳍90的纳米结构92。纳米结构92和半导体鳍90可通过分别在多层堆叠物64和基底50蚀刻沟槽来形成。
鳍结构91可通过任何合适的方法图案化。举例来说，鳍结构91可通过使用一个或多个光刻工艺(包含双重图案化或多重图案化工艺)来图案化。一般来说，双重图案化或多重图案化工艺结合了光刻和自对准工艺，以创造具有较小间距的图案，举例来说，此图案具有比使用单一直接光刻工艺可获得的间距更小的图案。举例来说，在一实施例中，牺牲层形成于基底上方并通过使用光刻工艺图案化。间隔物通过使用自对准工艺形成于图案化牺牲层旁边。接着，移除牺牲层，且可接着使用剩下的间隔物来将例如鳍结构91图案化。
在一些实施例中，使用剩下的间隔物来将掩模94图案化，接着使用掩模94将鳍结构91图案化。掩模94可为单一层掩模，或可为多层掩模，例如包含第一掩模层94A和第二掩模层94B的多层掩模。第一掩模层94A和第二掩模层94B可个由介电材料形成，例如氧化硅、氮化硅、前述的组合或类似物，且可依据合适的技术来沉积或热成长。第一掩模层94A和第二掩模层94B为具有高蚀刻选择性的不同材料。举例来说，第一掩模层94A可为氧化硅，且第二掩模层94B可为氮化硅。掩模94可通过使用任何合适的蚀刻工艺将第一掩模层94A和第二掩模层94B图案化来形成。接着，可使用掩模94作为蚀刻掩模来蚀刻基底50和多层堆叠物64。此蚀刻可为任何合适的蚀刻工艺，例如反应性离子蚀刻(reactive ion etch，RIE)、中子束蚀刻(neutral beam etch，NBE)、类似方法或前述的组合。在一些实施例中，此蚀刻为各向异性蚀刻工艺。在蚀刻工艺之后，图案化的多层堆叠物64形成纳米结构92，且图案化的基底50形成半导体鳍90，如第3A和3B图所示。因此，在显示的实施例中，纳米结构92也包含第一半导体材料52和第二半导体材料54的交替层，且半导体鳍90由与基底50相同的材料(例如硅)形成。
接着，在图4A和图4B中，浅沟槽隔离(Shallow Trench Isolation，STI)区96形成于基底50上方及鳍结构91的两侧。作为形成浅沟槽隔离区96的范例，绝缘材料可形成于基底50上方。绝缘材料可为氧化物(例如氧化硅)、氮化物、类似物或前述的组合，且可通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、可流动化学气相沉积(flowable CVD，FCVD)(例如在远端等离子体系统中的基于化学气相沉积的材料沉积，并后固化使其转变为另一材料，例如氧化物)、类似方法或前述的组合形成。可使用通过任何合适的工艺形成的其他绝缘材料。在显示的实施例中，绝缘材料为通过可流动化学气相沉积工艺形成的氧化硅。在形成绝缘材料之后，可进行退火工艺。
在一实施例中，形成绝缘材料，使得多余的绝缘材料覆盖鳍结构91。在一些实施例中，先沿基底50和鳍结构91的表面形成衬垫，且在衬垫上方形成填充材料(例如上述讨论的材料)。在一些实施例中，省略衬垫。
接着，对绝缘材料进行移除工艺，以移除鳍结构91上方的多余绝缘材料。在一些实施例中，可使用平坦化工艺，例如化学机械研磨(chemical mechanical polish，CMP)、回蚀刻工艺、前述的组合或类似方法。在完成平坦化工艺之后，平坦化工艺暴露出纳米结构92，使得纳米结构92的顶表面和绝缘材料齐平。接着，将绝缘材料凹陷，以形成浅沟槽隔离区96。将绝缘材料凹陷，使得纳米结构92从浅沟槽隔离区96之间突出。半导体鳍90的顶部也可从浅沟槽隔离区96之间突出。再者，浅沟槽隔离区96的顶表面可具有平坦表面(如图示)、凸面、凹面(例如凹陷)或前述的组合。浅沟槽隔离区96的顶表面可通过合适的蚀刻以形成平坦面、凸形及/或凹形。浅沟槽隔离区96可通过使用合适的蚀刻工艺凹陷，例如对绝缘材料的材料有选择性的蚀刻工艺(例如蚀刻绝缘材料的速率大于蚀刻半导体鳍90和纳米结构92的材料)。举例来说，可使用有着合适的蚀刻剂(例如稀释氢氟酸(dilute hydrofluoric，dHF))的化学氧化物移除。
请参照图4A和图4B，虚设栅极介电层97形成于纳米结构92和浅沟槽隔离区96上方。虚设栅极介电层97可例如为氧化硅、氮化硅、前述的组合或类似物，且可依据合适的技术来沉积或热成长。在一实施例中，硅层顺应性地形成于纳米结构92和浅沟槽隔离区96的上表面上方，并进行热氧化工艺以将沉积的硅层转变为如虚设栅极介电层97的氧化层。
接着，在图5A-图5C中，虚设栅极102形成于半导体鳍90和纳米结构92上方。为了形成虚设栅极102，虚设栅极层可形成于虚设栅极介电层97上方。虚设栅极层可沉积于虚设栅极介电层97上方，且例如通过化学机械研磨将虚设栅极层平坦化。虚设栅极层可为导电材料，且可选自包含非晶硅、硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)或类似物的群组。虚设栅极层可通过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积、溅镀沉积或本领域已知并使用的其他技术。虚设栅极层可由与浅沟槽隔离区96具有高蚀刻选择性的其他材料制成。
接着，掩模104形成于虚设栅极层上方。掩模104可由氮化硅、氮氧化硅、前述的组合或类似物形成，且可通过使用合适的光刻和蚀刻技术图案化。在显示的实施例中，掩模104包含第一掩模层104A(例如氧化硅层)和第二掩模层104B(例如氮化硅层)。接着，掩模104的图案通过合适的蚀刻技术转移至虚设栅极层，以形成虚设栅极102，并接着通过合适的蚀刻技术转移至虚设介电层，以形成虚设栅极介电层97。虚设栅极102覆盖纳米结构92的各自通道区。掩模104的图案可用于将相邻的虚设栅极102物理隔开。虚设栅极102也可具有长度方向大致垂直于半导体鳍90的长度方向。在一些实施例中，虚设栅极102和虚设栅极介电层97被合称为虚设栅极结构。
接着，栅极间隔层108通过在纳米结构92、浅沟槽隔离区96和虚设栅极102上方顺应性沉积绝缘材料来形成。绝缘材料可为氮化硅、氮碳化硅、前述的组合或类似物。在一些实施例中，栅极间隔层108包含多个子层。举例来说，第一子层(有时被称为栅极密封间隔层)可通过热氧化或沉积形成，且第二子层(有时被称为主要栅极间隔层)可顺应性沉积于第一子层上。
图5B和图5C分别显示沿图5A中的剖面E-E和F-F的纳米片场效晶体管装置100的剖面示意图。剖面E-E和F-F分别对应至图1的剖面D-D和A-A。
接着，在图6A-图6C中，通过各向异性蚀刻工艺蚀刻栅极间隔层108，以形成栅极间隔件。各向异性蚀刻工艺可移除栅极间隔层108的水平部分(例如在浅沟槽隔离区96和虚设栅极102上方的部分)，栅极间隔层108剩下的垂直部分(例如沿虚设栅极102和虚设栅极介电层97的侧壁的部分)形成栅极间隔件。
图6B和图6C分别显示沿图6A中的剖面E-E和F-F的纳米片场效晶体管装置100的剖面示意图。在图6B中，显示的栅极间隔层108的一部分在相邻鳍之间的浅沟槽隔离区96的上表面上。可保留栅极间隔层108的这部分，由于相邻鳍之间的距离较小，因此上述的各向异性蚀刻工艺可能无法完全移除相邻鳍之间的栅极间隔层108，进而降低了各向异性蚀刻工艺的效率。在其他实施例中，通过各向异性蚀刻工艺完全移除栅极间隔层108设置于相邻鳍之间的沟槽隔离区96的上表面上的部分。
在形成栅极间隔层108之后，可进行轻掺杂源极/漏极(lightly doped source/drain，LDD)区的注入。可将合适类型的杂质(例如p型或n型)注入暴露的纳米结构92及/或半导体鳍90。n型杂质可为任何合适的n型杂质，例如磷、砷、锑或类似物，而p型杂质可为任何合适的p型杂质，例如硼、BF2、铟或类似物。轻掺杂源极/漏极区可具有杂质浓度在约1015cm-3至约1016cm-3。可使用退火工艺以活化注入的杂质。
接着，开口110(也可被称为凹口)形成于纳米结构92中。开口110可延伸通过纳米结构92并进入半导体鳍90中。开口110可通过任何合适的蚀刻技术来形成，例如使用虚设栅极102作为蚀刻掩模。
在形成开口110之后，进行选择性蚀刻工艺，以将第一半导体材料52暴露于开口110的末端部分凹陷，且大致不蚀刻第二半导体材料54。在选择性蚀刻工艺之后，凹口形成于第一半导体材料52中移除的末端的位置。
接着，内部间隔层(例如顺应性)形成于开口110中。内部间隔层也填充第一半导体材料52中通过先前的选择性蚀刻工艺形成的凹口。内部间隔层可为合适的介电材料，例如氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)或类似物，且通过合适的沉积工艺形成，例如物理气相沉积、化学气相沉积、原子层沉积或类似方法。接着，进行蚀刻工艺(例如各向异性蚀刻工艺)以移除内部间隔层设置于第一半导体材料52的凹口之外的部分。内部间隔层的剩下部分(例如设置于第一半导体材料52中的凹口中的部分)形成内部间隔件55。图6B和图6C分别显示沿图6A中的剖面E-E和F-F的纳米片场效晶体管装置100的剖面示意图。
接着，在图7A-图7C中，源极/漏极区112形成于开口110中。在显示的实施例中，源极/漏极区112由外延材料形成，因此也可被称为外延源极/漏极区。在一些实施例中，源极/漏极区112形成于开口110中，以在形成的纳米片场效晶体管装置的对应通道区中施加应力，进而改善效能。形成源极/漏极区112，使得每个虚设栅极102设置于对应的相邻对的源极/漏极区112之间。在一些实施例中，栅极间隔层108用于将源极/漏极区112和虚设栅极102隔开合适的横向距离，使得源极/漏极区112不会使后续形成的最终的纳米片场效晶体管装置的栅极短路。
源极/漏极区112外延成长于开口110中。源极/漏极区112可包含任何合适的材料，例如适用于n型或p型装置。举例来说，当形成n型装置时，源极/漏极区112可包含在通道区中施加拉伸应变的材料，例如硅、SiC、SiCP、SiP或类似物。相似地，当形成p型装置时，源极/漏极区112可包含通道区中施加应缩应变的材料，例如SiGe、SiGeB、Ge、GeSn或类似物。源极/漏极区112可具有从鳍的各自表面凸起的表面，且可具有刻面。
可将源极/漏极区112及/或鳍注入掺杂物以形成源极/漏极区，此工艺相似于上述用于形成轻掺杂源极/漏极区的工艺，接着进行退火。源极/漏极区可具有杂质浓度在约1019cm-3至约1021cm-3之间。用于源极/漏极区的n型杂质及/或p型杂质可为前述的任何杂质。在一些实施例中，源极/漏极区112可在成长期间原位掺杂。
由于用于形成源极/漏极区112的外延工艺，因此源极/漏极区112的上表面具有刻面横向向外扩展超过半导体鳍90的侧壁。在显示的实施例中，在完成外延工艺之后，相邻的源极/漏极区112保持分开(请参照图7B)。在其他实施例中，这些刻面导致同一个纳米片场效晶体管的相邻源极/漏极区112合并。
接着，接触蚀刻停止层(contact etch stop layer，CESL)116(例如顺应性)形成于源极/漏极区112和虚设栅极102上方，接着，第一层间电介质(inter-layer dielectric，ILD)114沉积于接触蚀刻停止层116上方。接触蚀刻停止层116由与第一层间电介质114具有不同蚀刻速率的材料形成，且可由使用等离子体辅助化学气相沉积(plasma-enhancedCVD，PECVD)形成的氮化硅形成，但是可替代地使用其他介电材料形成接触蚀刻停止层116，例如氧化硅、氮氧化硅、前述的组合或类似物，且可替代地使用其他方法形成接触蚀刻停止层116，例如低压化学气相沉积(low pressure CVD，LPCVD)、物理气相沉积或类似方法。
第一层间电介质114可由介电材料形成，且可通过任何合适的方法沉积，例如化学气相沉积、等离子体辅助化学气相沉积(PECVD)或可流动化学气相沉积(FCVD)。用于第一层间电介质114的介电材料可包含氧化硅、磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、硼掺杂磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未掺杂硅酸盐玻璃(undoped Silicate Glass，USG)或类似物。可使用任何合适的工艺形成其他绝缘材料。第7B和7C图分别显示沿图7A中的剖面E-E和F-F的纳米片场效晶体管装置100的剖面示意图。
接着，在图8A和图8B中，为了移除虚设栅极102，可进行平坦化工艺(例如化学机械研磨)，使第一层间电介质114和接触蚀刻停止层116的顶表面与虚设栅极102或栅极间隔层108的顶表面齐平。平坦化工艺也可移除在虚设栅极102上的掩模104(请参照图7A)以及栅极间隔层108沿掩模104的侧壁的部分。在平坦化工艺之后，虚设栅极102、栅极间隔层108和第一层间电介质114的顶表面齐平。因此，虚设栅极102的顶表面暴露出第一层间电介质114。
接着，在蚀刻步骤中移除虚设栅极102，因此形成凹口103。在一些实施例中，虚设栅极102通过各向异性干蚀刻工艺移除。举例来说，蚀刻工艺可包含使用反应气体选择性蚀刻虚设栅极102而不蚀刻第一层间电介质114或栅极间隔层108的干蚀刻工艺。每个凹口103暴露出纳米片场效晶体管的通道区。每个通道区设置于相邻对的源极/漏极区112之间。在移除虚设栅极102期间，虚设栅极介电层97可作为蚀刻虚设栅极102时的蚀刻停止层。接着，在移除虚设栅极102之后，可接着移除虚设栅极介电层97。第8B显示沿图8A中的剖面F-F的纳米片场效晶体管装置100的剖面示意图。
接着，在图9A和图9B中，移除在凹口103中的虚设栅极介电层97。在蚀刻工艺中，可进行例如各向异性蚀刻工艺来移除虚设栅极介电层97。在一实施例中，进行使用包括HF和NH3的蚀刻气体的各向异性蚀刻工艺来移除虚设栅极介电层97。
接着，在图10A和图10B中，移除第一半导体材料52以释放第二半导体材料54。在移除第一半导体材料52之后，第二半导体材料54形成水平延伸的多个纳米片54’(例如平行于基底50的主要上表面)。纳米片54’可被统称为通道区93或形成的纳米片场效晶体管装置100的通道区93。如图10A所示，通过移除第一半导体材料52，间隙53(例如空间)形成于纳米片54’之间。
在一些实施例中，通过对第一半导体材料52有选择性(例如具有较大的蚀刻速率)的蚀刻剂的选择性蚀刻工艺来移除第一半导体材料52，使得移除第一半导体材料52而大致不蚀刻第二半导体材料54。在一实施例中，进行各向同性蚀刻工艺以移除第一半导体材料52。可使用蚀刻气体进行各向同性蚀刻工艺，且可选择性地使用载气，其中蚀刻气体包括F2和HF，且载气可为惰性气体，例如Ar、He、N2、前述的组合或类似物。
图10A显示沿鳍的纵轴(例如沿鳍中的电流方向)的纳米片场效晶体管装置100的剖面示意图，且图10B显示沿剖面F-F的纳米片场效晶体管装置100的剖面示意图，此剖面为沿垂直于鳍的纵轴的方向并横跨纳米片54’的中间部分。
图11-图14显示用以形成栅极层堆叠物120(请参照第15A和图15B)的后续加工步骤，栅极层堆叠物120围绕纳米片54’并沿凹口103的侧壁延伸，其中在显示的实施例中，栅极层堆叠物120包含界面介电材料121、栅极介电材料123、第一衬垫材料125、功函数材料127和第二衬垫材料129。为了简洁，图11-图14显示在图10B的区域56中的纳米片场效晶体管装置100的部分的剖面示意图。
请参照图11，依序地形成界面介电材料121和栅极介电材料123围绕每个纳米片54’。虽然未显示于图11-图14，但是在显示的实施例中，栅极层堆叠物120的不同材料也形成于半导体鳍90的暴露表面和浅沟槽隔离区96的上表面上方，如图15B所示。
界面介电材料121为合适的介电材料，例如通过合适的方法(例如化学气相沉积、物理气相沉积、原子层沉积、热氧化或类似方法)形成的氧化硅。在一实施例中，通过热氧化工艺以将纳米片54’(例如硅)的外部转变为氧化物(例如氧化硅)来形成界面介电材料121。举例来说，界面介电材料121的厚度在约
Figure BDA0002784653680000141
与约
Figure BDA0002784653680000142
之间。
接着，栅极介电材料123(例如顺应性)形成围绕纳米片54’和界面介电材料121。依据一些实施例，栅极介电材料123包括氧化硅、氮化硅或前述的多层。在一些实施例中，栅极介电材料123包含高介电常数介电材料，且在这些实施例中，栅极介电材料123可具有介电常数值大于约7.0，且可包含Hf、Al、Zr、La、Mg、Ba、Ti或Pb的金属氧化物或硅酸盐或前述的组合。栅极介电材料123的形成方法可包含分子束沉积(Molecular-Beam Deposition，MBD)、原子层沉积、等离子体辅助化学气相沉积和类似方法。举例来说，栅极介电材料123为通过原子层沉积形成的HfO2，且具有厚度在约
Figure BDA0002784653680000143
与约
Figure BDA0002784653680000144
之间。
接着，在图12中，第一衬垫材料125(例如顺应性)形成围绕纳米片54’和栅极介电材料123。在一实施例中，第一衬垫材料125为氮化钛(TiN)，且通过原子层沉积形成。除了氮化钛，也可使用其他合适的材料(例如氮化钽(TaN)、碳化钛(TiC)或类似物)作为第一衬垫材料125，且也可使用其他合适的沉积方法(例如化学气相沉积、物理气相沉积或类似方法)来形成第一衬垫材料125。在一些实施例中，第一衬垫材料125(或后续形成的第二衬垫材料129)为有着良好热稳定性的导电材料。举例来说，第一衬垫材料125(或第二衬垫材料129)的晶相在高温时(例如在约300℃与约600℃之间)保持稳定(例如一致性)，以防止或减少特定元素(例如铝)扩散至后续形成的功函数材料127中。在一些实施例中，第一衬垫材料125(或第二衬垫材料129)的厚度大于约
Figure BDA0002784653680000145
且小于功函数材料127约一半的厚度。选择第一衬垫材料125(或第二衬垫材料129)的厚度使其够厚(例如>
Figure BDA0002784653680000146
)，以形成连续层(例如没有孔洞)，以提供保护，防止例如功函数材料127中的铝的扩散。同时，选择，第一衬垫材料125(或第二衬垫材料129)的厚度，以在相邻纳米片54’之间保留空间以形成其他层(例如功函数材料127和第二衬垫材料129)。上述第一衬垫材料125(或第二衬垫材料129)的厚度的公开范围确保形成没有孔洞的连续层，并在相邻纳米片54’之间保留足够空间，使得可调整(例如改变)功函数材料127的厚度，以达成形成装置的目标临界电压。
接着，在图13中，形成功函数材料127围绕纳米片54’和第一衬垫材料125。例示性的p型功函数材料(也可被称为p型功函数金属)包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料或前述的组合。例示性的n型功函数材料(也可被称为n型功函数金属)包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料或前述的组合。功函数值与功函数材料的材料组成相关联，因此，选择功函数材料以调整功函数值，因此实现将形成的装置中的目标临界电压VTH。功函数材料可通过原子层沉积、化学气相沉积、物理气相沉积(PVD)及/或其他合适的工艺沉积。在一实施例中，纳米片场效晶体管装置100为n型装置，且功函数材料127为通过原子层沉积形成的碳化钛铝(TiAlC)。举例来说，功函数材料127的厚度在约
Figure BDA0002784653680000151
与约
Figure BDA0002784653680000152
之间。
接着，在图14中，形成第二衬垫材料129围绕纳米片54’和功函数材料127。用于第二衬垫材料129的合适材料包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮碳化钨(WCN)和类似物。在显示的实施例中，第二衬垫材料129由与第一衬垫材料125相同的材料形成，例如氮化钛。在其他实施例中，第二衬垫材料129由与第一衬垫材料125不同的材料形成。可使用任何合适的方法形成第二衬垫材料129，例如原子层沉积、物理气相沉积、化学气相沉积或类似方法。在一些实施例中，第二衬垫材料129的厚度大于约
Figure BDA0002784653680000153
且小于功函数材料127约一半的厚度。在本文的讨论中，界面介电材料121、栅极介电材料123、第一衬垫材料125、功函数材料127和第二衬垫材料129被统称为栅极层堆叠物120。
在图14的范例中，在相邻纳米片54’之间的第二衬垫材料129合并在一起(例如彼此物理接触)。举例来说，在图14的区域130B(相邻纳米片54’之间的区域)中，栅极层堆叠物120完全填充相邻纳米片54’之间的空间。因此，后续形成的栅极电极122(请参照图15B)不延伸至相邻纳米片54’之间的空间。换句话说，相邻纳米片54’之间的空间不含栅极电极材料。因此，相邻纳米片54’(例如第二半导体材料54A和54B)之间的材料层包含:一层界面介电材料121、一层栅极介电材料123、一层第一衬垫材料125、一层功函数材料127、一层(合并的)第二衬垫材料129、一层功函数材料127、一层第一衬垫材料125、一层栅极介电材料123和一层界面介电材料121。
请参照图14，在区域130A(在远离半导体鳍90的最上部纳米片54’(例如第二半导体材料54C)的区域)中，栅极堆叠物层120具有第一厚度，而在区域130B中，栅极堆叠物层120具有大于第一厚度的第二厚度，其中第二厚度约为第一厚度的两倍。这是因为如上所述在区域130B中，围绕两相邻纳米片54’的栅极堆叠物层120合并(例如物理接触)并形成较厚的(合并的)栅极堆叠物层120。此外，由于相邻纳米片54’之间的第二衬垫材料129合并在一起，因此在相邻纳米片54’之间(例如在区域130B中)的第二衬垫材料129约为在其他位置(例如在区域130A中)的第二衬垫材料129的两倍厚。
通过形成第二衬垫材料129围绕功函数材料127，围绕两相邻纳米片54’的功函数材料127彼此隔开，且围绕个别纳米片54’的功函数材料127的每一层保持为有着大致均匀厚度(例如在制造过程的限制中一致)的顺应层。在一些实施例中，功函数材料127中的铝扮演着重要角色，以决定纳米片场效晶体管装置100的临界电压VTH。没有目前公开的方法(例如没有第二衬垫材料129)，两相邻纳米片54’之间的功函数材料127可能合并在一起，并在区域130B中形成比例如在区域130A中更厚的功函数材料127，其可导致形成装置的临界电压变异。相较之下，目前公开的方法防止相邻纳米片54’之间的功函数材料127合并，并形成有着大致一致厚度的功函数材料127围绕每个纳米片54’。因此，避免或减少了临界电压变异。
第二衬垫材料129还具有防止或减少功函数材料127(例如TiAlC)中含有的铝移动(例如扩散)的功能，因此也可被称为阻挡层。除了防止铝移动，第一衬垫材料125也改善了电容等效厚度(capacitance equivalent thickness，CET)，进而有利地降低形成装置的电容。
接着，在图15A和图15B中，栅极电极材料(例如导电材料)形成于凹口103中，以形成栅极电极122。栅极电极122填充凹口103的剩下部分。栅极电极122可包含含金属材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述的组合或前述的多层。在填充栅极电极122之后，可进行平坦化工艺(例如化学机械研磨)以移除栅极层堆叠物120和栅极电极122的材料的多余部分，这些多余部分在第一层间电介质114的顶表面上方。栅极层堆叠物120和栅极电极122的材料的剩下部分进而形成最终纳米片场效晶体管装置100的取代栅极。每个栅极电极122和对应的栅极层堆叠物120可被统称为栅极堆叠物、取代栅极结构或金属栅极结构。每个栅极堆叠物延伸围绕对应的纳米片54’。
为了简洁，图15A不显示栅极层堆叠物120的各个构成材料，但各个构成材料显示于图15B，图15B为沿图15A的剖面F-F的纳米片场效晶体管装置100的剖面示意图。在图15A中，也显示区域130A和130B，区域130A和130B对应至图14的区域130A和130B。如图15B所示，栅极层堆叠物120更完全填充最下部纳米片54’(例如第二半导体材料54A)与半导体鳍90之间的空间，且栅极电极122延伸围绕栅极层堆叠物120的至少一部分。
本领域技术人员可理解的是，可进行额外加工以完成纳米片场效晶体管装置100的制造，故不赘述细节于此。举例来说，第二层间电介质可沉积于第一层间电介质114上方。再者，可形成栅极接点和源极/漏极接点通过第二层间电介质及/或第一层间电介质114，以分别电性耦接至栅极电极122和源极/漏极区112。
图16A和图16B为依据另一实施例，在制造的特定阶段的纳米片场效晶体管装置100A的剖面示意图。纳米片场效晶体管装置100A相似于图15A和图15B的纳米片场效晶体管装置100，但是在图16A和图16B中的栅极层堆叠物120并未完全填充相邻纳米片54’之间的空间或最下部纳米片54’与半导体鳍90之间的空间。因此，栅极电极122延伸至这些空间中，如图16A和图16B所示。此外，图16A中的区域130A和区域130B中的栅极层堆叠物120具有大致相同的厚度。
可能有所公开实施例的变化，且这些变化完全被包含在本发明实施例的范围中。举例来说，取决于形成装置的类型(例如n型或p型装置)，可移除第二半导体材料54，且可保留第一半导体材料52以形成纳米片，其中纳米片作为形成的纳米片场效晶体管装置的通道区。本领域技术人员可理解的是，在保留第一半导体材料52以形成纳米片的实施例中，在移除第二半导体材料54之前，内部间隔层形成于第二半导体材料54的末端的凹口中。
图17、图18、图19A和图19B为依据令一实施例，在制造的各个阶段的纳米片场效晶体管(NSFET)装置200的剖面示意图。请参照图17，纳米片场效晶体管装置200相似于图14的纳米片场效晶体管装置100，但是纳米片场效晶体管装置200具有n型装置区210和p型装置区220。在显示的实施例中，在图17中的n型装置区210中的结构(例如有着栅极层堆叠物120的纳米片54’)相同于图14所示的结构，且由与用于形成图14的结构的图3A、图3B、图4A、图4B、图5A-图5C、图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A、图10B和图11-图14显示的相同加工步骤形成。此外，图17更显示形成于p型装置区220中的结构(纳米片52’和栅极层堆叠物120)，此结构以相似于在n型装置区210中的结构的加工步骤形成。举例来说，由于p型通道区形成于p型装置区220中，移除第二半导体材料54(例如硅)以释放第一半导体材料(例如SiGe)来形成纳米片52’。此外，内部间隔层55(请参照图19B)形成于p型装置区220的纳米片52’之间。可采用图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A和图10B显示的加工以形成纳米片52’，故不赘述细节。在图17中，区域131B定义相邻纳米片52’之间的区域，而区域131A定义在最上部纳米片52’之上的区域。
在一实施例中，为了形成纳米片场效晶体管装置200，在n型装置区210和p型装置区220中进行图2、图3A、图3B、图4A、图4B和图5A-图5C显示的加工步骤。接着，以图1案化掩模层(例如图案化光刻胶)覆盖p型装置区220，而在n型装置区210进行图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A和图10B图显示的加工步骤，以形成纳米片54’。接着，移除图1案化掩模层，以第二图案化掩模层覆盖n型装置区210，而在p型装置区220进行相似的加工步骤(例如相似于图6A-图6C、图7A-图7C、图8A、图8B、图9A、图9B、图10A和图10B显示的加工步骤，但是调整以形成纳米片52’)，以形成纳米片52’。接着，移除第二图案化掩模层，且在n型装置区210和p型装置区220中进行图11-图14显示的加工步骤，以形成图17所示的结构。
接着，在图18中，形成第三图案化掩模层以覆盖n型装置区210，并进行一个或多个蚀刻工艺以移除第二衬垫材料129、功函数材料127和第一衬垫材料125，使得暴露出围绕纳米片52’的栅极介电材料123。接着，形成功函数材料124(例如p型功函数材料(例如TiN))围绕纳米片52’和栅极介电材料123。在形成功函数材料124之后，移除第三图案化掩模层。界面介电材料121、栅极介电材料123和功函数材料124形成p型装置区220的栅极层堆叠物126。
注意图18的范例中，在相邻纳米片52’之间的功函数材料124(在区域131B中)合并在一起。因此，在区域131B中的功函数材料124的厚度可为区域131A中的功函数材料124的厚度的两倍或更厚。在两相邻纳米片52’(例如第一半导体材料52A和52B)之间的材料层包含:一层界面介电材料121、一层栅极介电材料123、一层(合并的)功函数材料124、一层栅极介电材料123和一层界面介电材料121。在显示的实施例中，功函数材料124(例如p型功函数材料，例如TiN)不含铝(其轻易地扩散)，且因此第一衬垫材料125和第二衬垫材料129不用于p型装置区220中。相邻纳米片52’之间增加的空间使得调整功函数材料124的结构更有弹性，例如功函数材料124的子层的数量和子层的厚度。注意到虽然附图显示的功函数材料124(或127)为单一层，但是功函数材料124(或127)可为有着多个子层的多层结构。
接着，如图19A和图19B所示，形成栅极电极122围绕纳米片54’/52’和栅极层堆叠物120/126。图19A显示沿n型装置区210中的鳍的纵向方向的纳米片场效晶体管装置200的剖面示意图，而图19B显示沿p型装置区220中的鳍的纵向方向的纳米片场效晶体管装置200的剖面示意图。
在显示的实施例中，图19A的剖面示意图相同于图15A的剖面示意图，故不赘述细节。在图19B中，栅极层堆叠物126填充p型装置区220中的相邻纳米片52’之间的空间，因此，在图19B中，没有栅极电极122在相邻纳米片52’之间。此外，由于栅极电极122填充了第二半导体材料54的最顶层移除所留下的空间，因此栅极电极122在栅极间隔层108之间具有第一宽度W1，且在最顶部的内部间隔件55之间具有第二宽度W2，其中第二宽度W2大于第一宽度W1。
图20显示依据一些实施例的制造半导体装置的方法的流程图。应当理解的是，图20显示的方法实施例仅为许多可能的方法实施例中的一范例。本领域技术人员将理解可具有许多变化、替代和修改。举例来说，可增加、移除、取代、重新排列或重复图20中显示的各个步骤。
请参照图20的方法1000，在方块1010，形成鳍突出于基底之上。在方块1020，在鳍上方形成源极/漏极区。在方块1030，在鳍上方及源极/漏极区之间形成纳米片，纳米片彼此平行延伸，且包括第一半导体材料。在方块1040，形成栅极介电材料围绕每个纳米片。在方块1050，形成第一衬垫材料围绕栅极介电材料。在方块1060，形成功函数材料围绕第一衬垫材料。在方块1070，形成第二衬垫材料围绕功函数材料，其中第一衬垫材料和第二衬垫材料由相同材料形成。在方块1080，形成栅极材料围绕第二衬垫材料的至少一部分。
本发明实施例可实现许多优点。所公开的方法防止功函数层合并在一起，避免在相邻纳米片之间形成较厚的功函数层，进而避免或减少临界电压变异。除了防止功函数层中的铝移动，第一衬垫材料也改善了电容等效厚度，进而有利地降低形成装置的电容。
在一实施例中，半导体装置包含鳍突出于基底之上；源极/漏极区位于鳍上方；多个纳米片位于源极/漏极区之间；以及栅极结构位于鳍上方和源极/漏极区之间，栅极结构包含:栅极介电材料围绕多个纳米片的每一个；第一衬垫材料围绕栅极介电材料；功函数材料围绕第一衬垫材料；第二衬垫材料围绕功函数材料；以及栅极电极材料围绕第二衬垫材料的至少一部分。在一实施例中，第二衬垫材料和第一衬垫材料为相同材料。在一实施例中，第二衬垫材料和第一衬垫材料为相同材料。在一实施例中，纳米片彼此平行且平行于基底的主要上表面。在一实施例中，半导体装置还包含内部间隔件在纳米片之间，其中内部间隔件设置于纳米片的相对两端。在一实施例中，半导体装置还包含界面介电材料在每个纳米片与栅极介电材料之间。在一实施例中，界面介电材料、栅极介电材料、第一衬垫材料、功函数材料和第二衬垫材料填充相邻纳米片之间的空间。在一实施例中，界面介电材料、栅极介电材料、第一衬垫材料、功函数材料和第二衬垫材料更填充在鳍与最靠近鳍的纳米片的最下部纳米片之间的空间。在一实施例中，纳米片包括第一纳米片和第二纳米片，且第二纳米片在第一纳米片上方且与第一纳米片相邻，其中栅极电极延伸于第一纳米片与第二纳米片之间。在一实施例中，栅极介电材料、第一衬垫材料、功函数材料和第二衬垫材料在远离鳍的纳米片的最顶部纳米片上方具有第一厚度，且在相邻纳米片之间具有第二厚度，其中第一厚度小于第二厚度。在一实施例中，第二衬垫材料和第一衬垫材料为氮化钛。在一实施例中，功函数材料为碳化钛铝。
在一实施例中，半导体装置包含:鳍，突出于基底之上；栅极结构，位于鳍上方；源极/漏极区，位于栅极结构的两侧上的鳍上方；以及第一通道曾和第二通道层，设置于源极/漏极区之间，其中第二通道层位于第一通道层与鳍之间，其中栅极结构包含:栅极介电材料，围绕第一通道层和第二通道层；第一衬垫材料，围绕栅极介电材料，功函数材料，围绕第一衬垫材料；第二衬垫材料，围绕功函数材料，其中第一衬垫材料和第二衬垫材料为相同材料；以及栅极电极。在一实施例中，半导体装置还包含内部间隔件在第一通道层的第一末端与第二通道层的第二末端之间，其中栅极介电材料、第一衬垫材料、功函数材料和第二衬垫材料填充内部间隔件之间的空间。在一实施例中，第一衬垫材料和第二衬垫材料为氮化钛，且功函数材料为碳化钛铝。在一实施例中，栅极介电材料、第一衬垫材料、功函数材料和第二衬垫材料在第一通道层上方具有第一厚度，且在第一通道层与第二通道层之间具有第二厚度，其中第一厚度小于第二厚度。在一实施例中，第二厚度约为第一厚度的两倍。在一实施例中，栅极介电材料、第一衬垫材料、功函数材料和第二衬垫材料填充第一通道层与第二通道层之间的空间。
在一实施例中，半导体装置的形成方法包含形成鳍突出于基底之上；在鳍上方形成源极/漏极区；在鳍上方和源极/漏极区之间形成纳米片，纳米片彼此平行延伸，并包括第一半导体材料；形成栅极介电材料围绕每个纳米片；形成第一衬垫材料围绕栅极介电材料；形成功函数材料围绕第一衬垫材料；形成第二衬垫材料围绕功函数材料，其中第一衬垫材料和第二衬垫材料为相同材料；以及形成栅极材料围绕第二衬垫材料的至少一部分。在一实施例中，纳米片包括第一纳米片和在第一纳米片上方且与第一纳米片相邻的第二纳米片，其中围绕第一纳米片的第二衬垫材料与围绕第二纳米片的第二衬垫材料合并，且第一纳米片与第二纳米片之间的间隙不含栅极材料。在一实施例中，第一衬垫材料和第二衬垫材料为氮化硅，且功函数材料为碳化钛铝。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更加了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置，包括:
一鳍，突出于一基底之上；
一源极/漏极区，位于该鳍上方；
多个纳米片，位于该源极/漏极区之间；以及
一栅极结构，位于该鳍上方和该源极/漏极区之间，该栅极结构包括:
一栅极介电材料，围绕该多个纳米片的每一个；
一第一衬垫材料，围绕该栅极介电材料；
一功函数材料，围绕该第一衬垫材料；
一第二衬垫材料，围绕该功函数材料；以及
一栅极电极材料，围绕该第二衬垫材料的至少一部分。
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