CN113053885A - 半导体器件和方法 - Google Patents

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李欣怡
陈智城
洪正隆
张文
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请公开了半导体器件和方法。公开了一种包括围绕功函数金属层的阻挡层的半导体器件及其形成方法。在一个实施例中，一种半导体器件包括：半导体衬底；第一沟道区域，位于半导体衬底之上；第二沟道区域，位于第一沟道区域之上；栅极电介质层，围绕第一沟道区域和第二沟道区域；功函数金属层，围绕栅极电介质层；以及阻挡层，围绕功函数金属层，围绕第一沟道区域的第一阻挡层与围绕第二沟道区域的第二阻挡层融合。

Description

半导体器件和方法
技术领域
本公开总体涉及半导体器件及其制造方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各个材料层进行图案化以在其上形成电路组件和元件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。
发明内容
根据本公开的一方面，提供了一种半导体器件，包括：半导体衬底；第一沟道区域，位于所述半导体衬底之上；第二沟道区域，位于所述第一沟道区域之上；栅极电介质层，围绕所述第一沟道区域和所述第二沟道区域；功函数金属层，围绕所述栅极电介质层；以及阻挡层，围绕所述功函数金属层，其中，围绕所述第一沟道区域的第一阻挡层与围绕所述第二沟道区域的第二阻挡层融合。
根据本公开的另一方面，提供了一种方法，包括：在半导体衬底之上形成沟道区域；形成围绕所述沟道区域的栅极电介质层；在所述栅极电介质层之上沉积功函数金属层；在所述功函数金属层之上沉积阻挡层，其中，所述阻挡层、所述功函数金属层和所述栅极电介质层填充所述半导体衬底和所述沟道区域之间的开口；以及在所述阻挡层之上沉积填充材料。
根据本公开的又一方面，提供了一种半导体衬底；第一沟道区域，位于所述半导体衬底之上并与所述半导体衬底分开；栅极电介质层，围绕所述第一沟道区域；功函数金属层，围绕所述栅极电介质层，其中，所述功函数金属层在垂直于所述半导体衬底的主表面的方向上的厚度与所述功函数金属层在平行于所述半导体衬底的主表面的方向上的厚度相等；以及阻挡层，围绕所述功函数金属层。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的包括纳米片场效应晶体管(NSFET)的半导体器件的示例。
图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图18A、图18B、图19A、图19B、图20A、图20B、图21A和图21B是根据一些实施例的制造半导体器件的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征之上或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下面”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
各个实施例提供了半导体器件及其形成方法，其中，在栅极电极中的功函数金属层和填充材料之间形成阻挡层。可以包括阻挡层以防止金属从沉积在第一沟道区域上的功函数金属层迁移到沉积在相邻的第二沟道区域上的高k层，并防止金属从沉积在第二沟道区域上的功函数金属层迁移到沉积在第一沟道区域上的高k层。阻挡层可以进一步防止沉积在第一沟道区域和第二沟道区域上的功函数金属层融合，这有助于确保功函数金属层的厚度在第一沟道区域和第二沟道区域的周边周围是相同的。阻挡层可以被包括在半导体器件的NMOS区域和PMOS区域两者中的栅极电极中。在一些实施例中，设置在NMOS区域中的阻挡层可以由硅、氧化硅等形成，并且设置在PMOS区域中的阻挡层可以由氮化钽、氮化钨、碳氮化钨等形成。通过防止金属在栅极堆叠(包括高k层、功函数金属层、阻挡层和填充材料)内迁移，阻挡层减少了器件缺陷并提高了器件性能。此外，由于功函数金属层在沟道区域的周边周围具有均匀的厚度，因此改善了电性能并且减少了器件缺陷。
图1示出了根据一些实施例的纳米结构(例如，纳米片、纳米线、全栅极等)场效应晶体管(NSFET)的示例。NSFET包括在衬底50(例如，半导体衬底)之上的纳米结构55。纳米结构55包括第二半导体层54A-54C，其用作纳米结构55的沟道区域。浅沟槽隔离(STI)区域58设置在衬底50中，并且纳米结构55设置在相邻的STI区域58上方并位于相邻的STI区域58之间。尽管STI区域58被描述/示出为与衬底50分开，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底或半导体衬底与STI区域的组合。
栅极电介质层100沿着纳米结构55的顶表面、侧壁和底表面，例如，在第二半导体层54A-54C中的每一个的顶表面、侧壁和底表面上，并且沿着衬底50的部分的顶表面和侧壁。栅极电极102在栅极电介质层100之上。外延源极/漏极区域92设置在纳米结构55、栅极电介质层100和栅极电极102的相反侧。图1进一步示出了在后面的附图中使用的参考横截面。横截面A-A’沿着栅极电极102的纵向轴线，并且在例如垂直于NSFET的外延源极/漏极区域92之间的电流流动方向的方向上。横截面B-B’垂直于横截面A-A’，并且沿着纳米结构55的纵向轴线并在例如NSFET的外延源极/漏极区域92之间的电流流动的方向上。横截面C-C’平行于横截面A-A’，并延伸通过NSFET的外延源极/漏极区域92。为清楚起见，后续附图参考这些参考横截面。
本文讨论的一些实施例是在使用后栅极(gate-last)工艺形成的NSFET的上下文下讨论的。在其他实施例中，可以使用先栅极(gate-first)工艺。此外，一些实施例考虑了使用鳍式场效应晶体管(FinFET)、或诸如平面FET之类的平面器件的方面。
图2至图21B是根据一些实施例的制造NSFET的中间阶段的截面图。图2至图5、图6A、图13A、图14A、图15A、图16A、图17A、图17C、图18A、图19A、图20A和图21A示出了图1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图17D、图18B、图19B、图20B和图21B示出图1所示的参考截面B-B’。图7A、图8A、图9A、图10A、图11A、图12A和图12C示出了图1所示的参考截面C-C’。
在图2中，提供衬底50以用于形成NSFET。衬底50可以是半导体衬底，例如，体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或玻璃衬底的衬底上。还可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或其组合。
衬底50具有区域50N和区域50P。区域50N可用于形成n型器件，例如，NMOS晶体管，如n型NSFET。区域50P可用于形成p型器件，例如，PMOS晶体管，如p型NSFET。区域50N可以与区域50P实体分开(如分隔件51所示)，并且可以在区域50N与区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
衬底50可轻微掺杂有p型或n型杂质。可以对衬底50的上部执行抗穿通(APT)注入，以形成APT区域53。在APT注入期间，可以将掺杂剂注入到区域50N和区域50P中。掺杂剂的导电类型可以与要在区域50N和区域50P中的每一个中形成的源极/漏极区域(例如，外延源极/漏极区域92，下面参考图12A-12C讨论)的导电类型相反。APT区域53可以在所得NSFET中的随后形成的源极/漏极区域下方延伸，其将在后续工艺中形成。APT区域53可用于减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域53中的掺杂浓度可以从约1×1018原子/cm3到约1×1019原子/cm3，例如，约5.5×1018原子/cm3。为了简单和清晰起见，在后续附图中未示出APT区域53。
进一步在图2中，在衬底50之上形成多层堆叠56。多层堆叠56包括不同半导体材料的、交替的第一半导体层52和第二半导体层54。第一半导体层52可以由第一半导体材料形成，其可以包括例如硅锗(SiGe)等。第二半导体层54可以由第二半导体材料形成，其可以包括例如硅(Si)、碳化硅(SiC)等。在其他实施例中，第一半导体层52可以由第二半导体材料形成，并且第二半导体层54可以由第一半导体材料形成。为了说明的目的，多层堆叠56包括三个第一半导体层52(例如，第一半导体层52A-52C)和三个第二半导体层54(例如，第二半导体层54A-54C)。在其他实施例中，多层堆叠56可以包括任何数量的第一半导体层52和第二半导体层54。多层堆叠56中的每个层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等之类的工艺来外延生长。在一些实施例中，第二半导体层54的厚度与第一半导体层52的厚度之比可以为从约0.5至约0.9，例如，约0.7。
为了说明的目的，第二半导体层54将被描述为形成完整NSFET器件中的沟道区域。第一半导体层52可以是牺牲层，其可以随后被去除。然而，在一些实施例中，第二半导体层54A-54C可以形成完整NSFET器件中的沟道区域，而第一半导体层52A-52D可以是牺牲层。
在图3中，在多层堆叠56中形成纳米结构55，并蚀刻衬底50。在一些实施例中，纳米结构55可以通过在多层堆叠56和衬底50中蚀刻沟槽来形成。蚀刻可以是任何可接受的蚀刻工艺，例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来对纳米结构55和衬底50进行图案化。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来对纳米结构55和衬底50进行图案化。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔物。然后去除牺牲层，并且然后可以使用剩余的间隔物来对纳米结构55和衬底50进行图案化。在一些实施例中，掩模(或其他层)可以在图案化纳米结构55和衬底50之后保留在纳米结构55上。
在图4中，邻近衬底50的图案化部分和纳米结构55形成浅沟槽隔离(STI)区域58。STI区域58可以通过在衬底50之上以及相邻的衬底50的图案化部分/纳米结构55之间形成绝缘材料(未单独示出)来形成。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化，以将所沉积的材料转化为另一材料(例如，氧化物))等、或其组合。可以使用通过任何可接受的方法形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。绝缘材料可以包括单层或可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里上方形成诸如上述填充材料之类的填充材料。
然后，对绝缘材料施加去除工艺，以去除纳米结构55之上的多余的绝缘材料。在一些实施例中，可以利用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺可以使绝缘材料和纳米结构55平坦化。平坦化工艺暴露纳米结构55，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是齐平的。
然后凹陷绝缘材料，以形成STI区域58，如图4所示。绝缘材料被凹陷以使得纳米结构55和衬底50的上部从相邻的STI区域58之间突出。此外，STI区域58的顶表面可具有如图所示的平坦表面、凸表面、凹表面(例如，凹陷)、或其组合。STI区域58的顶表面可以通过适当的蚀刻而形成为平坦的、凸的和/或凹的。STI区域58可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比纳米结构55和衬底50的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用采用例如稀氢氟酸(dHF)的氧化物去除。
关于图2-4描述的工艺仅是纳米结构55的一个示例。在一些实施例中，纳米结构55可以通过外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽，以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以凹陷电介质层，使得外延结构从电介质层突出以形成纳米结构55。在纳米结构55中，外延结构可以包括交替的第一半导体材料和第二半导体材料的层。衬底50可以包括外延结构，其可以是同质外延结构或异质外延结构。随后可以凹陷电介质层，使得衬底50的部分和纳米结构55从电介质层突出。在其中外延生长衬底50的部分和纳米结构55的实施例中，可以在生长期间原位掺杂外延生长的材料，这可以消除之前和随后的注入，但可以一起使用原位掺杂和注入掺杂。
更进一步，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，衬底50的上部可以由硅锗(SixGe1-x，其中，x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于：砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
进一步在图4中，可以在纳米结构55和/或衬底50中形成适当的阱(未单独示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在另外的实施例中，可以在区域50N和区域50P中的每一个中形成P阱或N阱。
在包括不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于区域50N和区域50P的不同的注入步骤。例如，可以在区域50N中的纳米结构55、衬底50和STI区域58之上形成光致抗蚀剂。光致抗蚀剂被图案化，以暴露衬底50的区域50P。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1×1018原子/cm3，例如，从约1×1016原子/cm3至约1×1018原子/cm3，或者约5.05×1017原子/cm3。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在区域50P的注入之后，在区域50P中的纳米结构55、衬底50和STI区域58之上形成光致抗蚀剂。光致抗蚀剂被图案化，以暴露衬底50的区域50N。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度等于或小于1×1018原子/cm3，例如，从约1×1016原子/cm3至约1×1018原子/cm3，或者约5.05×1017原子/cm3。在注入之后，可以例如通过可接受的灰化工艺去除光致抗蚀剂。
在区域50N和区域50P的注入之后，可以执行退火，以修复注入物损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但可以一起使用原位掺杂和注入掺杂。
在图5中，在纳米结构55和衬底50上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。可以在虚设电介质层60之上沉积虚设栅极层62，并然后通过诸如CMP之类的工艺来使虚设栅极层62平坦化。可以在虚设栅极层62之上沉积掩模层64。虚设栅极层62可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、含金属氮化物、含金属硅化物、含金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域中已知并用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由相对于STI区域58的材料具有高蚀刻选择性的其他材料制成。掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，跨区域50N和区域50P形成单个虚设栅极层62和单个掩模层64。注意，仅出于说明目的，虚设电介质层60被示出为仅覆盖纳米结构55和衬底50。在一些实施例中，虚设电介质层60可以被沉积为使得虚设电介质层60覆盖STI区域58，在虚设栅极层62和STI区域58之间延伸。
图6A至图21B示出了实施例器件的制造中的各种附加步骤。图6B至图21B示出了区域50N或区域50P之一中的特征。例如，图6B至图21B所示的结构可适用于区域50N和区域50P二者。在每个附图所附的文本中描述了区域50N和区域50P的结构上的差异(如果存在)。
在图6A和图6B中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图5)进行图案化，以形成掩模74。可以使用可接受的蚀刻技术来将掩模74的图案转移到虚设栅极层62，形成虚设栅极72。在一些实施例中，掩模74的图案还可以转移到虚设电介质层60。虚设栅极72覆盖纳米结构55的相应沟道区域。在实施例中，沟道区域可以在包括第二半导体材料的第二半导体层54A-54C中形成。掩模74的图案可以被用于将每个虚设栅极72与相邻的虚设栅极72实体分开。虚设栅极72的长度方向可以基本上垂直于相应纳米结构55的长度方向。
在图7A和7B中，在图6A和图6B所示的结构之上形成第一间隔物层80和第二间隔物层82。在图7A和图7B中，在STI区域58的顶表面、纳米结构55和掩模74的顶表面和侧壁，以及衬底50、虚设栅极72和虚设电介质层60的侧壁上形成第一间隔物层80。第二间隔物层82被沉积在第一间隔物层80之上。第一间隔物层80可以通过热氧化形成，或通过CVD、ALD等沉积。第一间隔物层80可以由氧化硅、氮化硅、氮氧化硅等形成。第二间隔物层82可以通过CVD、ALD等沉积。第二间隔物层82可以由氧化硅、氮化硅、氮氧化硅等形成。
在图8A和图8B中，蚀刻第一间隔物层80和第二间隔物层82以形成第一间隔物81和第二间隔物83。可以使用适当的蚀刻工艺来蚀刻第一间隔物层80和第二间隔物层82，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。如图8A所示，第一间隔物81和第二间隔物83被设置在纳米结构55和衬底50的侧壁上。如图8B所示，可以从邻近掩模74、虚设栅极72和虚设电介质层60的第一间隔物层80之上去除第二间隔物层82，并且第一间隔物81被设置在掩模74、虚设栅极72和虚设电介质层60的侧壁上。
在形成第一间隔物81和第二间隔物83之后，可以执行针对轻微掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在区域50N之上形成掩模(例如，光致抗蚀剂)，而暴露区域50P，并且适当类型(例如，p型)的杂质可以被注入到区域50P中的暴露的纳米结构55和衬底50中。然后可以去除掩模。随后，可以在区域50P之上形成掩模(例如，光致抗蚀剂)，而暴露区域50N，并且适当类型(例如，n型)的杂质可以被注入到区域50N中的暴露的纳米结构55和衬底50中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻微掺杂源极/漏极区域的杂质浓度可以从约1×1015原子/cm3至约1×1019原子/cm3，例如，约5×1018原子/cm3。可以使用退火来修复注入损坏并激活所注入的杂质。
注意，以上公开总体上描述了形成间隔物和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少间隔物或附加间隔物，可以利用不同的步骤顺序(例如，可以在形成第二间隔物83之前形成第一间隔物81、可以形成和去除附加间隔物等)。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A和图9B中，在纳米结构55和衬底50中形成第一凹槽86。第一凹槽86可以延伸穿过第一半导体层52A-52C和第二半导体层54A-54C，并进入衬底50中。如图9A所示，STI区域58的顶表面可以与衬底50的顶表面齐平。在各个实施例中，第一凹槽可以延伸至衬底50的顶表面，而不蚀刻衬底50；衬底50可以被蚀刻以使得第一凹槽86的底表面设置在STI区域58的顶表面下方；等。第一凹槽86可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)蚀刻纳米结构55和衬底50来形成。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔物81、第二间隔物83和掩模74掩蔽纳米结构55和衬底50的部分。可以使用单个刻蚀工艺来刻蚀多层堆叠56中的每一层。在其他实施例中，可以使用多个蚀刻工艺来蚀刻多层堆叠56的层。可以使用定时蚀刻工艺来在第一凹槽86达到期望深度之后停止对第一凹槽86的蚀刻。
在图10A和图10B中，多层堆叠56的由第一半导体材料形成的层(例如，第一半导体层52A-52C)的侧壁的被第一凹槽86暴露的部分被蚀刻，以形成侧壁凹槽88。可以使用各向同性蚀刻工艺(例如，湿法蚀刻等)来蚀刻侧壁。用于蚀刻第一半导体层52A-52C的蚀刻剂可以对第一半导体材料具有选择性，使得与第一半导体层52A-52C相比，第二半导体层54A-54C和衬底50保持相对未被蚀刻。在其中第一半导体层52A-52C包括例如SiGe，并且第二半导体层54A-54C包括例如Si或SiC的实施例中，可以使用氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等来蚀刻多层堆叠56的侧壁。在进一步的实施例中，可以使用干法蚀刻工艺来蚀刻多层堆叠56的层。可以使用氟化氢、另一种氟基气体等来蚀刻多层堆叠56的侧壁。
在图11A和图11B中，在侧壁凹槽88中形成内部间隔物90。可以通过在图10A和图10B所示的结构之上沉积内部间隔物层(未单独示出)来形成内部间隔物90。内部间隔物层可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积。内部间隔物层可以包括诸如氮化硅或氮氧化硅之类的材料，但可以使用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以蚀刻内部间隔物层，以形成内部间隔物90。内部间隔物层可以通过各向异性蚀刻工艺来蚀刻，例如，RIE、NBE等。内部间隔物90可用于防止对随后通过后续蚀刻工艺形成的源极/漏极区域(例如，外延源极/漏极区域92，以下关于图12A-12C进行讨论)的损坏。
在图12A-图12C中，在第一凹槽86中形成外延源极/漏极区域92，以在纳米结构55的第二半导体层54A-54C上施加应力，从而提高性能。如图12B所示，在第一凹槽86中形成外延源极/漏极区域92，使得每个虚设栅极72设置在相应的外延源极/漏极区域92的相邻对之间。在一些实施例中，第一间隔物81用于将外延源极/漏极区域92与虚设栅极72分开适当的横向距离，使得外延源极/漏极区域92不会使随后形成的所得NSFET的栅极短路。内部间隔物90可以用于将外延源极/漏极区域92与第一半导体层52A-52C分开适当的横向距离，以防止外延源极/漏极区域92与随后形成的所得NSFET的栅极之间的短路。
区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50P(例如，PMOS区域)来形成。然后，在第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如，适合于n型NSFET的材料。例如，如果第二半导体层54A-54C是硅，则外延源极/漏极区域92可以包括在第二半导体层54A-54C上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、磷化硅等。外延源极/漏极区域92可以具有从多层堆叠56的相应表面凸起的表面，并且可以具有小平面。
区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50N(例如，NMOS区域)来形成。然后，在第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何可接受的材料，例如，适合于p型NSFET的材料。例如，如果第二半导体层54A-54C是硅，则外延源极/漏极区域92可以包括在第二半导体层54A-54C上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区域92还可以具有从多层堆叠56的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域92、第二半导体层54A-54C和/或衬底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻微掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3和约1×1021原子/cm3之间，例如，约5.05×1020原子/cm3。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。
作为用于在区域50N和区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展超过纳米结构55的侧壁。在一些实施例中，这些小平面使得同一NSFET的相邻的外延源极/漏极区域92融合，如图12A所示。在其他实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分开，如图12C所示。在图12A和图12C所示的实施例中，第一间隔物81可以形成为覆盖纳米结构55和衬底50的侧壁的在STI区域58上方延伸的部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成第一间隔物81的间隔物蚀刻以去除间隔物材料，以允许外延生长区域延伸到STI区域58的表面。
在图13A和图13B中，分别在图6A和图12B所示的结构之上沉积第一层间电介质(ILD)96(图7A-图12B的工艺不会改变图6A所示的横截面)。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96与外延源极/漏极区域92、掩模74和第一间隔物81之间。CESL 94可以包括具有与上覆的第一ILD 96的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图14A和图14B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 96的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及第一间隔物81的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、第一间隔物81和第一ILD96的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 96暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模74和第一间隔物81的顶表面齐平。
在图15A和图15B中，虚设栅极72和掩模74(如果存在)在(一个或多个)蚀刻步骤中被去除，使得形成第二凹槽98。还可以去除虚设电介质层60的在第二凹槽98中的部分。在一些实施例中，仅虚设栅极72被去除，并且虚设电介质层60保留并被第二凹槽98暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的第二凹槽98中去除，并保留在管芯的第二区域(例如，输入/输出区域)的第二凹槽98中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ILD 96或第一间隔物81更快的速率选择性地蚀刻虚设栅极72。每个第二凹槽98暴露和/或覆盖多层堆叠56的部分，其用作后续完成的NSFET中的沟道区域。多层堆叠56的用作沟道区域的部分设置在外延源极/漏极区域92的相邻对之间。在去除期间，虚设电介质层60在虚设栅极72被蚀刻时可以用作蚀刻停止层。然后可以在去除虚设栅极72之后可选地去除虚设电介质层60。
在图16A和图16B中，去除第一半导体层52A-52C，延伸第二凹槽98。可以通过各向同性蚀刻工艺(例如，湿法蚀刻等)去除第一半导体层52A-52C。可以使用对第一半导体层52A-52C的材料具有选择性的蚀刻剂来去除第一半导体层52A-52C，而与第一半导体层52A-52C相比，第二半导体层54A-54C、衬底50、STI区域58保持相对未被蚀刻。在其中第一半导体层52A-52C包括例如SiGe，并且第二半导体层54A-54C包括例如Si或SiC的实施例中，可以使用氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等来去除第一半导体层52A-52C。在一些实施例中，第二半导体层54A-54C的厚度与相邻的半导体层54A-54C之间的距离、或半导体层54A与衬底50之间的距离之比可以为约0.5至约0.9，例如，在区域50N和区域50P中为约0.7。
在图17A和图17B中，针对替换栅极形成栅极电介质层100和栅极电极102。图17C示出了图17A的区域101的详细视图，并且图17D示出了图17B的区域103的详细视图。栅极电介质层100被共形地沉积在第二凹槽98中，例如，在衬底50的顶表面和侧壁上，以及在第二半导体层54A-54C的顶表面、侧壁和底表面上。栅极电介质层100还可以被沉积在第一ILD 96、CESL 94和STI区域58的顶表面上，以及第一间隔物81的顶表面和侧壁上。
栅极电极102分别沉积在栅极电介质层100之上，并填充第二凹槽98的剩余部分。在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺，以去除栅极电极102的材料和栅极电介质层100的多余部分，这些多余部分在第一ILD 96的顶表面之上。栅极电极102和栅极电介质层100的材料的剩余部分因此形成所得NSFET的替换栅极。栅极电极102和栅极电介质层100可以被统称为“栅极堆叠”。
如图17C和图17D所示，栅极电介质层100可以包括界面层100A和第一电介质层100B，并且栅极电极102可以包括功函数金属层102A、阻挡层102B和填充材料102C。界面层100A可以包括电介质材料，例如，二氧化硅(SiO2)、氮氧化硅(SiON)等。界面层100A可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD等形成。界面层100A的厚度可以为从约
Figure BDA0002570627760000151
到约
Figure BDA0002570627760000152
例如，约
Figure BDA0002570627760000153
可以使用共形工艺在界面层100A之上沉积第一电介质层100B。第一电介质层100B可以是高介电常数(高k)材料，例如，氧化铪(HfO2)、氧化铝(Al2O3)、氧化镧(LaO2)、氧化钛(TiO2)、氧化铪锆(HfZrO2)、氧化钽(Ta2O3)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、其组合、或它们的多个层等。第一电介质层100B可以通过ALD、CVD等形成。在一些实施例中，可以省略界面层100A，并且可以直接在衬底50和第二半导体层54A-54C上沉积第一电介质层100B。第一电介质层100B的厚度可以为从约
Figure BDA0002570627760000161
到约
Figure BDA0002570627760000162
例如，约
Figure BDA0002570627760000163
在区域50N和区域50P中形成界面层100A和第一电介质层100B可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在形成第一电介质层100B之后，在第一电介质层100B上形成功函数金属层102A。功函数金属层102A被形成为用于调整器件的功函数。功函数金属层102A可以是用于区域50N中的n型NSFET器件的n型功函数材料，或者是用于区域50P中的p型NSFET器件的p型功函数材料。n型功函数材料的合适示例包括Ti、Ag、TaAl、TaAlC、HfAl、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数金属材料、或其组合。p型功函数材料的合适示例包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数金属材料、或其组合。功函数金属层102A可以通过ALD、CVD等形成。功函数金属层102A的厚度可以为从约
Figure BDA0002570627760000164
到约
Figure BDA0002570627760000165
例如，约
Figure BDA0002570627760000166
功函数金属层102A可以被形成为使得在沉积在衬底50和第二半导体层54A-54C中的相邻项上的功函数金属层102A之间保留空间。
在形成功函数金属层102A之后，在功函数金属层102A上形成阻挡层102B。形成阻挡层102B以防止沉积在衬底50或第二半导体层54A-54C中的任一项上的功函数金属层102A中的金属扩散到相邻的衬底50或第二半导体层54A-54C的栅极电介质层100中。阻挡层102B可以进一步防止沉积在衬底50和第二半导体层54A-54C中的相邻项上的功函数金属层102A融合，并且可以用于确保功函数金属层102A在第二半导体层54A-54C的周边周围具有相同的厚度。如图17C所示，形成在衬底50和第二半导体层54A-54C中的相邻项上的阻挡层102B可以彼此融合。阻挡层102B可以填充在沉积衬底50和第二半导体层54A-54C中的相邻项上的功函数金属层102A之间留下的空间。
用于区域50N中的阻挡层102B的材料可以包括半导电材料、非导电材料、或导电材料。例如，用于区域50N中的阻挡层102B的合适材料包括硅、氧化硅、氮化钽等。区域50N中的阻挡层102B可以具有从约
Figure BDA0002570627760000171
到约
Figure BDA0002570627760000173
的厚度，例如，约
Figure BDA0002570627760000172
区域50N中的阻挡层102B的厚度T1与相邻的第二半导体层54A-54C之间的距离、或第二半导体层54A与衬底50之间的距离D1之比可以为从约0.1至约0.5，例如，约0.3。阻挡层102B的厚度T1可以在与第二半导体层54A-54C的中间齐平的点处、并在平行于衬底50的主表面的方向上测量。距离D1可以在第二半导体层54A-54C和衬底50的中心之间、在垂直于衬底50的主表面的方向上测量。阻挡层102B和第二半导体层54A-54C之间的距离大于功函数金属层102A和第二半导体层54A-54C之间的距离，因此与功函数金属层102A相比，阻挡层102B可以对器件的功函数具有减小的影响。
用于区域50P中的阻挡层102B的材料可以包括半导电材料或导电材料。例如，用于区域50P中的阻挡层102B的合适材料包括硅、氮化钽、氮化钨、碳氮化钨等。区域50P中的阻挡层102B可以具有从约
Figure BDA0002570627760000174
到约
Figure BDA0002570627760000177
Figure BDA0002570627760000176
的厚度，例如，约
Figure BDA0002570627760000175
区域50P中的阻挡层102B的厚度T1与相邻的第二半导体层54A-54C之间、或半导体层54A与衬底50之间的距离D1之比可以为约0.1至约0.5，例如，约0.3。阻挡层102B的厚度T1可以在与第二半导体层54A-54C的中间齐平的点处、并在平行于衬底50的主表面的方向上测量。距离D1可以在第二半导体层54A-54C和衬底50的中心之间、在垂直于衬底50的主表面的方向上测量。阻挡层102B和第二半导体层54A-54C之间的距离大于功函数金属层102A和第二半导体层54A-54C之间的距离，因此与功函数金属层102A相比，阻挡层102B可以对器件的功函数具有减小的影响。
然后，在阻挡层102B之上沉积填充材料102C。填充材料102C可以是如下材料，例如，钨(W)、铝(Al)、铜(Cu)、钛(Ti)、锰(Mn)、锆(Zr)、钴(Co)、镍(Ni)、钽(Ta)、AlCu、TiAlN、TaC、TaCN、TaSiN、TiN、TaN、它们的合金或组合等。填充材料102C可以通过ALD、CVD等沉积。此外，填充材料102C可以沉积到约
Figure BDA0002570627760000181
和约
Figure BDA0002570627760000182
之间的厚度，例如，约
Figure BDA0002570627760000183
然而，可以使用任何合适的材料。在一些实施例中，阻挡层102B可以不完全填充衬底与第二半导体层54A-54C中的相邻项之间的空间。在这样的实施例中，填充材料102C可以填充沉积在衬底50和第二半导体层54A-54C中的相邻项上的阻挡层102B之间留下的任何空间。
区域50N和区域50P中的功函数金属层102A、阻挡层102B和填充材料102C可以通过不同的工艺形成，使得每个区域中的栅极电极可以由不同的材料形成。当使用不同的工艺时，可以使用各种掩模步骤来掩模和暴露适当的区域。在另外的实施例中，在区域50N和区域50P中形成功函数金属层102A、阻挡层102B和填充材料102C中的每一个可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在实施例中，可以使用不同的工艺来形成区域50N和区域50P中的功函数金属层102A，并且可以使用相同的工艺同时形成区域50N和区域50P中的阻挡层102B和填充材料102C。在另一实施例中，可以使用不同的工艺来形成区域50N和区域50P中的功函数金属层102A和阻挡层102B，并且可以使用相同的工艺同时形成区域50N和区域50P中的填充材料102C。
在图18A和图18B中，在第一ILD 96之上沉积第二ILD 110。在一些实施例中，第二ILD 110是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 110由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任何适当的方法来沉积。根据一些实施例，在形成第二ILD 110之前，凹陷栅极堆叠(包括栅极电介质层100和相应的上覆栅极电极102)，使得在栅极堆叠正之上和第一间隔物81的相对部分之间形成凹槽。在凹槽中填充包括一层或多层电介质材料(例如，氮化硅、氧氮化硅等)的栅极掩模108，然后进行平坦化工艺，以去除电介质材料的在第一ILD 96之上延伸的多余部分。随后形成的栅极接触件(例如，下面参考图19A和19B讨论的栅极接触件114)穿过栅极掩模108，以接触经凹陷的栅极电极102的顶表面。
在图19A和图19B中，通过第二ILD 110和第一ILD 96形成源极/漏极接触件112和栅极接触件114。通过第一ILD 96和第二ILD 110形成源极/漏极接触件112的开口，并通过第二ILD 110和栅极掩模108形成栅极接触件114的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成衬里(例如，扩散阻挡层、粘附层等)，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺，以从第二ILD 110的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件114。可以执行退火工艺，以在外延源极/漏极区域92与源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112实体耦合并电耦合至外延源极/漏极区域92，并且栅极接触件114实体耦合并电耦合至栅极电极102。源极/漏极接触件112和栅极接触件114可以以不同的工艺形成，或者可以以相同的工艺形成。尽管被示为在相同的横截面中形成，但应理解，源极/漏极接触件112和栅极接触件114中的每一个可以在不同的横截面中形成，这可以避免接触件的短路。
如上所述，栅极电极102包括阻挡层102B，其防止金属从功函数金属层102A迁移到第一电介质层100B。这减少了器件缺陷并提高了器件性能。阻挡层102B还防止沉积在相邻的第二半导体层54A-54C上的功函数金属层102A融合，这确保了功函数金属层102A在第二半导体层54A-54C的周边周围具有均匀的厚度。这改善了器件的电气性能并减少了器件缺陷。
图20A和图20B分别示出了根据一些实施例的图17A的区域101的详细视图和图17B的区域103的详细视图，其中，形成在衬底50和第二半导体层54A-54C中的相邻项上的阻挡层102B彼此不融合。如图20A和图20B所示，在衬底50和第二半导体层54A-54C中的相邻项上形成的阻挡层102B彼此分开一定距离。填充材料102C可以在阻挡层102B之间延伸，并填充阻挡层102B之间的间隙。
图21A和图21B分别示出了根据一些实施例的图17A的区域101的详细视图和图17B的区域103的详细视图，其中，第二半导体层54A-54C和衬底50具有圆角。如图21A和图21B所示，界面层100A、第一电介质层100B、功函数金属层102A和阻挡层102B可以被共形地沉积，使得每一层的表面轮廓遵循下面的层的表面轮廓。如图21A和图21B进一步所示，填充材料102C的一些部分可以在形成在衬底50和第二半导体层54A-54C中的相邻项上的阻挡层102B之间延伸。
根据一个实施例，一种半导体器件包括：半导体衬底；第一沟道区域，位于半导体衬底之上；第二沟道区域，位于第一沟道区域之上；栅极电介质层，围绕第一沟道区域和第二沟道区域；功函数金属层，围绕栅极电介质层；以及阻挡层，围绕功函数金属层，围绕第一沟道区域的第一阻挡层与围绕第二沟道区域的第二阻挡层融合。在一个实施例中，功函数金属层包括n型功函数金属层。在一个实施例中，功函数金属层包括p型功函数金属层。在一个实施例中，阻挡层包括硅。在一个实施例中，功函数金属层包括氮化钛。在一个实施例中，阻挡层包括氮化钽。在一个实施例中，阻挡层包括硅。在一个实施例中，功函数金属层包括碳化钛铝。
根据另一个实施例，一种方法包括：在半导体衬底之上形成沟道区域；形成围绕沟道区域的栅极电介质层；在栅极电介质层之上沉积功函数金属层；在功函数金属层之上沉积阻挡层，阻挡层、功函数金属层和栅极电介质层填充半导体衬底和沟道区域之间的开口；以及在阻挡层之上沉积填充材料。在一个实施例中，阻挡层是通过原子层沉积(ALD)来沉积的。在一个实施例中，沟道区域被形成在半导体衬底的第一区域之上，该方法还包括：在半导体衬底的第二区域之上形成第二沟道区域；形成围绕第二沟道区域的栅极电介质层；以及在第二区域中的栅极电介质层之上沉积第二功函数金属层，第二功函数金属层包括与功函数金属层不同的材料。在一个实施例中，该方法还包括：在第二功函数金属层之上沉积第二阻挡层，第二阻挡层包括与阻挡层不同的材料。在一个实施例中，该方法还包括：在第二阻挡层之上沉积填充材料，该填充材料被同时沉积在阻挡层和第二阻挡层之上。在一个实施例中，该方法还包括：在第二功函数金属层之上沉积第二阻挡层，第二阻挡层与阻挡层同时沉积并且包括与阻挡层相同的材料。
根据又一个实施例，一种半导体器件包括：半导体衬底；第一沟道区域，位于半导体衬底之上并与半导体衬底分开；栅极电介质层，围绕第一沟道区域；功函数金属层，围绕栅极电介质层，功函数金属层在垂直于半导体衬底的主表面的方向上的厚度与功函数金属层在平行于半导体衬底的主表面的方向上的厚度相等；以及阻挡层，围绕功函数金属层。在一个实施例中，半导体器件还包括：第二栅极电介质层，位于半导体衬底上；第二功函数金属层，位于第二栅极电介质层上；以及第二阻挡层，位于第二功函数金属层上，该第二阻挡层与第一沟道区域和半导体衬底之间的阻挡层融合。在一个实施例中，半导体器件还包括：第二栅极电介质层，位于半导体衬底上；第二功函数金属层，位于第二栅极电介质层上；第二阻挡层，位于第二功函数金属层上；以及填充材料，围绕阻挡层并位于第二阻挡层上，填充材料从第一沟道区域和半导体衬底之间的阻挡层和第二阻挡层延伸。在一个实施例中，功函数金属层的厚度为
Figure BDA0002570627760000211
至
Figure BDA0002570627760000212
在一个实施例中，阻挡层的厚度为
Figure BDA0002570627760000214
至
Figure BDA0002570627760000213
在一个实施例中，阻挡层包括硅。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：半导体衬底；第一沟道区域，位于所述半导体衬底之上；第二沟道区域，位于所述第一沟道区域之上；栅极电介质层，围绕所述第一沟道区域和所述第二沟道区域；功函数金属层，围绕所述栅极电介质层；以及阻挡层，围绕所述功函数金属层，其中，围绕所述第一沟道区域的第一阻挡层与围绕所述第二沟道区域的第二阻挡层融合。
示例2.根据示例1所述的半导体器件，其中，所述功函数金属层包括n型功函数金属层。
示例3.根据示例1所述的半导体器件，其中，所述功函数金属层包括p型功函数金属层。
示例4.根据示例3所述的半导体器件，其中，所述阻挡层包括硅。
示例5.根据示例4所述的半导体器件，其中，所述功函数金属层包括氮化钛。
示例6.根据示例3所述的半导体器件，其中，所述阻挡层包括氮化钽。
示例7.根据示例6所述的半导体器件，其中，所述阻挡层包括硅。
示例8.根据示例7所述的半导体器件，其中，所述功函数金属层包括碳化钛铝。
示例9.一种方法，包括：在半导体衬底之上形成沟道区域；形成围绕所述沟道区域的栅极电介质层；在所述栅极电介质层之上沉积功函数金属层；在所述功函数金属层之上沉积阻挡层，其中，所述阻挡层、所述功函数金属层和所述栅极电介质层填充所述半导体衬底和所述沟道区域之间的开口；以及在所述阻挡层之上沉积填充材料。
示例10.根据示例9所述的方法，其中，所述阻挡层是通过原子层沉积(ALD)来沉积的。
示例11.根据示例9所述的方法，其中，所述沟道区域被形成在所述半导体衬底的第一区域之上，所述方法还包括：在所述半导体衬底的第二区域之上形成第二沟道区域；形成围绕所述第二沟道区域的所述栅极电介质层；以及在所述第二区域中的所述栅极电介质层之上沉积第二功函数金属层，所述第二功函数金属层包括与所述功函数金属层不同的材料。
示例12.根据示例11所述的方法，还包括：在所述第二功函数金属层之上沉积第二阻挡层，所述第二阻挡层包括与所述阻挡层不同的材料。
示例13.根据示例12所述的方法，还包括：在所述第二阻挡层之上沉积填充材料，所述填充材料被同时沉积在所述阻挡层和所述第二阻挡层之上。
示例14.根据示例11所述的方法，还包括：在所述第二功函数金属层之上沉积第二阻挡层，其中，所述第二阻挡层与所述阻挡层同时沉积并且包括与所述阻挡层相同的材料。
示例15.一种半导体器件，包括：半导体衬底；第一沟道区域，位于所述半导体衬底之上并与所述半导体衬底分开；栅极电介质层，围绕所述第一沟道区域；功函数金属层，围绕所述栅极电介质层，其中，所述功函数金属层在垂直于所述半导体衬底的主表面的方向上的厚度与所述功函数金属层在平行于所述半导体衬底的主表面的方向上的厚度相等；以及阻挡层，围绕所述功函数金属层。
示例16.根据示例15所述的半导体器件，还包括：第二栅极电介质层，位于所述半导体衬底上；第二功函数金属层，位于所述第二栅极电介质层上；以及第二阻挡层，位于所述第二功函数金属层上，其中，所述第二阻挡层与所述第一沟道区域和所述半导体衬底之间的所述阻挡层融合。
示例17.根据示例15所述的半导体器件，还包括：第二栅极电介质层，位于所述半导体衬底上；第二功函数金属层，位于所述第二栅极电介质层上；第二阻挡层，位于所述第二功函数金属层上；以及填充材料，围绕所述阻挡层并位于所述第二阻挡层上，其中，所述填充材料从所述第一沟道区域和所述半导体衬底之间的所述阻挡层和所述第二阻挡层延伸。
示例18.根据示例15所述的半导体器件，其中，所述功函数金属层的厚度为
Figure BDA0002570627760000231
至
Figure BDA0002570627760000232
示例19.根据示例18所述的半导体器件，其中，所述阻挡层的厚度为
Figure BDA0002570627760000233
至
Figure BDA0002570627760000234
示例20.根据示例15所述的半导体器件，其中，所述阻挡层包括硅。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
第一沟道区域，位于所述半导体衬底之上；
第二沟道区域，位于所述第一沟道区域之上；
栅极电介质层，围绕所述第一沟道区域和所述第二沟道区域；
功函数金属层，围绕所述栅极电介质层；以及
阻挡层，围绕所述功函数金属层，其中，围绕所述第一沟道区域的第一阻挡层与围绕所述第二沟道区域的第二阻挡层融合。
2.根据权利要求1所述的半导体器件，其中，所述功函数金属层包括n型功函数金属层。
3.根据权利要求1所述的半导体器件，其中，所述功函数金属层包括p型功函数金属层。
4.根据权利要求3所述的半导体器件，其中，所述阻挡层包括硅。
5.根据权利要求4所述的半导体器件，其中，所述功函数金属层包括氮化钛。
6.根据权利要求3所述的半导体器件，其中，所述阻挡层包括氮化钽。
7.根据权利要求6所述的半导体器件，其中，所述阻挡层包括硅。
8.根据权利要求7所述的半导体器件，其中，所述功函数金属层包括碳化钛铝。
9.一种用于制造半导体器件的方法，包括：
在半导体衬底之上形成沟道区域；
形成围绕所述沟道区域的栅极电介质层；
在所述栅极电介质层之上沉积功函数金属层；
在所述功函数金属层之上沉积阻挡层，其中，所述阻挡层、所述功函数金属层和所述栅极电介质层填充所述半导体衬底和所述沟道区域之间的开口；以及
在所述阻挡层之上沉积填充材料。
10.一种半导体器件，包括：
半导体衬底；
第一沟道区域，位于所述半导体衬底之上并与所述半导体衬底分开；
栅极电介质层，围绕所述第一沟道区域；
功函数金属层，围绕所述栅极电介质层，其中，所述功函数金属层在垂直于所述半导体衬底的主表面的方向上的厚度与所述功函数金属层在平行于所述半导体衬底的主表面的方向上的厚度相等；以及
阻挡层，围绕所述功函数金属层。
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