CN106960870B - 半导体装置及其制造方法 - Google Patents

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract

提供了一种能够通过变化地调整具有环栅结构的晶体管的阈值电压来提高装置性能的半导体装置及其制造方法。所述半导体装置包括：基底，包括第一区域和第二区域；第一布线图案，设置在基底的第一区域上并且与基底分隔开；第二布线图案，设置在基底的第二区域上并且与基底分隔开；第一栅极绝缘膜，围绕第一布线图案的周边；第二栅极绝缘膜，围绕第二布线图案的周边；第一栅电极，设置在第一栅极绝缘膜上，与第一布线图案交叉，并且包括在其内的第一金属氧化物膜；第二栅电极，设置在第二栅极绝缘膜上并且与第二布线图案交叉；第一栅极间隔件，位于第一栅电极的侧壁上；第二栅极间隔件，位于第二栅电极的侧壁上。

Description

半导体装置及其制造方法
本申请要求于2016年1月11日在韩国知识产权局提交的第10-2016-0003178号韩国专利申请以及于2016年2月18日在韩国知识产权局提交的第10-2016-0018929号韩国专利申请的优先权和由此获得的所有权益，这些申请的内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体装置及其制造方法，尤其涉及一种具有环栅(gate-all-around)结构的半导体装置及其制造方法。
背景技术
对于半导体装置密度增加，环栅结构已经被提出为一种缩放技术，根据该缩放技术，硅体以纳米线形状形成在基底上，然后栅极形成为围绕该硅体。
由于环栅结构使用三维沟道，所以这样的环栅结构容易缩放。另外，在不需要增大的栅极长度的情况下，可以提高电流控制能力。此外，能够有效地抑制短沟道效应(SCE)，短沟道效应是沟道区的电势受漏电压影响的现象。
发明内容
本公开的技术目的在于提供一种能够通过变化地调整具有环栅结构的晶体管的阈值电压来提高装置性能的半导体装置。
本公开的另一个技术目的在于提供一种能够通过变化地调整具有环栅结构的晶体管的阈值电压来提高装置性能的半导体装置的制造方法。
根据本公开的目的不限于以上阐述的这些技术目的，通过以下的描述，本领域技术人员将清楚地理解除了以上阐述的目的以外的目的。
根据本发明构思的一个方面，提供了一种半导体装置，该半导体装置包括：基底，包括第一区域和第二区域；第一布线图案，设置在基底的第一区域上并且与基底分隔开；第二布线图案，设置在基底的第二区域上并且与基底分隔开；第一栅极绝缘膜，围绕第一布线图案的周边；第二栅极绝缘膜，围绕第二布线图案的周边；第一栅电极，设置在第一栅极绝缘膜上，与第一布线图案交叉，并且包括在其内的第一金属氧化物膜；第二栅电极，设置在第二栅极绝缘膜上并且与第二布线图案交叉；第一栅极间隔件，在第一栅电极的侧壁上；以及第二栅极间隔件，在第二栅电极的侧壁上。
根据本发明构思的另一个方面，提供了一种半导体装置，该半导体装置包括：第一布线图案，设置在基底上并且与基底分隔开；第二布线图案，设置在第一布线图案上并且与第一布线图案分隔开；栅极间隔件，在基底上，栅极间隔件设置在第一布线图案与第二布线图案的相对侧上并且限定沟槽；栅极绝缘膜，围绕第一布线图案和第二布线图案的周边并且沿着沟槽的侧壁延伸；下栅电极，设置在栅极绝缘膜上，并且围绕第一布线图案和第二布线图案；金属氧化物膜，设置在栅极绝缘膜上并且沿着栅极绝缘膜的轮廓的至少一部分延伸；以及上栅电极，设置在下栅电极和金属氧化物膜上并且填充沟槽。
根据本发明构思的再一个方面，提供了一种半导体装置，该半导体装置包括：基底，包括第一区域和第二区域；第一布线图案，设置在基底的第一区域上并且与基底分隔开；第二布线图案，设置在基底的第二区域上并且与基底和第一布线图案分隔开；第一栅电极，与第一布线图案交叉，并且以第一宽度与第一布线图案叠置；以及第二栅电极，与第二布线图案交叉，并且以不同于第一宽度的第二宽度与第二布线图案叠置。
根据本发明构思的又一个方面，提供一种半导体装置，该半导体装置包括：基底，包括第一区域和第二区域；第一布线图案，设置在基底的第一区域上并且与基底分隔开；第二布线图案，设置在第一布线图案上并且与第一布线图案分隔开；第三布线图案，设置在基底的第二区域上并且与基底分隔开；第四布线图案，设置在第三布线图案上并且与第三布线图案分隔开；第一栅极间隔件，设置在第一布线图案和第二布线图案的相对端部处；第二栅极间隔件，设置在第三布线图案和第四布线图案的相对端部处，在第三布线图案与第四布线图案之间的第二栅极间隔件之间的距离小于在第一布线图案与第二布线图案之间的第一栅极间隔件之间的距离；第一栅电极，在第一栅极间隔件之间与第一布线图案和第二布线图案交叉；以及第二栅电极，在第二栅极间隔件之间与第三布线图案和第四布线图案交叉。
根据本发明构思的又一个方面，提供一种半导体装置，该半导体装置包括：基底，包括第一区域和第二区域；第一布线图案，设置在基底的第一区域上并且与基底分隔开；第二布线图案，设置在基底的第二区域上并且与基底分隔开；第一栅极间隔件，设置在第一布线图案的相对端部处；第二栅极间隔件，设置在第二布线图案的相对端部处；第一栅电极，在第一栅极间隔件之间与第一布线图案交叉；第二栅电极，在第二栅极间隔件之间与第二布线图案交叉；第一外延图案，设置在第一栅电极的相对侧处并且连接到第一布线图案；以及第二外延图案，设置在第二栅电极的相对侧处并且连接到第二布线图案，其中，设置在第一栅电极与第一外延图案之间并在第一布线图案与基底之间的第一栅极间隔件的宽度不同于设置在第二栅电极与第二外延图案之间并在第二布线图案与基底之间的第二栅极间隔件的宽度。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的上述和其它目的、特征及优点对本领域普通技术人员来说将变得更明显，在附图中：
图1是用于解释根据本公开的一些示例实施例的半导体装置的示意性俯视图；
图2示出沿着图1的线A-A和线C-C截取的剖视图；
图3示出沿着图1的线B-B和线D-D截取的剖视图；
图4是图2的环绕区域O的放大图；
图5A至图5E示出沿着线B-B截取的图1的第一布线图案的各种剖视图；
图6A至图6C示出沿着线A-A截取的图1的第一布线图案的各种剖视图；
图7是用于解释根据本公开的一些示例实施例的半导体装置的图；
图8是用于解释根据本公开的一些示例实施例的半导体装置的图；
图9是用于解释根据本公开的一些示例实施例的半导体装置的图；
图10和图11是用于解释根据本公开的一些示例实施例的半导体装置的图；
图12和图13是用于解释根据本公开的一些示例实施例的半导体装置的图；
图14示出图12的环绕区域O和P的放大图；
图15是用于解释根据本公开的一些示例实施例的半导体装置的图；
图16是用于解释根据本公开的一些示例实施例的半导体装置的图；
图17和图18是用于解释根据本公开的一些示例实施例的半导体装置的图；
图19和图20是用于解释根据本公开的一些示例实施例的半导体装置的图；
图21示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图22至图25是用于解释根据本公开的一些示例实施例的半导体装置的图；
图26示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图27示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图28示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图29示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图30A和图30B是图29的第一布线图案的示例图；
图31示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图32是图31的第一布线图案的示例图；
图33示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图34示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图35示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图36示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图37示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图38示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图39示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图40示出用于解释根据本公开的一些示例实施例的半导体装置的示意性俯视图；
图41示出沿着图40的线A-A和线C-C截取的剖视图；
图42示出沿着图40的线B-B和线D-D截取的剖视图；
图43是图42的环绕区域Q的放大图；
图44是用于解释根据本公开的一些示例实施例的半导体装置的图；
图45和图46是用于解释根据本公开的一些示例实施例的半导体装置的图；
图47是图46的环绕区域Q的放大图；
图48是用于解释根据本公开的一些示例实施例的半导体装置的图；
图49和图50是用于解释根据本公开的一些示例实施例的半导体装置的图；
图51示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图52示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图53A至图53C是用于解释根据本公开的一些示例实施例的半导体装置的图；
图54至图55B是用于解释根据本公开的一些示例实施例的半导体装置的图；
图56示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图57示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图58示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图59示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图60示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图61示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图62示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图63示出用于解释根据本公开的一些示例实施例的半导体装置的图；
图64至图70B是示出用于解释根据本公开的一些示例实施例的半导体装置的制造方法的制造的中间阶段的图；以及
图71至图81是示出用于解释根据本公开的一些示例实施例的半导体装置的制造方法的制造的中间阶段的图。
具体实施方式
现在在下文中将参照示出了各种实施例的附图更充分地描述本公开。然而，本发明可以以许多不同的形式实施并且不应该被解释为局限于在此阐述的示例实施例。这些示例实施例仅是不需要在此提供的细节的示例-许多实施方式和变化是可能的。还应该强调的是，本公开提供了代替的示例的细节，但是这样的代替的列举不是详尽的。此外，各种示例之间的细节的任何一致性不应该被解释为要求这样的细节-不可能针对在此描述的每一特征列出每一可能的变化。权利要求书的语言应该参考本发明的要求来确定。
在附图中，同样的附图标记始终指示同样的元件。尽管不同的附图示出示例性实施例的各种特征，但是这些附图和它们的特征不必意图彼此相互排斥。相反，具体附图中描绘和描述的特定特征也可以与不同附图中描绘的实施例一起实施，即使这样的结合被分开示出。参考与不同的实施例分类(例如，“第一实施例”)的这样的特征/附图不应该被解释为表明一个实施例的相互排斥并不意图与另一实施例一起使用的特定特征。
除非上下文另有指明，否则术语第一、第二、第三等被用作分类以将一个元件、组件、区域、层或部分与(可以相似或可以不相似的)另一元件、组件、区域、层或部分区分开。因此，下面在说明书的一部分(或权利要求)中讨论的第一元件、组件、区域、层或部分可以被称为在说明书的另一部分(或另一权利要求)中的第二元件、组件、区域、层或部分。
为了便于描述，在此可以使用诸如“在……下方”、“在……下面”、“下面的”、“在……上方”和“上面的”等的空间相对术语，以描述如附图中示出的一个元件或特征相对于另一元件或特征的位置关系。将理解的是，这样的空间相对术语意图包含除附图中描绘的方位之外的装置在使用或操作中的不同方位。因此，在此描绘和/或描述为具有在元件B下面的元件A的装置仍被认为具有在元件B下面的元件A，而与真实世界中的装置的方位无关。
在此可以以理想化视图(虽然为了清楚会夸大相对尺寸)示出实施例。将领会的是，根据制造技术和/或公差，实际的实施方式可以与这些示例性视图不同。因此，当参照方位、布局、位置、形状、尺寸、数量或其它方法时，使用诸如“相同”、“相等”的术语以及诸如“平面”、“共面”、“圆柱形”、“方形”等的几何描述的特定特征的描述包含例如由于制造工艺而发生的可接受的变化内的精确同样地包括的近似理想化的布局、位置、形状、尺寸、数量或其它方法的可接受变化。除非上下文或其它表述另有指明，否则在此可以使用术语“基本”以强调这种含义。
如在此讨论的术语“空气(air)”可以指大气或者可以在制造工艺期间出现的其它气体。
除非另有定义，否则在此使用的所有术语(包括技术术语和科技术语)具有与本领域技术人员通常理解的含义相同的含义并且与在相关领域的上下文和/或本申请中它们的含义一致的含义。
尽管关于根据一些示例实施例的半导体装置的附图例示了包括以纳米线形状或纳米片形状的沟道区的环栅场效应晶体管(GAA FET)，但是示例实施例不限于此。根据一些示例实施例的半导体装置可以包括隧道FET、双极面结型晶体管、横向扩散金属氧化物半导体(LDMOS)晶体管等。
在下文中，将参照图1至图6C解释根据一些示例实施例的半导体装置。
图1是用于解释根据本公开的一些示例实施例的半导体装置的示意性俯视图。图2示出沿着图1的线A-A和线C-C截取的剖视图。图3示出沿着图1的线B-B和线D-D截取的剖视图。图4是图2的环绕区域O的放大图。图5A至图5E示出沿着线B-B截取的图1的第一布线图案的各种剖视图。图6A至图6C示出沿着线A-A截取的图1的第一布线图案的各种剖视图。为了便于解释，图1略过层间绝缘膜190等的图示。
参照图1至图4，根据一些示例实施例的半导体装置可以包括基底100、第一布线图案110、第二布线图案210、第一栅极绝缘膜130、第二栅极绝缘膜230、第一栅电极120和第二栅电极220。
基底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以在一个实施例中彼此分隔开，或者在另一实施例中彼此连接。不同类型的晶体管可以形成在第一区域I和第二区域II中，或者可选择地，同一类型的晶体管可以形成在第一区域I和第二区域II中。
此外，第一区域I和第二区域II可以各自是例如逻辑区域、SRAM区域和输入/输出(I/O)区域中的一者。例如，第一区域I和第二区域II可以是执行相同功能的区域，或者执行不同功能的区域。
此外，图1中示出了第一栅电极120和第二栅电极220是不同的栅电极，但是不限于此。
在第一区域I和第二区域II彼此连接的情况下，彼此分隔开的第一布线图案110和第二布线图案210彼此相邻，与第一布线图案110交叉的第一栅电极120以及与第二布线图案210交叉的第二栅电极220可以是相同的栅电极。
基底100可以是硅基底，或者可以包括诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其他材料。可选择地，基底100可以是具有形成在基底100上的外延层的基体基底。
第一鳍式突出部(first fin-type protruding portion)100P可以形成在第一区域I中，第二鳍式突出部200P可以形成在第二区域II中。第一鳍式突出部100P和第二鳍式突出部200P可以从基底100的上表面突出。
场绝缘膜105可以围绕第一鳍式突出部100P的侧壁的至少一部分以及第二鳍式突出部200P的侧壁的至少一部分。第一鳍式突出部100P和第二鳍式突出部200P可以由场绝缘膜105来限定。场绝缘膜105可以包括例如氧化物层、氮化物层、氮氧化物层和其组合中的一者。
如图3中所示，第一鳍式突出部100P和第二鳍式突出部200P的侧壁可以完全被场绝缘膜105围绕，但是这样如此示出仅为了方便解释，示例实施例不限于此。
第一鳍式突出部100P可以在第一方向X1上延长，第二鳍式突出部200P可以在第二方向X2上延长。
第一鳍式突出部100P和第二鳍式突出部200P可以各自通过蚀刻除去基底100的部分而形成，并且可以包括从基底100生长的外延层。
第一鳍式突出部100P和第二鳍式突出部200P可以各自包括诸如硅或锗的元素半导体材料。此外，第一鳍式突出部100P和第二鳍式突出部200P可以各自包括化合物半导体，诸如IV-IV族化合物半导体或III-V族化合物半导体。
以IV-IV族化合物半导体为例，其可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两者或更多的二元化合物或三元化合物，或者掺杂有IV族元素的这样的二元或三元化合物。
以III-V族化合物半导体为例，其可以是由作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一者与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一者的组合来形成的二元化合物、三元化合物和四元化合物中的一者。
第一布线图案110可以形成在第一区域I的基底100上。第二布线图案210可以形成在第二区域II的基底100上。第一布线图案110和第二布线图案210可以各自与基底100具有间隔来形成。
可以形成第一布线图案110，以如第一鳍式突出部100P一样在第一方向X1上延伸。可以形成第二布线图案210，以如第二鳍式突出部200P一样在第二方向X2上延伸。
第一布线图案110可以与第一鳍式突出部100P具有间隔而形成在第一鳍式突出部100P上。第一布线图案110可以与第一鳍式突出部100P垂直地叠置。第一布线图案110可以形成在第一鳍式突出部100P上，而不是形成在场绝缘膜105上。
第二布线图案210可以与第二鳍式突出部200P具有间隔而形成在第二鳍式突出部200P上。第二布线图案210可以与第二鳍式突出部200P垂直地叠置。第二布线图案210可以形成在第二鳍式突出部200P上，而不是形成在场绝缘膜105上。
第一布线图案110和第二布线图案210可以各自包括诸如硅或锗的元素半导体材料。此外，第一布线图案110和第二布线图案210可以各自包括化合物半导体，诸如以IV-IV族化合物半导体或III-V族化合物半导体为例。
第一布线图案110和第二布线图案210可以分别用作晶体管的沟道区。根据包括第一布线图案110和第二布线图案210的半导体装置是PMOS还是NMOS，或者根据晶体管的功能，第一布线图案110和第二布线图案210可以包括彼此相同的材料或不同的材料。
此外，第一布线图案110可以包括与第一鳍式突出部100P的材料相同的材料，或者与第一鳍式突出部100P的材料不同的材料。同样地，第二布线图案210可以包括与第二鳍式突出部200P的材料相同的材料，或者与第二鳍式突出部200P的材料不同的材料。
第一栅电极120可以形成在第一区域I的基底100上。第二栅电极220可以形成在第二区域II的基底100上。第一栅电极120可以在第三方向Y1上延伸。第二栅电极220可以在第四方向Y2上延伸。
第一栅电极120可以与第一布线图案110交叉，其中，第一布线图案110与基底100和第一鳍式突出部100P具有间隔而形成。可以形成第一栅电极120以围绕第一布线图案110的周边。第一栅电极120也可以形成在第一布线图案110与第一鳍式突出部100P之间限定的空间中。
第二栅电极220可以与第二布线图案210交叉，其中，第二布线图案210与基底100和第二鳍式突出部200P具有间隔而形成。可以形成第二栅电极220以围绕第二布线图案210的周边。第二栅电极220也可以形成在第二布线图案210与第二鳍式突出部200P之间限定的空间中。
以下将参照结构等描述第一栅电极120和第二栅电极220。
第一栅极间隔件140可以形成在第一栅电极120的两个侧壁(例如，相对的侧壁)上并在第三方向Y1上延伸。第一栅极间隔件140可以形成在第一布线图案110的两侧(例如，相对侧)上，同时彼此面对。第一栅极间隔件140可以限定与第一布线图案110交叉的第一沟槽140t。
第一栅极间隔件140可以设置在第一布线图案110的两端上。第一栅极间隔件140可以包括第一布线图案110所穿过的穿透部分。
第一布线图案110可以穿过第一栅极间隔件140。第一栅极间隔件140可以完全地接触第一布线图案110的端部的周边。
第一栅极间隔件140可以包括第一外间隔件141和第一内间隔件142。第一内间隔件142可以设置在第一鳍式突出部100P与第一布线图案110之间。尽管未示出，但是第一内间隔件142在第三方向Y1上的宽度可以基本等于第一布线图案110在第三方向Y1上的宽度。
此外，虽然第一内间隔件142和第一外间隔件141示出为位于第一布线图案110上，但是这样如此示出仅为了方便解释，示例实施例不限于此。例如，根据形成第一布线图案110的堆叠的结构，仅第一外间隔件141可以位于第一布线图案110上。
基于参照图67A示例的制造方法将容易地理解第一外间隔件141和第一内间隔件142。
第二栅极间隔件240可以形成在第二栅电极220的两个侧壁上并在第四方向Y2上延伸。第二栅极间隔件240可以形成在第二布线图案210的两侧上，同时彼此面对。第二栅极间隔件240可以限定与第二布线图案210交叉的第二沟槽240t。
第二栅极间隔件240可以设置在第二布线图案210的两端上。第二栅极间隔件240可以包括第二布线图案210所穿过的穿透部分。
第二布线图案210可以穿过第二栅极间隔件240。第二栅极间隔件240可以完全地接触第二布线图案210的端部的周边。
第二栅极间隔件240可以包括第二外间隔件241和第二内间隔件242。第二内间隔件242可以设置在第二鳍式突出部200P与第二布线图案210之间。尽管未示出，但是第二内间隔件242在第四方向Y2上的宽度可以基本等于第二布线图案210在第四方向Y2上的宽度。
此外，虽然第二内间隔件242和第二外间隔件241示出为位于第二布线图案210上，但是这样如此示出仅为了方便解释，示例实施例不限于此。例如，根据形成第二布线图案210的堆叠的结构，仅第二外间隔件241可以位于第二布线图案210上。
基于参照图67A示例的制造方法将容易地理解第二外间隔件241和第二内间隔件242。
第一外间隔件141和第二外间隔件241可以各自包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)和其组合中的至少一者。第一内间隔件142和第二内间隔件242可以各自包括例如低k介电材料、氮化硅(SiN)、氮氧化硅(SiON)、二氧化硅(SiO2)、碳氮氧化硅(SiOCN)和其组合中的至少一者。低k介电材料可以是具有比氧化硅的介电常数低的介电常数的材料。
第一外间隔件141和第一内间隔件142可以是彼此相同的材料或不同的材料。此外，第一外间隔件141和第一内间隔件142可以是具有相同介电常数的材料，或者具有彼此不同的介电常数的材料。
关于第二外间隔件241和第二内间隔件242的描述可以与关于第一外间隔件141和第一内间隔件142的描述基本相似。
例如，第一外间隔件141可以形成在场绝缘膜105的上表面上，第一内间隔件142可以不形成在场绝缘膜105的上表面上。此外，第二外间隔件241可以形成在场绝缘膜105的上表面上，第二内间隔件242可以不形成在场绝缘膜105的上表面上。将基于图23至图25示出关于内间隔件和外间隔件的位置的解释。
第一栅极绝缘膜130可以沿着第一布线图案110的周边形成。例如，第一栅极绝缘膜130可以围绕第一布线图案110。此外，第一栅极绝缘膜130也可以形成在场绝缘膜105的上表面上并且形成在第一鳍式突出部100P上。第一栅极绝缘膜130可以沿着第一栅极间隔件140的内侧壁延伸。
例如，第一栅极绝缘膜130可以沿着第一沟槽140t的侧壁和底表面以及沿着第一布线图案110的周边延伸。
尽管未示出，但是可以在第一栅极绝缘膜130与第一布线图案110之间以及在第一栅极绝缘膜130与第一鳍式突出部100P之间形成界面膜。此外，根据用于形成界面膜的方法，界面膜可以形成有与第一栅极绝缘膜130相同的轮廓。
第二栅极绝缘膜230可以沿着第二布线图案210的周边形成。例如，第二栅极绝缘膜230可以围绕第二布线图案210。此外，第二栅极绝缘膜230也可以形成在场绝缘膜105的上表面上以及第二鳍式突出部200P上。第二栅极绝缘膜230可以沿着第二栅极间隔件240的内侧壁延伸。
例如，第二栅极绝缘膜230可以沿着第二沟槽240t的侧壁和底表面以及沿着第二布线图案210的周边延伸。
尽管未示出，但是可以在第二栅极绝缘膜230与第二布线图案210之间以及在第二栅极绝缘膜230与第二鳍式突出部200P之间形成界面膜。此外，根据用于形成界面膜的方法，界面膜可以形成有与第二栅极绝缘膜230相同的轮廓。
第一栅极绝缘膜130和第二栅极绝缘膜230可以各自包括氧化硅、氮氧化硅、氮化硅和介电常数比氧化硅高的高k介电材料中的至少一者。
例如，高k介电材料可以包括氧化铪、氧化硅铪、氧化铝铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
此外，虽然上述高k介电绝缘膜主要参照氧化物来解释，但是不限于此。另外，高k介电绝缘膜可以包含例如金属材料的氮化物(例如，氮化铪)和氮氧化物(氮氧化铪)中的一种或更多种，但是不限于此。
第一栅极绝缘膜130和第二栅极绝缘膜230可以包括彼此相同的材料，或者不同的材料。
在图2和图3中，第一栅极绝缘膜130的厚度可以与第二栅极绝缘膜230的厚度相同。
第一栅电极120可以设置在第一栅极间隔件140之间。第一栅电极120可以形成在第一栅极绝缘膜130上。第一栅电极120可以填充第一沟槽140t。
第一栅电极120可以包括M个金属层。在这种情况下，M可以是大于二(2)的自然数。例如，第一栅电极120可以包括第一下栅电极122、第一金属氧化物膜125和第一上栅电极124。
第一下栅电极122可以形成在第一栅极绝缘膜130上。第一下栅电极122可以沿着第一栅极绝缘膜130的轮廓形成。
第一下栅电极122可以沿着第一布线图案110的周边形成。第一下栅电极122可以围绕第一栅极绝缘膜130。此外，第一下栅电极122也可以形成在场绝缘膜105的上表面上以及第一鳍式突出部100P上。第一下栅电极122可以沿着第一栅极间隔件140的内侧壁延伸。
例如，第一下栅电极122可以沿着第一沟槽140t的侧壁和底表面以及沿着第一布线图案110的周边延伸。
第一金属氧化物膜125可以形成在第一下栅电极122上。第一金属氧化物膜125可以沿着第一下栅电极122的轮廓形成。例如，第一金属氧化物膜125可以沿着第一栅极绝缘膜130的轮廓形成。
第一上栅电极124可以形成在第一金属氧化物膜125上。第一上栅电极124可以填充形成有第一下栅电极122和第一金属氧化物膜125的第一沟槽140t。
在图4中，可以按顺序在第一布线图案110上形成第一栅极绝缘膜130、第一下栅电极122、第一金属氧化物膜125和第一上栅电极124。例如，第一金属氧化物膜125可以位于第一下栅电极122与第一上栅电极124之间的边界中。
第一下栅电极122可以包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钛(TiSiN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、)氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳化铝钛(TiAlC)、碳氮化铝钛(TiAlC-N)、碳化钛(TiC)和其组合中的至少一者。
虽然第一下栅电极122示出为单层膜，但是这样如此示出仅为了方便解释，示例实施例不限于此。
第一金属氧化物膜125可以包括第一下栅电极122的氧化物形式。当第一下栅电极122为多层膜时，第一金属氧化物膜125可以包括所述多层膜中最邻近第一上栅电极124的膜的氧化物形式。
第一上栅电极124可以包括例如钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍-铂(Ni-Pt)、多晶硅、SiGe和金属合金中的至少一者，但是不限于此。
在根据一些示例实施例的半导体装置中，第一金属氧化物膜125可以形成在第一栅电极120内。第一金属氧化物膜125可以不形成在第一栅电极120与第一栅极绝缘膜130之间的边界中。
第二栅电极220可以设置在第二栅极间隔件240之间。第二栅电极220可以形成在第二栅极绝缘膜230上。第二栅电极220可以填充第二沟槽240t。
第二栅电极220可以包括N个金属层。在这种情况下，N可以是大于二(2)的自然数。例如，第二栅电极220可以包括第二下栅电极222和第二上栅电极224。
第二下栅电极222可以形成在第二栅极绝缘膜230上。第二下栅电极222可以沿着第二栅极绝缘膜230的轮廓形成。
第二下栅电极222可以沿着第二布线图案210的周边形成。第二下栅电极222可以围绕第二栅极绝缘膜230。此外，第二下栅电极222也可以形成在场绝缘膜105的上表面上以及第二鳍式突出部200P上。第二下栅电极222可以沿着第二栅极间隔件240的内侧壁延伸。
例如，第二下栅电极222可以沿着第二沟槽240t的侧壁和底表面以及沿着第二布线图案210的周边延伸。
第二上栅电极224可以形成在第二下栅电极222上。第二上栅电极224可以填充形成有第二下栅电极222的第二沟槽240t。
第二栅电极220可以不包括在第二栅电极220中的金属氧化物膜。在除了第二栅电极220与第二栅极绝缘膜230之间的边界之外的区域处外，第二栅电极220可以不包括金属氧化物膜。
第二下栅电极222可以包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、碳氮化钽(TaCN)、氮化硅钛(TiSiN)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳化铝钛(TiAlC)、碳氮化铝钛(TiAlC-N)、碳化钛(TiC)和其组合中的至少一者。
虽然第二下栅电极222示出为单层膜，但是这样如此示出仅为了方便解释，示例实施例不限于此。
第二上栅电极224可以包括例如钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍-铂(Ni-Pt)、多晶硅、SiGe和金属合金中的至少一者，但是不限于此。
第一下栅电极122和第二下栅电极222可以具有彼此相同的材料或相同的堆叠结构，或者可以不具有彼此相同的材料或相同的堆叠结构。此外，第一上栅电极124和第二上栅电极224可以包括彼此相同的材料，或者可以不包括彼此相同的材料。
例如，第一下栅电极122和第二下栅电极222可以各自包括调整逸出功的逸出功调整膜。第一上栅电极124和第二上栅电极224可以各自起填充由第一下栅电极122和第二下栅电极222形成的空间的作用。
第一源/漏区150可以形成在第一栅电极120的两侧上。第二源/漏区250可以形成在第二栅电极220的两侧上。第一源/漏区150和第二源/漏区250可以各自包括形成在第一鳍式突出部100P和第二鳍式突出部200P上的外延层或外延图案。
层间绝缘膜190可以形成在基底100上。层间绝缘膜190可以围绕限定第一沟槽140t的第一栅极间隔件140的外侧壁以及限定第二沟槽240t的第二栅极间隔件240的外侧壁。
在一些实施例中，层间绝缘膜190可以包括氧化硅、氮化硅、氮氧化硅和低k介电材料中的至少一者。例如，低k介电材料可以包括可流动的氧化物(FOX)、Torene硅氮烷(Torene silazene，TOSZ)、未掺杂的石英玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或其组合，但是不限于此。
图2中示出了第一区域I的层间绝缘膜190的上表面与第一栅电极120的上表面设置在同一平面，第二区域II的层间绝缘膜190的上表面与第二栅电极220的上表面设置在同一平面，但是不限于此。
与图2所示不同，盖图案可以形成在第一栅电极120和第二栅电极220的每个上表面上。当形成盖图案时，在第一栅电极120上的盖图案的上表面可以与第一区域I的层间绝缘膜190的上表面设置在同一平面。同样地，在第二栅电极220上的盖图案的上表面可以与第二区域II的层间绝缘膜190的上表面设置在同一平面。
以下将参照图5A至图5E描述第一布线图案110的横剖面，当然，关于第一布线图案110的描述可适用于第二布线图案210。
参照图5A，第一布线图案110的横剖面110S可以是具有直线110m的组合的图形。例如，第一布线图案110的横剖面110S可以是矩形。关于第一布线图案110的横剖面110S，第一布线图案110的宽度D1和第一布线图案110的高度D2可以彼此相等。更具体而言，第一布线图案110的横剖面110S可以是正方形，但是不限于此。
参照图5B，在第一布线图案110的横剖面110S中，与图5A中不同，第一布线图案110的宽度D1和第一布线图案110的高度D2可以彼此不同。更具体地，第一布线图案110的横剖面110S可以是长方形，但是不限于此。
参照图5C，在第一布线图案110的横剖面110S中，与图5A中不同，彼此面对的第一布线图案110的一侧的宽度D11和第一布线图案110的另一侧的宽度D12可以彼此不同。更具体地，第一布线图案110的横剖面110S可以是梯形，但是不限于此。
与图5A不同，图5D中的第一布线图案110的横剖面110S可以是具有直线110m和曲线110n的组合的图形。例如，第一布线图案110的横剖面110S可以是具有圆角的矩形。
与图5A不同，图5E中的第一布线图案110的横剖面110S可以是具有曲线110n的组合的图形。
在图5A至图5E中，第一布线图案110的横剖面110S可以是具有直线的组合的图形、具有直线和曲线的组合的图形以及具有曲线的组合的图形中的一种。
以下将参照图6A至图6C描述第一布线图案110的纵剖面。当然，关于第一布线图案110的描述可适用于第二布线图案210。
在图6A中，第一布线图案110的厚度可以随着距第一源/漏区150和第一栅极间隔件140的距离增大而基本相同。例如，第一布线图案110的邻近第一源/漏区150的端部的厚度t1_a可以基本等于第一布线图案110的中间部分的厚度t1_b。
在图6B中，第一布线图案110的厚度可以随着距第一源/漏区150和第一栅极间隔件140的距离增大而减小。例如，第一布线图案110的邻近第一源/漏区150的端部的厚度t1_a可以大于第一布线图案110的中间部分的厚度t1_b。
在图6C中，第一布线图案110的厚度可以随着距第一源/漏区150和第一栅极间隔件140的距离增大而增大。例如，第一布线图案110的邻近第一源/漏区150的端部的厚度t1_a可以小于第一布线图案110的中间部分的厚度t1_b。
参照图6B和图6C，第一布线图案110的厚度可以随着其越远离第一源/漏区150和第一栅极间隔件140而连续地改变。
图7是用于解释根据本公开的一些示例实施例的半导体装置的图。图8是用于解释根据本公开的一些示例实施例的半导体装置的图。图9是用于解释根据本公开的一些示例实施例的半导体装置的图。为了便于解释，以下将主要解释以上参照图1至图6C未解释的区别。
例如，图7至图9分别是图2的环绕区域O的放大图。另外，使用图7至图9的形状，本领域技术人员当然能够容易地想到图2和图3中示出的剖视图。
参照图7，在根据一些示例实施例的半导体装置中，第一金属氧化物膜125可以包括彼此分隔开的第一下金属氧化物膜125a和第一上金属氧化物膜125b。
第一下金属氧化物膜125a可以位于第一下栅电极122与第一栅极绝缘膜130之间的边界中。第一下金属氧化物膜125a可以与第一栅极绝缘膜130接触。
第一下金属氧化物膜125a可以包括第一下栅电极122的氧化物形式。当第一下栅电极122是多层膜时，第一下金属氧化物膜125a可以包括所述多层膜中最邻近第一栅极绝缘膜130的膜的氧化物形式。
例如，第一下金属氧化物膜125a中包括的金属可以不同于第一栅极绝缘膜130中包括的金属。更具体而言，第一下金属氧化物膜125a中包括的金属可以不同于第一栅极绝缘膜130的与第一下金属氧化物膜125a接触的部分中包括的金属。
例如，第一上金属氧化物膜125b可以位于第一下栅电极122与第一上栅电极124之间的边界中。第一上金属氧化物膜125b可以包括第一下栅电极122的氧化物形式。
当第一下栅电极122是多层膜时，第一上金属氧化物膜125b可以包括所述多层膜中最邻近第一上栅电极124的膜的氧化物形式。
第一下栅电极122可以位于第一下金属氧化物膜125a与第一上金属氧化物膜125b之间。
在图7中，第一金属氧化物膜125的部分可以不位于第一栅电极120内。例如，第一下金属氧化物膜125a可以不位于第一栅电极120内。
参照图8，在根据一些示例实施例的半导体装置中，第一金属氧化物膜125可以位于第一下栅电极122内。
更具体地，通过第一金属氧化物膜125，第一下栅电极122可以被分为第一下栅电极的第一部分122a和第一下栅电极的第二部分122b。
由于第一下栅电极的第一部分122a位于第一金属氧化物膜125与第一栅极绝缘膜130之间，所以第一金属氧化物膜125与第一栅极绝缘膜130可以彼此分隔开。
此外，由于第一下栅电极的第二部分122b位于第一金属氧化物膜125与第一上栅电极124之间，所以第一金属氧化物膜125和第一上栅电极124可以彼此分隔开。
例如，第一金属氧化物膜125可以包括第一下栅电极的第一部分122a的氧化物形式。
第一下栅电极的第一部分122a与第一下栅电极的第二部分122b可以包括彼此相同或不同的材料。
参照图9，在根据一些示例实施例的半导体装置中，第一栅极绝缘膜130可以包括下部130a和上部130b。
第一栅极绝缘膜130可以包括金属氧化物。例如，第一栅极绝缘膜130可以包括金属的氧化物形式。
第一栅极绝缘膜的下部130a和第一栅极绝缘膜的上部130b可以包括相同的金属。
同时，第一栅极绝缘膜的下部130a中包括的氧的分数(fraction of oxygen)可以不同于第一栅极绝缘膜的上部130b中包括的氧的分数。例如，第一栅极绝缘膜的下部130a中的氧与金属的比例可以不同于第一栅极绝缘膜的上部130b中的氧与金属的比例。
图10和图11是用于解释根据本公开的一些示例实施例的半导体装置的图。为了便于解释，以下将主要解释上述参照图1至图6C未解释的区别。
参照图10和图11，在根据一些示例实施例的半导体装置中，第二栅电极220还可以包括第二金属氧化物膜225。
第二金属氧化物膜225可以位于第二下栅电极222与第二栅极绝缘膜230之间的边界中。第二金属氧化物膜225可以与第二栅极绝缘膜230接触。
第二下栅电极222和第二上栅电极224可以形成在第二金属氧化物膜225上。
第二金属氧化物膜225可以包括第二下栅电极222的氧化物形式。当第二下栅电极222是多层膜时，第二金属氧化物膜225可以包括所述多层膜中最邻近第二栅极绝缘膜230的膜的氧化物形式。
例如，第二金属氧化物膜225中包括的金属可以不同于第二栅极绝缘膜230中包括的金属。更具体地，第二金属氧化物膜225中包括的金属可以不同于第二栅极绝缘膜230的与第二金属氧化物膜225接触的部分中包括的金属。
在图11中，第二金属氧化物膜225可以不位于第二栅电极220中。第二金属氧化物膜225可以位于第二栅电极220与第二栅极绝缘膜230之间的边界中。
图12和图13是用于解释根据本公开的一些示例实施例的半导体装置的图。图14示出图12的环绕区域O和P的放大图。为了便于解释，以下将主要解释上述参照图1至图6C未解释的区别。
虽然与图12和图13中的第一区域对应的图示和通过参照图1至图4描述的图示基本相同，但是这样如此示出仅为了方便解释，示例实施例不限于此。例如，与图12和图13中的第一区域对应的图示当然可以是参照图7至图9描述的图示。
参照图12至图14，在根据一些示例实施例的半导体装置中，第二栅电极220可以包括形成在第二栅电极220内的第二金属氧化物膜225。
第二金属氧化物膜225可以形成在第二下栅电极222上。第二金属氧化物膜225可以沿着第二下栅电极222的轮廓形成。例如，第二金属氧化物膜225可以沿着第二栅极绝缘膜230的轮廓形成。
第二上栅电极224可以形成在第二金属氧化物膜225上。第二上栅电极224可以填充形成有第二下栅电极222和第二金属氧化物膜225的第二沟槽240t。
如图14中所示，可以按顺序在第二布线图案210上形成第二栅极绝缘膜230、第二下栅电极222、第二金属氧化物膜225和第二上栅电极224。例如，第二金属氧化物膜225可以位于第二下栅电极222与第二上栅电极224之间的边界中。
第二金属氧化物膜225可以包括第二下栅电极222的氧化物形式。当第二下栅电极222是多层膜时，第二金属氧化物膜225可以包括所述多层膜中最邻近第二上栅电极224的膜的氧化物形式。
在图14中，第一金属氧化物膜125的厚度可以是第一厚度h1，第二金属氧化物膜225的厚度可以是第二厚度h2。
首先，当包括逸出功调整膜的第一下栅电极122和第二下栅电极222包括相同的材料或具有相同材料的堆叠结构时，第一金属氧化物膜125的厚度h1可以不同于第二金属氧化物膜225的厚度h2。通过彼此改变第一金属氧化物膜125的厚度h1和第二金属氧化物膜225的厚度h2，可以改变包括第一栅电极120和第二栅电极220的各个半导体装置的阈值电压。
接下来，当包括逸出功调整膜的第一下栅电极122和第二下栅电极222包括不同的材料或具有不同材料的堆叠结构时，第一金属氧化物膜125的厚度h1可以等于第二金属氧化物膜225的厚度h2，或者可以不同。这是因为彼此不同的材料提供不同的逸出功调整的尺寸。
此外，由于第一金属氧化物膜125包括第一下栅电极122的氧化物形式，第二金属氧化物膜225包括第二下栅电极222的氧化物形式，所以第一金属氧化物膜125可以包括与第二金属氧化物膜225相同的材料，或者可以包括与第二金属氧化物膜225不同的材料。
图15是用于解释根据本公开的一些示例实施例的半导体装置的图。图16是用于解释根据本公开的一些示例实施例的半导体装置的图。为了便于解释，以下将主要解释上述参照图12至图14未解释的区别。
为了参考，图15和图16分别是图12的环绕区域O和P的放大图。此外，使用图15和图16中示出的形状，本领域技术人员当然能够想到如图12和图13中示出的剖视图。
参照图15，在根据一些示例实施例的半导体装置中，第二金属氧化物膜225可以包括彼此分隔开的第二下金属氧化物膜225a和第二上金属氧化物膜225b。
第二下金属氧化物膜225a可以位于第二下栅电极222与第二栅极绝缘膜230之间的边界中。第二下金属氧化物膜225a可以与第二栅极绝缘膜230接触。
第二下金属氧化物膜225a可以包括第二下栅电极222的氧化物形式。当第二下栅电极222是多层膜时，第二下金属氧化物膜225a可以包括所述多层膜中最邻近第二栅极绝缘膜230的膜的氧化物形式。
例如，第二下金属氧化物膜225a中包括的金属可以不同于第二栅极绝缘膜230中包括的金属。更具体而言，第二下金属氧化物膜225a中包括的金属可以不同于第二栅极绝缘膜230的与第二下金属氧化物膜225a接触的部分中包括的金属。
例如，第二上金属氧化物膜225b可以位于第二下栅电极222与第二上栅电极224之间的边界中。第二上金属氧化物膜225b可以包括第二下栅电极222的氧化物形式。
当第二下栅电极222是多层膜时，第二上金属氧化物膜225b可以包括所述多层膜中最邻近第二上栅电极224的膜的氧化物形式。
第二下栅电极222可以位于第二下金属氧化物膜225a与第二上金属氧化物膜225b之间。
在图15中，第二金属氧化物膜225的部分可以不位于第二栅电极220内。例如，第二下金属氧化物膜225a可以不位于第二栅电极220内。
参照图16，在根据一些示例实施例的半导体装置中，第二金属氧化物膜225可以位于第二下栅电极222内。
更具体地，通过第二金属氧化物膜225，第二下栅电极222可以被分为第二下栅电极的第一部分222a和第二下栅电极的第二部分222b。
由于第二下栅电极的第一部分222a位于第二金属氧化物膜225与第二栅极绝缘膜230之间，所以第二金属氧化物膜225与第二栅极绝缘膜230可以彼此分隔开。
此外，由于第二下栅电极的第二部分222b位于第二金属氧化物膜225与第二上栅电极224之间，所以第二金属氧化物膜225和第二上栅电极224可以彼此分隔开。
例如，第二金属氧化物膜225可以包括第二下栅电极的第一部分222a的氧化物形式。
第二下栅电极的第一部分222a与第二下栅电极的第二部分222b可以包括彼此相同或不同的材料。
图17和图18是用于解释根据本公开的一些示例实施例的半导体装置的图。为了便于解释，以下将主要解释上述参照图1至图6C未解释的区别。
参照图17和图18，根据一些示例实施例的半导体装置可以另外包括形成在第一鳍式突出部100P上的第一绝缘图案100pi和形成在第二鳍式突出部200P上的第二绝缘图案200pi。
第一绝缘图案100pi可以形成在第一鳍式突出部100P的上表面上。第一绝缘图案100pi可以与第一鳍式突出部100P接触。第一绝缘图案100pi可以不形成在场绝缘膜105的上表面上。
第一绝缘图案100pi的宽度可以对应于在第一绝缘图案100pi下面的第一鳍式突出部100P的宽度。
第二绝缘图案200pi可以形成在第二鳍式突出部200P的上表面上。第二绝缘图案200pi可以与第二鳍式突出部200P接触。第二绝缘图案200pi可以不形成在场绝缘膜105的上表面上。
第二绝缘图案200pi的宽度可以对应于在第二绝缘图案200pi下面的第二鳍式突出部200P的宽度。
第一绝缘图案100pi和第二绝缘图案200pi可以包括绝缘材料。
虽然图18例示了第一绝缘图案100pi和第二绝缘图案200pi的上表面与场绝缘膜105的上表面位于同一平面，但是这样如此示出仅为了方便解释，示例实施例不限于此。
虽然图18例示了第一绝缘图案100pi完全沿着第一鳍式突出部100P的上表面形成，第二绝缘图案200pi完全沿着第二鳍式突出部200P的上表面形成，但是这样如此示出仅为了方便解释，示例实施例不限于此。
例如，第一绝缘图案100pi可以形成在与第一栅电极120叠置的部分处，而不形成在与第一源/漏区150叠置的部分处。相反，第一绝缘图案100pi可以不形成在与第一栅电极120叠置的部分处，而形成在与第一源/漏区150叠置的部分处。
例如，第一绝缘图案100pi可以形成在第一鳍式突出部100P的上表面的一部分处，而不形成在剩余部分处。
由于第二绝缘图案200pi的描述可以基本类似于第一绝缘图案100pi的描述，因此以下将不多余地描述该情况。
图19和图20是用于解释根据本公开的一些示例实施例的半导体装置的图。为了便于解释，以下将主要解释上述参照图1至图6C未解释的区别。
参照图19至图20，在根据一些示例实施例的半导体装置中，基底100可以包括下基底101和形成在下基底101的一个表面上的上基底103。
例如，下基底101可以是半导体基底，上基底103可以是绝缘膜基底。
基底100可以包括半导体基底以及形成在半导体基底的一个表面上的绝缘膜基底，并且可以是例如绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)，但是不限于此。
图21示出用于解释根据本公开的一些示例实施例的半导体装置的图。为了便于解释，以下将主要解释上述参照图1至图6C未解释的区别。
参照图21，在根据一些示例实施例的半导体装置中，第一栅电极120可以不包括形成在第一栅电极120内的金属氧化物膜。
第一栅电极120可以包括第一下栅电极122和第一上栅电极124，第二栅电极220可以包括第二下栅电极222和第二上栅电极224。
第一下栅电极122可以包括第一逸出功调整膜，第二下栅电极222可以包括第二逸出功调整膜。
在这种情况下，第一下栅电极122中包括的第一逸出功调整膜可以包括与第二下栅电极222中包括的第二逸出功调整膜不同的材料。例如，针对第一区域I和第二区域II彼此使用不同的逸出功调整膜，能够不同地调整形成在第一区域I中的半导体装置和形成在第二区域II中的半导体装置的阈值电压。
同时，第一栅极绝缘膜130可以包括与第二栅极绝缘膜230不同的材料。例如，第一栅极绝缘膜130可以包括第一金属的氧化物，第二栅极绝缘膜230可以包括与第一金属不同的第二金属的氧化物。
由于形成在第一区域I中的第一栅极绝缘膜130包括与形成在第二区域II中的第二栅极绝缘膜230不同的材料，所以包括第一栅极绝缘膜130的第一区域I中的半导体装置可以具有与包括第二栅极绝缘膜230的第二区域II中的半导体装置不同的阈值电压。
图22至图25是用于解释根据一些示例实施例的半导体装置的图。为了便于解释，以下将主要解释上面参照图1至图6C未解释的区别。
为了参考，图22是示例性地示出根据本公开的一些实施例的半导体装置平面图。图23示出沿线A-A和线C-C截取的图22的剖视图。图24示出了沿线B-B和线D-D截取的图22的剖视图。图25示出沿线E-E和线F-F截取的图22的剖视图。
此外，将主要解释根据第一内间隔件142和第二内间隔件242之间的关系，在第一内间隔件142之间的第一栅电极120的宽度的改变以及在第二内间隔件242之间的第二栅电极220的宽度的改变。
在图23中，假设第一内间隔件142不在第一外间隔件141和第一布线图案110之间设置在第一布线图案110上，第二内间隔件242不在第二外间隔件241和第二布线图案210之间设置在第二布线图案210上。
参照图22至图25，在根据本公开的一些示例实施例的半导体装置中，第一内间隔件142的宽度SW11可与第二内间隔件242的宽度SW21不同。
更具体地，设置在第一栅电极120和第一源/漏区150之间并在第一布线图案110和基底100之间的第一内间隔件142的宽度SW11可与设置在第二栅电极220和第二源/漏区250之间并在第二布线图案210和基底100之间的第二内间隔件242的宽度SW21不同。
例如，在图23中，在第一布线图案110和基底100之间的第一内间隔件142的宽度SW11可小于在第二布线图案210和基底100之间的第二内间隔件242的宽度SW21。
第一栅极间隔件140的面对第一源/漏区150的外侧壁之间的距离可与第二栅极间隔件240的面对第二源/漏区250的外侧壁之间的距离基本相同。
例如，在第一布线图案110和基底100之间的第一栅极间隔件140之间的距离G11可与在第二布线图案210和基底100之间的第二栅极间隔件240之间的距离G21不同。
更具体地，在第一布线图案110和基底100之间的第一内间隔件142之间的距离G11可与在第二布线图案210和基底100之间的第二内间隔件242之间的距离G21不同。
例如，在图23中，在第一布线图案110和基底100之间的第一栅极间隔件140之间的距离G11可大于在第二布线图案210和基底100之间的第二栅极间隔件240之间的距离G21。
另一方面，在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11可与在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21基本相同。
在第一布线图案110和基底100之间的第一内间隔件142的高度SH11可与在第二布线图案210和基底100之间的第二内间隔件242的高度SH21基本相同。
由于第一内间隔件142之间的距离G11与第二内间隔件242之间的距离G21不同，因此在第一布线图案110和基底100之间的第一栅电极120的宽度W11可不同于在第二布线图案210和基底100之间的第二栅电极220的宽度W21。
由于第一内间隔件142之间的距离G11大于第二内间隔件242之间的距离G21，因此在第一布线图案110和基底100之间的第一栅电极120的宽度W11可大于在第二布线图案210和基底100之间的第二栅电极220的宽度W21。
在第一布线图案110和基底100之间的第一栅电极120与第一布线图案110彼此叠置的宽度W11可不同于在第二布线图案210和基底100之间的第二栅电极220与第二布线图案210彼此叠置的宽度W21。
例如，在第一布线图案110和基底100之间的第一栅电极120与第一布线图案110彼此叠置的宽度W11可大于在第二布线图案210和基底100之间的第二栅电极220与第二布线图案210彼此叠置的宽度W21。
同时，在图23中，第一布线图案110可以包括彼此面对的第一侧和第二侧。第一布线图案110的第一侧可比第一布线图案110的第二侧更靠近基底100。
第一布线图案110的第一侧与第一栅电极120叠置的宽度W11可以不同于第一布线图案110的第二侧与第一栅电极120叠置的宽度W12。
在图23中，第二布线图案210可包括彼此面对的第三侧和第四侧。第二布线图案210的第三侧可比第二布线图案210的第四侧更靠近基底100。
示出了第二布线图案210的第三侧与第二栅电极220彼此叠置的宽度W21等于第二布线图案210的第四侧与第二栅电极220彼此叠置的宽度W22，但不限于此。
由于在第一布线图案110和基底100之间的第一栅电极120与第一布线图案110彼此叠置的宽度W11不同于在第二布线图案210和基底100之间的第二栅电极220与第二布线图案210彼此叠置的宽度W21，因此第一区域I中的晶体管的阈值电压可与第二区域II中的晶体管的阈值电压不同。
基于上述，通过制造具有各种阈值电压的半导体装置，可改善半导体装置的性能。
在图23和图25中，第一内间隔件142可形成在其可与第一布线图案110和/或第一鳍式突出部100P竖直叠置的位置中。第一内间隔件142可不形成在未与第一布线图案110和/或第一鳍式突出部100P叠置的场绝缘膜105上。
另外，第二内间隔件242可形成在其可与第二布线图案210和/或第二鳍式突出部200P竖直叠置的位置中。在未与第二布线图案210和/或第二鳍式突出部200P叠置的场绝缘膜105上可不形成第二内间隔件242。
例如，第一外间隔件141和第二外间隔件241形成在场绝缘膜105的上表面上。
在参照图1至图6C解释的半导体装置中，第一外间隔件141和第二外间隔件241可形成在场绝缘膜105的上表面上。但是，第一内间隔件142和第二内间隔件242可不形成在场绝缘膜105的上表面上。
此外，第一栅电极120可包括或可不包括第一金属氧化物膜125。而且，第二栅电极220可包括或可不包括第二金属氧化物膜225。
图26是根据本公开的一些实施例的半导体装置的图。图27是根据本公开的一些实施例的半导体装置的图。图28是根据本公开的一些实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图22至图25未解释的区别。
参照图26，在根据本公开的一些实施例的半导体装置中，第一内间隔件142还可形成在第一布线图案110上，第二内间隔件242还可形成在第二布线图案210上。
例如，在第一布线图案110上的第一内间隔件142的宽度可等于在第一布线图案110和基底100之间的第一内间隔件142的宽度。
另外，在第二布线图案210上的第二内间隔件242的宽度可等于在第二布线图案210和基底100之间的第二内间隔件242的宽度。
第一布线图案110可包括彼此面对的第一侧和第二侧。第一布线图案110的第一侧可比第一布线图案110的第二侧更靠近基底100。
在图26中，第一布线图案110的第一侧和第一栅电极120彼此叠置的宽度W11可与第一布线图案110的第二侧和第一栅电极120彼此叠置的宽度W12基本相同。
在第一布线图案110上的第一内间隔件142的宽度不同于在第一布线图案110和基底100之间的第一内间隔件142的宽度的情况下，第一布线图案110的第一侧与第一栅电极120彼此叠置的宽度W11可不同于第一布线图案110的第二侧与第一栅电极120彼此叠置的宽度W12。
参照图27，在根据本公开的一些实施例的半导体装置中，第一内间隔件142可包含与第一外间隔件141不同的材料。此外，第二内间隔件242可包含与第二外间隔件241不同的材料。
第一外间隔件141和第二外间隔件241中的每个可包含例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)及其组合中的至少一种。
第一内间隔件142和第二内间隔件242中的每个可包含低k介电材料、氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、氮化硼硅(SiBN)、硅氧氮化硼(SiOBN)，碳氧化硅(SiOC)及其组合中的至少一种。低k介电材料可为例如具有比氧化硅的介电常数低的介电常数的材料。
另外，第一内间隔件142和第二内间隔件242中的每个可包含由硅(Si)与从碳(C)、氮(N)、氧(O)和氢(H)组成的组中选择的至少一种元素制成的材料。
例如，假设第一外间隔件141中包括的材料的介电常数是第一介电常数，并且第一内间隔件142中包括的材料的介电常数是第二介电常数，第一介电常数和第二介电常数可彼此不同。
例如，第一外间隔件141中包括的材料的第一介电常数可大于第一内间隔件142中包括的材料的第二介电常数。通过将第二介电常数调整为小于第一介电常数，可降低第一栅电极120和第一源/漏区150之间的边缘电容(fringing capacitance)。
参照图28，在根据本公开的一些实施例的半导体装置中，第一外间隔件141可包括第一间隔件膜141a和第二间隔件膜141b，第二外间隔件241可包括第三间隔件膜241a和第四间隔件膜241b。
然而，第一内间隔件142和第二内间隔件242中的每个可为单层膜。
例如，第一间隔件膜141a和第三间隔件膜241a中的每个可具有字母‘L’形式。例如，由多层膜制成的第一外间隔件141和第二外间隔件241的至少一层膜可具有字母‘L’形式。
另外，由多层膜制成的第一外间隔件141和第二外间隔件241的至少一层膜可包含碳氮氧化硅。
不同于图28中的说明，第一内间隔件142和第二内间隔件242中的每个可为多层膜。在这种情况下，构成第一外间隔件141的膜的数量和构成第一内间隔件142的膜的数量可彼此不同。另外，构成第二外间隔件241的膜的数量和构成第二内间隔件242的膜的数量可彼此不同。
图29示出了用于解释根据本公开的一些示例实施例的半导体装置的图。图30A和图30B是图29的第一布线图案的示例图。图31示出用于解释根据本公开的一些示例实施例的半导体装置的出。图32是图31的第一布线图案的示例图。
为了参考，图30A、图30B和图32是沿线A-A截取的图22的纵剖图。
参照图29至图30B，在根据本公开的一些实施例的半导体装置中，第一布线图案110和第二布线图案210中的每个可为修整的(trimmed)布线图案。
此外，参照图29，第一布线图案110可包括彼此面对的第一侧和第二侧。第一布线图案110的第一侧可比第一布线图案110的第二侧更靠近基底100。在这种情况下，设置在第一布线图案110的第一侧和基底100之间的第一栅极间隔件140的宽度可与在第一布线图案110的第二侧上的第一栅极间隔件140的宽度不同。
例如，第一布线图案110可包括第一部分110a、第二部分110b和第三部分110c。
第一布线图案的第二部分110b可设置在第一布线图案的第一部分110a的两侧处。第一布线图案的第三部分110c可设置在第一布线图案的第一部分110a的两侧处。第一布线图案的第三部分110c可设置在第一布线图案的第一部分110a和第一布线图案的第二部分110b之间。
第一布线图案的第三部分110c的厚度t13大于第一布线图案的第一部分110a的厚度t11并小于第一布线图案的第二部分110b的厚度t12。
图30B是示出第一布线图案的第三部分110c和第一布线图案的第二部分110b之间的连接部分可被倒角并且第一布线图案的第三部分110c和第一布线图案的第一部分110a之间的连接部分可被倒角的图。
在图30A和图30B中，示出了第一布线图案的第一部分110a具有固定的宽度而与宽度的位置无关，但这是为了方便起见，因此其不限于此。例如，第一布线图案的第一部分110a的宽度当然可如图6B和图6C中变化。
在图29和图31中，根据设置在第二布线图案210的上部和下部的第二栅极间隔件240的宽度，第二布线图案210的修整形状可与图30A和图30B或者与将在下文解释的图32相似。
参照图31和图32，在根据一些实施例的半导体装置中，第一布线图案110和第二布线图案210中的每个可为修整的布线图案。
此外，在图31中，第一布线图案110可包括彼此面对的第一侧和第二侧。第一布线图案110的第一侧可比第一布线图案110的第二侧更靠近基底100。在这种情况下，设置在第一布线图案110的第一侧和基底100之间的第一栅极间隔件140的宽度可与在第一布线图案110的第二侧上的第一栅极间隔件140的宽度基本相同。
第一布线图案的第二部分110b可设置在第一布线图案的第一部分110a的两侧处。
第一布线图案的第二部分110b的厚度t12大于第一布线图案的第一部分110a的厚度t11。
不同于如图32中示出的，第一布线图案的第二部分110b和第一布线图案的第一部分110a之间的连接部分当然可被倒角。
此外，在图32中，示出了第一布线图案的第一部分110a的宽度不论其位置是恒定的，而这是为了方便起见，因此不限于此。例如，第一布线图案的第一部分110a的宽度当然可如图6B或图6C中变化。
图33是根据本公开的一些实施例的半导体装置的图。图34是根据本公开的一些实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图22至图25未解释的区别。
参照图33，在根据本公开的一些实施例的半导体装置中，第一栅极绝缘膜130的厚度ti1可与第二栅极绝缘膜230的厚度ti2不同。
例如，第一栅极绝缘膜130的厚度ti1可小于第二栅极绝缘膜230的厚度ti2。
在第一布线图案110和基底100之间的第一内间隔件142的高度SH11可与在第二布线图案210和基底100之间的第二内间隔件242的高度SH21基本相同。
第一栅电极120和第一栅极绝缘膜130可形成在第一布线图案110和基底100之间，第二栅电极220和第二栅极绝缘膜230可形成在第二布线图案210和基底100之间。
更具体地，在第一布线图案110和基底100之间，第一栅极绝缘膜130形成在第一布线图案110和第一栅电极120之间以及基底100和第一栅电极120之间。
在第二布线图案210和基底100之间，第二栅极绝缘膜230形成在第二布线图案210和第二栅电极220之间以及基底100和第二栅电极220之间。
由于第一内间隔件142的高度SH11与第二内间隔件242的高度SH21基本相同，并且第一栅极绝缘膜130的厚度ti1与第二栅极绝缘膜230的厚度ti2不同，因此在第一布线图案110和基底100之间的第一栅电极120的高度h11可与在第二布线图案210与基底100之间的第二栅电极220的高度h21不同。
当第一栅极绝缘膜130的厚度ti1小于第二栅极绝缘膜230的厚度ti2时，在第一布线图案110和基底100之间的第一栅电极120的高度h11可大于在第二布线图案210和基底100之间的第二栅电极220的高度h21。
在第一布线图案110和基底100之间的第一内间隔件142的宽度SW11可与在第二布线图案210和基底100之间的第二内间隔件242的宽度SW21基本相同。
在第一布线图案110和基底100之间，第一栅极绝缘膜130形成在第一栅极间隔件140和第一栅电极120之间。在第二布线图案210和基底100之间，第二栅极绝缘膜230形成在第二栅极间隔件240和第二栅电极220之间。
在这种情况下，由于第一栅极绝缘膜130的厚度ti1与第二栅极绝缘膜230的厚度ti2不同，因此在第一布线图案110和基底100之间的第一栅电极120的宽度W11可与在第二布线图案210和基底100之间的第二栅电极220的宽度W21不同。
例如，在第一布线图案110和基底100之间的第一栅电极120和第一布线图案110彼此叠置的宽度W11可与在第二布线图案210和基底100之间的第二栅电极220和第二布线图案210彼此叠置的宽度W21不同。
当第一栅极绝缘膜130的厚度ti1小于第二栅极绝缘膜230的厚度ti2时，在第一布线图案110和基底100之间的第一栅电极120的宽度W11可大于第二布线图案210和基底100之间的第二栅电极220的宽度W21。
与上述不同，当在第一布线图案110和基底100之间的第一内间隔件142的宽度SW11小于在第二布线图案210和基底100之间的第二内间隔件242的宽度SW21时，根据第一栅极绝缘膜130的厚度ti1和第二栅极绝缘膜230的厚度ti2之间的关系，在第一布线图案110和基底100之间的第一栅电极120的宽度W11可以与在第二布线图案210和基底100之间的第二栅电极220的宽度W21相同或不同。
参照图34，在根据本公开的一些实施例的半导体装置中，第一布线图案110可为修整的布线图案，第二布线图案210可为未修整的布线图案。
如图30A、图30B和图32中示出，修整的第一布线图案110可包括第一布线图案的第一部分110a和第一布线图案的第二部分110b，第一部分110a和第二部分110b具有不同的厚度。第一布线图案的第二部分110b可设置在第一布线图案的第一部分110a的两侧处。
同时，由于第二布线图案210未修整，因此第二布线图案210的厚度可随着其远离第二栅极间隔件240而保持恒定。
在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11可与在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21基本相同。例如，在第一布线图案110和基底100之间的第一内间隔件142的高度SH11可与在第二布线图案210和基底100之间的第二内间隔件242的高度SH21基本相同。
另一方面，由于第一布线图案110被修整，并且第二布线图案210未被修整，因此第一布线图案110与基底100之间形成有第一栅电极120的空间可大于第二布线图案210与基底100之间形成有第二栅电极220的空间。
因此，在第一布线图案110和基底100之间的第一栅电极120的高度h11可大于在第二布线图案210和基底100之间的第二栅电极220的高度h21。
图35是根据本公开的一些实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图22至图25未解释的区别。
参照图35，在根据本公开的一些实施例的半导体装置中，在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11可与在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21不同。
例如，在第一布线图案110和基底100之间的第一内间隔件142的高度SH11可与在第二布线图案210和基底100之间的第二内间隔件242的高度SH21不同。
例如，在图35中，在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11可大于在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21。
例如，第一布线图案110与基底100之间形成有第一栅电极120的空间可与第二布线图案210与基底100之间形成有第二栅电极220的空间不同。
由于在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11与在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21不同，因此在第一布线图案110和基底100之间的第一栅电极120的高度h11可与在第二布线图案210与基底100之间的第二栅电极220的高度h21不同。
当第一内间隔件142的高度SH11大于第二内间隔件242的高度SH21时，在第一布线图案110和基底100之间的第一栅电极120的高度h11可大于在第二布线图案210和基底100之间的第二栅电极220的高度h21。
第一栅电极120可包括第一下栅电极122和第一上栅电极124，第二栅电极220可包括第二下栅电极222和第二上栅电极224。
在第一布线图案110和基底100之间的第一栅电极120可包括第一下栅电极122和第一上栅电极124。
如图35中所示，虽然第一布线图案110与基底100之间的空间可大于第二布线图案210与基底100之间的空间，但是在第二布线图案210与基底100之间的第二栅电极220可包括第二下栅电极222和第二上栅电极224。
在图35中，示出了在第一布线图案110和基底100之间的第一内间隔件142之间的空间与在第二布线图案210和基底100之间的第二内间隔件242之间的空间不同，但不限于此。
图36是根据本公开的一些实施例的半导体装置的图。图37是根据本公开的一些实施例的半导体装置的图。图38是根据本公开的一些实施例的半导体装置的图。图39是根据本公开的一些实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图35未解释的区别。
参照图36，在根据本公开的一些实施例的半导体装置中，第二栅电极220中包括的金属层的数量可根据第二栅电极220相对于第二布线图案210的位置而变化。
更具体地，第二栅电极220可包括第二下栅电极222和第二上栅电极224。然而，在第二布线图案210与基底100之间的第二栅电极220可包括第二下栅电极222但不包括第二上栅电极224。
例如，没有第二上栅电极224而仅第二下栅电极222可形成在第二布线图案210和基底100之间。
当使用图24时，第二上栅电极224可形成在场绝缘膜105上而不形成在第二布线图案210和第二鳍式突出部200P之间。
同时，第一栅电极120可包括第一下栅电极122和第一上栅电极124。此外，在第一布线图案110和基底100之间的第一栅电极120也可包括第一下栅电极122和第一上栅电极124。
参照图37，在根据本公开的一些实施例的半导体装置中，第一栅电极120可不包括空隙(air gap)，但第二栅电极220可包括第二栅电极空隙260。
更具体地，在第一布线图案110和基底100之间的第一栅电极120可不包括空隙。另一方面，第二栅电极空隙260可形成在第二布线图案210和基底100之间。
由于第二上栅电极224未形成在第二布线图案210和基底100之间，因此第二栅电极空隙260可形成在第二布线图案210和基底100之间，但这仅是示例，因此不限于此。
当使用图24时，第二栅电极空隙260可形成在第二布线图案210和第二鳍式突出部200P之间。
参照图38，在根据本公开的一些实施例的半导体装置中，第一源/漏空隙150g可形成在第一源/漏区150和第一栅极间隔件140之间。
然而，第二源/漏区250和第二栅极间隔件240之间可不形成空隙。
第一源/漏空隙150g可形成在第一内间隔件142和第一源/漏区150之间。
参照图39，在根据本公开的一些实施例的半导体装置中，第一源/漏空隙150g可形成在第一源/漏区150和第一栅极间隔件140之间。
此外，在第二源/漏区250和第二栅极间隔件240之间，可形成第二源/漏空隙250g。
第一源/漏空隙150g可形成在第一内间隔件142和第一源/漏区150之间，第二源/漏空隙250g可形成在第二源/漏区250和第二内间隔件242之间。
第一源/漏空隙150g的尺寸可受第一内间隔件142的高度影响，第二源/漏空隙250g的尺寸可受第二内间隔件242的高度影响。
此外，第一源/漏空隙150g的尺寸可受第一源/漏区150包含的材料的类型影响，第二源/漏空隙250g的尺寸可受第二源/漏区250包含的材料的类型影响。
图40示出用于描述根据本公开的一些示例实施例的半导体装置的示意性俯视图。图41示出沿图40的线A-A和线C-C截取的剖视图。图42示出沿图40的线B-B和线D-D截取的剖视图。图43是图42的环绕区域Q的放大图。为了便于解释，下面将主要解释上面参照图1至图6C未解释的区别。
参照图40至图43，根据一些示例实施例的半导体装置还可包括形成在第一区域I中的第三布线图案310和形成在第二区域II中的第四布线图案410。
第三布线图案310可形成在第一布线图案110上。第三布线图案310可与第一布线图案110具有间隔而形成。第三布线图案310可沿第一方向X1延伸。第三布线图案310可与第一布线图案110垂直地叠置。
第四布线图案410可形成在第二布线图案210上。第四布线图案410可与第二布线图案210具有间隔而形成。第四布线图案410可沿第二方向X2延伸。第四布线图案410可与第二布线图案210垂直地叠置。
在图41和图42中，示出了两个布线图案在第一区域I中沿基底100的厚度方向连续地形成在基底100上，并且两个布线图案在第二区域II中沿基底100的厚度方向连续地形成在基底100上，但这是为了方便起见，因此不限于此。
当然三个或更多个布线图案可沿基底100的厚度方向连续地形成在第一区域I的基底100上，当然三个或更多个布线图案可沿基底100的厚度方向连续地形成在第二区域II的基底100上。
限定第一沟槽140t的第一栅极间隔件140可形成在第一布线图案110和第三布线图案310的两侧上。第一布线图案110和第三布线图案310可穿过第一栅极间隔件140。第一栅极间隔件140可与第一布线图案110的端部和第三布线图案310的端部的周边完全接触。
第一内间隔件142可设置在第一布线图案110和第一鳍式突出部100P之间以及第一布线图案110和第三布线图案310之间。
限定第二沟槽240t的第二栅极间隔件240可形成在第二布线图案210和第四布线图案410的两侧上。第二布线图案210和第四布线图案410可穿过第二栅极间隔件240。第二栅极间隔件240可与第二布线图案210的端部和第四布线图案410的端部的周边完全接触。
第二内间隔件242可设置在第二布线图案210和第二鳍式突出部200P之间以及第二布线图案210和第四布线图案410之间。
第一栅极绝缘膜130可沿第一布线图案110的周边和第三布线图案310的周边形成。第一栅极绝缘膜130可均围绕第一布线图案110和第三布线图案310。
例如，第一栅极绝缘膜130沿第一布线图案110的周边形成的部分和第一栅极绝缘膜130沿第三布线图案310的周边形成的部分可彼此垂直地分隔开。
第一栅极绝缘膜130可沿第一沟槽140t的底表面和侧壁、第一布线图案110的周边以及第三布线图案310的周边延伸。
第二栅极绝缘膜230可沿第二布线图案210的周边和第四布线图案410的周边形成。第二栅极绝缘膜230可围绕第二布线图案210和第四布线图案410中的每个。
例如，第二栅极绝缘膜230沿第二布线图案210的周边形成的部分和第二栅极绝缘膜230沿第四布线图案410的周边形成的部分可彼此垂直地分隔开。
第二栅极绝缘膜230可沿第二沟槽240t的底表面和侧壁、第二布线图案210的周边以及第四布线图案410的周边延伸。
第一栅电极120可形成在第一栅极绝缘膜130上。第一栅电极120可围绕第一布线图案110和第三布线图案310。第一栅电极120可与第一布线图案110和第三布线图案310交叉。
第一下栅电极122可形成在第一栅极绝缘膜130上。第一下栅电极122可沿第一栅极绝缘膜130的轮廓形成。
第一下栅电极122可沿第一布线图案110的周边和第三布线图案310的周边延伸。第一下栅电极122可围绕沿第一布线图案110和第三布线图案310的外周形成的第一栅极绝缘膜130。
在图42和图43中，第一下栅电极122围绕第一布线图案110的部分和第一下栅电极122围绕第三布线图案310的部分可彼此分隔开。
第一金属氧化物膜125可形成在第一栅极绝缘膜130和第一下栅电极122上。第一金属氧化物膜125可沿第一下栅电极122的轮廓形成。
另外，第一金属氧化物膜125可沿第一栅极绝缘膜130的轮廓的至少一部分形成。在图41和图42中，第一金属氧化物膜125可沿第一栅极绝缘膜130的整个轮廓延伸。
第一上栅电极124可形成在第一金属氧化物膜125上。第一上栅电极124可填充形成有第一下栅电极122和第一金属氧化物膜125的第一沟槽140t。
第一上栅电极124可置于第一布线图案110和第三布线图案310之间以及第一布线图案110和第一鳍式突出部100P之间。
例如，相对于第一布线图案110和第三布线图案310中的每个，可以按顺序设置第一栅极绝缘膜130、第一下栅电极122和第一金属氧化物膜125。此外，第一上栅电极124可围绕均具有按顺序设置的第一栅极绝缘膜130、第一下栅电极122和第一金属氧化物膜125的第一布线图案110和第三布线图案310。
例如，第一金属氧化物膜125可位于第一下栅电极122和第一上栅电极124之间的边界中。此外，同样在第一布线图案110和第三布线图案310之间，第一金属氧化物膜125可位于第一下栅电极122和第一上栅电极124之间的边界中。
第二栅电极220可形成在第二栅极绝缘膜230上。第二栅电极220可围绕第二布线图案210和第四布线图案410。第二栅电极220可与第二布线图案210和第四布线图案410交叉。
第二下栅电极222可形成在第二栅极绝缘膜230上。第二下栅电极222可沿第二栅极绝缘膜230的轮廓形成。
第二下栅电极222可沿第二布线图案210的周边和第四布线图案410的周边形成。第二下栅电极222可围绕沿第二布线图案210和第四布线图案410的外周形成的第二栅极绝缘膜230。
在图42和图43中，第二下栅电极222围绕第二布线图案210的部分和第二下栅电极222围绕第四布线图案410的部分可彼此分隔开。
第二上栅电极224可形成在第二下栅电极222上。第二上栅电极224可填充形成有第二下栅电极222的第二沟槽240t。
第二上栅电极224可置于第二布线图案210和第四布线图案410之间以及第二布线图案210和第二鳍式突出部200P之间。
第二栅电极220可不包括位于第二栅电极220内的第二金属氧化物膜225，并且可不包括不接触第二栅极绝缘膜230的金属氧化物。
第一源/漏区150可设置在第一布线图案110和第三布线图案310的两侧处，并可连接至第一布线图案110和第三布线图案310中的每个。
第二源/漏区250可设置在第二布线图案210和第四布线图案410的两侧处，并可连接至第二布线图案210和第四布线图案410中的每个。
图44是用于解释根据本公开的一些示例实施例的半导体装置的图。为了便于解释，下面将主要解释与上面参照图40至图43解释的示例实施例的区别。
以供参考，图44是图42的环绕区域Q的放大图。此外，利用图44中示出的形状，本领域技术人员当然能够容易想到图41和图42中示出的剖视图。
参照图44，第一金属氧化物膜125可位于第一下栅电极122内。
更具体地，通过第一金属氧化物膜125，第一下栅电极122可被分为第一下栅电极的第一部分122a和第一下栅电极的第二部分122b。
由于第一下栅电极的第一部分122a位于第一金属氧化物膜125和第一栅极绝缘膜130之间，因此第一金属氧化物膜125和第一栅极绝缘膜130可彼此分隔开。
另外，由于第一下栅电极的第二部分122b位于第一金属氧化物膜125和第一上栅电极124之间，因此第一金属氧化物膜125和第一上栅电极124可彼此分隔开。
相对于第一布线图案110和第三布线图案310中的每个，第一下栅电极的第一部分122a、第一金属氧化物膜125和第一下栅电极的第二部分122b可以按顺序设置。
形成在第一布线图案110的周边上的第一下栅电极的第二部分122b和形成在第三布线图案310的周边上的第一下栅电极的第二部分122b可彼此分隔开。
另外，第一上栅电极124可置于形成在第一布线图案110的周边上的第一下栅电极的第二部分122b和形成在第三布线图案310的周边上的第一下栅电极的第二部分122b之间。
图45和图46是用于解释根据本公开的一些示例实施例的半导体装置的图。图47是图46的环绕区域Q的放大图。为了便于解释，下面将主要解释上面参照图40至图43未解释的区别。
参照图45至图47，在根据一些示例实施例的半导体装置中，第一栅电极120还可包括形成在第一布线图案110和第三布线图案310之间以及在第一布线图案110和第一鳍式突出部100P之间的第一栅电极空隙160。
第一栅电极空隙160可由第一金属氧化物膜125和第一上栅电极124限定。例如，第一金属氧化物膜125可接触第一栅电极空隙160。
另外，第二栅电极220还可包括形成在第二布线图案210和第四布线图案410之间以及在第二布线图案210和第二鳍式突出部200P之间的第二栅电极空隙260。
第二栅电极空隙260可由第二下栅电极222和第二上栅电极224限定。
例如，第一上栅电极124可不置于第一布线图案110和第三布线图案310之间，也不置于第一布线图案110和第一鳍式突出部100P之间。
此外，第二上栅电极224可不置于第二布线图案210和第四布线图案410之间，也不置于第二布线图案210和第二鳍式突出部200P之间。
图48是用于解释根据一些示例实施例的半导体装置的图。为了便于解释，下面将主要解释与上面参照图45至图47解释的示例实施例的区别。
参照图48，第一金属氧化物膜125可位于第一下栅电极122内。通过第一金属氧化物膜125，第一下栅电极122可被分为第一下栅电极的第一部分122a和第一下栅电极的第二部分122b。
另外，第一栅电极120还可包括形成在第一布线图案110和第三布线图案310之间以及在第一布线图案110和第一鳍式突出部100P之间的第一栅电极空隙160。
第一栅电极空隙160可由第一下栅电极的第二部分122b和第一上栅电极124限定。因此，第一金属氧化物膜125可不接触第一栅电极空隙160。
图49和图50是用于解释根据一些示例实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图40至图43未解释的区别。
参照图49和图50，在根据一些示例实施例的半导体装置中，第一下栅电极122围绕第一布线图案110的部分和第一下栅电极122围绕第三布线图案310的部分可彼此接触。第一下栅电极122可完全围绕第一布线图案110和第三布线图案310。
因此，第一上栅电极124可不置于第一布线图案110和第三布线图案310之间，也不置于第一布线图案110和第一鳍式突出部100P之间。
第一金属氧化物膜125可位于第一上栅电极124和第一下栅电极122之间的边界中。第一金属氧化物膜125不沿第一栅极绝缘膜130的整个轮廓形成。
另外，第一金属氧化物膜125也可不位于第一布线图案110和第三布线图案310之间，也不位于第一布线图案110和第一鳍式突出部100P之间。
此外，第二下栅电极222围绕第二布线图案210的部分和第二下栅电极222围绕第四布线图案410的部分可彼此接触。
因此，第二上栅电极224可不置于第二布线图案210和第四布线图案410之间，也不置于第二布线图案210和第二鳍式突出部200P之间。
图51示出用于解释根据一些示例实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图49和图50未解释的区别。
参照图51，在根据一些示例实施例的半导体装置中，第一栅电极120可包括由第一下栅电极122限定的第一栅电极空隙160。
第一栅电极空隙160可不接触第一金属氧化物膜125。
另外，第二栅电极220可包括由第二下栅电极222限定的第二栅电极空隙260。
图52示出用于解释根据一些示例实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图49和图50未解释的区别。
参照图52，在根据一些示例实施例的半导体装置中，第一下栅电极122可包括通过第一金属氧化物膜125分开的第一下栅电极的第一部分122a和第一下栅电极的第二部分122b。
相对于第一布线图案110和第三布线图案310中的每个，第一栅极绝缘膜130、第一下栅电极的第一部分122a和第一金属氧化物膜125可以按顺序形成。
第一下栅电极的第二部分122b可完全围绕具有在其周围形成的第一金属氧化物膜125的第一布线图案110和第三布线图案310。
由于第一金属氧化物膜125分别相对于第一布线图案110和第三布线图案310形成，因此第一金属氧化物膜125可沿第一栅极绝缘膜130的整个轮廓形成。
图53A至图53C是用于解释根据一些示例实施例的半导体装置的图。为了便于解释，将主要参照图53A和图53B描述与参照图40至图43提供的描述的区别，并且将主要参照图53C描述与参照图53A提供的描述的区别。
参照图53A，在根据一些示例实施例的半导体装置中，第一布线图案110的厚度t1可与第三布线图案310的厚度t3不同，第二布线图案210的厚度t2可与第四布线图案410的厚度t4不同。
在第一区域I中堆叠在基底100上的第一布线图案110和第三布线图案310的厚度可彼此不同，在第二区域II中堆叠在基底100上的第二布线图案210和第四布线图案410的厚度可彼此不同。
例如，第一布线图案110的厚度t1可大于第三布线图案310的厚度t3，第二布线图案210的厚度t2可大于第四布线图案410的厚度t4。
例如，每个堆叠的布线图案的厚度可随着距基底100的上表面的距离增加而减小。
参照图53B，在根据一些示例实施例的半导体装置中，第一布线图案110的宽度L11可与第三布线图案310的宽度L12不同，第二布线图案210的宽度L21可与第四布线图案410的宽度L22不同。
在第一区域I中堆叠在基底100上的第一布线图案110和第三布线图案310的宽度可彼此不同，在第二区域II中堆叠在基底100上的第二布线图案210和第四布线图案410的宽度可彼此不同。
例如，第一布线图案110的宽度L11可大于第三布线图案310的宽度L12第二布线图案210的宽度L21可大于第四布线图案410的宽度L22。
例如，每个堆叠的布线图案的宽度可随着距基底100的上表面的距离增加而减少。
参照图53C，在根据一些示例实施例的半导体装置中，位于基底100和第一布线图案110之间的第一内间隔件142的宽度SW11可小于位于第一布线图案110和第三布线图案310之间的第一内间隔件142的宽度SW12。
此外，位于第一布线图案110和第三布线图案310之间的第一内间隔件142的宽度SW12可小于位于第三布线图案310和第一外间隔件141之间的第一内间隔件142的宽度SW13。
相反，位于基底100和第一布线图案110之间的第一内间隔件142的高度SH11可大于位于第一布线图案110和第三布线图案310之间的第一内间隔件142的高度SH12。
另外，位于第一布线图案110和第三布线图案310之间的第一内间隔件142的高度SH12可大于位于第三布线图案310和第一外间隔件141之间的第一内间隔件142的高度SH13。
例如，随着距基底100的距离增加，第一内间隔件142的宽度可增加而第一内间隔件142的高度可减小。
此外，设置在第一内间隔件142之间的第一栅电极120的宽度可受第一内间隔件142的宽度影响。
因此，位于第一布线图案110和第三布线图案310之间的第一栅电极120的宽度可小于位于基底100和第一布线图案110之间的第一栅电极120的宽度，但可大于位于第三布线图案310上的第一栅电极120的宽度。
另外，设置于第一内间隔件142之间的第一栅电极120的高度可受第一内间隔件142的高度影响。
因此，位于第一布线图案110和第三布线图案310之间的第一栅电极120的高度可小于位于基底100和第一布线图案110之间的第一栅电极120的高度。
位于基底100和第二布线图案210之间的第二内间隔件242的宽度SW21可小于位于第二布线图案210和第四布线图案410之间的第二内间隔件242的宽度SW22。
另外，位于第二布线图案210和第四布线图案410之间的第二内间隔件242的宽度SW22可小于位于第四布线图案410和第二外间隔件241之间的第二内间隔件242的宽度SW23。
相反，位于基底100和第二布线图案210之间的第二内间隔件242的高度SH21可大于位于第二布线图案210和第四布线图案410之间的第二内间隔件242的高度SH22。
另外，位于第二布线图案210和第四布线图案410之间的第二内间隔件242的高度SH22可大于位于第四布线图案410和第二外间隔件241之间的第二内间隔件242的高度SH23。
例如，随着距基底100的距离增加，第二内间隔件242的宽度可增加而第二内间隔件242的高度可减小。
此外，由于第二栅电极220的宽度和高度的改变与上面描述的第一栅电极120的示例基本类似，因此下面将不多余描述根据距基底100的距离的增加而第二栅电极220的宽度和高度的改变。
图54至图55B是用于解释根据本公开的一些示例实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图40至图43未解释的区别。
在图54中，假设第一内间隔件142未在第一外间隔件141和第三布线图案310之间设置在第三布线图案310上，并且第二内间隔件242未在第二外间隔件241和第四布线图案410之间设置在第四布线图案410上。
参照图54至图55B，在根据本公开的一些示例实施例的半导体装置中，设置在第一栅电极120和第一源/漏区150之间并在第一布线图案110和基底100之间的第一栅极间隔件140的宽度SW11可小于设置在第二栅电极220和第二源/漏区250之间并在第二布线图案210和基底100之间的第二栅极间隔件240的宽度SW21。
例如，第一布线图案110和基底100之间的第一栅极间隔件140之间的距离G11可大于第二布线图案210和基底100之间的第二栅极间隔件240之间的距离G21。
由于第一内间隔件142之间的距离G11大于第二内间隔件242之间的距离G21，因此在第一布线图案110和基底100之间的第一栅电极120的宽度W11可大于在第二布线图案210和基底100之间的第二栅电极220的宽度W21。
另一方面，在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11可与在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21基本相同。
因此，在第一布线图案110和基底100之间的第一栅电极120的高度h11可与在第二布线图案210和基底100之间的第二栅电极220的高度h21基本相同。
另外，设置在第一栅电极120和第一源/漏区150之间并在第一布线图案110和基底100之间的第一栅极间隔件140的宽度SW11可与设置在第一栅电极120和第一源/漏区150之间并在第一布线图案110和第三布线图案310之间的第一栅极间隔件140的宽度SW12基本相同。
在第一布线图案110和基底100之间的第一栅极间隔件140之间的距离G11可与在第一布线图案110和第三布线图案310之间的第一栅极间隔件140之间的距离G12基本相同。
在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11可与在第一布线图案110和第三布线图案310之间的第一栅极间隔件140的高度SH12基本相同。
因此，在第一布线图案110和基底100之间的第一栅电极120的宽度W11可与在第一布线图案110和第三布线图案310之间的第一栅电极120的宽度W12基本相同。
例如，在第一布线图案110和基底100之间的第一栅电极120与第一布线图案110彼此叠置的宽度W11可与在第一布线图案110和第三布线图案310之间的第一栅电极120与第一布线图案110彼此叠置的宽度W12基本相同。
在第一布线图案110和基底100之间的第一栅电极120的高度h11可与在第一布线图案110和第三布线图案310之间的第一栅电极120的高度h12基本相同。
另外，设置在第二栅电极220和第二源/漏区250之间并在第二布线图案210和基底100之间的第二栅极间隔件240的宽度SW21可与设置在第二栅电极220和第二源/漏区250之间并在第二布线图案210和第四布线图案410之间的第二栅极间隔件240的宽度SW22基本相同。
在第二布线图案210和基底100之间的第二栅极间隔件240之间的距离G21可与在第二布线图案210和第四布线图案410之间的第二栅极间隔件240之间的距离G22基本相同。
在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21可与在第二布线图案210和第四布线图案410之间的第二栅极间隔件240之间的高度SH22基本相同。
因此，在第二布线图案210和基底100之间的第二栅电极220的宽度W21可与在第二布线图案210和第四布线图案410之间的第二栅电极220的宽度W22基本相同。
例如，在第二布线图案210和基底100之间的第二栅电极220与第二布线图案210彼此叠置的宽度W21可与在第二布线图案210和第四布线图案410之间的第二栅电极220与第二布线图案210彼此叠置的宽度W22基本相同。
在第二布线图案210和基底100之间的第二栅电极220的高度h21可与在第二布线图案210和第四布线图案410之间的第二栅电极220的高度h22基本相同。
在第一布线图案110和基底100之间的第一栅极间隔件140之间的距离G11可与在第一布线图案110和第三布线图案310之间的第一栅极间隔件140之间的距离G12基本相同，在第二布线图案210和基底100之间的第二栅极间隔件240之间的距离G21可与在第二布线图案210和第四布线图案410之间的第二栅极间隔件240之间的距离G22基本相同。
因此，在第一布线图案110和第三布线图案310之间的第一栅极间隔件140之间的距离G12可大于在第二布线图案210和第四布线图案410之间的第二栅极间隔件240之间的距离G22。
此外，设置在第一栅电极120和第一源/漏区150之间并在第一布线图案110和第三布线图案310之间的第一栅极间隔件140的宽度SW12可小于设置在第二栅电极220和第二源/漏区250之间并在第二布线图案210和第四布线图案410之间的第二栅极间隔件240的宽度SW22。
因此，在第一布线图案110和第三布线图案310之间的第一栅电极120的宽度W12可大于在第二布线图案210和第四布线图案410之间的第二栅电极220的宽度W22。
在图55B中，与在图55A中的不同，第一布线图案110在第三方向Y1上的宽度可与第三布线图案310在第三方向Y1上的宽度不同。
同样地，第二布线图案210在第四方向Y2上的宽度可与第四布线图案410在第四方向Y2上的宽度不同。
在根据本公开的一些实施例的半导体装置中，将基于如下的假设进行解释：当布线图案包括与基底100的上表面平行的上表面和下表面时，布线图案的宽度是指布线图案的下表面的宽度。
例如，第一布线图案110在第三方向Y1上的宽度可大于第三布线图案310在第三方向Y1上的宽度。另外，第二布线图案210在第四方向Y2上的宽度可大于第四布线图案410在第四方向Y2上的宽度。
例如，布线图案的宽度可随着其远离基底100的上表面而减小。
同样地，在参照图40至图43解释的根据本公开的一些示例实施例的半导体装置中，第一布线图案110在第三方向Y1上的宽度可大于第三布线图案310在第三方向Y1上的宽度。
图56是根据本公开的一些实施例的半导体装置的图。图57是根据本公开的一些实施例的半导体装置的图。图58是根据本公开的一些实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图54至图55B未解释的区别。
参照图56，在根据本公开的一些实施例的半导体装置中，第一布线图案110的厚度t1可与第三布线图案310的厚度t3不同，第二布线图案210的厚度t2可与第四布线图案410的厚度t4不同。
在第一区域I中堆叠在基底100上的第一布线图案110和第三布线图案310的厚度可彼此不同，在第二区域II中堆叠在基底100上的第二布线图案210和第四布线图案410的厚度可彼此不同。
例如，第一布线图案110的厚度t1可大于第三布线图案310的厚度t3，第二布线图案210的厚度t2可大于第四布线图案410的厚度t4。
例如，每个层叠布线图案的厚度可随着其远离基底100的上表面而减小。
参照图57，在根据本公开的一些实施例的半导体装置中，在第一布线图案110和基底100之间的第一栅极间隔件140之间的距离G11可大于在第一布线图案110和第三布线图案310之间的第一栅极间隔件140之间的距离G12。
设置在第一栅电极120和第一源/漏区150之间并在第一布线图案110和基底100之间的第一栅极间隔件140的宽度SW11可小于设置在第一栅电极120和第一源/漏区150之间并在第一布线图案110和第三布线图案310之间的第一栅极间隔件140的宽度SW12。
此外，在第二布线图案210和基底100之间的第二栅极间隔件240之间的距离G21可大于在第二布线图案210和第四布线图案410之间的第二栅极间隔件240之间的距离G22。
设置在第二栅电极220和第二源/漏区250之间并在第二布线图案210和基底100之间的第二栅极间隔件240的宽度SW21可小于设置在第二栅电极220和第二源/漏区250之间并在第二布线图案210和第四布线图案410之间的第二栅极间隔件240的宽度SW22。
因此，在第一布线图案110和基底100之间的第一栅电极120的宽度W11可大于在第一布线图案110和第三布线图案310之间的第一栅电极120的宽度W12。
例如，在第一布线图案110和基底100之间的第一栅电极120与第一布线图案110彼此叠置的宽度W11可大于在第一布线图案110和第三布线图案310之间的第一栅电极120与第一布线图案110彼此叠置的宽度W12。
在第二布线图案210和基底100之间的第二栅电极220的宽度W21可大于在第二布线图案210和第四布线图案410之间的第二栅电极220的宽度W22。
例如，在第二布线图案210和基底100之间的第二栅电极220与第二布线图案210彼此叠置的宽度W21可大于在第二布线图案210和第四布线图案410之间的第二栅电极220与第二布线图案210彼此叠置的宽度W22。
例如，第一内间隔件142的宽度和第二内间隔件242的宽度中的每个可以随着其远离基底100的上表面而增加。
另一方面，第一内间隔件142之间的距离和第二内间隔件242之间的距离中的每个可随着其远离基底100的上表面而减小。
参照图58，在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11可大于在第一布线图案110和第三布线图案310之间的第一栅极间隔件140的高度SH12。
此外，在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21可大于在第二布线图案210和第四布线图案410之间的第二栅极间隔件240之间的高度SH22。
例如，第一内间隔件142和第二内间隔件242中的每个的高度可随着其远离基底100的上表面而减小。
因此，在第一布线图案110和基底100之间的第一栅电极120的高度h11可大于在第一布线图案110和第三布线图案310之间的第一栅电极120的高度h12。
在第二布线图案210和基底100之间的第二栅电极220的高度h21可大于在第二布线图案210和第四布线图案410之间的第二栅电极220的高度h22。
此外，虽然在第一布线图案110和基底100之间的第一栅电极120的高度h11可大于在第一布线图案110和第三布线图案310之间的第一栅电极120的高度h12，但是在第一布线图案110和基底100之间的第一栅电极120以及在第一布线图案110和第三布线图案310之间的第一栅电极120可各自包括按顺序层叠在第一布线图案110上的第一下栅电极122然后层叠在第一下栅电极122上的第一上栅电极124。
同样地，在第二布线图案210和基底100之间的第二栅电极220以及在第二布线图案210和第四布线图案410之间的第二栅电极220可各自包括按顺序层叠在第二布线图案210上的第二下栅电极222然后层叠在第二下栅电极222上的第二上栅电极224。
图59是根据本公开的一些实施例的半导体装置的图。图60示出用于解释根据一些示例实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图58未解释的区别。
参照图59，在根据本公开的一些实施例的半导体装置中，在第一布线图案110和基底100之间的第一栅电极120可包括按顺序层叠在第一布线图案110上的第一下栅电极122然后层叠在第一下栅电极122上的第一上栅电极124。
然而，在第一布线图案110和第三布线图案310之间的第一栅电极120可包括第一下栅电极122但不包括第一上栅电极124。
同样地，在第二布线图案210和基底100之间的第二栅电极220可包括按顺序层叠在第二布线图案210上的第二下栅电极222然后层叠在第二下栅电极222上的第二上栅电极224。
然而，在第二布线图案210和第四布线图案410之间的第二栅电极220可包括第二下栅电极222但不包括第二上栅电极224。
例如，在第一布线图案110和第三布线图案310之间，可仅形成第一下栅电极122而不形成第一上栅电极124。此外，在第二布线图案210和第四布线图案410之间，可仅形成第二下栅电极222而不形成第二上栅电极224。
利用图55A，第一上栅电极124可形成在场绝缘膜105上但不形成在第一布线图案110和第三布线图案310之间。第二上栅电极224可形成在场绝缘膜105上但不形成在第二布线图案210和第四布线图案410之间。
由于在第一布线图案110和第三布线图案310之间的第一栅极间隔件140的高度SH12小于第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11，因此可能没有足够的空间来在第一布线图案110和第三布线图案310之间形成第一上栅电极124。
出于与上面提及的相同原因，第二上栅电极224可不形成在第二布线图案210和第四布线图案410之间。
参照图60，在根据本公开的一些实施例的半导体装置中，在第一布线图案110和基底100之间的第一栅电极120可不包括空隙，但是在第一布线图案110和第三布线图案310之间的第一栅电极120可包括第一栅电极空隙160。
此外，在第二布线图案210和基底100之间的第二栅电极220可不包括空隙，但是在第二布线图案210和第四布线图案410之间的第二栅电极220可包括第二栅电极空隙260。
图61示出根据本公开的一些实施例的半导体装置。为了便于解释，下面将主要解释上面参照图54至图55B未解释的区别。
参照图61，在根据本公开的一些实施例的半导体装置中，在第一布线图案110和基底100之间的第一栅极间隔件140的高度SH11可大于在第二布线图案210和基底100之间的第二栅极间隔件240的高度SH21。
此外，在第一布线图案110和第三布线图案310之间的第一栅极间隔件140的高度SH12可大于在第二布线图案210和第四布线图案410之间的第二栅极间隔件240之间的高度SH22。
因此，在第一布线图案110和基底100之间的第一栅电极120的高度h11可大于在第二布线图案210与基底100之间的第二栅电极220的高度h21。此外，在第一布线图案110和第三布线图案310之间的第一栅电极120的高度h12可大于在第二布线图案210和第四布线图案410之间的第二栅电极220的高度h22。
图62是根据本公开的一些实施例的半导体装置的图。图63是根据本公开的一些实施例的半导体装置的图。为了便于解释，下面将主要解释上面参照图61未解释的区别。
参照图62，在根据本公开的一些实施例的半导体装置中，第二栅电极220可包括按顺序层叠在第二栅极绝缘膜230上的第二下栅电极222然后层叠在第二下栅电极222上的第二上栅电极224。
然而，在第二布线图案210和基底100之间的第二栅电极220以及在第二布线图案210和第四布线图案410之间的第二栅电极220可包括第二下栅电极222但不包括第二上栅电极224。
同时，第一栅电极120可包括按顺序层叠在第一栅极绝缘膜130上的第一下栅电极122然后层叠在第一下栅电极122上的第一上栅电极124。
在第一布线图案110和基底100之间的第一栅电极120以及在第一布线图案110和第三布线图案310之间的第一栅电极120也可包括第一下栅电极122和第一上栅电极124。
参照图63，在根据本公开的一些实施例的半导体装置中，第一栅电极120可不包括空隙，第二栅电极220可包括第二栅电极空隙260。
第二栅电极空隙260可形成在第二布线图案210和基底100之间以及第二布线图案210和第四布线图案410之间。
由于第二布线图案210和基底100之间以及第二布线图案210和第四布线图案410之间未形成第二上栅电极224，因此可形成第二栅电极空隙260，但这仅是示例，因此不限于此。
图64至图70B是示出用于解释根据本公开的一些示例实施例的半导体装置的制造方法的制造的中间阶段的图。
为了参考，图65A、图66A、图67A、图68A、图69A和图70A是沿图64的线G-G和线I-I截取的剖视图。图65B、图66B、图67B、图68B、图69B和图70B是沿图64的线H-H和线J-J截取的剖视图。
参照图64至图65B，可提供包括第一区域I和第二区域II的基底100。
接下来，可在基底100上顺序地形成牺牲膜2001和有源膜2002。可通过利用例如外延生长法形成牺牲膜2001和有源膜2002。
有源膜2002可包括相对于牺牲膜2001具有蚀刻选择性的材料。
图64仅示出了一层有源膜2002，但是这样如此示出仅为了方便解释，示例实施例不限于此。另外，虽然例示了牺牲膜2001位于最上部，但示例实施例不限于此。
接下来，可分别在第一区域I和第二区域II的牺牲膜2001上形成第一掩模图案2101。
在第一区域I中，第一掩模图案2101可在第一方向X1上延长。在第二区域II中，第一掩模图案2101可在第二方向X2上延长。
参照图66A和图66B，可利用第一掩模图案2101作为掩模通过执行蚀刻工艺来形成第一鳍式结构F1和第二鳍式结构F2。
第一鳍式结构F1可形成在第一区域I中。第一鳍式结构F1可包括按顺序堆叠在基底100上的第一鳍式突出部100P、第一牺牲图案111、第一有源图案112和第一牺牲图案111。
第二鳍式结构F2可形成在第二区域II中。第二鳍式结构F2可包括按顺序堆叠在基底100上的第二鳍式突出部200P、第二牺牲图案211、第二有源图案212和第二牺牲图案211。
接下来，可在基底100上形成覆盖第一鳍式结构F1的侧壁和第二鳍式结构F2的侧壁的至少一部分的场绝缘膜105。
在场绝缘膜105的形成工艺期间，可去除第一掩模图案2101。
接下来，可在第一区域I中形成与第一鳍式结构F1交叉并沿第三方向Y1延伸的第一虚设栅电极120P。
此外，可在第二区域II中形成与第二鳍式结构F2交叉并沿第四方向Y2延伸的第二虚设栅电极220P。
可通过利用第二掩模图案2102形成第一虚设栅电极120P和第二虚设栅电极220P。
虽然未示出，但是可在第一虚设栅电极120P和第一鳍式结构F1之间以及第二虚设栅电极220P和第二鳍式结构F2之间另外地形成虚设栅极绝缘膜或鳍式结构保护膜。
可在第一虚设栅电极120P的侧壁上形成第一预栅极间隔件140P。可在第二虚设栅电极220P的侧壁上形成第二预栅极间隔件240P。
参照图67A和图67B，可在第一虚设栅电极120P的两侧上形成第一源/漏区150。另外，可在第二虚设栅电极220P的两侧上形成第二源/漏区250。
更具体地，为了形成第一源/漏区150和第二源/漏区250，可去除第一牺牲图案111和第一有源图案112的部分以及第二牺牲图案211和第二有源图案212的部分。
在去除第一牺牲图案111和第一有源图案112的部分以及第二牺牲图案211和第二有源图案212的部分后，可额外去除第一牺牲图案111的与第一预栅极间隔件140P叠置的至少一部分以及第二牺牲图案211的与第二预栅极间隔件240P叠置的至少一部分。
可在额外去除的第一牺牲图案111和第二牺牲图案211的位置中分别形成第一内间隔件142和第二内间隔件242。
然后，可在第一虚设栅电极120P的两侧上形成第一源/漏区150，并且可在第二虚设栅电极220P的两侧上形成第二源/漏区250。
接下来，可在基底100上形成覆盖第一源/漏区150和第二源/漏区250的层间绝缘膜190。
由于层间绝缘膜190，可暴露第一虚设栅电极120P和第二虚设栅电极220P。
在层间绝缘膜190的形成期间，可去除第二掩模图案2102。另外，在层间绝缘膜190的形成期间，可分别形成第一外间隔件141和第二外间隔件241。
结果，可形成包括第一内间隔件142和第一外间隔件141的第一栅极间隔件140以及包括第二内间隔件242和第二外间隔件241的第二栅极间隔件240。
参照图68A和图68B，通过去除第一虚设栅电极120P和第一牺牲图案111，可在第一区域I的基底100上形成第一布线图案110。
另外，通过去除第二虚设栅电极220P和第二牺牲图案211，可在第二区域II的基底100上形成第二布线图案210。
第一布线图案110可与第一鳍式突出部100P具有间隔来形成，第二布线图案210可与第二鳍式突出部200P具有间隔来形成。
参照图69A和图69B，可沿第一布线图案110的周边以及第一沟槽140t的侧壁和底表面形成第一栅极绝缘膜130。另外，可沿第二布线图案210的周边以及第二沟槽240t的侧壁和底表面形成第二栅极绝缘膜230。
虽然未示出，但是可沿层间绝缘膜190的上表面形成第一栅极绝缘膜130和第二栅极绝缘膜230。
接下来，在第一栅极绝缘膜130上，可存在围绕第一布线图案110并沿第一沟槽140t的侧壁和底表面形成的下导电膜122P。另外，在第二栅极绝缘膜230上，可存在围绕第二布线图案210并沿第二沟槽240t的侧壁和底表面形成的下导电膜122P。
虽然未示出，但是可沿层间绝缘膜190的上表面形成下导电膜122P。
参照图70A和图70B，可在基底100上形成覆盖第二区域II的第三掩模图案2103。
第三掩模图案2103可覆盖形成在第二区域II中的下导电膜122P。形成在第一区域I中的下导电膜122P可被第三掩模图案2103暴露。
接下来，利用第三掩模图案2103，可执行第一区域I的氧处理。氧处理可使得形成在第一区域I中的下导电膜122P被氧化。
结果，在第一区域I中，可在第一下栅电极122上形成第一金属氧化物膜125。第一金属氧化物膜125可在第一区域I中形成的下导电膜122P的一部分被氧化时形成。
此外，通过氧处理，可将氧引入第一栅极绝缘膜130。
然而，由于第三掩模图案2103形成在第二区域II上，因此形成在第二区域II中的下导电膜122P不会受氧处理影响。
可利用诸如等离子体处理、热处理和UV处理的方法中的一种来执行氧处理，但不限于此。
接下来，参照图2，通过去除形成在第二区域II中的第三掩模图案2103，可在第二区域II中形成第二下栅电极222。
另外，可分别在第一下栅电极122和第二下栅电极222上形成第一上栅电极124和第二上栅电极224。
图71至图81示出根据本公开的一些实施例的制造半导体装置的方法的中间步骤。
为了参考，将省略与参照图64至图70B描述的内容重叠的内容。
参照图71至图72B，按顺序可在基底100上形成牺牲膜2001，然后可在牺牲膜2001上形成有源膜2002。
虽然示出了有源膜2002设置在最上部，但不限于此。
之后，可分别在第一区域I和第二区域II的有源膜2002上形成第一掩模图案2101。
参照图73A和图73B，可将第一掩模图案2101作为掩模执行蚀刻工艺以形成第一鳍式结构F1和第二鳍式结构F2。
第一鳍式结构F1可形成在第一区域I中。第一鳍式结构F1可包括顺序层叠在基底100上的第一鳍式突出部100P、第一牺牲图案111、第一有源图案112、第一牺牲图案111和第一有源图案112。
第二鳍式结构F2可形成在第二区域II中。第二鳍式结构F2可包括顺序层叠在基底100上的第二鳍式突出部200P、第二牺牲图案211、第二有源图案212、第二牺牲图案211和第二有源图案212。
之后，可在基底100上形成用于围绕第一鳍式结构F1的侧壁和第二鳍式结构F2的侧壁的至少一部分的场绝缘膜105。
之后，在第一区域I中，可形成与第一鳍式结构F1交叉并在第三方向Y1上延伸的第一虚设栅电极120P。
此外，在第二区域II中，可形成与第二鳍式结构F2交叉并在第四方向Y2上延伸的第二虚设栅电极220P。
可分别在第一虚设栅电极120P和第一鳍式结构F1之间以及第二虚设栅电极220P和第二鳍式结构F2之间形成第一虚设栅极绝缘膜130P和第二虚设栅极绝缘膜230P。
这将参照图73A进行描述。
参照图74，在第二区域II中形成第三掩模图案2103。暴露未被第三掩模图案2103围绕的第一区域I。
不同于示出的，当然可根据第二鳍式结构F2和第二虚设栅电极220P的轮廓形成第三掩模图案2103。
之后，可利用第一虚设栅电极120P和第一预栅极间隔件140P作为掩模去除第一鳍式结构F1的一部分。
通过此操作，可在第一预栅极间隔件140P和第一虚设栅电极120P的两侧处形成第一凹进150r。
参照图75，在第一有源图案112和第一鳍式突出部100P之间形成第一内间隔件142。也可在第一鳍式突出部100P上在第一有源图案112之间形成第一内间隔件142。
具体地，可在第一有源图案112和第一牺牲图案111之间利用蚀刻选择性去除第一牺牲图案111的一部分。
之后，可在第一牺牲图案111的一部分已经被去除的区域中形成第一内间隔件142。
参照图76，可在第一凹进150r内形成第一源/漏区150。
之后，可去除形成在第二区域II中的第三掩模图案2103。
参照图77，在第一区域I上形成第四掩模图案2104。暴露未被第四掩模图案2104围绕的第二区域II。
不同于示出的，当然可根据第一源/漏区150和第一虚设栅电极120P的轮廓形成第四掩膜图案2104。
之后，可利用第二虚设栅电极220P和第二预栅极间隔件240P作为掩模去除第二鳍式结构F2的一部分。
通过此操作，可在第二预栅极间隔件240P和第二虚设栅电极220P的两侧处形成第二凹进250r。
参照图78，在第二有源图案212和第二鳍式突出部200P之间形成第二内间隔件242。也在第二鳍式突出部200P上在第二有源图案212之间形成第二内间隔件242。
具体地，可在第二有源图案212和第二牺牲图案211之间利用蚀刻选择性去除第二牺牲图案211的一部分。
之后，可在第二牺牲图案211的一部分已经被去除的区域中形成第二内间隔件242。
在这种情况下，第二内间隔件242的宽度可大于第一内间隔件142的宽度。
参照图79，可在第二凹进250r中形成第二源/漏区250。
之后，可去除形成在第一区域I中的第四掩模图案2104。
参照图80，可在基底100上形成围绕第一源/漏区150和第二源/漏区250的层间绝缘膜190。
通过层间绝缘膜190，可暴露第一虚设栅电极120P和第二虚设栅电极220P。
参照图81，由于去除了第一虚设栅电极120P、第一虚设栅极绝缘膜130P和第一牺牲图案111，因此可在第一区域I的基底100上形成第一布线图案110和第三布线图案310。
此外，由于去除了第二虚设栅电极220P、第二虚设栅极绝缘膜230P和第二牺牲图案211，因此可在第二区域II的基底100上形成第二布线图案210和第四布线图案410。
第一布线图案110以使其与第一鳍式突出部100P分隔开的方式形成，第三布线图案310以使其与第一布线图案110分隔开的方式形成。
此外，第二布线图案210以使其与第二鳍式突出部200P分隔开的方式形成，第四布线图案410以使其与第二布线图案210分隔开的方式形成。
此外，由于去除了第一虚设栅电极120P、第一虚设栅极绝缘膜130P和第一牺牲图案111，因此形成了由第一栅极间隔件140限定的第一沟槽140t。
此外，由于去除了第二虚设栅电极220P、第二虚设栅极绝缘膜230P和第二牺牲图案211，因此形成了由第二栅极间隔件240限定的第二沟槽240t。
之后，在第一沟槽140t中形成第一栅极绝缘膜130和第一栅电极120。此外，在第二沟槽240t中形成第二栅极绝缘膜230和第二栅电极220。
在总结的详细描述中，本领域技术人员将领会的是，在实质上不脱离本公开的原理的情况下，可对优选实施例进行许多变化和修改。因此，发明构思的公开的优选实施例仅在一般性和描述性意义上使用，而不是为了限制的目的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和第二区域；
第一布线图案，设置在基底的第一区域上并且与基底分隔开；
第二布线图案，设置在基底的第二区域上并且与基底分隔开；
第一栅极绝缘膜，围绕第一布线图案的周边；
第二栅极绝缘膜，围绕第二布线图案的周边；
第一栅电极，设置在第一栅极绝缘膜上，与第一布线图案交叉，并且包括在其内的第一金属氧化物膜；
第二栅电极，设置在第二栅极绝缘膜上并且与第二布线图案交叉；
第一栅极间隔件，位于第一栅电极的侧壁上；以及
第二栅极间隔件，位于第二栅电极的侧壁上，
其中，第一栅电极还包括第一下栅电极和设置在第一下栅电极上的第一上栅电极，并且
其中，第一金属氧化物膜设置在第一下栅电极内并且与第一栅极绝缘膜分隔开。
2.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和第二区域；
第一布线图案，设置在基底的第一区域上并且与基底分隔开；
第二布线图案，设置在基底的第二区域上并且与基底分隔开；
第一栅极绝缘膜，围绕第一布线图案的周边；
第二栅极绝缘膜，围绕第二布线图案的周边；
第一栅电极，设置在第一栅极绝缘膜上，与第一布线图案交叉，并且包括在其内的第一金属氧化物膜；
第二栅电极，设置在第二栅极绝缘膜上并且与第二布线图案交叉；
第一栅极间隔件，位于第一栅电极的侧壁上；以及
第二栅极间隔件，位于第二栅电极的侧壁上，
其中，第一栅电极还包括第一下栅电极和设置在第一下栅电极上的第一上栅电极，
其中，第一金属氧化物膜包括彼此分隔开的第一上金属氧化物膜和第一下金属氧化物膜，并且
其中，第一下金属氧化物膜位于第一下栅电极与第一栅极绝缘膜之间的边界中。
3.根据权利要求1或2所述的半导体装置，其中，第一栅极间隔件限定第一沟槽，
第一下栅电极围绕第一栅极绝缘膜并且沿着第一沟槽的侧壁延伸，第一上栅电极填充第一沟槽。
4.根据权利要求1所述的半导体装置，其中，第一金属氧化物膜位于第一下栅电极与第一上栅电极之间的边界中。
5.根据权利要求1所述的半导体装置，其中，第一金属氧化物膜与第一上栅电极分隔开。
6.根据权利要求1或2所述的半导体装置，其中，第二栅极间隔件限定第二沟槽，
第二栅电极包括第二下栅电极和第二上栅电极，第二下栅电极围绕第二栅极绝缘膜并且沿着第二沟槽的侧壁延伸，第二上栅电极位于第二下栅电极上，
第二栅电极不包括位于第二栅电极内的金属氧化物膜。
7.根据权利要求1或2所述的半导体装置，其中，第二栅极间隔件限定第二沟槽，
第二栅电极包括第二下栅电极和第二上栅电极，第二下栅电极围绕第二栅极绝缘膜并且沿着第二沟槽的侧壁延伸，第二上栅电极位于第二下栅电极上，
第二栅电极还包括第二金属氧化物膜。
8.根据权利要求7所述的半导体装置，其中，第二金属氧化物膜位于第二下栅电极与第二上栅电极之间的边界中。
9.根据权利要求7所述的半导体装置，其中，第二金属氧化物膜位于第二下栅电极内，
第二金属氧化物膜与第二上栅电极和第二栅极绝缘膜分隔开。
10.根据权利要求1或2所述的半导体装置，其中，第一栅极绝缘膜包括上部和下部，
第一栅极绝缘膜包括金属氧化物，
第一栅极绝缘膜的上部的氧与金属的比例不同于第一栅极绝缘膜的下部的氧与金属的比例。
11.一种半导体装置，所述半导体装置包括：
第一布线图案，设置在基底上并且与基底分隔开；
第二布线图案，设置在第一布线图案上并且与第一布线图案分隔开；
栅极间隔件，设置在基底上，栅极间隔件设置在第一布线图案和第二布线图案的相对侧上并且限定沟槽；
栅极绝缘膜，围绕第一布线图案和第二布线图案的周边并且沿着沟槽的侧壁延伸；
下栅电极，设置在栅极绝缘膜上，并且围绕第一布线图案和第二布线图案；
金属氧化物膜，设置在下栅电极上并且沿着下栅电极的轮廓延伸；以及
上栅电极，设置在金属氧化物膜上并且填充沟槽，
其中，金属氧化物膜与栅极绝缘膜分隔开。
12.根据权利要求11所述的半导体装置，其中，围绕第一布线图案的下栅电极与围绕第二布线图案的下栅电极彼此分隔开。
13.根据权利要求12所述的半导体装置，其中，金属氧化物膜沿着下栅电极的整个轮廓延伸。
14.根据权利要求12所述的半导体装置，其中，上栅电极置于第一布线图案与第二布线图案之间。
15.根据权利要求12所述的半导体装置，所述半导体装置还包括置于第一布线图案与第二布线图案之间的空隙。
16.根据权利要求15所述的半导体装置，其中，上栅电极不置于第一布线图案与第二布线图案之间。
17.根据权利要求15所述的半导体装置，其中，空隙由金属氧化物膜与上栅电极限定。
18.根据权利要求11所述的半导体装置，其中，下栅电极围绕第一布线图案和第二布线图案，
上栅电极不置于第一布线图案与第二布线图案之间。
19.根据权利要求18所述的半导体装置，其中，金属氧化物膜沿着下栅电极的整个轮廓延伸。
20.根据权利要求18所述的半导体装置，其中，金属氧化物膜位于下栅电极与上栅电极之间的边界处。
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