KR20210158615A - 게이트 라인을 포함하는 집적회로 소자 - Google Patents

게이트 라인을 포함하는 집적회로 소자 Download PDF

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KR20210158615A
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김주연
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삼성전자주식회사
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Abstract

본 개시의 집적회로 소자는 기판 상 제1 방향으로 연장되는 핀; 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 핀과 교차하는 게이트 라인을 포함하되, 상기 게이트 라인은 서로 대향하는 제1 측벽과 제2 측벽을 포함하고, 상기 제1 측벽은 볼록한 모양이며, 상기 제2 측벽은 오목한 모양이다.

Description

게이트 라인을 포함하는 집적회로 소자{INTEGRATE CIRCUIT DEVICE INCLUDING GATE LINE}
게이트 라인을 포함하는 집적회로 소자에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토 리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본 개시의 실시예들에 따른 과제는 영역별로 게이트 라인을 분리하는 구조가 다른 집적회로 소자를 제공하는 것이다.
본 개시의 실시예들에 따른 과제는 트랜지스터의 채널 길이 별로 게이트 라인을 분리하는 구조가 다른 집적회로 소자를 제공하는 것이다.
본 개시의 일 실시예에 따르면, 집적회로 소자는 기판 상 제1 방향으로 연장되는 핀; 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 핀과 교차하는 게이트 라인을 포함하되, 상기 게이트 라인은 서로 대향하는 제1 측벽과 제2 측벽을 포함하고, 상기 제1 측벽은 볼록한 모양이며, 상기 제2 측벽은 오목한 모양일 수 있다.
본 개시의 일 실시예에 따르면, 집적회로 소자는 기판 상 제1 방향으로 연장되는 제1 핀들; 상기 기판 상 상기 제1 방향으로 연장되는 제2 핀들; 상기 제1 방향과 교차되는 제2 방향으로 연장되어 상기 제1 핀들과 교차되며, 제1 폭을 갖는 제1 게이트 라인; 상기 제2 방향으로 연장되어 상기 제2 핀들과 교차되며, 제1 폭보다 좁은 제2 폭을 갖는 제2 게이트 라인; 상기 제2 방향으로 연장되어 상기 제2 게이트 라인과 상기 제2 방향으로 이격되며, 상기 제2 폭을 갖는 제3 게이트 라인; 및 상기 제2 게이트 라인과 상기 제3 게이트 라인 사이에 배치되는 제1 게이트 분리층을 포함하되, 상기 제1 게이트 라인은 곡면이며, 서로 다른 곡률을 가지는 제1 측벽 및 제2 측벽을 포함하고, 상기 제1 게이트 분리층은 상기 제2 게이트 라인 및 상기 제3 게이트 라인과 접할 수 있다.
본 개시의 일 실시예에 따르면, 집적회로 소자는 SRAM 셀이 배치되는 셀 영역, SRAM 셀을 동작시키는 주변 회로가 배치되는 페리 영역을 포함하는 기판; 상기 셀 영역 상에서 일 방향으로 연장되는 제1 상부 게이트 라인; 상기 셀 영역 상에서 상기 일 방향으로 연장되며, 상기 제1 상부 게이트 라인과 상기 일 방향으로 이격되는 제1 하부 게이트 라인; 상기 제1 상부 게이트 라인과 상기 제1 하부 게이트 라인 사이에 배치되는 제1 게이트 분리층; 상기 페리 영역 상에서 일 방향으로 연장되는 제2 상부 게이트 라인; 상기 페리 영역 상에서 상기 일 방향으로 연장되며, 상기 제2 상부 게이트 라인과 상기 일 방향으로 이격되는 제2 하부 게이트 라인; 및 상기 제2 상부 게이트 라인과 상기 제2 하부 게이트 라인 사이에 배치되는 제2 게이트 분리층을 포함하되, 상기 제1 게이트 분리층은 상기 제1 상부 게이트 라인 및 상기 제1 하부 게이트 라인에 접하고, 상기 제2 게이트 분리층은 상기 제2 상부 게이트 라인 및 상기 제2 하부 게이트 라인과 이격되며, 상기 제2 상부 게이트 라인과 상기 제2 하부 게이트 라인 각각은 오목한 측벽을 포함할 수 있다.
본 개시의 실시예에 따르면, 셀 영역과 페리 영역에서 서로 다른 방식으로 게이트 라인이 분리된 집적회로 소자를 제공할 수 있다. 나아가, 페리 영역 내에서도 게이트 라인의 폭에 따라 게이트 라인을 분리하는 방식이 다른 집적회로 소자를 제공할 수 있다. 영역 별로 공정 마진에 따라 게이트 라인 분리 방식이 다르게 선택됨으로써, 게이트 라인의 분리 영역 근방에서 발생되었던 집적회로 소자의 특성 열화를 개선할 수 있다.
도 1은 본 개시의 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레아아웃이다.
도 2는 도 1의 P1 영역, P2 영역, 및 P3 영역 각각에 대응하는 주요 구성요소들에 대한 사시도들이다.
도 3은 도 2의 P1 영역에 대한 평면도를 도시한다. 도 4는 도 2의 P2 영역에 대한 평면도를 도시한다.
도 5는 도 2의 P3 영역에 대한 평면도를 도시한다.
도 6는 도 3의 A-A', B-B' 및 C-C'에 대한 단면도들을 도시한다.
도 7은 도 3의 D-D', E-E' 및 F-F'에 대한 단면도들을 도시한다.
도 8은 도 3의 G-G', H-H' 및 I-I'에 대한 단면도들을 도시한다.
도 9는 도 3의 R1 영역을 확대 도시한 확대도이다.
도 10는 도 4의 R2 영역을 확대 도시한 확대도이다.
도 11는 도 4의 R3 영역을 확대 도시한 확대도이다. 도 12는 도 5의 R4 영역을 확대 도시한 확대도이다.
도 13는 도 5의 R5 영역을 확대 도시한 확대도이다.
도 14는 도 3의 R1 영역과 도 4의 R2 영역을 각각 확대 도시한 확대도들이다.
도 15는 도 5의 R4 영역과 R5 영역을 각각 확대 도시한 확대도들이다.
도 16은 본 개시의 일 실시예에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃이다.
도 17은 도 16에 대응하는 평면도들을 도시한다.
도 18은 도 17의 J-J', K-K', 및 L-L'에 대한 단면도들을 도시한다.
도 19는 본 개시의 일 실시예에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃이다.
도 20은 도 19에 대응하는 평면도들을 도시한다.
도 1은 본 개시의 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레아아웃이다.
도 1을 참조하면, 집적회로 소자(100)는 셀 영역(CL)과 페리 영역(PR)을 포함할 수 있다. 셀 영역(CL)과 페리 영역(PR)은 서로 연결된 영역일 수 있고, 또는 서로 이격된 영역일 수도 있다. 셀 영역(CL)과 페리 영역(PR)은 서로 다른 기능을 수행하는 영역일 수 있다. 셀 영역(CL)은 메모리 영역이고, 페리 영역(PR)은 비메모리 영역일 수 있다. 예를 들어, 메모리 영역은 SRAM 영역, DRAM 영역, RRAM 영역, 또는 PRAM 영역을 포함할 수 있고, 비메모리 영역은 로직 영역을 포함할 수 있다. 일 실시예에 있어서, 셀 영역(CL)은 SRAM 영역을 구성하는 일부 영역이고, 페리 영역(PR)은 로직 영역을 구성하는 일부 영역일 수 있다. 예를 들어, 셀 영역(CL)에는 SRAM 셀이 배치되고, 페리 영역(PR)에는 SRAM 셀을 동작시키는 주변 회로가 배치될 수 있다.
집적회로 소자(100)의 셀 영역(CL)과 페리 영역(PR)은 활성 영역들(F1, F2, F3), 게이트 라인들(111, 121, 131, 141, 151, 161), 및 게이트 분리층들(CT1, CT2, CT3, CT4)을 포함할 수 있다. 활성 영역들(F1, F2, F3)은 제1 방향(D1)으로 연장되며, 게이트 라인들(111, 121, 131, 141, 151, 161)은 제1 방향(D1)과 교차되는 제2 방향(D2)으로 연장될 수 있다. 활성 영역들(F1, F2, F3)과 게이트 라인들(111, 121, 131, 141, 151, 161)이 교차되는 영역에서 트랜지스터가 형성될 수 있다. 활성 영역들(F1, F2, F3)의 게이트 라인들(111, 121, 131, 141, 151, 161)과 교차되는 영역에 트랜지스터들의 채널 영역이 형성될 수 있다.
집적회로 소자(100)의 셀 영역(CL)은 제1 방향(D1)으로 연장되는 복수의 제1 활성 영역들(F1)을 포함할 수 있다. 제1 활성 영역들(F1)은 서로 평행하게 배치되며, 제2 방향(D2)으로 이격될 수 있다. 제1 활성 영역들(F1) 간의 피치(Pitch)는 가변적일 수 있으며, 서로 이웃하는 2개의 제1 활성 영역들(F1) 간의 피치는 셀 영역(CL) 내 활성 영역들의 위치에 따라 다를 수 있다. 집적회로 소자(100)의 셀 영역(CL)은 제2 방향(D2)으로 연장되며 제1 활성 영역들(F1)과 교차되는 복수의 제1 상부 게이트 라인들(111)과 제1 하부 게이트 라인들(121)을 포함할 수 있다. 제1 상부 게이트 라인들(111)과 제1 하부 게이트 라인들(121)은 제1 게이트 분리층(CT1)에 의해 물리적으로 분리될 수 있다.
일 실시예에 있어서, 페리 영역(PR)은 제1 영역(S1)과 제2 영역(S2)을 포함할 수 있다. 제1 영역(S1)과 제2 영역(S2)은 페리 영역(PR) 내에서 서로 이격되어 배치되거나, 또는 서로 인접하게 배치될 수 있다. 제1 영역(S1)은 채널 영역의 길이가 상대적으로 큰 트랜지스터들이 배치되는 영역이고, 제2 영역(S2)에는 채널 영역의 길이가 상대적으로 작은 트랜지스터들이 배치되는 영역일 수 있다. 즉, 제1 영역(S1)은 상대적으로 큰 폭을 가지는 게이트 라인들이 배치되는 영역이며, 제2 영역(S2)은 상대적으로 작은 폭을 가지는 게이트 라인들이 배치되는 영역일 수 있다. 예를 들어, 제1 영역(S1)에 배치된 트랜지스터들의 채널 영역의 길이는 20nm 이상일 수 있다. 제2 영역(S2)에 배치된 트랜지스터들의 채널 영역의 길이는 20nm 미만일 수 있다.
페리 영역(PR)의 제1 영역(S1)에는 제2 활성 영역들(F2)이 배치될 수 있다. 제2 활성 영역들(F2)은 서로 평행하게 배치되며, 제2 방향(D2)으로 이격될 수 있다. 인접한 제2 활성 영역들(F2) 간의 피치(Pitch)는 일정할 수 있다.
페리 영역(PR)의 제1 영역(S1)에는 제2 방향(D2)으로 연장되는 제2 상부 게이트 라인(131)과 제2 하부 게이트 라인(141)이 배치될 수 있다. 제2 상부 게이트 라인(131)과 제2 하부 게이트 라인(141)은 제2 활성 영역들(F2)과 교차될 수 있다. 제2 상부 게이트 라인(131)과 제2 하부 게이트 라인(141)은 제2 게이트 분리층(CT2)에 의해 물리적으로 분리될 수 있다.
페리 영역(PR)의 제2 영역(S2)에는 제3 활성 영역들(F3)이 배치될 수 있다. 제3 활성 영역들(F3)은 서로 평행하게 배치되며, 제2 방향(D2)으로 이격될 수 있다. 인접한 제3 활성 영역들(F3) 간의 피치는 일정할 수 있다. 일 실시예에 있어서, 제3 활성 영역들(F3) 간의 피치는 제2 활성 영역들(F2) 간의 피치와 다를 수 있다.
일 실시예에 있어서, 셀 영역(CL)에 배치되는 제1 상부 게이트 라인(111)과 제1 하부 게이트 라인(121)의 폭(L1)은 페리 영역(PR)의 제1 영역(S1) 배치되는 제2 상부 게이트 라인(131) 및 제2 하부 게이트 라인(141)의 폭(L2)보다 좁을 수 있다. 또한, 페리 영역(PR)의 제2 영역(S2)에 배치되는 제3 상부 게이트 라인(151), 제3 중간 게이트 라인(161) 및 제3 하부 게이트 라인(171)의 폭(L3)은 페리 영역(PR)의 제1 영역(S1)에 배치되는 제2 상부 게이트 라인(131) 및 제2 하부 게이트 라인(141)의 폭(L2)보다 좁을 수 있다.
일 실시예에 있어서, 셀 영역(CL)에 있는 활성 영역들(F1)과 게이트 라인들(111, 121)의 조합으로 이루어지는 구조물들의 밀도는 페리 영역(PR)에 있는 활성 영역들(F2, F3)과 게이트 라인들(131, 141, 151, 161, 171)의 조합으로 이루어지는 구조물들의 밀도보다 클 수 있다. 페리 영역(PR) 내에 제1 영역(S1)에 있는 제2 활성 영역들(F2)과 게이트 라인들(131, 141)의 조합으로 이루어지는 구조물의 밀도는 제2 영역(S2)에 있는 활성 영역들(F3)과 게이트 라인들(151, 161, 171)의 조합으로 이루어지는 구조물의 밀도보다 작을 수 있다.
일 실시예에 있어서, 셀 영역(CL)에 있는 제1 게이트 분리층(CT1)과 제1 활성 영역(F1)과의 최단 거리(K1)는 페리 영역(PR)의 제1 영역(S1)에 있는 제2 게이트 분리층(CT2)과 제2 활성 영역(F2)과의 최단 거리(K2)보다 가까울 수 있다. 페리 영역(R2)의 제2 영역(S2)에 있는 제3 게이트 분리층(CT3)과 제3 활성 영역(F3)과의 최단 거리(K3)는 페리 영역(PR)의 제1 영역(S1) 있는 제2 게이트 분리층(CT2)과 제2 활성 영역(F2)과의 최단 거리(K2)보다 가까울 수 있다. 페리 영역(R2)의 제2 영역(S2)에 있는 제4 게이트 분리층(CT4)과 제3 활성 영역(F3)과의 최단 거리(K4)는 페리 영역(PR)의 제1 영역(S1) 있는 제2 게이트 분리층(CT2)과 제2 활성 영역(F2)과의 최단 거리(K2)보다 가까울 수 있다.
도 2는 도 1의 P1 영역, P2 영역, 및 P3 영역 각각에 대응하는 주요 구성요소들에 대한 사시도들이다. 도 3은 도 2의 P1 영역에 대한 평면도를 도시한다. 도 4는 도 2의 P2 영역에 대한 평면도를 도시한다. 도 5는 도 2의 P3 영역에 대한 평면도를 도시한다. 도 6는 도 3의 A-A', B-B' 및 C-C'에 대한 단면도들을 도시한다. 도 7은 도 3의 D-D', E-E' 및 F-F'에 대한 단면도들을 도시한다. 도 8은 도 3의 G-G', H-H' 및 I-I'에 대한 단면도들을 도시한다.
도 2 내지 도 8을 참조하면, 집적회로 소자(100)는 기판(10) 상에 활성 영역들(F1, F2, F3), 소자분리층(20), 소스/드레인들(S/D), 게이트 구조체들(110, 120, 130, 140, 150, 160, 170) 및 게이트 분리층들(CT1, CT2, CT3, CT4)을 포함할 수 있다.
기판(10)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(10)은 III-V족 물질 및 IV족 물질 중 적어도 하나로 이루어질 수 있다. 다른 예에서, 기판(10)은 SOI(silicon on insulator) 구조를 가질 수 있다. 기판(10)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
활성 영역들(F1, F2, F3)이 기판(10)으로부터 돌출되며, 제1 방향(D1)으로 연장되어 라인 또는 바 형상을 가질 수 있다. 도 2 내지 도 8에서는 각 영역마다 활성 영역들(F1, F2, F3)의 배치 형태 및 개수가 임의로 도시되어 있으나, 활성 영역들(F1, F2, F3)의 배치 형태 및 개수가 이에 의해 제한되는 것은 아니다. 활성 영역들(F1, F2, F3)은 기판(10)의 일부로 이루어질 수도 있고, 기판(10)으로부터 성장된 에피텍셜층을 포함할 수 도 있다.
소자분리층(20)이 기판(10)의 상면과 활성 영역들(F1, F2, F3)의 하부 측벽을 덮을 수 있다. 소자분리층(20)의 상면 위로 활성 영역들(F1, F2, F3)의 상부가 돌출될 수 있다. 소자분리층(20)은 절연물로 이루어질 수 있다. 예를 들어, 소자분리층(20)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다.
게이트 구조체들(110, 120, 130, 140, 150, 160, 170)은 활성 영역들(F1, F2, F3)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 게이트 구조체들(110, 120, 130, 140, 150, 160, 170)은 각각 게이트 라인(111, 121, 131, 141, 151, 161, 171)과 게이트 스페이서(113, 123, 133, 143, 153, 163, 173), 및 게이트 유전층(115, 125, 135, 145, 155, 165, 175)을 포함할 수 있다.
게이트 라인들(111, 121, 131, 141, 151, 161, 171)은 기판(10)과 소자분리층(20) 상에서 제2 방향(D2)으로 연장될 수 있다. 게이트 라인들(111, 121, 131, 141, 151, 161, 171)은 활성 영역들(F1, F2, F3)의 상부를 덮으면서 활성 영역들(F1, F2, F3)과 교차하도록 연장될 수 있다. 일 실시예에 있어서, 게이트 라인들(111, 121, 131, 141, 151, 161, 171)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 일 실시예에 있어서, 갭필 금속막은 생략될 수도 있다. 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 금속층 및 금속 질화물층은 각각 ALD (atomic layer deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 도전성 캡핑층은 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 도전성 캡핑층은 금속층 위에 다른 도전층이 퇴적될 때 퇴적을 용이하게 하기 위한 접착층(wetting layer) 역할을 할 수 있다. 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 갭필 금속막은 도전성 캡핑층 위에 연장될 수 있다. 갭필 금속막은 W 막 또는 TiN 막으로 이루어질 수 있다. 갭필 금속막은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 갭필 금속막은 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
게이트 스페이서들(113, 123, 133, 143, 153, 163, 173)이 게이트 라인들(111, 121, 131, 141, 151, 161, 171)의 양 측벽 상에 배치될 수 있다. 게이트 스페이서들(113, 123, 133, 143, 153, 163, 173)은 소자분리층(20) 상에서 게이트 라인들(111, 121, 131, 141, 151, 161, 171)의 측벽을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(113, 123, 133, 143, 153, 163, 173)은 다층 구조를 가질 수 있다. 예를 들어, 게이트 스페이서들(113, 123, 133, 143, 153, 163, 173)은 SiN, SiOCN, SiCN 또는 이들의 조합을 포함할 수 있다.
게이트 유전층들(115, 125, 135, 145, 155, 165, 175)이 게이트 라인들(111, 121, 131, 141, 151, 161, 171)과 게이트 스페이서들(113, 123, 133, 143, 153, 163, 173) 사이에 개재되며, 게이트 라인들(111, 121, 131, 141, 151, 161, 171)을 따라 제2 방향(D2)으로 연장될 수 있다. 또한, 게이트 유전층들(115, 125, 135, 145, 155, 165, 175)은 게이트 라인들(111, 121, 131, 141, 151, 161, 171)과 소자분리층(20) 사이에 개재되고, 게이트 라인(111, 121, 131, 141, 151, 161, 171)과 활성 영역들(F1, F2, F3)의 상부 사이에 개재되며, 소자분리층(20)의 상면과 활성 영역들(F1, F2, F3)의 상부 프로파일을 따라 제2 방향(D2)으로 연장될 수 있다. 예를 들어, 게이트 유전층(115, 125, 135, 145, 155, 165, 175)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있다. 게이트 유전층(115, 125, 135, 145, 155, 165, 175)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
게이트 분리층들(CT1, CT2, CT3, CT4)은 게이트 구조체들(110, 120, 130, 140, 150, 160, 170) 사이에 배치될 수 있다. 게이트 분리층들(CT1, CT2, CT3, CT4)은 동일선상에서 인접하게 배치된 게이트 구조체들(110, 120, 130, 140, 150, 160, 170)을 물리적으로 분리시킬 수 있다. 예를 들어, 게이트 분리층들(CT1, CT2, CT3, CT4)은 단일의 절연물질 또는 복수의 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 분리층들(CT1, CT2, CT3, CT4)은 실리콘 산화물, 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 나아가, 게이트 분리층들(CT1, CT2, CT3, CT4)은 내부에 에어 스페이스를 포함할 수도 있다.
소스/드레인(S/D)이 활성 영역들(F1, F2, F3) 상에 배치될 수 있다. 활성 영역들(F1, F2, F3)은 게이트 구조체들(110, 120, 130, 140, 150, 160, 170)의 양 측에서 일부 리세스될 수 있고, 리세스된 영역에 소스/드레인들(S/D)이 배치될 수 있다. 소스/드레인(S/D)은 에피텍셜층으로 이루어질 수 있으며, 불순물을 포함할 수 있다.
도 1, 도 2, 도 3 및 도 6을 참조하면, 집적회로 소자(100)는 셀 영역(CL)에서 제1 활성 영역들(F1), 제1 상부 게이트 구조체(110), 제1 하부 게이트 구조체(120) 및 제1 게이트 분리층(CT1)을 포함할 수 있다.
제1 상부 게이트 구조체(110)는 제1 상부 게이트 라인(111), 제1 상부 게이트 스페이서(113), 및 제1 상부 게이트 유전층(115)을 포함할 수 있다. 제1 하부 게이트 구조체(120)는 제1 하부 게이트 라인(121), 제1 하부 게이트 스페이서(123) 및 제1 하부 게이트 유전층(125)을 포함할 수 있다.
제1 상부 게이트 라인(111)이 소자분리층(20) 상에서 제2 방향(D2)으로 연장되며, 소자분리층(20) 상으로 돌출된 제1 활성 영역들(F1)의 상부를 덮을 수 있다. 제1 하부 게이트 라인(121)은 소자분리층(20) 상에서 제2 방향(D2)으로 연장되며, 소자분리층(20) 상으로 돌출된 제1 활성 영역들(F1)의 상부를 덮을 수 있다. 제1 하부 게이트 라인(121)은 제1 상부 게이트 라인(111)과 제2 방향(D2)으로 이격될 수 있다. 제1 상부 게이트 라인(111)과 제1 하부 게이트 라인(121)은 서로 제2 방향(D2)으로 동일선상에 배치될 수 있다.
제1 상부 게이트 스페이서(113)가 제1 상부 게이트 라인(111)의 양 측벽 상에 배치되어 제2 방향(D2)으로 길게 연장될 수 있다. 제1 상부 게이트 스페이서(113)는 제1 상부 게이트 라인(111)과는 이격될 수 있다. 제1 하부 게이트 스페이서(123)는 제1 상부 게이트 라인(111)의 양 측벽 상에 배치되어 제2 방향(D2)으로 길게 연장될 수 있다. 제1 하부 게이트 스페이서(123)는 제1 하부 게이트 라인(121)과는 이격될 수 있다.
제1 상부 게이트 유전층(115)은 제1 상부 게이트 라인(111)의 바닥면과 양 측벽을 감싸며, U자 형상을 가질 수 있다. 제1 상부 게이트 유전층(115)의 일부는 소자분리층(20)의 상면과 제1 활성 영역들(F1)의 프로파일을 따라 연장될 수 있다. 제1 상부 게이트 유전층(115)의 일부는 제1 상부 게이트 라인(111)과 소자분리층(20) 사이에 개재되고, 제1 상부 게이트 라인(111)과 제1 활성 영역들(F1) 사이에 개재될 수 있다. 제1 상부 게이트 유전층(115)의 일부는 제1 상부 게이트 라인(111)의 양 측벽을 덮으며, 제1 상부 게이트 라인(111)과 제1 상부 게이트 스페이서(113) 사이에 개재될 수 있다.
제1 하부 게이트 유전층(125)은 제1 하부 게이트 라인(121)의 바닥면과 양 측벽을 감싸며, U자 형상을 가질 수 있다. 제1 하부 게이트 유전층(125)이 소자분리층(20)의 상면과 제1 활성 영역들(F1)의 프로파일을 따라 연장될 수 있다. 제1 하부 게이트 유전층(125)의 일부는 제1 하부 게이트 라인(121)과 소자분리층(20) 사이에 개재되고, 제1 하부 게이트 라인(121)과 제1 활성 영역들(F1) 사이에 개재될 수 있다. 제1 하부 게이트 유전층(125)의 일부는 제1 하부 게이트 라인(121)의 양 측벽을 덮으며, 제1 하부 게이트 라인(121)과 제1 하부 게이트 스페이서(123) 사이에 개재될 수 있다.
제1 게이트 분리층(CT1)은 제1 상부 게이트 구조체(110)와 제1 하부 게이트 구조체(120) 사이에 배치될 수 있다. 제1 게이트 분리층(CT1)은 제1 상부 게이트 라인(111)과 제1 하부 게이트 라인(121)에 접할 수 있다. 제1 게이트 분리층(CT1)은 제1 상부 게이트 유전층(115)과 제1 하부 게이트 유전층(125)에 접할 수 있다. 또한, 제1 게이트 분리층(CT1)은 제1 상부 게이트 스페이서(113)와 제1 하부 게이트 스페이서(123)에 접할 수 있다.
도 1, 도 2, 도 4 및 도 7를 참조하면, 집적회로 소자(100)는 페리 영역(PR)의 제1 영역(S1)에서 제2 활성 영역들(F2), 제2 상부 게이트 구조체(130), 제2 하부 게이트 구조체(140), 및 제2 게이트 분리층(CT2)을 포함할 수 있다.
제2 상부 게이트 구조체(130)는 제2 상부 게이트 라인(131), 제2 상부 게이트 스페이서(133), 및 제2 상부 게이트 유전층(135)을 포함할 수 있다. 제2 하부 게이트 구조체(140)는 제2 하부 게이트 라인(141), 제2 하부 게이트 스페이서(143) 및 제2 하부 게이트 유전층(145)을 포함할 수 있다.
제2 상부 게이트 라인(131)이 소자분리층(20) 상에서 제2 방향(D2)으로 연장되며, 소자분리층(20) 상으로 돌출된 제2 활성 영역들(F2)의 상부를 덮을 수 있다. 제2 하부 게이트 라인(141)은 소자분리층(20) 상에서 제2 방향(D2)으로 연장되며 제2 상부 게이트 라인(131)과 제2 방향(D2)으로 이격될 수 있다. 제2 상부 게이트 라인(131)과 제2 하부 게이트 라인(141)은 서로 제2 방향(D2)으로 동일선상에 배치될 수 있다.
제2 상부 게이트 스페이서(133)가 제2 상부 게이트 라인(131)의 양 측벽 상에 배치되어 제2 방향(D2)으로 길게 연장될 수 있다. 제2 상부 게이트 스페이서(133)는 제2 상부 게이트 라인(131)과는 이격될 수 있다. 제2 하부 게이트 스페이서(143)는 제2 상부 게이트 라인(131)의 양 측벽 상에 배치되어 제2 방향(D2)으로 길게 연장될 수 있다. 제2 하부 게이트 스페이서(143)는 제2 하부 게이트 라인(141)과는 이격될 수 있다.
제2 상부 게이트 유전층(135)은 제2 상부 게이트 라인(131)의 바닥면과 양 측벽을 감싸며, U자 형상을 가질 수 있다. 제2 상부 게이트 유전층(135)의 일부는 소자분리층(20)의 상면과 제2 활성 영역들(F2)의 프로파일을 따라 연장될 수 있다. 제2 상부 게이트 유전층(135)의 일부는 제2 상부 게이트 라인(131)과 소자분리층(20) 사이에 개재되고, 제2 상부 게이트 라인(131)과 제2 활성 영역들(F2) 사이에 개재될 수 있다. 제2 상부 게이트 유전층(135)의 일부는 제2 상부 게이트 라인(131)의 양 측벽을 덮으며, 제2 상부 게이트 라인(131)과 제2 상부 게이트 스페이서(133) 사이에 개재될 수 있다. 또한, 제2 상부 게이트 유전층(135)의 일부는 제2 상부 게이트 라인(131)과 제2 게이트 분리층(CT2) 사이에 개재될 수 있다. 제2 상부 게이트 유전층(135)은 제2 게이트 분리층(CT2)의 일 측벽을 덮을 수 있다.
제2 하부 게이트 유전층(145)은 제2 하부 게이트 라인(141)의 바닥면과 양 측벽을 감싸며, U자 형상을 가질 수 있다. 제2 하부 게이트 유전층(145)이 소자분리층(20)의 상면과 제2 활성 영역들(F2)의 프로파일을 따라 연장될 수 있다. 제2 하부 게이트 유전층(145)의 일부는 제2 하부 게이트 라인(141)과 소자분리층(20) 사이에 개재되고, 제2 하부 게이트 라인(141)과 제2 활성 영역들(F2) 사이에 개재될 수 있다. 제2 하부 게이트 유전층(145)의 일부는 제2 하부 게이트 라인(141)의 양 측벽을 덮으며, 제2 하부 게이트 라인(141)과 제2 하부 게이트 스페이서(143) 사이에 개재될 수 있다. 또한, 제2 하부 게이트 유전층(145)의 일부는 제2 하부 게이트 라인(141)과 제2 게이트 분리층(CT2) 사이에 개재될 수 있다. 제2 하부 게이트 유전층(145)은 제2 게이트 분리층(CT2)의 일 측벽을 덮을 수 있다.
제2 게이트 분리층(CT2)은 제2 상부 게이트 구조체(130)와 제2 하부 게이트 구조체(140) 사이에 배치될 수 있다. 제2 게이트 분리층(CT2)은 제2 상부 게이트 라인(131)과 이격되고 제2 하부 게이트 라인(141)과 이격될 수 있다. 제2 게이트 분리층(CT2)은 제2 상부 게이트 유전층(135)과 제2 하부 게이트 유전층(145)에 접할 수 있다. 또한, 제2 게이트 분리층(CT2)은 제2 상부 게이트 스페이서(133)와 제2 하부 게이트 스페이서(143)에 접할 수 있다.
도 1, 도 2, 도 5 및 도 8을 참조하면, 집적회로 소자(100)는 페리 영역(PR)의 제2 영역(S2)에서 제3 활성 영역들(F3), 제3 상부 게이트 구조체(150), 제3 중간 게이트 구조체(160), 제3 하부 게이트 구조체(170), 제3 게이트 분리층(CT3), 및 제4 게이트 분리층(CT4)을 포함할 수 있다.
제3 상부 게이트 구조체(150)는 제3 상부 게이트 라인(151), 제3 상부 게이트 스페이서(153), 및 제3 상부 게이트 유전층(155)을 포함할 수 있다. 제3 중간 게이트 구조체(160)는 제3 중간 게이트 라인(161), 제3 중간 게이트 스페이서(163), 및 제3 중간 게이트 유전층(165)을 포함할 수 있다. 제3 하부 게이트 구조체(170)는 제3 하부 게이트 라인(171), 제3 하부 게이트 스페이서(173) 및 제3 하부 게이트 유전층(175)을 포함할 수 있다.
제3 상부 게이트 라인(151)이 소자분리층(20) 상에서 제2 방향(D2)으로 연장될 수 있다. 제3 중간 게이트 라인(161)은 소자분리층(20) 상에서 제2 방향(D2)으로 연장되며, 소자분리층(20) 상으로 돌출된 제3 활성 영역들(F3)과 교차될 수 있다. 제3 중간 게이트 라인(161)은 제3 상부 게이트 라인(151)과 제2 방향(D2)으로 이격될 수 있다. 제3 하부 게이트 라인(171)은 소자분리층(20) 상에서 제2 방향(D2)으로 연장되며 제3 중간 게이트 라인(161)과 제2 방향(D2)으로 이격될 수 있다. 제3 상부 게이트 라인(151), 제3 중간 게이트 라인(161) 및 제3 하부 게이트 라인(171)은 서로 제2 방향(D2)으로 동일선상에 배치될 수 있다. 제3 중간 게이트 라인(161)은 제2 방향(D2)으로 제3 상부 게이트 라인(151)과 제3 하부 게이트 라인(171) 사이에 배치될 수 있다.
제3 상부 게이트 스페이서(153)가 제3 상부 게이트 라인(151)의 양 측벽 상에 배치되어 제2 방향(D2)으로 길게 연장될 수 있다. 제3 상부 게이트 스페이서(153)는 제3 상부 게이트 라인(151)과는 이격될 수 있다. 제3 중간 게이트 스페이서(163)가 제3 중간 게이트 라인(161)의 양 측벽 상에 배치되어 제2 방향(D2)으로 길게 연장될 수 있다. 제3 중간 게이트 스페이서(163)는 제3 중간 게이트 라인(161)과는 이격될 수 있다. 제3 하부 게이트 스페이서(173)는 제3 상부 게이트 라인(151)의 양 측벽 상에 배치되어 제2 방향(D2)으로 길게 연장될 수 있다. 제3 하부 게이트 스페이서(173)는 제3 하부 게이트 라인(171)과는 이격될 수 있다.
제3 상부 게이트 유전층(155)은 제3 상부 게이트 라인(151)의 양 측벽을 덮으며, 제3 상부 게이트 라인(151)과 제3 상부 게이트 스페이서(153) 사이에 개재될 수 있다. 제3 중간 게이트 유전층(165)은 제3 중간 게이트 라인(161)의 바닥면과 양 측벽을 감싸며, U자 형상을 가질 수 있다. 제3 중간 게이트 유전층(165)의 일부는 소자분리층(20)의 상면과 제3 활성 영역들(F3)의 프로파일을 따라 연장될 수 있다. 제3 중간 게이트 유전층(165)의 일부는 제3 중간 게이트 라인(161)과 소자분리층(20) 사이에 개재되고, 제3 중간 게이트 라인(161)과 제3 활성 영역들(F3) 사이에 개재될 수 있다. 제3 중간 게이트 유전층(165)의 일부는 제3 중간 게이트 라인(161)의 양 측벽을 덮으며, 제3 중간 게이트 라인(161)과 제3 중간 게이트 스페이서(163) 사이에 개재될 수 있다. 제3 중간 게이트 유전층(165)의 일부는 제3 중간 게이트 라인(161)과 제4 게이트 분리층(CT4) 사이에 개재될 수 있다. 제3 중간 게이트 유전층(165)은 제4 게이트 분리층(CT4)의 일 측벽을 덮을 수 있다. 제3 하부 게이트 유전층(175)의 일부는 제3 하부 게이트 라인(171)의 양 측벽을 덮으며, 제3 하부 게이트 라인(171)과 제3 하부 게이트 스페이서(173) 사이에 개재될 수 있다. 제3 하부 게이트 유전층(175)의 일부는 제4 게이트 분리층(CT4)과 제3 하부 게이트 라인(171) 사이에 개재될 수 있다. 제3 하부 게이트 유전층(175)은 제4 게이트 분리층(CT4)의 일 측벽을 덮을 수 있다.
제3 게이트 분리층(CT3)은 제3 상부 게이트 구조체(150)와 제3 중간 게이트 구조체(160) 사이에 배치될 수 있다. 제3 게이트 분리층(CT3)은 제3 상부 게이트 라인(151)과 제3 중간 게이트 라인(161)에 접할 수 있다. 제3 게이트 분리층(CT3)은 제3 상부 게이트 유전층(155)과 제3 중간 게이트 유전층(165)에 접할 수 있다. 또한, 제3 게이트 분리층(CT3)은 제3 상부 게이트 스페이서(153)와 제3 하부 게이트 스페이서(173)에 접할 수 있다.
제4 게이트 분리층(CT4)은 제3 중간 게이트 구조체(160)와 제3 하부 게이트 구조체(170) 사이에 배치될 수 있다. 제4 게이트 분리층(CT4)은 제3 중간 게이트 라인(161)과 이격되고, 제3 하부 게이트 라인(171)과 이격될 수 있다. 제4 게이트 분리층(CT4)은 제3 중간 게이트 유전층(165)과 접하고, 제3 하부 게이트 유전층(175)과 접할 수 있다. 또한, 제4 게이트 분리층(CT4)은 제3 중간 게이트 스페이서(163)와 접하고, 제3 하부 게이트 스페이서(173)와 접할 수 있다.
도 9는 도 3의 R1 영역을 확대 도시한 확대도이다. 도 10는 도 4의 R2 영역을 확대 도시한 확대도이다. 도 11는 도 4의 R3 영역을 확대 도시한 확대도이다. 도 12는 도 5의 R4 영역을 확대 도시한 확대도이다. 도 13는 도 5의 R5 영역을 확대 도시한 확대도이다.
도 3 및 도 9를 참조하면, 일 실시예에 있어서, 셀 영역(CL)에 배치된 제1 상부 게이트 라인(111)은 제1 상부 측벽(111a)을 포함하고, 제1 하부 게이트 라인(121)은 제1 하부 측벽(121a)을 포함할 수 있다. 제1 상부 측벽(111a)과 제1 하부 측벽(121a)은 각각 제1 방향(D1)으로 연장될 수 있다. 제1 상부 측벽(111a)과 제1 하부 측벽(121a)은 제2 방향(D2)으로 이격되며, 서로 마주볼 수 있다. 제1 상부 측벽(111a)과 제1 하부 측벽(121a)은 각각 곡면일 수 있다. 제1 상부 측벽(111a)과 제1 하부 측벽(121a)은 각각 오목한 모양일 수 있다. 제1 상부 측벽(111a)은 제1 상부 게이트 라인(111)을 향하여 오목하고, 제1 하부 측벽(121a)은 제1 하부 게이트 라인(121)을 향하여 오목하게 형성될 수 있다. 제1 상부 측벽(111a)과 제1 하부 측벽(121a) 사이에 제1 게이트 분리층(CT1)이 배치될 수 있다. 제1 상부 측벽(111a)과 제1 하부 측벽(121a)은 각각 제1 게이트 분리층(CT1)에 접할 수 있다. 제1 게이트 분리층(CT1)은 제1 상부 측벽(111a)과 제1 하부 측벽(121a)을 따라 볼록하게 형성된 측벽들을 포함할 수 있다. 이에, 제1 게이트 분리층(CT1)은 중심부에서 제2 방향(D2)의 폭(w1)이 가장 넓을 수 있다.
도 4 및 도 10을 참조하면, 페리 영역(PR)의 제1 영역(S1)에 배치된 제2 상부 게이트 라인(131)은 제2 상부 측벽(131a)을 포함하고, 제2 하부 게이트 라인(141)은 제2 하부 측벽(141a)을 포함할 수 있다. 제2 상부 측벽(131a)과 제2 하부 측벽(141a)은 각각 제1 방향(D1)으로 연장될 수 있다. 제2 상부 측벽(131a)과 제2 하부 측벽(141a)은 제2 방향(D2)으로 이격되며, 서로 마주볼 수 있다. 제2 상부 측벽(131a)과 제2 하부 측벽(141a)은 각각 곡면일 수 있다. 제2 상부 측벽(131a)과 제2 하부 측벽(141a)은 각각 오목한 모양일 수 있다. 제2 상부 측벽은 제2 상부 게이트 라인(131)을 향하여 오목하고, 제2 하부 측벽(141a)은 제2 하부 게이트 라인(141)을 향하여 오목하게 형성될 수 있다. 제2 상부 측벽(131a)과 제2 하부 측벽(141a) 사이에 제2 게이트 분리층(CT2)이 배치될 수 있다. 제2 상부 측벽(131a)은 제2 게이트 분리층(CT2)과 인접하게 배치될 수 있다. 제2 하부 측벽(141a)는 제2 게이트 분리층(CT2)와 인접하게 배치될 수 있다. 제2 상부 측벽(131a)과 제2 하부 측벽(141a)은 각각 제2 게이트 분리층(CT2)과 이격될 수 있다. 제2 상부 측벽(131a)과 제2 게이트 분리층(CT2) 사이에 제2 상부 게이트 유전층(135)이 개재될 수 있다. 제2 하부 측벽(141a) 제2 게이트 분리층(CT2) 사이에 제2 하부 게이트 유전층(145)이 개재될 수 있다. 제2 상부 측벽(131a)은 제2 상부 게이트 유전층(135)으로 덮이고, 제2 하부 측벽(141a)은 제2 하부 게이트 유전층(145)으로 덮일 수 있다. 제2 상부 게이트 유전층(135)은 제2 상부 측벽(131a)의 프로파일을 따라 연장될 수 있다. 제2 하부 게이트 유전층(145)은 제2 하부 측벽(141a)의 프로파일을 따라 연장될 수 있다.
제2 게이트 분리층(CT2)이 제2 상부 게이트 유전층(135) 및 제2 하부 게이트 유전층(145)과 접하며, 볼록하게 형성된 측벽들을 포함할 수 있다. 이에, 제2 게이트 분리층(CT2)은 제2 방향(D2)의 폭(w2)이 중심부에서 가장 넓을 수 있다.
도 9 및 도 10을 비교하면, 일 실시예에 있어서, 제2 게이트 분리층(CT2)의 제2 방향(D2)의 최대 폭(w2)은 제1 게이트 분리층(CT1)의 제2 방향(D2)의 최대 폭(w1)보다 넓을 수 있다. 제2 게이트 분리층(CT2)의 수평 폭 또한 제1 게이트 분리층(CT1)의 수평 폭 보다 넓을 수 있다.
도 4, 도 10, 및 도 11을 참조하면, 일 실시예에 있어서, 제2 상부 게이트 라인(131)은 상단 측벽(131b)을 포함할 수 있다. 상단 측벽(131b)은 제1 방향(D1)으로 연장되며, 제2 상부 측벽(131a)과 대향할 수 있다. 상단 측벽(131b)은 곡면일 수 있다. 상단 측벽(131b)은 볼록한 모양일 수 있다. 일 실시예에 있어서, 상단 측벽(131b)은 제2 상부 측벽(131a)과 다른 곡률을 가질 수 있다. 상단 측벽(131b)의 곡률은 제2 상부 측벽(131a)의 곡률보다 클 수 있다. 상단 측벽(131b)은 제2 상부 게이트 유전층(135)으로 덮일 수 있다.
도 5 및 도 12를 참조하면, 일 실시예에 있어서, 제3 상부 게이트 라인(151)은 제3 상부 측벽(151a)을 포함하고, 제3 중간 게이트 라인(161)은 제3 중간 상부 측벽(161a)을 포함할 수 있다. 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a)은 각각 제1 방향(D1)으로 연장될 수 있다. 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a)은 제2 방향(D2)으로 이격되며, 서로 마주볼 수 있다. 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a)은 각각 곡면일 수 있다. 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a)은 각각 오목한 모양일 수 있다. 제3 상부 측벽(151a)은 제3 상부 게이트 라인(151)을 향하여 오목하고, 제3 중간 상부 측벽(161a)은 제3 중간 게이트 라인(161)을 향하여 오목하게 형성될 수 있다. 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a) 사이에는 제3 게이트 분리층(CT3)이 배치될 수 있다. 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a) 각각은 제3 게이트 분리층(CT3)과 접할 수 있다. 제3 게이트 분리층(CT3)은 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a)을 따라 볼록하게 형성된 측벽들을 포함할 수 있다. 이에, 제3 게이트 분리층(CT3)은 중심부에서 제2 방향(D2)의 폭(w3)이 가장 넓을 수 있다.
도 10 및 도 12를 비교하면, 제3 게이트 분리층(CT3)의 제2 방향(D2)의 최대 폭(w3)은 제2 게이트 분리층(CT2)의 제2 방향(D2)의 최대 폭(w2)보다 작을 수 있다.
도 5 및 도 13을 참조하면, 일 실시예에 있어서, 제3 중간 게이트 라인(161)은 제3 중간 하부 측벽(161b)을 포함하고, 제3 하부 게이트 라인(171)은 제3 하부 측벽(171a)을 포함할 수 있다. 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a)은 각각 제1 방향(D1)으로 연장될 수 있다. 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a)은 제2 방향(D2)으로 이격되며, 서로 마주볼 수 있다. 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a)은 각각 곡면일 수 있다. 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a)은 각각 오목한 모양일 수 있다. 제3 중간 하부 측벽(161b)은 제3 중간 게이트 라인(161)을 향하여 오목하고, 제3 하부 측벽(171a)은 제3 하부 게이트 라인(171)을 향하여 오목하게 형성될 수 있다. 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a) 사이에 제4 게이트 분리층(CT4)이 배치될 수 있다. 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a)은 각각 제4 게이트 분리층(CT4)과 이격될 수 있다. 제3 중간 하부 측벽(161b)은 제3 중간 게이트 유전층(165)으로 덮일 수 있다. 제3 하부 측벽(171a)은 제3 하부 게이트 유전층(175)으로 덮일 수 있다. 제3 중간 게이트 유전층(165)은 제3 중간 하부 측벽(161b)의 프로파일을 따라 연장될 수 있다. 제3 하부 게이트 유전층(175)은 제3 하부 측벽(171a)의 프로파일을 따라 연장될 수 있다. 제4 게이트 분리층(CT4)이 제3 중간 게이트 유전층(165)및 제3 하부 게이트 유전층(175)과 접하며, 볼록하게 형성된 측벽들을 포함할 수 있다. 이에, 제4 게이트 분리층(CT4)은 제2 방향(D2)의 폭(w4)이 중심부에서 가장 넓을 수 있다.
도 10 및 도 13을 비교하면, 일 실시예에 있어서, 제4 게이트 분리층(CT4)의 제2 방향(D2)의 최대 폭(w4)은 제2 게이트 분리층(CT2)의 제2 방향(D2)의 최대 폭(w2)보다 작을 수 있다. 도 12 및 도 13을 비교하면, 일 실시예에 있어서, 제3 게이트 분리층(CT3)의 제2 방향(D2)의 최대 폭(w3)은 제4 게이트 분리층(CT4)의 제2 방향(D2)의 최대 폭(w4)과 다를 수 있다.
도 14는 도 3의 R1 영역과 도 4의 R2 영역을 각각 확대 도시한 확대도들이다.
도 14를 참조하면, 일 실시예에 있어서, 제2 상부 측벽(131a)과 제2 하부 측벽(141a)의 곡률은 제1 상부 측벽(111a)과 제1 하부 측벽(121a)의 곡률과 다를 수 있다. 예를 들어, 제2 상부 측벽(131a)과 제2 하부 측벽(141a)의 곡률은 제1 상부 측벽(111a)과 제1 하부 측벽(121a)의 곡률보다 클 수 있다. 또는, 제2 상부 측벽(131a)과 제2 하부 측벽(141a)의 곡률은 제1 상부 측벽(111a)과 제1 하부 측벽(121a)의 곡률보다 작을 수도 있다.
도 15는 도 5의 R4 영역과 R5 영역을 각각 확대 도시한 확대도들이다.
도 15를 참조하면, 일 실시예에 있어서, 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a)의 곡률은 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a)의 곡률과 다를 수 있다. 예를 들어, 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a)의 곡률이 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a)의 곡률보다 작을 수 있다. 또는, 제3 상부 측벽(151a)과 제3 중간 상부 측벽(161a)의 곡률이 제3 중간 하부 측벽(161b)과 제3 하부 측벽(171a)의 곡률보다 클 수도 있다.
도 16은 본 개시의 일 실시예에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃이다. 도 17은 도 16에 대응하는 평면도들을 도시한다. 도 18은 도 17의 J-J', K-K', 및 L-L'에 대한 단면도들을 도시한다.
도 16을 참조하면, 집적회로 소자(200)는 셀 영역(CL)과 페리 영역(PR)을 포함할 수 있다. 셀 영역(CL)과 페리 영역(PR)에는 서로 다른 폭을 가지는 게이트 라인들이 배치될 수 있다. 셀 영역(CL)에 배치된 게이트 라인들(111, 121)의 폭(L1)은 페리 영역(PR)에 배치된 게이트 라인들(131, 141, 231, 241)의 폭(L2)보다 좁을 수 있다. 도 16의 셀 영역(CL)은 도 1의 셀 영역(CL)과 동일한 구성을 포함할 수 있다.
일 실시예에 있어서, 페리 영역(PR)은 서로 다른 A 영역(A)과 B 영역(B)을 포함할 수 있다. A 영역(A)과 B 영역(B)은 서로 인접한 영역일 수 있고, 서로 이격된 영역일 수도 있다. A 영역(A)에 배치된 게이트 라인들(131, 141)과 B 영역(B)에 배치된 게이트 라인들(231, 241)의 폭(L2)은 서로 동일할 수 있다. 도 16의 A 영역(A)은 도 1의 제1 영역(S1)의 P2 영역과 동일한 구성을 포함할 수 있다.
도 16 내지 도 18을 참조하면, 일 실시예에 있어서, 집적회로 소자(200)는 페리 영역(PR)의 B 영역(B)에서 제4 활성 영역들(F4), 제4 상부 게이트 구조체(230), 제4 하부 게이트 구조체(240)를 포함할 수 있다.
제4 활성 영역들(F4)은 제1 방향(D1)으로 연장될 수 있다. 제4 상부 게이트 구조체(230)가 제4 활성 영역들(F4)과 교차하며 제2 방향(D2)으로 연장될 수 있다. 제4 하부 게이트 구조체(240)가 제4 활성 영역들(F4)과 교차하며 제2 방향(D2)으로 연장될 수 있다. 제4 상부 게이트 구조체(230)과 제4 하부 게이트 구조체(240)는 동일선상에서 제2 방향(D2)으로 이격될 수 있다.
일 실시예에 있어서, 제4 상부 게이트 구조체(230)와 교차하는 제4 활성 영역들(F4)과 제4 하부 게이트 구조체(240)와 교차하는 제4 활성 영역들(F4) 간의 최단 거리(h2)는 제2 상부 게이트 구조체(130)와 교차하는 제2 활성 영역들(F2)과 제2 하부 게이트 구조체(140)와 교차하는 제2 활성 영역들(F2) 간의 최단 거리(h1)보다 멀 수 있다.
제4 상부 게이트 구조체(230)는 제4 상부 게이트 라인(231), 제4 상부 게이트 스페이서(233), 및 제4 상부 게이트 유전층(235)을 포함할 수 있다. 제4 하부 게이트 구조체(240)는 제4 하부 게이트 라인(241), 제4 하부 게이트 스페이서(243) 및 제4 하부 게이트 유전층(245)을 포함할 수 있다.
제4 상부 게이트 라인(231)이 소자분리층(20) 상에서 제2 방향(D2)으로 연장되며, 소자분리층(20) 상으로 돌출된 제4 활성 영역들(F4)의 상부를 덮을 수 있다. 제4 하부 게이트 라인(241)은 소자분리층(20) 상에서 제2 방향(D2)으로 연장되며, 소자분리층(20) 상으로 돌출된 제4 활성 영역들(F4)의 상부를 덮을 수 있다. 제4 상부 게이트 라인(231)과 제4 하부 게이트 라인(241)은 동일선상에서 서로 제2 방향(D2)으로 이격될 수 있다.
일 실시예에 있어서, 제4 상부 게이트 라인(231)은 곡면인 상부 측벽(231a)을 포함하고, 제4 하부 게이트 라인(241)은 곡면인 하부 측벽(241a)을 포함할 수 있다. 상부 측벽(231a)과 하부 측벽(241a)은 서로 마주볼 수 있다. 상부 측벽(231a)과 하부 측벽(241a)은 각각 볼록한 모양일 수 있다. 상부 측벽(231a)과 하부 측벽(241a)은 서로 거울 대칭 구조를 가질 수 있다. 일 실시예에 있어서, 상부 측벽(231a)과 하부 측벽(241a) 간의 최단 거리(w5)는 제2 게이트 분리층(CT2)의 제2 방향(D2)의 최대 폭(w2)보다 클 수 있다.
제4 상부 게이트 스페이서(233)가 제4 상부 게이트 라인(231)의 측벽 상에 배치되어 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제4 상부 게이트 스페이서(233)는 제4 상부 게이트 라인(231)과 이격될 수 있다. 제4 하부 게이트 스페이서(243)가 제4 하부 게이트 라인(241)의 측벽 상에 배치되어 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제4 하부 게이트 스페이서(243)는 제4 하부 게이트 라인(241)과 이격될 수 있다.
제4 상부 게이트 유전층(235)이 제4 상부 게이트 라인(231)의 바닥면과 양 측벽을 감싸며, U자 형상을 가질 수 있다. 제4 상부 게이트 유전층(235)의 일부는 소자분리층(20)의 상면과 제4 활성 영역들(F4)의 프로파일을 따라 연장될 수 있다. 제4 상부 게이트 유전층(235)의 일부는 제4 상부 게이트 라인(231)과 소자분리층 사이에 개재되고, 제4 상부 게이트 라인(231)과 제4 활성 영역들(F4) 사이에 개재될 수 있다. 제4 상부 게이트 유전층(235)의 일부는 제4 상부 게이트 라인(231)과 제4 상부 게이트 스페이서(233) 사이에 개재되어, 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
제4 하부 게이트 유전층(245)이 제4 하부 게이트 라인(241)의 바닥면과 양 측벽을 감싸며, U자 형상을 가질 수 있다. 제4 하부 게이트 유전층(245)의 일부는 소자분리층(20)의 상면과 제4 활성 영역들(F4)의 프로파일을 따라 연장될 수 있다. 제4 하부 게이트 유전층(245)의 일부는 제4 하부 게이트 라인(241)과 소자분리층 사이에 개재되고, 제4 하부 게이트 라인(241)과 제4 활성 영역들(F4) 사이에 개재될 수 있다. 제4 하부 게이트 유전층(245)의 일부는 제4 하부 게이트 라인(241)과 제4 하부 게이트 스페이서(243) 사이에 개재되어, 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
제4 상부 게이트 구조체(230)과 제4 하부 게이트 구조체(240) 사이에는 층간절연층(도면 미도시)이 배치될 수 있다. 층간절연층은 소자분리층(20)과 소스/드레인(S/D)을 덮을 수 있다. 제4 상부 게이트 구조체(230)와 제4 하부 게이트 구조체(240) 사이에는 층간절연층과 별개로 형성된 게이트 분리층은 존재하지 않을 수 있다.
도 19는 본 개시의 일 실시예에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃이다. 도 20은 도 19에 대응하는 평면도들을 도시한다.
도 19를 참조하면, 집적회로 소자(300)는 페리 영역(PR) 내에서 서로 다른 제1 영역(S1)과 제2 영역(S2)을 포함할 수 있다. 제1 영역(S1)과 제2 영역(S2)에는 서로 다른 폭을 가지는 게이트 라인들이 배치될 수 있다. 제1 영역(S1)에 배치된 게이트 라인들(131, 141, 231, 241)의 폭(L2)은 제2 영역(S2)에 배치된 게이트 라인들(251, 261, 271, 281)의 폭(L3, L4)보다 클 수 있다. 도 19의 페리 영역(PR)의 제1 영역(S1)은 도 16의 페리 영역(PR)과 동일한 구성을 포함할 수 있다.
도 19 및 도 20을 참조하면, 일 실시예에 있어서, 집적회로 소자(300)는 페리 영역(PR)의 제2 영역(S2)에서 서로 다른 C 영역(C) 또는 D 영역(D) 중 적어도 하나를 포함할 수 있다. C 영역(C)과 D 영역(D)은 서로 인접한 영역일 수 있고, 또는 서로 이격된 영역일 수도 있다.
집적회로 소자(300)는 C 영역(C)에서 제5 상부 게이트 구조체(250), 제5 하부 게이트 구조체(260) 및 제5 게이트 분리층(CT5)를 포함할 수 있다. 제5 상부 게이트 구조체(250)와 제5 하부 게이트 구조체(260) 사이에 제5 게이트 분리층(CT5)이 배치될 수 있다.
제5 상부 게이트 구조체(250)는 제5 상부 게이트 라인(251), 제5 상부 게이트 스페이서(253) 및 제5 상부 게이트 유전층(255)을 포함할 수 있다. 제5 하부 게이트 구조체(260)는 제5 하부 게이트 라인(261), 제5 하부 게이트 스페이서(263) 및 제5 하부 게이트 유전층(265)을 포함할 수 있다. 일 실시예에 있어서, 제5 게이트 분리층(CT5)은 제5 상부 게이트 라인(251)과 접하고, 제5 하부 게이트 라인(261)과 접할 수 있다.
집적회로 소자(300)는 D 영역(D)에서 제6 상부 게이트 구조체(270), 제6 하부 게이트 구조체(280) 및 제6 게이트 분리층(CT6)를 포함할 수 있다. 제6 상부 게이트 구조체(270)와 제6 하부 게이트 구조체(280) 사이에 제6 게이트 분리층(CT6)이 배치될 수 있다.
제6 상부 게이트 구조체(270)는 제6 상부 게이트 라인(271), 제6 상부 게이트 스페이서(273) 및 제6 상부 게이트 유전층(275)을 포함할 수 있다. 제6 하부 게이트 구조체(280)는 제6 하부 게이트 라인(281), 제6 하부 게이트 스페이서(283) 및 제6 하부 게이트 유전층(285)을 포함할 수 있다. 일 실시예에 있어서, 제6 게이트 분리층(CT6)은 제6 상부 게이트 라인(271)과 이격되고, 제6 하부 게이트 라인(281)과 이격될 수 있다. 제6 게이트 분리층(CT6)과 제6 상부 게이트 라인(271) 사이에 제6 상부 게이트 유전층(275)이 개재될 수 있다. 제6 게이트 분리층(CT6)과 제6 하부 게이트 라인(281) 사이에 제6 하부 게이트 유전층(285)이 개재될 수 있다.
도 21은 일 실시예에 따른 도 4의 D-D'에 대한 단면도이다.
도 1 내지 도 20에서 설명한 내용은 내용은 GAA(Gate-all-around) FET, MBC(Multi-bridge channel) FET 등에 동일하게 적용될 수 있다. 구체적으로, 도 21을 참조하면, 활성 영역은 복수의 채널 패턴들(F2)을 포함할 수 있다. 채널 패턴들(F2)은 일 방향으로 연장되며, 서로 수평 및 수직으로 이격될 수 있다. 게이트 유전층들(135, 145)과 게이트 라인들(131, 141)이 채널 패턴들(F2)을 감쌀 수 있다. 도 21에서돠 같이, 도 1 내지 도 20에서 설명한 활성 영역들은 모두 채널 패턴일 수 있고, 게이트 유전층들과 게이트 라인들에 의해 둘러싸일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims (10)

  1. 기판 상 제1 방향으로 연장되는 핀; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 핀과 교차하는 게이트 라인을 포함하되,
    상기 게이트 라인은 서로 대향하는 제1 측벽과 제2 측벽을 포함하고,
    상기 제1 측벽은 볼록한 모양이며,
    상기 제2 측벽은 오목한 모양인, 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 측벽과 상기 제2 측벽은 서로 다른 곡률을 가지는, 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 측벽의 곡률은 상기 제2 측벽의 곡률보다 큰, 집적회로 소자.
  4. 제1항에 있어서,
    상기 집적회로 소자는:
    상기 제2 측벽에 인접하게 배치되는 게이트 분리층;
    상기 게이트 라인의 측벽을 감싸는 게이트 유전층; 및
    상기 게이트 유전층 상 게이트 스페이서를 더 포함하는, 집적회로 소자.
  5. 제4항에 있어서,
    상기 게이트 유전층은,
    상기 게이트 라인의 상기 제2 측벽과 상기 게이트 분리층 사이에 개재되는, 집적회로 소자.
  6. 기판 상 제1 방향으로 연장되는 제1 핀들;
    상기 기판 상 상기 제1 방향으로 연장되는 제2 핀들;
    상기 제1 방향과 교차되는 제2 방향으로 연장되어 상기 제1 핀들과 교차되며, 제1 폭을 갖는 제1 게이트 라인;
    상기 제2 방향으로 연장되어 상기 제2 핀들과 교차되며, 제1 폭보다 좁은 제2 폭을 갖는 제2 게이트 라인;
    상기 제2 방향으로 연장되어 상기 제2 게이트 라인과 상기 제2 방향으로 이격되며, 상기 제2 폭을 갖는 제3 게이트 라인; 및
    상기 제2 게이트 라인과 상기 제3 게이트 라인 사이에 배치되는 제1 게이트 분리층을 포함하되,
    상기 제1 게이트 라인은 곡면이며, 서로 다른 곡률을 가지는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 게이트 분리층은 상기 제2 게이트 라인 및 상기 제3 게이트 라인과 접하는, 집적회로 소자.
  7. 제6항에 있어서,
    상기 제1 측벽은,
    볼록한 모양인, 집적회로 소자.
  8. 제6항에 있어서,
    상기 제2 측벽은,
    오목한 모양인, 집적회로 소자.
  9. 제6항에 있어서,
    상기 집적회로 소자는:
    상기 제3 게이트 라인과 상기 제2 방향으로 이격되며, 상기 제2 폭을 갖는 제4 게이트 라인; 및
    상기 제3 게이트 라인과 상기 제4 게이트 라인 사이에 배치되는 제2 게이트 분리층을 더 포함하되,
    상기 제3 게이트 라인은 상기 제2 방향으로 상기 제2 게이트 라인과 상기 제4 게이트 라인 사이에 배치되고,
    상기 제2 게이트 분리층은 상기 제3 게이트 라인 및 상기 제4 게이트 라인과 이격되는, 집적회로 소자.
  10. 제9항에 있어서,
    상기 집적회로 소자는:
    상기 제1 게이트 라인과 상기 제2 방향으로 이격되며, 상기 제1 폭을 갖는 제5 게이트 라인; 및
    상기 제1 게이트 라인과 상기 제5 게이트 라인 사이에 배치되는 제3 게이트 분리층을 더 포함하되,
    상기 제3 게이트 분리층은 상기 제1 게이트 라인 및 상기 제5 게이트 라인과 이격되는, 집적회로 소자.
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