KR101996134B1 - 소스/드레인 에피택시 영역들을 위한 유연한 병합 기법 - Google Patents

소스/드레인 에피택시 영역들을 위한 유연한 병합 기법 Download PDF

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KR101996134B1
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카이쉬안 리
치아타 여우
청위 양
성쩐 왕
스하이 양
펑청 양
옌밍 천
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Abstract

방법은 제1 리세스들을 형성하기 위해 제1 반도체 핀과 제2 반도체 핀을 에칭하는 단계를 포함한다. 제1 반도체 핀과 제2 반도체 핀은 제1 거리를 갖는다. 제2 리세스들을 형성하기 위해 제3 반도체 핀과 제4 반도체 핀이 에칭된다. 제3 반도체 핀과 제4 반도체 핀은 제1 거리와 같거나 또는 제1 거리보다 작은 제2 거리를 갖는다. 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 제2 리세스들로부터 제2 에피택시 반도체 영역들을 동시에 성장시키기 위해 에피택시가 수행된다. 제1 에피택시 반도체 영역들은 서로 병합되고, 제2 에피택시 반도체 영역들은 서로 분리된다.

Description

소스/드레인 에피택시 영역들을 위한 유연한 병합 기법{FLEXIBLE MERGE SCHEME FOR SOURCE/DRAIN EPITAXY REGIONS}
본 발명은 소스/드레인 에피택시 영역들을 위한 유연한 병합 기법에 관한 것이다.
IC 물질 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)와 같은, 삼차원 트랜지스터가 평면형 트랜지스터를 대체하기 위해 도입되었다. 기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다. 예를 들어, 코어 (논리) 회로 및 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 회로와 같은 상이한 회로들을 위한 FinFET은 상이한 설계를 가질 수 있고, 이웃해 있는 핀들로부터 성장된 소스/드레인 에피택시 영역들은 (논리 회로와 같은) 일부 회로들을 위해서는 병합될 필요가 있을 수 있고, (SRAM 회로와 같은) 다른 회로를 위해서는 서로 분리될 필요가 있을 수 있다. 그러나, 제조 비용을 절감하기 위해, 상이한 영역들에 대한 에피택시는 동시에 수행된다. 이것은 에피택시 영역들을 선택적으로, 일부 회로들을 위해서는 병합시키고, 다른 회로들을 위해서는 병합시키지 않는 것을 어럽게 한다. 따라서, 병합된 에피택시 영역들을 서로 분리시키도록, 병합된 에피택시 영역들은 트리밍될 필요가 있다.
본 발명개시의 일부 실시예들에 따르면, 방법은 서로 평행하게 있고 이웃해 있는 제1 반도체 핀들의 최상면들 및 측벽들 상에서 연장하는 제1 게이트 스택을 형성하는 단계, 서로 평행하게 있고 이웃해 있는 제2 반도체 핀들의 최상면들 및 측벽들 상에서 연장하는 제2 게이트 스택을 형성하는 단계, 및 유전체층을 형성하는 단계를 포함한다. 유전체층은 제1 게이트 스택 및 제1 반도체 핀들 상에서 연장하는 제1 부분, 및 제2 게이트 스택 및 제2 반도체 핀들 상에서 연장하는 제2 부분을 포함한다. 제1 에칭 공정에서, 유전체층의 제1 부분은 에칭되어 제1 반도체 핀들의 측벽들 상에서 제1 핀 스페이서들이 형성된다. 제1 핀 스페이서들은 제1 높이를 갖는다. 제2 에칭 공정에서, 유전체층의 제2 부분은 에칭되어 제2 반도체 핀들의 측벽들 상에서 제2 핀 스페이서들이 형성된다. 제2 핀 스페이서들은 제1 높이보다 큰 제2 높이를 갖는다. 제1 핀 스페이서들 사이에서 제1 리세스들을 형성하도록 제1 반도체 핀들이 리세싱된다. 제2 핀 스페이서들 사이에서 제2 리세스들을 형성하도록 제2 반도체 핀들이 리세싱된다. 본 방법은 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 제2 리세스들로부터 제2 에피택시 반도체 영역들을 동시에 성장시키는 단계를 더 포함한다. 제1 리세스들 중 이웃해 있는 제1 리세스들로부터 성장된 제1 에피택시 반도체 영역들은 서로 병합된다. 제2 리세스들 중 이웃해 있는 제2 리세스들로부터 성장된 제2 에피택시 반도체 영역들은 서로 분리된다.
본 발명개시의 일부 실시예들에 따르면, 방법은 제1 리세스들을 형성하기 위해 제1 반도체 핀과 제2 반도체 핀을 에칭하는 단계를 포함한다. 제1 반도체 핀과 제2 반도체 핀은 제1 거리를 갖는다. 제2 리세스들을 형성하기 위해 제3 반도체 핀과 제4 반도체 핀이 에칭된다. 제3 반도체 핀과 제4 반도체 핀은 제1 거리와 같거나 또는 제1 거리보다 작은 제2 거리를 갖는다. 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 제2 리세스들로부터 제2 에피택시 반도체 영역들을 동시에 성장시키기 위해 에피택시가 수행된다. 제1 에피택시 반도체 영역들은 서로 병합되고, 제2 에피택시 반도체 영역들은 서로 분리된다.
본 발명개시의 일부 실시예들에 따르면, 방법은 공통의 퇴적 공정에서, 제1 반도체 핀들의 최상면들과 측벽들 상의 제1 부분, 및 제2 반도체 핀들의 최상면들과 측벽들 상의 제2 부분을 포함하는 유전체층을 형성하는 단계를 포함한다. 개별적인 에칭 공정들에서, 제1 핀 스페이서들과 제2 핀 스페이서들을 각각 형성하기 위해 유전체층의 제1 부분 및 유전체층의 제2 부분이 에칭된다. 제1 핀 스페이서들은 제1 높이를 갖고, 제2 핀 스페이서들은 제1 높이보다 큰 제2 높이를 갖는다. 제1 핀 스페이서들 사이에서 제1 리세스들을 형성하도록 제1 반도체 핀들이 에칭된다. 제2 핀 스페이서들 사이에서 제2 리세스들을 형성하도록 제2 반도체 핀들이 에칭된다. 공통의 에피택시 공정에서, 제1 에피택시 반도체 영역들은 제1 리세스들로부터 성장되고, 제2 에피택시 반도체 영역들은 제2 리세스들로부터 성장된다. 제1 에피택시 반도체 영역들은 서로 병합되고, 제2 에피택시 반도체 영역들은 서로 떨어진다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. 상이한 디바이스 영역들에서의 핀 스페이서들의 형성을 분리함으로써, 상이한 디바이스 영역들에서의 핀 스페이서들의 높이는 개별적으로 조정될 수 있다. 이것은 유리하게도 병합되거나 병합되지 않은 에피택시 소스/드레인 영역들을 형성하는데 있어서 유연성을 가져게 한다. 핀 스페이서들의 형성은 공통의 퇴적 공정을 공유하고, 상이한 디바이스 영역들에 대한 소스/드레인 영역들을 형성하기 위한 에피택시 또한 공통의 공정이다. 따라서, 제조 비용이 감소된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 10c는 일부 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 단계들의 단면도들 및 사시도들이다.
도 11은 일부 실시예들에 따른 논리 회로 및 정적 랜덤 액세스 메모리(SRAM) 회로의 예시적인 레이아웃들을 나타낸다.
도 12는 일부 실시예들에 따른 FinFET을 형성하기 위한 공정 흐름을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 예시적인 실시예들에 따라 핀 전계 효과 트랜지스터(FinFET) 및 그 형성 방법이 제공된다. FinFET의 형성의 중간 단계들이 예시된다. 일부 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1a 내지 도 10c는 FinFET들의 형성에서의 중간 단계들을 나타낸다. 도 1a 내지 도 10c에서 도시된 단계들은 또한 도 12에서 도시된 공정 흐름(500)에서 개략적으로 예시된다. 도 1a 내지 도 10c에서의 각각의 도면번호들은 문자 "A", "B" 또는 "C"를 포함할 수 있다. 문자 "A"는 각각의 도면이 사시도를 나타낸 것임을 가리키고, 문자 "B"는 각각의 도면이 도 1a에서의 B-B 라인을 포함하는 수직 평면과 동일한 평면으로부터 획득된 것임을 가리키며, 문자 "C"는 각각의 도면이 도 1a에서의 C-C 라인들을 포함하는 수직 평면들과 동일한 평면들로부터 획득된(그리고 결합된) 것임을 가리킨다. 따라서, 도면번호에서 문자 "B"를 포함하는 도면들은 게이트 스택들의 길이 방향에 평행한 수직 평면들로부터 획득된 단면도들을 도시하며, 도면번호에서 문자 "C"를 포함하는 도면들은 반도체 핀들의 길이 방향에 평행한 수직 평면들로부터 획득된 단면도들을 도시하며, 이는 후속 단락들에서 상세히 논의될 것이다.
도 1a는 기판(20), 격리 영역들(22), 격리 영역들(22) 사이의 반도체 스트립들(24), 및 격리 영역들(22)의 최상면들 위의 반도체 핀들(26)을 포함하는 구조물의 형성에서의 사시도를 나타낸다. 기판(20)은 실리콘 기판, 실리콘 탄소 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 물질들과 같은 다른 반도체 물질들로 형성된 기판일 수 있는 반도체 기판이다. 기판(20)은 p형 또는 n형 불순물로 경도핑(lightly dope)될 수 있다.
격리 영역들(22)은 예를 들어, 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들일 수 있다. STI 영역들(22)의 형성은 반도체 기판(20)을 에칭하여 트렌치들을 형성하고, 트렌치들을 유전체 물질(들)로 채워서 STI 영역들(22)을 형성하는 것을 포함할 수 있다. STI 영역들(22)은 실리콘 산화물을 포함할 수 있고, 질화물과 같은 다른 유전체 물질들이 또한 사용될 수 있다. 반도체 핀들(26)은 밑에 있는 반도체 스트립들(24)과 중첩된다. 반도체 핀들(26)의 형성은 STI 영역들(22)의 제거된 부분들 사이의 반도체 물질의 부분들이 반도체 핀들(26)이 되도록, STI 영역들(22)을 리세싱하는 것을 포함할 수 있다. 반도체 핀들(26) 및 반도체 스트립들(24)의 일부 또는 실질적으로 그 전부는 실리콘(게르마늄이 없음), 또는 비제한적인 예시로서, 실리콘 탄소, 실리콘 게르마늄 등을 비롯한 실리콘 함유 화합물로 형성될 수 있다.
복수의 평행한 게이트 스택들(28)이 반도체 핀들(26) 상에 형성된다. 게이트 스택들(28)은 서로 평행하고, 반도체 핀들(26)의 일부 다른 부분들을 덮지 않으면서 반도체 핀들(26)의 일부분들을 덮는다. 게이트 스택들(28)은 반도체 핀들(26)의 측벽들 및 최상면들 상의 게이트 유전체들(32)과, 게이트 유전체들(32) 위의 게이트 전극들(34)을 포함한다. 게이트 유전체들(32)은 실리콘 산화물, 실리콘 질화물, 갈륨 산화물, 알루미늄 산화물, 스칸듐 산화물, 지르코늄 산화물, 란타늄 산화물, 하프늄 산화물, 이들의 조합, 및 이들의 다중층들로부터 선택될 수 있다. 게이트 전극들(34)은 폴리실리콘, 내화 금속을 포함하는 도전성 물질, 또는 예를 들어, 폴리실리콘, Ti, W, TiAl, TaC, TaCN, TaAlC, TaAlCN, TiN, 및 TiW를 포함하는 각각의 화합물로 형성될 수 있다. 다른 예시들에서, 게이트 전극들(34)은 니켈(Ni), 금(Au), 구리(Cu), 또는 이들의 합금들을 포함한다.
본 발명개시의 일부 실시예들에 따르면, 게이트 스택들(28)은 최종 FinFET들에 남아서, 최종 FinFET들의 게이트 스택들을 형성한다. 본 발명개시의 대안적인 실시예들에 따르면, 게이트 스택들(28)은 후속 단계들에서 대체 게이트들로 대체될 더미 게이트 스택들이다. 따라서, 게이트 스택들(28)은, 예를 들어, 폴리실리콘을 포함할 수 있는 더미 게이트 전극들(참조번호 34로서 또한 표시됨)을 포함할 수 있다. 더미 게이트 유전체들(32)이 더미 게이트 전극들(34)과 반도체 핀들(26) 사이에 형성되거나 형성되지 않을 수 있다.
게이트 스택들(28)은 또한 게이트 전극들(34) 위에 형성된 하드 마스크들(35, 36)을 포함할 수 있다. 일부 실시예들에 따르면, 하드 마스크들(35)은 실리콘 산화물, SiOCN(silicon oxycarbo-nitride) 등으로 형성된다. 하드 마스크들(36)은, 일부 실시예들에 따라, 실리콘 질화물(SiN), SiOCN, SiOC 또는 다른 유전체 물질들로 형성될 수 있다.
도 1a에서 도시된 사시도는 점선 박스로 개략적으로 나타낸 회로들(602, 604)의 예시적인 레이아웃들을 도시한다. 일부 실시예들에 따르면, 회로들(602, 604) 각각은 논리 회로 또는 SRAM 회로로부터 선택되며, 회로들(602, 604)은 동일한 유형의 회로 또는 상이한 유형의 회로일 수 있다. 다음의 설명에서, 회로들(602, 604)은, 예시로서 논리 회로와 SRAM 회로로서 각각 지칭되지만, 다른 조합들이 또한 구상가능하다.
일부 실시예들에 따르면, 회로(602)는 n형 FinFET 영역(100) 및 p형 FinFET 영역(200)을 포함하는 디바이스 영역에서 형성되고, 회로(604)는 n형 FinFET 영역(300) 및 p형 FinFET 영역(400)을 포함하는 디바이스 영역에서 형성된다. 디바이스 영역들(100, 200, 300, 400)은 또한 도 1b 및 도 1c 내지 도 10c에 도시되어 있다. 반도체 핀들(126, 226, 326, 426)이 각각 영역들(100, 200, 300, 400)에서 형성되고, 이들을 반도체 핀들(26)이라고 통칭한다. 게이트 스택들(28)은 반도체 핀들(26)의 길이 방향에 수직인 방향으로 형성된다. 밀집된 예시 목적을 위해 게이트 스택들(28)이 상이한 디바이스 영역들(100, 200, 300, 400) 내로 연속적으로 연장되는 것이 도시되어 있지만, 상이한 디바이스 영역들에서의 게이트 스택들(28)은 서로 물리적으로 분리될 수 있거나, 또는 일부 디바이스 영역들에서의 일부 게이트 스택들(28)이 임의의 조합으로 연결될 수 있는 반면에, 다른 디바이스 영역들에서의 게이트 스택들(28)은 분리된다는 것을 유념한다.
도 1b는 디바이스 영역들(100, 200, 300, 400)에서의 반도체 핀들(26)의 단면도들을 나타내며, 본 단면도는 도 1a에서의 B-B 라인을 따라 절단한 평면으로부터 획득된 것이다. 또한, 본 단면도의 평면은 2개의 이웃해 있는 게이트 스택들(28)(도 1c에 개략적으로 도시됨)의 중간으로부터 획득된 것이다. 도 1b에서 도시된 바와 같이, 이웃해 있는 핀들(126) 사이의 거리(D1)는 이웃해 있는 핀들(326) 사이의 거리(D1')보다 크거나, 이와 같거나, 또는 이보다 작을 수 있다. 이웃해 있는 핀들(226) 사이의 거리(D2)는 이웃해 있는 핀들(426) 사이의 거리(D2')보다 크거나, 이와 같거나, 또는 이보다 작을 수 있다. 도 1b에서 도시된 도면은 도 1a에서의 점선들(602, 604)(도 11 참조)로 표시된 영역들에서 도시된 구조물을 반영한 것이다.
도 1c는 디바이스 영역들(100, 200, 300, 400)의 단면도들을 나타내며, 본 단면도들은 도 1a에서의 C-C 라인들을 따라 절단한 평면들로부터 획득된 것이다.
도 1a, 도 1b, 및 도 1c에서 도시된 바와 같이, 유전체층(38)이 형성된다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(502)로서 나타난다. 유전체층(38)은 스페이서층이라고 달리 지칭된다. 본 발명개시의 일부 실시예들에 따르면, 스페이서층(38)은 실리콘 질화물, 실리콘 산화물, 실리콘 카보질화물(SiCN), 실리콘 옥시카보질화물(SiOCN), 실리콘 옥시질화물(SiON)로 형성되지만, 다른 유전체 물질들이 사용될 수 있다. 스페이서층(38)은 약 2㎚와 약 5㎚ 사이의 범위의 두께를 가질 수 있다.
스페이서층(38)은 컨포멀(conformal)층으로서 형성되고, 따라서 반도체 핀들(26)(도 1b) 및 게이트 스택들(28)(도 1c)의 최상면들 및 측벽들을 덮는다. 반도체 핀들(26)의 측벽들 상의 스페이서층(38)의 일부분들은, 도 2b에서 도시된 바와 같이, 핀 스페이서들을 형성하는데 사용되고, 게이트 스택들(28)의 측벽들 상의 스페이서층(38)의 일부분들은 게이트 스페이서들을 형성하는데 사용된다.
마스크층(40)이 스페이서층(38) 위에 형성된다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(502)로서 나타난다. 마스크층(40)의 물질은 스페이서층(38)의 물질에 비해 높은 에칭 선택도를 갖도록 선택된다. 본 발명개시의 일부 실시예들에 따르면, 마스크층(40)의 물질은 또한 실리콘 질화물, 실리콘 산화물, 실리콘 카보질화물(SiCN), 실리콘 옥시카보질화물(SiOCN), 실리콘 옥시질화물(SiON)로부터 선택된다. 마스크층(40)은 약 2㎚와 약 10㎚ 사이의 범위의 두께를 가질 수 있다. 마스크층(40)은 또한 컨포멀층으로서 형성된다. 스페이서층(38) 및 마스크층(40)의 형성은 원자층 증착(Atomic Layer Deposition; ALD) 및 화학적 기상 증착(Chemical Vapor Deposition; CVD)과 같은 컨포멀 증착 방법으로부터 선택될 수 있다. 스페이서층(38)과 마스크층(40) 둘 다는 디바이스 영역들(100, 200, 300, 400) 내로 연장한다.
도 2a, 도 2b, 및 도 2c는 영역(100)에서 스페이서층(38)의 패터닝을 도시한다. 먼저, 포토레지스트(42)가 도포되고 패터닝되는데, 포토레지스트(42)는 도 2b와 도 2c에서는 도시되되 도 2a에서는 도시되어 있지 않지만, 포토레지스트(42)는 도 2a에서 여전히 존재한다. 포토레지스트(42)는 단일층 포토레지스트일 수 있거나, 또는 2개의 포토레지스트들(하위층과 상위층으로서 알려짐) 사이에 샌드위치된 무기물층(중간층으로서 알려짐)을 포함하는 3층 포토레지스트일 수 있다. 패터닝된 포토레지스트(42)는 영역들(200, 300, 400)을 덮고, 영역(100)은 덮히지 않도록 남겨둔다. 다음으로, 마스크층(40)의 일부분들을 영역(100)으로부터 제거하기 위해 에칭 단계가 수행된다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(504)로서 나타난다. 공정 및 이웃해 있는 핀들(126)(도 1c) 사이의 거리에 따라, 마스크층(40)은, 도 2b에서 도시된 바와 같이, 이웃해 있는 핀들(126) 사이에 잔여 부분을 남기거나 남기지 않을 수 있다. 마스크층(40)이 제거된 후, 영역(100)에서 스페이서층(38)의 일부분이 노출되고, 영역(100)에서 스페이서층(38)을 에칭하도록 비등방성(anisotropic) 에칭이 수행되어, 핀들(126)의 최상부 상의 스페이서층(38)의 최상부분들이 제거되어 핀들(126)을 노출시킨다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(506)로서 나타난다. 게이트 스택들(28)의 측벽들 상의 스페이서층(38)의 잔여 부분들은 게이트 스페이서들(144)(도 2c)이 되고, 핀들(126)(도 1b)의 측벽들 상의 스페이서층(38)의 잔여 부분들은 핀 스페이서들(146)(도 2b)이 된다. 스페이서층(38)의 에칭 시간은 핀 스페이서들(146)이 적절한 높이(H1)(도 2b)를 갖도록 선택된다.
후속 단계에서, 리세스들(148)(도 2b 및 도 2c)이 반도체 핀들(126) 내로 연장하도록 형성되게끔, 노출된 반도체 핀들(126)은, 예를 들어, 이방성 또는 등방성 에칭 단계에서 리세싱된다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(508)로서 나타난다. 리세스들(148)의 바닥들은 STI 영역들(22)의 최상면들보다 높은 곳에 있거나, 또는 이와 동일한 높이이거나, 또는 이보다 낮은 곳에 있을 수 있다. 핀들(126)을 침습하되, 핀 스페이서들(146)을 거의 침습하지 않는 에천트를 사용하여 에칭이 수행된다. 따라서, 에칭 단계에서, 핀 스페이서들(146)의 높이는 실질적으로 감소되지 않는다. 리세스들(148)의 형성 후에, 예를 들어, 애싱(ashing) 단계에서 포토레지스트(42)가 제거된다.
도 3a, 도 3b, 및 도 3c는 영역(300)에서의 스페이서층(38)의 패터닝을 도시한다. 먼저, 포토레지스트(50)가 도포되고 패터닝되는데, 포토레지스트(50)는 도 3b와 도 3c에서는 도시되되 도 3a에서는 도시되어 있지 않지만, 포토레지스트(50)는 도 3a에서 여전히 존재한다. 포토레지스트(50)는 또한 단일층 포토레지스트 또는 3층 포토레지스트일 수 있다. 패터닝된 포토레지스트(50)는 영역들(100, 200, 400)을 덮고, 영역(300)은 덮히지 않도록 남겨둔다. 다음으로, 영역(300)에서 마스크층(40)의 일부분들을 제거하기 위해 에칭 단계가 수행된다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(510)로서 나타난다. 공정 및 이웃해 있는 핀들(326)(도 2c) 사이의 거리에 따라, 마스크층(40)은 이웃해 있는 핀들(326) 사이에 잔여 부분을 남기거나 남기지 않을 수 있다(도 3c). 마스크층(40)이 제거된 후, 영역(300)에서 스페이서층(38)의 일부분이 노출되고, 스페이서층(38)을 에칭하도록 비등방성 에칭이 수행되어, 핀들(326)의 최상부 상의 스페이서층(38)의 최상부분들이 제거되어 핀들(326)을 노출시킨다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(512)로서 나타난다. 게이트 스택들(28)의 측벽들 상의 스페이서층(38)의 잔여 부분들은 게이트 스페이서들(344)(도 3c)이 되고, 핀들(326)(도 3b)의 측벽들 상의 스페이서층(38)의 잔여 부분들은 핀 스페이서들(346)(도 3b)이 된다. 스페이서층(38)의 에칭 시간은 핀 스페이서들(346)이 적절한 높이(H3)(도 3b)를 갖도록 선택된다.
후속 단계에서, 리세스들(348)(도 3b 및 도 3c)이 반도체 핀들(326) 내로 연장하도록 형성되게끔, 노출된 반도체 핀들(326)은, 예를 들어, 이방성 또는 등방성 에칭 단계에서 리세싱된다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(514)로서 나타난다. 리세스들(348)의 바닥들은 STI 영역들(22)의 최상면들보다 높은 곳에 있거나, 또는 이와 동일한 높이이거나, 또는 이보다 낮은 곳에 있을 수 있다. 핀들(326)을 침습하되, 핀 스페이서들(346)을 거의 침습하지 않는 에천트를 사용하여 에칭이 수행된다. 따라서, 에칭 단계에서, 핀 스페이서들(346)의 높이는 실질적으로 감소되지 않는다. 리세스들(348)의 형성 후, 포토레지스트(50)는 제거된다.
도 4a, 도 4b, 및 도 4c는 영역들(100, 300)에서 에피택시 반도체 영역들(152, 352)(FinFET의 소스/드레인 영역들임)을 각각 형성하기 위한 동시적 에피택시를 도시한다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(516)로서 나타난다. 본 발명개시의 일부 실시예들에 따르면, 에피택시 영역들(152, 352)의 형성은 실리콘 인(SiP) 또는 인 도핑된 실리콘 탄소(SiCP)를 에피택셜방식으로 성장시키는 것을 포함하고, 영역들(100, 300)에서 형성된 최종 FinFET은 n형 FinFET이다. 도 4b에서 도시된 바와 같이, 에피택시의 초기 단계에서, 성장된 에피택시 영역들(152, 352)은 핀 스페이서들(146, 346)에 의해 갇혀있다. 에피택시 영역들(152, 352)이 각각 핀 스페이서들(146, 346)의 최상 단부들보다 높게 성장한 후에는, 수직 성장과 함께 횡측 성장이 또한 발생하고, 에피택시 영역들(152, 352)은 횡측으로 확장된다.
이웃해 있는 리세스들(148)로부터 성장된 에피택시 영역들(152)의 일부분들은 대형 에피택시 영역으로서 병합될 수 있거나, 또는 에피택시가 완성될 때 서로 분리된 채로 남을 수 있다. 이웃해 있는 리세스들(348)로부터 성장된 에피택시 영역들(352)의 일부분들이 또한 대형 에피택시 영역으로 병합될 수 있거나, 또는 에피택시가 완성될 때 서로 분리된 채로 남을 수 있다. 또한, 병합이 발생할 때 공극(void)(153, 353)이 형성될 수 있다. 병합이 발생하는지의 여부는 각각의 핀 스페이서들(146, 346)의 높이, 및 에피택시가 얼마나 오랫동안 지속되는지에 의존한다. 따라서, 높이(H1, H3)(도 4b)를 조정함으로써, 다음 4가지 시나리오들 중 하나가 발생할 수 있다: 양쪽 에피택시 영역들(152, 352)에 대해 병합이 발생함, 에피택시 영역(152)에 대해서는 병합이 발생하지만 에피택시 영역(352)에 대해서는 병합이 발생하지 않음, 에피택시 영역(352)에 대해서는 병합이 발생하지만 에피택시 영역(152)에 대해서는 병합이 발생하지 않음, 에피택시 영역들(152, 352) 중 어느 것에 대해서도 병합이 발생하지 않음. 도 4d는 점선의 대응하는 에피택시 부분들(608)이 존재하지 않는 경우, 병합되지 않은 에피택시 영역들(152, 352)이 예시되는 일부 예시적인 실시예들을 도시한다.
도 4b를 다시 참조하면, 예를 들어, 병합이 에피택시 영역(152)에 대해서는 발생하지만 에피택시 영역(352)에 대해서는 발생하지 않는 것이 바람직한 경우, 핀 스페이서들(146)은 핀 스페이서들(346)의 높이(H3)보다 작은 높이(H1)를 갖도록 형성될 수 있다. 결과적으로, 횡측 확장은 에피택시 영역(352)에서보다 에피택시 영역(152)에서 더 일찍 발생하고, 에피택시 영역(152)은 병합되지만 에피택시 영역(352)은 병합되지 않는다. 본 발명개시의 일부 실시예들에 따르면, 높이(H1)를 높이(H3)보다 작게하기 위해, 스페이서층(38)을 에칭하기 위한 시구간(TP1)(도 2b에서 도시된 단계)은 스페이서 층(38)을 에칭하기 위한 시구간(TP3)(도 3b에서 도시된 단계)보다 길어지도록 선택될 수 있다. 본 발명개시의 일부 실시예들에 따르면, TP1/TP3 비는 약 1.5보다 클 수 있고, 약 1.5 내지 약 5.0 사이의 범위 내에 있을 수 있다. 결과적으로, 높이(H3/H1)는 약 1.5보다 클 수 있고, 약 1.5 내지 약 5.0 사이의 범위 내에 있을 수 있다. 이웃해 있는 에피택시 영역들의 병합으로, 결과적인 FinFET은 더 높은 구동(포화 전류)을 가질 수 있다. 이웃해 있는 에피택시 영역들이 병합되지 않으면, 결과적인 FinFET은 더욱 소형화될 수 있다. 따라서, 에피택시 영역들이 상이한 에피택시 공정들에 의해 형성되는 것을 요구하지 않으면서 상이한 회로들의 상이한 요건들이 동시에 충족될 수 있다.
위의 설명과는 반대로, 병합이 에피택시 영역(352)에 대해서는 발생하지만 에피택시 영역(152)에 대해서는 발생하지 않는 것이 바람직한 경우, 핀 스페이서들(146)은 핀 스페이서들(346)의 높이(H3)보다 큰 높이(H1)를 갖도록 형성될 수 있다. 본 발명개시의 일부 실시예들에 따르면, TP3/TP1 비는 약 1.5보다 클 수 있고, 약 1.5 내지 약 5.0 사이의 범위 내에 있을 수 있다. 또한, 높이(H1/H3)는 약 1.5보다 클 수 있고, 약 1.5 내지 약 5.0 사이의 범위 내에 있을 수 있다.
일부 실시예들에 따르면, 에피택시 이후에, 인 또는 비소와 같은 n형 불순물을 에피택시 영역들(152, 352) 내로 주입하여 소스/드레인 영역들(이들 또한 참조번호들 152 및 352을 사용하여 언급됨)을 형성하는 주입이 수행된다. 대안적인 실시예들에 따르면, 어떠한 n형 불순물의 주입도 수행되지 않고, n형 불순물은 에피택시 동안 발생했던 인시츄 도핑을 통해 제공되었다.
도 5a 내지 도 10c는 영역들(200, 400)에서의 FinFET들에 대한 에피택시 영역들의 형성을 도시하며, 여기서의 각 단계는, 일부 영역들의 도전형이 반전된다는 것을 제외하고는, 디바이스 영역들(100, 300)에서 에피택시 영역들을 형성하는 단계의 반복과 유사하다. 먼저, 마스크층(40)의 잔여 부분들을 영역들(100, 200, 300, 400)로부터 제거하기 위해 에칭 단계가 수행된다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(518)로서 나타난다. 마스크층(40)의 일부 잔여 부분은 에칭 후에 남아 있을 수 있다(또는 남아 있지 않을 수 있다). 결과적인 구조물이 도 5a, 도 5b, 및 도 5c에 도시된다.
다음으로, 도 6a, 도 6b, 및 도 6c에서 도시된 바와 같이, 마스크층(56)이 형성된다. 각각의 단계는 도 12에서 도시된 공정 흐름에서의 단계(520)로서 나타난다. 마스크층(56)의 물질 및 형성 방법은 마스크층(40)을 형성하기 위한 동일한 후보 물질 및 후보 방법으로부터 선택될 수 있다. 예를 들어, 마스크층(56)의 물질은 실리콘 질화물, 실리콘 산화물, SiCN, SiOCN, 및 SiON으로부터 선택될 수 있다. 마스크층(56)은 또한 ALD 또는 CVD를 이용하여 형성될 수 있다. 마스크층(56)의 두께는 약 2㎚ 내지 약 10㎚의 범위 내에 있을 수 있다.
도 7a, 도 7b, 및 도 7c는 영역(200)에서의 스페이서층(38)의 패터닝을 도시한다. 먼저, 포토레지스트(58)가 도포되고 패터닝되는데, 포토레지스트(58)는 도 7b와 도 7c에서는 도시되되 도 7a에서는 도시되어 있지 않지만, 포토레지스트(58)는 도 7a에서 여전히 존재한다. 패터닝된 포토레지스트(58)는 영역들(100, 300, 400)을 덮고, 영역(200)은 덮히지 않도록 남겨둔다. 다음으로, 영역(200)에서 마스크층(56)의 일부분들을 제거하기 위해 에칭 단계가 수행된다. 공정 및 이웃해 있는 핀들(226)(도 2c) 사이의 거리에 따라, 마스크층(56)은 이웃해 있는 핀들(226) 사이에 잔여 부분을 남기거나 남기지 않을 수 있다(도 7b). 마스크층(56)이 제거된 후, 영역(200)에서 스페이서층(38)의 일부분이 노출되고, 스페이서층(38)을 에칭하도록 비등방성 에칭이 수행되어, 핀들(226)의 최상부 상의 스페이서층(38)의 최상부분들(도 6b)이 제거됨에 따라, 핀들(226)을 노출시킨다. 게이트 스택들(28)의 측벽들 상의 스페이서층(38)의 잔여 부분들은 게이트 스페이서들(244)(도 7c)이 되고, 핀들(226)의 측벽들 상의 스페이서층(38)의 잔여 부분들(도 7b)은 핀 스페이서들(246)이 된다. 스페이서층(38)의 에칭 시간은 핀 스페이서들(246)이 적절한 높이(H2)(도 7b)를 갖도록 선택된다.
후속 단계에서, 리세스들(248)(도 7b 및 도 7c)이 반도체 핀들(226) 내로 연장하도록 형성되게끔, 노출된 반도체 핀들(226)(도 6b)은, 예를 들어, 이방성 또는 등방성 에칭 단계에서 에칭된다. 리세스들(248)의 바닥들은 STI 영역들(22)의 최상면들보다 높은 곳에 있거나, 또는 이와 동일한 높이이거나, 또는 이보다 낮은 곳에 있을 수 있다. 핀들(226)을 침습하되, 핀 스페이서들(246)을 거의 침습하지 않는 에천트를 사용하여 에칭이 수행된다. 따라서, 에칭 단계에서, 핀 스페이서들(246)의 높이(H2)는 실질적으로 감소되지 않는다. 리세스들(248)의 형성 후, 포토레지스트(58)는 제거된다.
도 8a, 도 8b, 및 도 8c는 영역(400)에서의 스페이서층(38)의 패터닝을 도시한다. 먼저, 포토레지스트(62)가 도포되고 패터닝되는데, 포토레지스트(62)는 도 8b와 도 8c에서는 도시되되 도 8a에서는 도시되어 있지 않지만, 포토레지스트(62)는 도 8a에서 여전히 존재한다. 패터닝된 포토레지스트(62)는 영역들(100, 200, 300)을 덮고, 영역(400)은 덮히지 않도록 남겨둔다. 다음으로, 영역(400)에서 마스크층(56)의 일부분들을 제거하기 위해 에칭 단계가 수행된다. 공정 및 이웃해 있는 핀들(426)(도 2c) 사이의 거리(D2')에 따라, 마스크층(56)은 이웃해 있는 핀들(426) 사이에 잔여 부분을 남기거나 남기지 않을 수 있다(도 8b). 마스크층(56)이 제거된 후, 영역(400)에서 스페이서층(38)의 일부분이 노출되고, 스페이서층(38)을 에칭하도록 비등방성 에칭이 수행되어, 핀들(426)의 최상부 상의 스페이서층(38)의 최상부분들(도 8b)이 제거됨에 따라, 핀들(426)을 노출시킨다. 게이트 스택들(28)의 측벽들 상의 스페이서층(38)의 잔여 부분들은 게이트 스페이서들(444)(도 8c)이 되고, 핀들(426)의 측벽들 상의 스페이서층(38)의 잔여 부분들(도 8b)은 핀 스페이서들(446)이 된다. 스페이서층(38)의 에칭 시간은 핀 스페이서들(446)이 적절한 높이(H4)(도 8b)를 갖도록 선택된다.
후속 단계에서, 리세스들(448)(도 8b 및 도 8c)이 반도체 핀들(426) 내로 연장하도록 형성되게끔, 노출된 반도체 핀들(426)(도 7b)은, 예를 들어, 이방성 또는 등방성 에칭 단계에서 에칭된다. 리세스들(448)의 바닥들은 STI 영역들(22)의 최상면들보다 높은 곳에 있거나, 또는 이와 동일한 높이이거나, 또는 이보다 낮은 곳에 있을 수 있다. 핀들(426)을 침습하되, 핀 스페이서들(446)을 거의 침습하지 않는 에천트를 사용하여 에칭이 수행된다. 따라서, 에칭 단계에서, 핀 스페이서들(446)의 높이는 실질적으로 감소되지 않는다. 리세스들(448)의 형성 후, 포토레지스트(62)는 제거된다.
도 9a, 도 9b, 및 도 9c는 영역들(200, 400)에서 에피택시 영역들(252, 452)(FinFET의 소스/드레인 영역들임)을 각각 형성하기 위한 동시적 에피택시를 도시한다. 본 발명개시의 일부 실시예들에 따르면, 에피택시 영역들(252, 452)의 형성은 실리콘 게르마늄을 에피택셜방식으로 성장시키는 것을 포함하고, 붕소가 인시츄 도핑될 수 있어서, 영역들(200, 400)에서 형성된 최종 FinFET은 p형 FinFET이다. 도 9b에서 또한 도시된 바와 같이, 에피택시의 초기 단계에서, 성장된 에피택시 영역들(252, 452)은 핀 스페이서들(246, 446)에 의해 각각 갇혀있다. 에피택시 영역들(252, 452)이 각각 핀 스페이서들(246, 446)의 최상 단부들보다 높게 성장한 후에는, 수직 성장과 함께 횡측 성장이 또한 발생하고, 에피택시 영역들(252, 452)은 횡측으로 확장된다.
이웃해 있는 리세스들(248)로부터 성장된 에피택시 영역들(252)의 일부분들은 대형 에피택시 영역으로 병합될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 이웃해 있는 리세스들(448)로부터 성장된 에피택셜 영역들(452)의 일부분들은 병합되지 않는다. 이것은 핀 스페이서(446)의 높이(H4)(도 9b)를 핀 스페이서(246)의 높이(H2)보다 크게함으로써 달성된다. 높이(H4)를 높이(H2)보다 크게하기 위해, 스페이서층(38)을 에칭하기 위한 시구간(TP4)(도 8b에서 도시된 단계)은 스페이서층(38)을 에칭하기 위한 시구간(TP2)(도 7b에서 도시된 단계)보다 짧아지도록 선택될 수 있다. 본 발명개시의 일부 실시예들에 따르면, TP2/TP4 비는 약 1.5보다 클 수 있고, 약 1.5 내지 약 5.0 사이의 범위 내에 있을 수 있다. 결과적으로, 높이(H4/H2)는 약 1.5보다 클 수 있고, 약 1.5 내지 약 5.0 사이의 범위 내에 있을 수 있다.
대안적인 실시예들에 따르면, 핀 스페이서들(246, 446)을 형성하는 공정은 높이들(H2, H4)을 조정하도록 조정될 수 있으며, 그 결과는 다음의 결과들 중 하나를 초래시킨다: 양쪽 에피택시 영역들(252, 452)에 대해 병합이 발생함(높이들(H2, H4)은, 예컨대, 약 10퍼센트보다 작은 차이를 가져서 실질적으로 같다), 에피택시 영역(452)에 대해서는 병합이 발생하지만 에피택시 영역(252)에 대해서는 병합이 발생하지 않음(높이(H2) > 높이(H4)), 에피택시 영역들(252, 452) 중 어느 것에 대해서도 병합이 발생하지 않음.
일부 실시예들에 따르면, 에피택시 이후에, 붕소 또는 인듐과 같은 p형 불순물을 에피택시 영역들(252, 452) 내로 주입하여 소스/드레인 영역들(이들 또한 참조번호들 252 및 452을 사용하여 언급됨)을 형성하는 주입이 수행된다. 대안적인 실시예들에 따르면, p형 불순물의 주입이 수행되지 않는다.
그 후, 마스크층(56)의 잔여 부분들을 영역들(100, 200, 300, 400)로부터 제거하기 위해 에칭 단계가 수행되며, 도 10a, 도 10b, 및 도 10c는 마스크층(56)이 제거된 후의 구조물을 도시한다. 이에 따라, n형 FinFET(166), P형 FinFET(266), n형 FinFET(366), 및 p형 FinFET(466)이 각각 영역들(100, 200, 300, 400)에서 형성된다. 후속 단계들에서, 소스/드레인 영역들(152, 252, 352, 452)의 최상면들 상에서 소스/드레인 실리사이드 영역들(도시되지 않음)이 형성된다. 층간 유전체(Inter-Layer Dielectric; ILD)(도시되지 않음)가 예시된 FinFET을 덮도록 형성되고, 소스/드레인 실리사이드 영역들과 접촉하도록 소스/드레인 콘택트 플러그들(도시되지 않음)이 ILD 내에 형성될 수 있다. 게이트 스택들(28) 내의 도시된 게이트 전극들과 접촉하도록 게이트 콘택트 플러그들(도시되지 않음)이 또한 형성될 수 있다. 또한, 게이트 스택들(28)이 더미 게이트 스택들인 경우, 도시된 게이트 스택들(28)은 대체 게이트 스택들로 대체될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
제1 반도체 핀들의 최상면들 및 측벽들 상에서 연장하는 제1 게이트 스택을 형성하는 단계 - 상기 제1 반도체 핀들은 서로 평행하게 있고 이웃해 있음 -;
제2 반도체 핀들의 최상면들 및 측벽들 상에서 연장하는 제2 게이트 스택을 형성하는 단계 - 상기 제2 반도체 핀들은 서로 평행하게 있고 이웃해 있음 -;
유전체층을 형성하는 단계 - 상기 유전체층은 상기 제1 게이트 스택 및 상기 제1 반도체 핀들 상에서 연장하는 제1 부분, 및 상기 제2 게이트 스택 및 상기 제2 반도체 핀들 상에서 연장하는 제2 부분을 포함함 -;
제1 에칭 공정에서, 상기 제1 반도체 핀들의 측벽들 상에서 제1 핀 스페이서들을 형성하도록 상기 유전체층의 상기 제1 부분을 에칭하는 단계 - 상기 제1 핀 스페이서들은 제1 높이를 가짐 -;
제2 에칭 공정에서, 상기 제2 반도체 핀들의 측벽들 상에서 제2 핀 스페이서들을 형성하도록 상기 유전체층의 상기 제2 부분을 에칭하는 단계 - 상기 제2 핀 스페이서들은 상기 제1 높이보다 큰 제2 높이를 가짐 -;
상기 제1 핀 스페이서들 사이에서 제1 리세스들을 형성하도록 상기 제1 반도체 핀들을 리세싱하는 단계;
상기 제2 핀 스페이서들 사이에서 제2 리세스들을 형성하도록 상기 제2 반도체 핀들을 리세싱하는 단계; 및
상기 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 상기 제2 리세스들로부터 제2 에피택시 반도체 영역들을 동시에 성장시키는 단계
를 포함하고,
상기 제1 리세스들 중 이웃해 있는 제1 리세스들로부터 성장된 상기 제1 에피택시 반도체 영역들은 서로 병합되며, 상기 제2 리세스들 중 이웃해 있는 제2 리세스들로부터 성장된 상기 제2 에피택시 반도체 영역들은 서로 분리되는 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 이웃해 있는 제1 반도체 핀들은 제1 거리를 가지며, 상기 이웃해 있는 제2 반도체 핀들은 상기 제1 거리보다 큰 제2 거리를 갖는 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 유전체층 위에 마스크층을 형성하는 단계;
상기 제2 게이트 스택 및 상기 제2 반도체 핀들 위에 제1 포토레지스트를 형성하는 단계;
상기 제1 게이트 스택 및 상기 제1 반도체 핀들 바로 위의 상기 마스크층의 제1 부분을 에칭하는 단계; 및
상기 제1 핀 스페이서들을 형성하기 위해 상기 마스크층의 상기 에칭된 제1 부분에 의해 덮혀 있는 상기 유전체층의 제1 부분을 에칭하는 단계; 및
상기 제1 리세스들이 형성된 후 상기 제1 포토레지스트를 제거하는 단계
를 더 포함하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 게이트 스택 및 상기 제1 핀 스페이서들 위에 제2 포토레지스트를 형성하는 단계;
상기 제2 게이트 스택 및 상기 제2 반도체 핀들 바로 위의 상기 마스크층의 제2 부분을 에칭하는 단계;
상기 제2 핀 스페이서들을 형성하기 위해 상기 마스크층의 상기 에칭된 제2 부분에 의해 덮혀 있는 상기 유전체층의 제2 부분을 에칭하는 단계; 및
상기 제2 리세스들이 형성된 후 상기 제2 포토레지스트를 제거하는 단계
를 더 포함하는 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 에피택시 반도체 영역들 및 상기 제1 게이트 스택은 논리 디바이스 영역에서 제1 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 형성하고, 상기 제2 에피택시 반도체 영역들 및 상기 제2 게이트 스택은 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 디바이스 영역에서 FinFET을 형성하는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 제2 핀 스페이서들의 상기 제2 높이는 상기 제1 핀 스페이서들의 상기 제1 높이보다 약 1.5배 높은 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 에피택시 반도체 영역들과 상기 제2 에피택시 반도체 영역들은 둘 다 p형 영역들인 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 에피택시 반도체 영역들과 상기 제2 에피택시 반도체 영역들은 둘 다 n형 영역들인 것인 방법.
실시예 9. 방법에 있어서,
제1 리세스들을 형성하기 위해 제1 반도체 핀과 제2 반도체 핀을 에칭하는 단계 - 상기 제1 반도체 핀과 상기 제2 반도체 핀은 제1 거리를 가짐 -;
제2 리세스들을 형성하기 위해 제3 반도체 핀과 제4 반도체 핀을 에칭하는 단계 - 상기 제3 반도체 핀과 상기 제4 반도체 핀은 상기 제1 거리와 같거나 또는 상기 제1 거리보다 작은 제2 거리를 가짐 -; 및
상기 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 상기 제2 리세스들로부터 제2 에피택시 반도체 영역들을 동시에 성장시키기 위해 에피택시를 수행하는 단계
를 포함하고,
상기 제1 에피택시 반도체 영역들은 서로 병합되고, 상기 제2 에피택시 반도체 영역들은 서로 분리되는 것인 방법.
실시예 10. 실시예 9에 있어서, 상기 제2 거리는 상기 제1 거리보다 작은 것인 방법.
실시예 11. 실시예 9에 있어서, 상기 제1 리세스들은 제1 핀 스페이서들 사이에 있고, 상기 제2 리세스들은 상기 제1 핀 스페이서들보다 높은 제2 핀 스페이서들 사이에 있는 것인 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 반도체 핀, 상기 제2 반도체 핀, 상기 제3 반도체 핀, 및 상기 제4 반도체 핀을 덮는 유전체층을 형성하는 단계; 및
상기 제1 핀 스페이서들과 상기 제2 핀 스페이서들을 형성하도록 상기 유전체층을 에칭하는 단계
를 더 포함하는 방법.
실시예 13. 실시예 12에 있어서, 상기 제1 핀 스페이서들과 상기 제2 핀 스페이서들은 개별적인 에칭 단계들에 의해 형성되는 것인 방법.
실시예 14. 실시예 9에 있어서, 상기 제1 에피택시 반도체 영역들과 상기 제2 에피택시 반도체 영역들은 핀 전계 효과 트랜지스터(FinFET)의 소스/드레인 영역들인 것인 방법.
실시예 15. 방법에 있어서,
공통의 퇴적 공정에서, 제1 반도체 핀들의 최상면들과 측벽들 상의 제1 부분, 및 제2 반도체 핀들의 최상면들과 측벽들 상의 제2 부분을 포함하는 유전체층을 형성하는 단계;
개별적인 에칭 공정들에서, 제1 핀 스페이서들과 제2 핀 스페이서들을 각각 형성하기 위해 상기 유전체층의 상기 제1 부분 및 상기 유전체층의 상기 제2 부분을 에칭하는 단계 - 상기 제1 핀 스페이서들은 제1 높이를 갖고, 상기 제2 핀 스페이서들은 상기 제1 높이보다 큰 제2 높이를 가짐 -;
상기 제1 핀 스페이서들 사이에서 제1 리세스들을 형성하도록 상기 제1 반도체 핀들을 에칭하는 단계;
상기 제2 핀 스페이서들 사이에서 제2 리세스들을 형성하도록 상기 제2 반도체 핀들을 에칭하는 단계; 및
공통의 에피택시 공정에서, 상기 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 상기 제2 리세스들로부터 제2 에피택시 반도체 영역들을 성장시키는 단계
를 포함하고,
상기 제1 에피택시 반도체 영역들은 서로 병합되고, 상기 제2 에피택시 반도체 영역들은 서로 떨어져 있는 것인 방법.
실시예 16. 실시예 15에 있어서, 상기 제1 반도체 핀들과 상기 제2 반도체 핀들은 상이한 공정들에 의해 에칭되는 것인 방법.
실시예 17, 실시예 15에 있어서,
제3 반도체 핀들의 최상면들 및 측벽들 상에 상기 유전체층의 제3 부분을 형성하는 단계;
상기 유전체층의 상기 제1 부분, 상기 제2 부분, 및 상기 제3 부분을 덮는 마스크층을 형성하는 단계; 및
상기 제1 에피택시 반도체 영역들과 상기 제2 에피택시 반도체 영역들이 형성된 후, 상기 유전체층을 덮는 상기 마스크층 모두를 제거하는 단계를 더 포함하는 방법.
실시예 18. 실시예 15에 있어서, 상기 제2 높이는 상기 제1 높이보다 약 1.5배 큰 것인 방법.
실시예 19. 실시예 15에 있어서, 상기 제1 에피택시 반도체 영역들과 상기 제2 에피택시 반도체 영역들은 p형 영역들인 것인 방법.
실시예 20. 실시예 15에 있어서, 상기 제1 에피택시 반도체 영역들과 상기 제2 에피택시 반도체 영역들은 각각 논리 디바이스와 메모리 디바이스의 소스/드레인 영역들인 것인 방법.

Claims (10)

  1. 방법에 있어서,
    제1 반도체 핀들의 최상면들 및 측벽들 상에서 연장하는 제1 게이트 스택을 형성하는 단계 - 상기 제1 반도체 핀들은 서로 평행하게 있고 이웃해 있음 -;
    제2 반도체 핀들의 최상면들 및 측벽들 상에서 연장하는 제2 게이트 스택을 형성하는 단계 - 상기 제2 반도체 핀들은 서로 평행하게 있고 이웃해 있음 -;
    유전체층을 형성하는 단계 - 상기 유전체층은 상기 제1 게이트 스택 및 상기 제1 반도체 핀들 상에서 연장하는 제1 부분, 및 상기 제2 게이트 스택 및 상기 제2 반도체 핀들 상에서 연장하는 제2 부분을 포함함 -;
    제1 에칭 공정에서, 상기 제1 반도체 핀들의 측벽들 상에서 제1 핀 스페이서들을 형성하도록 상기 유전체층의 상기 제1 부분을 에칭하는 단계 - 상기 제1 핀 스페이서들은 제1 높이를 가짐 -;
    제2 에칭 공정에서, 상기 제2 반도체 핀들의 측벽들 상에서 제2 핀 스페이서들을 형성하도록 상기 유전체층의 상기 제2 부분을 에칭하는 단계 - 상기 제2 핀 스페이서들은 상기 제1 높이보다 큰 제2 높이를 가짐 -;
    상기 제1 핀 스페이서들 사이에서 제1 리세스들을 형성하도록 상기 제1 반도체 핀들을 리세싱하는 단계;
    상기 제2 핀 스페이서들 사이에서 제2 리세스들을 형성하도록 상기 제2 반도체 핀들을 리세싱하는 단계; 및
    상기 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 상기 제2 리세스들로부터 제2 에피택시 반도체 영역들을 동시에 성장시키는 단계
    를 포함하고,
    상기 제1 리세스들 중 이웃해 있는 제1 리세스들로부터 성장된 상기 제1 에피택시 반도체 영역들은 서로 병합되며, 상기 제2 리세스들 중 이웃해 있는 제2 리세스들로부터 성장된 상기 제2 에피택시 반도체 영역들은 서로 분리되는 것인 방법.
  2. 제1항에 있어서,
    상기 이웃해 있는 제1 반도체 핀들은 제1 거리를 가지며, 상기 이웃해 있는 제2 반도체 핀들은 상기 제1 거리보다 큰 제2 거리를 갖는 것인 방법.
  3. 제1항에 있어서,
    상기 유전체층 위에 마스크층을 형성하는 단계;
    상기 제2 게이트 스택 및 상기 제2 반도체 핀들 위에 제1 포토레지스트를 형성하는 단계;
    상기 제1 게이트 스택 및 상기 제1 반도체 핀들 바로 위의 상기 마스크층의 제1 부분을 에칭하는 단계; 및
    상기 제1 핀 스페이서들을 형성하기 위해 상기 마스크층의 상기 에칭된 제1 부분에 의해 덮혀 있는 상기 유전체층의 제1 부분을 에칭하는 단계; 및
    상기 제1 리세스들이 형성된 후 상기 제1 포토레지스트를 제거하는 단계
    를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 게이트 스택 및 상기 제1 핀 스페이서들 위에 제2 포토레지스트를 형성하는 단계;
    상기 제2 게이트 스택 및 상기 제2 반도체 핀들 바로 위의 상기 마스크층의 제2 부분을 에칭하는 단계;
    상기 제2 핀 스페이서들을 형성하기 위해 상기 마스크층의 상기 에칭된 제2 부분에 의해 덮혀 있는 상기 유전체층의 제2 부분을 에칭하는 단계; 및
    상기 제2 리세스들이 형성된 후 상기 제2 포토레지스트를 제거하는 단계
    를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제2 핀 스페이서들의 상기 제2 높이는 상기 제1 핀 스페이서들의 상기 제1 높이보다 1.5배 높은 것인 방법.
  6. 방법에 있어서,
    제1 리세스들을 형성하기 위해 제1 반도체 핀과 제2 반도체 핀을 에칭하는 단계 - 상기 제1 반도체 핀과 상기 제2 반도체 핀은 제1 거리를 가짐 -;
    제2 리세스들을 형성하기 위해 제3 반도체 핀과 제4 반도체 핀을 에칭하는 단계 - 상기 제3 반도체 핀과 상기 제4 반도체 핀은 상기 제1 거리와 같거나 또는 상기 제1 거리보다 작은 제2 거리를 가짐 -; 및
    상기 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 상기 제2 리세스들로부터 제2 에피택시 반도체 영역들을 동시에 성장시키기 위해 에피택시를 수행하는 단계
    를 포함하고,
    상기 제1 에피택시 반도체 영역들은 서로 병합되고, 상기 제2 에피택시 반도체 영역들은 서로 분리되는 것인 방법.
  7. 제6항에 있어서,
    상기 제2 거리는 상기 제1 거리보다 작은 것인 방법.
  8. 방법에 있어서,
    공통의 퇴적 공정에서, 제1 반도체 핀들의 최상면들과 측벽들 상의 제1 부분, 및 제2 반도체 핀들의 최상면들과 측벽들 상의 제2 부분을 포함하는 유전체층을 형성하는 단계;
    개별적인 에칭 공정들에서, 제1 핀 스페이서들과 제2 핀 스페이서들을 각각 형성하기 위해 상기 유전체층의 상기 제1 부분 및 상기 유전체층의 상기 제2 부분을 에칭하는 단계 - 상기 제1 핀 스페이서들은 제1 높이를 갖고, 상기 제2 핀 스페이서들은 상기 제1 높이보다 큰 제2 높이를 가짐 -;
    상기 제1 핀 스페이서들 사이에서 제1 리세스들을 형성하도록 상기 제1 반도체 핀들을 에칭하는 단계;
    상기 제2 핀 스페이서들 사이에서 제2 리세스들을 형성하도록 상기 제2 반도체 핀들을 에칭하는 단계; 및
    공통의 에피택시 공정에서, 상기 제1 리세스들로부터 제1 에피택시 반도체 영역들을, 그리고 상기 제2 리세스들로부터 제2 에피택시 반도체 영역들을 성장시키는 단계
    를 포함하고,
    상기 제1 에피택시 반도체 영역들은 서로 병합되고, 상기 제2 에피택시 반도체 영역들은 서로 떨어져 있는 것인 방법.
  9. 제8항에 있어서,
    상기 제1 반도체 핀들과 상기 제2 반도체 핀들은 상이한 공정들에 의해 에칭되는 것인 방법.
  10. 제8항에 있어서,
    제3 반도체 핀들의 최상면들 및 측벽들 상에 상기 유전체층의 제3 부분을 형성하는 단계;
    상기 유전체층의 상기 제1 부분, 상기 제2 부분, 및 상기 제3 부분을 덮는 마스크층을 형성하는 단계; 및
    상기 제1 에피택시 반도체 영역들과 상기 제2 에피택시 반도체 영역들이 형성된 후, 상기 유전체층을 덮는 상기 마스크층 모두를 제거하는 단계
    를 더 포함하는 방법.
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