CN112951722A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，包括：提供衬底，所述衬底上具有第一鳍部与第二鳍部，所述第一鳍部具有相对立的第一侧壁与第二侧壁，所述第二侧壁朝向所述第二鳍部，所述衬底上还具有隔离层，所述隔离层覆盖所述第一鳍部与所述第二鳍部的部分侧壁；在所述第一鳍部的第一侧壁上形成第一侧墙，在所述第一鳍部的第二侧壁上形成第二侧墙，所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面；在形成所述第一侧墙与所述第二侧墙之后，刻蚀部分所述第一鳍部，形成第一鳍部开口；在所述第一鳍部开口内形成第一外延层。本发明的技术方案能够防止所述第一外延层与周围的异性器件电连接，减小了漏电问题，提升了最终形成的半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有的半导体器件的形成方法所形成的半导体器件性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，通过形成非对称的第一侧墙与第二侧墙，能够防止第一外延层与周围的异性器件电连接，减小了漏电问题，提升了最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构形成的方法，包括：提供衬底，所述衬底上具有第一鳍部与第二鳍部，所述第一鳍部具有相对立的第一侧壁与第二侧壁，所述第二侧壁朝向所述第二鳍部，所述衬底上还具有隔离层，所述隔离层覆盖所述第一鳍部与所述第二鳍部的部分侧壁，所述隔离层的顶部表面低于所述第一鳍部与所述第二鳍部的顶部表面；在所述第一鳍部的第一侧壁上形成第一侧墙，在所述第一鳍部的第二侧壁上形成第二侧墙，所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面；在形成所述第一侧墙与所述第二侧墙之后，刻蚀部分所述第一鳍部，形成第一鳍部开口，所述第一鳍部开口位于所述第一侧墙与所述第二侧墙之间；在所述第一鳍部开口内形成第一外延层，所述第一外延层位于所述第一鳍部上。
可选的，在形成所述第一侧墙与所述第二侧墙之前，还包括：在所述衬底上形成横跨所述第一鳍部的第一伪栅结构，所述第一伪栅结构覆盖所述第一鳍部的部分侧壁与顶部表面。
可选的，所述第一鳍部开口的形成方法包括：以所述第一伪栅结构为掩膜刻蚀所述第一鳍部，在所述伪栅结构两侧的所述第一鳍部内形成所述第一鳍部开口。
可选的，所述第二鳍部具有相对立的第三侧壁与第四侧壁，所述第四侧壁朝向所述第一鳍部，在形成所述第一侧墙与所述第二侧墙的同时，还包括：在所述第二鳍部的第三侧壁上形成第三侧墙；在所述第二鳍部的第四侧壁上形成第四侧墙，所述第三侧墙的顶部表面高于所述第四侧墙的顶部表面。
可选的，所述第一侧墙、第二侧墙、第三侧墙以及第四侧墙的形成方法包括：在所述隔离层的顶部表面、以及暴露出的所述第一鳍部与所述第二鳍部的侧壁与顶部表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述隔离层的顶部表面、以及所述第一鳍部与所述第二鳍部的顶部表面为止，在所述第一鳍部暴露出的第一侧壁形成上第一侧墙，在所述第一鳍部暴露出的第二侧壁上形成第二初始侧墙，在所述第二鳍部暴露出的第三侧壁上形成第三侧墙，在所述第二鳍部暴露出第四侧壁上形成第四初始侧墙；刻蚀去除部分所述第二初始侧墙，形成所述第二侧墙；刻蚀去除部分所述第四初始侧墙，形成所述第四侧墙。
可选的，所述侧墙材料层的形成工艺包括原子层沉积工艺。
可选的，所述侧墙材料层的材料与所述隔离层的材料不同，所述侧墙材料层的材料包括氮化硅。
可选的，刻蚀去除部分所述第二初始侧墙与所述第四初始侧墙同时进行。
可选的，刻蚀去除部分所述第二初始侧墙与第四初始侧墙的方法包括：在所述隔离层上形成图形化层，所述图形化层内具有暴露出所述第二初始侧墙与所述第四初始侧墙的图形化开口；以所述图形化层为掩膜刻蚀部分所述第二初始侧墙与所述第四初始侧墙，形成所述第二侧墙与所述第四侧墙；在形成所述第二侧墙与第四侧墙之后，去除所述图形化层。
可选的，在所述衬底上形成横跨所述第二鳍部的第二伪栅结构，所述第二伪栅结构覆盖所述第二鳍部的部分侧壁与顶部表面，在刻蚀去除部分所述第一鳍部的同时，还包括：刻蚀去除部分所述第二鳍部，形成第二鳍部开口，所述第二鳍部开口位于所述第三侧墙与所述第四侧墙之间。
可选的，在所述第一鳍部开口内形成第一外延层的同时，还包括：在所述第二鳍部开口内形成第二外延层，所述第二外延层位于所述第二鳍部上，且所述第一外延层与所述第二外延层连接。
可选的，在所述第一鳍部与所述第二鳍部之间还包括一个或多个第三鳍部，所述隔离层覆盖所述第三鳍部部分侧壁，所述隔离层的顶部表面低于所述第三鳍部的顶部表面。
可选的，在形成所述第一侧墙与所述第二侧墙的同时，还包括：在所述第三鳍部的侧壁形成相对立的第五侧墙，所述第一侧墙与所述第四侧墙的顶部表面高于所述第五侧墙的顶部表面。
可选的，在所述衬底上形成横跨所述第三鳍部的第三伪栅结构，所述第三伪栅结构覆盖所述第三鳍部的部分侧壁与顶部表面，在刻蚀去除部分所述第一鳍部的同时，还包括：刻蚀去除部分所述第三鳍部，形成第三鳍部开口，所述第三鳍部开口位于相对立的所述第五侧墙之间。
可选的，在所述第一鳍部开口内形成第一外延层的同时，还包括：在所述第三鳍部开口内形成第三外延层，所述第三外延层位于所述第三鳍部上，所述第三外延层连接所述第一外延层与所述第二外延层。
相应的，本发明还提供了一种由上述任一项方法所形成的半导体结构，包括：衬底，所述衬底上具有第一鳍部与第二鳍部，所述第一鳍部具有相对立的第一侧壁与第二侧壁，所述第二侧壁朝向所述第二鳍部；位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部与所述第二鳍部的部分侧壁，所述隔离层的顶部表面低于所述第一鳍部与所述第二鳍部的顶部表面；位于所述隔离层上的第一侧墙与第二侧墙，所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面；位于所述第一侧墙与所述第二侧墙之间的第一鳍部开口；位于所述第一鳍部开口内的第一外延层，所述第一外延层位于所述第一鳍部上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，通过形成非对称的第一侧墙与第二侧墙，即所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面。由于所述第二侧墙的顶部表面的高度较低，所述第二侧墙不能够阻挡所述第一外延层的顶部外扩生长，进而能够实现后续所述第一外延层与其他外延层之间的电连接。所述第一侧墙的顶部表面的高度较高，因此所述第一侧墙能够阻挡所述第一外延层的顶部朝向所述第一侧墙的方向外扩生长，进而能够防止所述第一外延层与周围的异性器件电连接，减小了漏电问题，提升了最终形成的半导体结构的性能。
进一步，在本发明的技术方案中，还通过形成非对称的第三侧墙与第四侧墙，即第三侧墙的顶部表面高于所述第四侧墙的顶部表面，利用所述第三侧墙来进行阻挡所述第二外延层朝向所述第三侧墙的方向外扩生长，进而能够防止所述第二外延层与周围的异性器件电连接，减小了漏电问题，提升了最终形成的半导体结构的性能。同时还能够保证最终所述第一外延层与所述第二外延层之间连接，满足电学设计上的需求。
进一步，在本发明的技术方案中，通过形成相互连接的所述第一外延层与所述第二外延层之后，在后续的制程中，需要在所述第一外延层与所述第二外延层上制作导电插塞，使的所述第一外延层与所述第二外延层与外部的电学器件进行电连接，连接后的所述第一外延层与所述第二外延层表面积有效的增大，在与所述导电插塞进行连接时，所述第一外延层和第二外延层同所述导电插塞之间的接触面积也相应的增大，进而减小了接触电阻，有效的提升了最终形成的半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的结构示意图；
图4至图12是本发明半导体结构形成方法一实施例各步骤结构示意图；
图13至图19是本发明半导体结构形成方法另一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有的半导体器件的形成方法所形成的半导体器件性能较差。以下将结合附图进行具体说明。
请参考图1，提供衬底100，所述衬底100包括相互分立的第一鳍部101与第二鳍部102；在所述衬底100上形成隔离层111，所述隔离层111覆盖部分所述第一鳍部101与所述第二鳍部102的侧壁，所述隔离层111的顶部表面低于所述第一鳍部101与所述第二鳍部102的顶部表面。
请参考图2，在暴露出的所述第一鳍部101侧壁形成第一侧墙结构，所述第一侧墙结构包括第一侧墙103与第二侧墙104；在暴露出的所述第二鳍部102侧壁形成第二侧墙结构，所述第二侧墙结构包括第三侧墙105与第四侧墙106；刻蚀部分所述第一鳍部101，形成第一鳍部开口107；刻蚀部分所述第二鳍部102，形成第二鳍部开口108。
请参考图3，在所述第一鳍部开口107内形成第一外延层109，所述第一外延层109位于所述第一鳍部101上；在所述第二鳍部开口108内形成第二外延层110，所述第二外延层110位于所述第二鳍部102上，所述第二外延层110与所述第一外延层109连接。
在上述实施例中，由于所述第一外延层109与所述第二外延层110为同性器件，因此所述第一外延层109与所述第二外延层110根据电学结构的设计要求，需要电连接在一起。所述第一外延层109与所述第二外延层110是通过增大顶部的体积来实现电连接，然而，在增大所述第一外延层109与所述第二外延层110体积过程中，相对于所述第一外延层109与所述第二外延层110电连接的另一侧也会相应的向周围延伸，在这个过程中，所述第一外延层109与所述第二外延层110容易与周围的异性器件产生电连接，进而造成漏电问题，影响最终形成的半导体结构的性能。
在此基础上，本发明提供一种半导体结构及其形成方法，通过形成非对称的第一侧墙与第二侧墙，所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面，利用所述第一侧墙能够阻挡所述第一外延层的生长，进而防止所述第一外延层与周围的异性器件形成连接，减小了漏电问题，进而提升了最终形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图4至图12，是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图4与图5，其中图5是图4沿A-A线的截面示意图，提供衬底200，所述衬底200上具有第一鳍部201与第二鳍部202，所述第一鳍部201具有相对立的第一侧壁与第二侧壁，所述第二侧壁朝向所述第二鳍部202，所述衬底200上还具有隔离层203，所述隔离层203覆盖所述第一鳍部201与所述第二鳍部202的部分侧壁，所述隔离层203的顶部表面低于所述第一鳍部201与所述第二鳍部202的顶部表面。
所述衬底200、第一鳍部201与所述第二鳍部202的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成第一掩膜结构(未图示)，所述第一掩膜结构暴露出部分所述初始衬底的顶部表面；以所述第一掩膜结构为掩膜刻蚀所述初始衬底，形成所述衬底200、第一鳍部201与第二鳍部202，所述第一鳍部201与所述第二鳍部202位于所述衬底200上；在形成所述衬底200、第一鳍部201与第二鳍部202之后，去除所述第一掩膜结构。
在本实施例中，所述初始衬底的材料为硅；在本发明其他实施例中，所述初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离层203的形成方法包括：在所述衬底200上形成初始隔离层(未图示)，所述初始隔离层覆盖所述第一鳍部201与所述第二鳍部202；刻蚀去除部分所述初始隔离层，形成所述隔离层203。
在本实施例中，所述隔离层203的材料为氧化硅；在本发明的其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅、低K介质材料(指相对介电常数大于或等于2.5，且小于3.9)和超低K介质材料(指相对介电常数低于2.5的介质材料)中的一种或多种组合。
在本实施例中，请继续参考图4，在形成所述隔离层203之后，在所述衬底200上形成横跨所述第一鳍部201的第一伪栅结构217，所述第一伪栅结构217覆盖所述第一鳍部201的部分侧壁与顶部表面；在所述衬底200上形成横跨所述第二鳍部202的第二伪栅结构218，所述第二伪栅结构218覆盖所述第二鳍部202的部分侧壁与顶部表面。
在本实施例中，所述第一伪栅结构217包括第一伪栅层，所述第二伪栅结构218包括第二伪栅层，所述第一伪栅层的材料与所述第二伪栅层的材料相同。所述第一伪栅层与所述第二伪栅层的材料包括多晶硅或非晶硅。
在形成所述第一伪栅结构217与所述第二伪栅结构218之后，在所述第一鳍部201的第一侧壁上形成第一侧墙，在所述第一鳍部的第二侧壁上形成第二侧墙，所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面。所述第一侧墙与所述第二侧墙的具体形成过程请参考图6至图9。
在本实施例中，所述第二鳍部202具有相对立的第三侧壁与第四侧壁，所述第四侧壁朝向所述第一鳍部201，在形成所述第一侧墙与所述第二侧墙的同时，还包括：在所述第二鳍部202的第三侧壁上形成第三侧墙；在所述第二鳍部202的第四侧壁上形成第四侧墙，所述第三侧墙的顶部表面高于所述第四侧墙的顶部表面。所述第三侧墙与所述第四侧墙的具体形成过程也请参考图6至图9。
请参考图6，在所述隔离层203的顶部表面、以及暴露出的所述第一鳍部201与所述第二鳍部202的侧壁与顶部表面形成侧墙材料层204。
在本实施例中，所述侧墙材料层204的形成工艺包括原子层沉积工艺；在本发明其他实施例中，所述侧墙材料层204的形成工艺还可以采用物理气相沉积工艺或化学气相沉积工艺。
请参考图7，回刻蚀所述侧墙材料层204，直至暴露出所述隔离层203的顶部表面、以及所述第一鳍部201与所述第二鳍部202的顶部表面为止，在所述第一鳍部201暴露出的第一侧壁形成上第一侧墙205，在所述第一鳍部201暴露出的第二侧壁上形成第二初始侧墙206，在所述第二鳍部202暴露出的第三侧壁上形成第三侧墙207，在所述第二鳍部202暴露出第四侧壁上形成第四初始侧墙208。
所述侧墙材料层204的材料与所述隔离层203的材料不同，其目的是在保证回刻蚀所述侧墙材料层204时，减小对所述隔离层203的损伤，避免过度损伤所述隔离层203而造成所述隔离层203的隔离效果降低，进而影响最终形成的半导体结构的性能。
在本实施例中，所述侧墙材料层204的材料采用氮化硅。
回刻蚀所述侧墙材料层204的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺；在本实施例中，回刻蚀所述侧墙材料层204的工艺采用各向异性的干法刻蚀工艺，所述干法刻蚀的刻蚀气体包括：CF4和CH2F2，其中CF4的流量为50sccm～500sccm，CH2F2的流量为30sccm～100sccm。
在形成所述第一侧墙205、初始第二侧墙206、第三侧墙207与初始第四侧墙208之后，刻蚀去除部分所述第二初始侧墙206，形成所述第二侧墙；刻蚀去除部分所述第四初始侧墙208，形成所述第四侧墙。所述第二侧墙与所述第四侧墙的形成过程请参考图7至图8。
请参考图8，在所述隔离层203上形成图形化层209，所述图形化层209内具有暴露出所述第二初始侧墙206与所述第四初始侧墙208的图形化开口210。
所述图形化层209的形成方法包括：在所述隔离层203上形成初始图形化层(未图示)；在所述初始图形化层上形成第二掩膜结构(未图示)，所述第二掩膜结构暴露出所述初始图形化层部分顶部表面；以所述第二掩膜结构为掩膜刻蚀所述初始图形化层，形成所述图形化层209以及位于所述图形化层209内的图形化开口210，所述图形化开口210暴露出所述第二初始侧墙206与所述第四初始侧墙208；在形成所述图形化层209之后，去除所述第二掩膜结构。
请参考图9，以所述图形化层209为掩膜刻蚀部分所述第二初始侧墙206与所述第四初始侧墙208，形成所述第二侧墙211与所述第四侧墙212。
在本实施例中，所述第一侧墙205的顶部表面高于所述第二侧墙211的顶部表面10纳米～30纳米，所述第三侧墙207的顶部表面高于所述第四侧墙212的顶部表面10纳米～30纳米。
通过所述第一侧墙205与所述第二侧墙211的高度差，以及所述第三侧墙207与所述第四侧墙212的高度差，在后续的制程中，能够保证形成的第一外延层朝着所述第二侧墙211的方向扩展生长，以及保证所述第二外延层朝着所述第四侧墙212的方向扩展生长，进而实现所述第一外延层与所述第二外延层之间的连接，同时利用所述第一侧墙205的阻挡，避免所述第一外延层连接其他的异性器件，以及利用所述第三侧墙207的阻挡，避免所述第二外延层连接其他的异性器件。
在本实施例中，刻蚀部分所述第二初始侧墙206与所述第四初始侧墙208采用干法刻蚀工艺，其中刻蚀气体为CHF3、CH3F或CH2F2等含氟气体中的一种几种，缓冲气体为He或O2，其中，刻蚀气体的流量为50sccm～1000sccm，缓冲气体的流量为50sccm～1000sccm。
所述图形化层209的材料与所述隔离层203的材料不同，其目的是在保证去除所述图形化层209时，减小对所述隔离层203的损伤。
在本实施例中，所述图形化层209的材料采用光刻胶，所述图形化层209的形成工艺包括光刻图形化工艺。
在本实施例中，刻蚀去除部分所述第二初始侧墙206与所述第四初始侧墙208为同时进行，有效的简化了制程，提升了生产效率。
请参考图10与图11，所述图11是图10沿着B-B线的截面示意图，在形成所述第二侧墙211与第四侧墙212之后，去除所述图形化层209；刻蚀部分所述第一鳍部201，形成第一鳍部开口213，所述第一鳍部开口213位于所述第一侧墙205与所述第二侧墙211之间。
在本实施例中，去除所述图形化层209的工艺包括湿法去胶工艺或灰化工艺，所述灰化工艺的气体为含氧气体，例如氧气或臭氧。
在本实施例中，所述第一鳍部开口213的形成方法包括：以所述第一伪栅结构为掩膜刻蚀所述第一鳍部201，在所述第一伪栅结构两侧的所述第一鳍部201内形成所述第一鳍部开口213。
在本实施例中，刻蚀所述第一鳍部201的工艺采用各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
所述第一鳍部开口213的作用是为后续形成的第一外延层提供形成空间。
在本实施例中，请继续参考图11，在刻蚀去除部分所述第一鳍部201的同时，还包括：刻蚀去除部分所述第二鳍部202，形成第二鳍部开口214，所述第二鳍部开口214位于所述第三侧墙207与所述第四侧墙212之间。
所述第二鳍部开口214的作用是为后续形成的第二外延层提供形成空间。
请参考图12，在形成所述第一鳍部开口213之后，在所述第一鳍部开口213内形成第一外延层215，所述第一外延层215位于所述第一鳍部201上。
在本实施例中，所述第一外延层215的形成工艺采用外延生长工艺，在后续的制程中，通过对所述第一外延层215进行源漏离子掺杂形成第一源漏掺杂层。
通过形成非对称的第一侧墙205与第二侧墙211，即所述第一侧墙205的顶部表面高于所述第二侧墙211的顶部表面。由于所述第二侧墙211的顶部表面的高度较低，所述第二侧墙211不能够阻挡所述第一外延层215的顶部外扩生长，进而能够实现后续所述第一外延层215与其他外延层之间的电连接。所述第一侧墙205的顶部表面的高度较高，因此所述第一侧墙205能够阻挡所述第一外延层215的顶部朝向所述第一侧墙205的方向外扩生长，进而能够防止所述第一外延层215与周围的异性器件电连接，减小了漏电问题，提升了最终形成的半导体结构的性能。
在本实施例中，请继续参考图12，在所述第一鳍部开口201内形成第一外延层215的同时，还包括：在所述第二鳍部开口214内形成第二外延层216，所述第二外延层216位于所述第二鳍部202上，且所述第一外延层215与所述第二外延层216连接。
在本实施例中，所述第二外延层216的形成工艺采用外延生长工艺，在后续的制程中，通过对所述第二外延层216进行源漏离子掺杂形成第二源漏掺杂层。
通过形成非对称的第三侧墙207与第四侧墙212，即第三侧墙207的顶部表面高于所述第四侧墙212的顶部表面，利用所述第三侧墙207来进行阻挡所述第二外延层216朝向所述第三侧墙207的方向外扩生长，进而能够防止所述第二外延层216与周围的异性器件电连接，减小了漏电问题，提升了最终形成的半导体结构的性能。同时还能够保证最终所述第一外延层215与所述第二外延层216之间连接，满足电学设计上的需求。
通过形成相互连接的所述第一外延层215与所述第二外延层216之后，在后续的制程中，需要在所述第一外延层215与所述第二外延层216上制作导电插塞，使的所述第一外延层215与所述第二外延层216与外部的电学器件进行电连接，连接后的所述第一外延层215与所述第二外延层216表面积有效的增大，在与所述导电插塞进行连接时，所述第一外延层215和第二外延层216同所述导电插塞之间的接触面积也相应的增大，进而减小了接触电阻，有效的提升了最终形成的半导体结构的电学性能。
相应的，本发明还提供了一种由上述方法所形成的半导体结构，请继续参考图12，所述半导体结构包括：衬底200，所述衬底200上具有第一鳍部201与第二鳍部202，所述第一鳍部201具有相对立的第一侧壁与第二侧壁，所述第二侧壁朝向所述第二鳍部202；位于所述衬底200上的隔离层203，所述隔离层203覆盖所述第一鳍部201与所述第二鳍部202的部分侧壁，所述隔离层203的顶部表面低于所述第一鳍部201与所述第二鳍部202的顶部表面；位于所述隔离层203上的第一侧墙205与第二侧墙211，所述第一侧墙205的顶部表面高于所述第二侧墙211的顶部表面；位于所述第一侧墙205与所述第二侧墙211之间的第一鳍部开口213；位于所述第一鳍部开口213内的第一外延层215，所述第一外延层215位于所述第一鳍部201上。
图13至图19本发明另一实施例中半导体结构形成方法各步骤结构示意图。
请参考图13，提供衬底300，所述衬底300上具有第一鳍部301与第二鳍部302，所述第一鳍部301具有相对立的第一侧壁与第二侧壁，所述第二侧壁朝向所述第二鳍部302，所述衬底300上还具有隔离层304，所述隔离层304覆盖所述第一鳍部301与所述第二鳍部302的部分侧壁，所述隔离层304的顶部表面低于所述第一鳍部301与所述第二鳍部302的顶部表面。
所述衬底300、第一鳍部301、第二鳍部302与隔离层304的形成过程如图4与图5的相关说明所述，在此不作赘述。
在本实施例中，请继续参考图13，在所述第一鳍部301与所述第二鳍部302之间还包括一个或多个第三鳍部303，所述隔离层304覆盖所述第三鳍部303部分侧壁，所述隔离层304的顶部表面低于所述第三鳍部303的顶部表面。
在形成所述隔离层304之后，在所述衬底300上形成横跨所述第一鳍部301的第一伪栅结构(未图示)，所述第一伪栅结构覆盖所述第一鳍部301的部分侧壁与顶部表面；在所述衬底300上形成横跨所述第二鳍部302的第二伪栅结构(未图示)，所述第二伪栅结构覆盖所述第二鳍部302的部分侧壁与顶部表面。
在本实施例中，还包括在所述衬底300上形成横跨所述第三鳍部303的第三伪栅结构(未图示)，所述第三伪栅结构覆盖所述第三鳍部303的部分侧壁与顶部表面。
在形成所述第一伪栅结构、第二伪栅结构与第三伪栅结构之后，在所述第一鳍部301的第一侧壁上形成第一侧墙，在所述第一鳍部301的第二侧壁上形成第二侧墙，所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面。所述第一侧墙与所述第二侧墙的具体形成过程请参考图14至图17。
在本实施例中，所述第二鳍部302具有相对立的第三侧壁与第四侧壁，所述第四侧壁朝向所述第一鳍部301，在形成所述第一侧墙与所述第二侧墙的同时，还包括：在所述第二鳍部302的第三侧壁上形成第三侧墙；在所述第二鳍部302的第四侧壁上形成第四侧墙，所述第三侧墙的顶部表面高于所述第四侧墙的顶部表面；在所述第三鳍部303的侧壁形成相对立的第五侧墙，所述第一侧墙与所述第四侧墙的顶部表面高于所述第五侧墙的顶部表面。所述第三侧墙、第四侧墙与第五侧墙的具体形成过程也请参考图14至图17。
请参考图14，在所述隔离层304的顶部表面、以及暴露出的所述第一鳍部301、第二鳍部302以及第三鳍部303的侧壁与顶部表面形成侧墙材料层305。
所述侧墙材料层305的形成工艺如图6中相关的说明所述，在此不作赘述。
请参考图15，回刻蚀所述侧墙材料层305，直至暴露出所述隔离层304的顶部表面、以及所述第一鳍部301、第二鳍部302与第三鳍部303的顶部表面为止，在所述第一鳍部301暴露出的第一侧壁形成上第一侧墙306，在所述第一鳍部301暴露出的第二侧壁上形成第二初始侧墙307，在所述第二鳍部302暴露出的第三侧壁上形成第三侧墙308，在所述第二鳍部308暴露出第四侧壁上形成第四初始侧墙309，在所述第三鳍部303的侧壁形成相对立的第五初始侧墙310。
所述侧墙材料层305的材料以及回刻蚀所述侧墙材料层305的工艺如图7相关的说明所述，在此不作赘述。
在形成所述第一侧墙306、初始第二侧墙307、第三侧墙308、初始第四侧墙309以及初始第五侧墙310之后，刻蚀去除部分所述第二初始侧墙307，形成所述第二侧墙；刻蚀去除部分所述第四初始侧墙309，形成所述第四侧墙；刻蚀去除部分所述第五初始侧墙310，形成第五侧墙。所述第二侧墙、第四侧墙以及第五侧墙的形成过程请参考图16至图17。
请参考图16，在所述隔离层304上形成图形化层311，所述图形化层311内具有暴露出所述第二初始侧墙307、第四初始侧墙309与第五初始侧墙310的图形化开口312。
所述图形化层311的形成方法如图8的相关说明所述，在此不作赘述。
请参考图17，以所述图形化层311为掩膜刻蚀部分所述第二初始侧墙307、第四初始侧墙309以及所述第五初始侧墙310，形成所述第二侧墙313、第四侧墙314与第五侧墙315。
所述图形化层311的材料以及刻蚀工艺的参数请参考实施例图9的相关说明所述，在此不作赘述。
请参考图18，在形成所述第二侧墙313、第四侧墙314与第五侧墙315之后，去除所述图形化层311；在形成所述第一侧墙306、第二侧墙313、第三侧墙308、第四侧墙314以及第五侧墙315之后，刻蚀部分所述第一鳍部301，形成第一鳍部开口316，所述第一鳍部开口316位于所述第一侧墙306与所述第二侧墙313之间。
在本实施例中，请继续参考图18，在形成所述第一鳍部开口316的同时，还包括：刻蚀去除部分所述第二鳍部302，形成第二鳍部开口317，所述第二鳍部开口317位于所述第三侧墙308与所述第四侧墙314之间；刻蚀去除部分所述第三鳍部303，形成第三鳍部开口318，所述第三鳍部开口318位于相对立的所述第五侧墙315之间。
所述第一鳍部开口316、第二鳍部开口317以及第三鳍部开口318的形成过程如图10与图11的相关说明所述，在此不作赘述。
请参考图19，在形成所述第一鳍部开口316、第二鳍部开口317以及第三鳍部开口318之后，在所述第一鳍部开口316内形成第一外延层319，所述第一外延层319位于所述第一鳍部301上。
在本实施例中，请继续参考图19，在所述第一鳍部开口316内形成第一外延层319的同时，还包括：在所述第二鳍部开口317内形成第二外延层320，所述第二外延层320位于所述第二鳍部302上；在所述第三鳍部开口318内形成第三外延层321，所述第三外延层321位于所述第三鳍部303上，且所述第三外延层321连接所述第一外延层319与所述第二外延层320。
所述第一外延层、第二外延层以及第三外延层的形成工艺如图12相关的说明所述，在此不作赘述。
相应的，本发明还提供了一种如图19所示的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构形成的方法，其特征在于，包括：
提供衬底，所述衬底上具有第一鳍部与第二鳍部，所述第一鳍部具有相对立的第一侧壁与第二侧壁，所述第二侧壁朝向所述第二鳍部，所述衬底上还具有隔离层，所述隔离层覆盖所述第一鳍部与所述第二鳍部的部分侧壁，所述隔离层的顶部表面低于所述第一鳍部与所述第二鳍部的顶部表面；
在所述第一鳍部的第一侧壁上形成第一侧墙，在所述第一鳍部的第二侧壁上形成第二侧墙，所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面；
在形成所述第一侧墙与所述第二侧墙之后，刻蚀部分所述第一鳍部，形成第一鳍部开口，所述第一鳍部开口位于所述第一侧墙与所述第二侧墙之间；
在所述第一鳍部开口内形成第一外延层，所述第一外延层位于所述第一鳍部上。
2.如权利要求1所述半导体结构形成的方法，其特征在于，在形成所述第一侧墙与所述第二侧墙之前，还包括：在所述衬底上形成横跨所述第一鳍部的第一伪栅结构，所述第一伪栅结构覆盖所述第一鳍部的部分侧壁与顶部表面。
3.如权利要求2所述半导体结构形成的方法，其特征在于，所述第一鳍部开口的形成方法包括：以所述第一伪栅结构为掩膜刻蚀所述第一鳍部，在所述伪栅结构两侧的所述第一鳍部内形成所述第一鳍部开口。
4.如权利要求2所述半导体结构形成的方法，其特征在于，所述第二鳍部具有相对立的第三侧壁与第四侧壁，所述第四侧壁朝向所述第一鳍部，在形成所述第一侧墙与所述第二侧墙的同时，还包括：在所述第二鳍部的第三侧壁上形成第三侧墙；在所述第二鳍部的第四侧壁上形成第四侧墙，所述第三侧墙的顶部表面高于所述第四侧墙的顶部表面。
5.如权利要求4所述半导体结构形成的方法，其特征在于，所述第一侧墙、第二侧墙、第三侧墙以及第四侧墙的形成方法包括：在所述隔离层的顶部表面、以及暴露出的所述第一鳍部与所述第二鳍部的侧壁与顶部表面形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述隔离层的顶部表面、以及所述第一鳍部与所述第二鳍部的顶部表面为止，在所述第一鳍部暴露出的第一侧壁形成上第一侧墙，在所述第一鳍部暴露出的第二侧壁上形成第二初始侧墙，在所述第二鳍部暴露出的第三侧壁上形成第三侧墙，在所述第二鳍部暴露出第四侧壁上形成第四初始侧墙；刻蚀去除部分所述第二初始侧墙，形成所述第二侧墙；刻蚀去除部分所述第四初始侧墙，形成所述第四侧墙。
6.如权利要求5所述半导体结构形成的方法，其特征在于，所述侧墙材料层的形成工艺包括原子层沉积工艺。
7.如权利要求5所述半导体结构形成的方法，其特征在于，所述侧墙材料层的材料与所述隔离层的材料不同，所述侧墙材料层的材料包括氮化硅。
8.如权利要求5所述半导体结构形成的方法，其特征在于，刻蚀去除部分所述第二初始侧墙与所述第四初始侧墙同时进行。
9.如权利要求8所述半导体结构形成的方法，其特征在于，刻蚀去除部分所述第二初始侧墙与第四初始侧墙的方法包括：在所述隔离层上形成图形化层，所述图形化层内具有暴露出所述第二初始侧墙与所述第四初始侧墙的图形化开口；以所述图形化层为掩膜刻蚀部分所述第二初始侧墙与所述第四初始侧墙，形成所述第二侧墙与所述第四侧墙；在形成所述第二侧墙与第四侧墙之后，去除所述图形化层。
10.如权利要求5所述半导体结构形成的方法，其特征在于，在所述衬底上形成横跨所述第二鳍部的第二伪栅结构，所述第二伪栅结构覆盖所述第二鳍部的部分侧壁与顶部表面，在刻蚀去除部分所述第一鳍部的同时，还包括：刻蚀去除部分所述第二鳍部，形成第二鳍部开口，所述第二鳍部开口位于所述第三侧墙与所述第四侧墙之间。
11.如权利要求10所述半导体结构形成的方法，其特征在于，在所述第一鳍部开口内形成第一外延层的同时，还包括：在所述第二鳍部开口内形成第二外延层，所述第二外延层位于所述第二鳍部上，且所述第一外延层与所述第二外延层连接。
12.如权利要求11所述半导体结构形成的方法，其特征在于，在所述第一鳍部与所述第二鳍部之间还包括一个或多个第三鳍部，所述隔离层覆盖所述第三鳍部部分侧壁，所述隔离层的顶部表面低于所述第三鳍部的顶部表面。
13.如权利要求12所述半导体结构形成的方法，其特征在于，在形成所述第一侧墙与所述第二侧墙的同时，还包括：在所述第三鳍部的侧壁形成相对立的第五侧墙，所述第一侧墙与所述第四侧墙的顶部表面高于所述第五侧墙的顶部表面。
14.如权利要求13所述半导体结构形成的方法，其特征在于，在所述衬底上形成横跨所述第三鳍部的第三伪栅结构，所述第三伪栅结构覆盖所述第三鳍部的部分侧壁与顶部表面，在刻蚀去除部分所述第一鳍部的同时，还包括：刻蚀去除部分所述第三鳍部，形成第三鳍部开口，所述第三鳍部开口位于相对立的所述第五侧墙之间。
15.如权利要求13所述半导体结构形成的方法，其特征在于，在所述第一鳍部开口内形成第一外延层的同时，还包括：在所述第三鳍部开口内形成第三外延层，所述第三外延层位于所述第三鳍部上，所述第三外延层连接所述第一外延层与所述第二外延层。
16.一种如权利要求1至15任一项方法所形成的半导体结构，其特征在于，包括：
衬底，所述衬底上具有第一鳍部与第二鳍部，所述第一鳍部具有相对立的第一侧壁与第二侧壁，所述第二侧壁朝向所述第二鳍部；
位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部与所述第二鳍部的部分侧壁，所述隔离层的顶部表面低于所述第一鳍部与所述第二鳍部的顶部表面；
位于所述隔离层上的第一侧墙与第二侧墙，所述第一侧墙的顶部表面高于所述第二侧墙的顶部表面；
位于所述第一侧墙与所述第二侧墙之间的第一鳍部开口；
位于所述第一鳍部开口内的第一外延层，所述第一外延层位于所述第一鳍部上。
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