CN113078214B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，包括提供基底，基底上具有鳍部结构，鳍部结构包括若干沿基底表面法线方向层叠排布的第一鳍部层；在基底上形成第一介质层，第一介质层覆盖鳍部结构的侧壁；在鳍部结构和第一介质层内形成凹槽，凹槽沿第一方向贯穿鳍部结构，且凹槽沿第一方向的宽度大于鳍部结构沿第一方向的宽度。通过将形成的凹槽沿第一方向的宽度大于鳍部结构沿第一方向的宽度，有效增大凹槽的空间，在后续的制程中，增大形成在凹槽内的源漏掺杂层的体积，当源漏掺杂层的体积越大，源漏掺杂层给沟道提供的应力也越大，使得半导体结构中的载流子的迁移率提高，进而有效提升半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和阻挡层，所述阻挡层覆盖部分所述鳍部的侧壁，且阻挡层表面低于鳍部顶部；位于阻挡层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体结构的性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构，包括：基底，所述基底上具有鳍部结构，所述鳍部结构包括若干沿所述基底表面法线方向层叠排布的第一修正鳍部层；位于所述基底上的第一介质层，所述第一介质层覆盖所述鳍部结构的侧壁；位于所述第一介质层与所述鳍部结构内的凹槽，所述凹槽沿第一方向贯穿所述鳍部结构，且所述凹槽沿所述第一方向的宽度大于所述鳍部结构沿所述第一方向的宽度。
可选的，还包括：位于所述凹槽内的源漏掺杂层。
可选的，所述鳍部结构包括底部区与位于所述底部区上的顶部区，所述顶部区包括若干沿所述基底表面法线方向重叠的复合鳍部，所述复合鳍部包括所述第一修正鳍部层以及位于所述第一修正鳍部上的第二鳍部层；位于底部的所述第二鳍部层与所述底部区之间的具有第一鳍部凹槽，相邻两层的所述第二鳍部层之间具有第二鳍部凹槽。
可选的，还包括：位于所述第一鳍部凹槽内的第一阻挡层，位于所述第二鳍部凹槽内的第二阻挡层。
可选的，所述基底上还具有隔离结构，所述隔离结构覆盖所述底部区的侧壁，所述第一介质层位于所述隔离结构上，所述第一介质层覆盖所述顶部区的侧壁。
可选的，还包括：位于所述基底上的伪栅极结构，所述伪栅极结构横跨所述鳍部结构，且所述伪栅极结构覆盖所述鳍部结构部分侧壁与部分顶部表面；所述第一介质层覆盖部分所述伪栅极结构的侧壁表面，所述第一介质层的顶部表面低于所述伪栅极结构的顶部表面。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部结构，所述鳍部结构包括若干沿所述基底表面法线方向层叠排布的第一鳍部层；在所述基底上形成第一介质层，所述第一介质层覆盖所述鳍部结构的侧壁；在所述鳍部结构和所述第一介质层内形成凹槽，所述凹槽沿第一方向贯穿所述鳍部结构，且所述凹槽沿所述第一方向的宽度大于所述鳍部结构沿所述第一方向的宽度。
可选的，在形成所述凹槽之后，还包括：在所述凹槽内形成源漏掺杂层。
可选的，所述鳍部结构包括底部区与位于所述底部区上的顶部区，所述顶部区包括若干沿所述基底表面法线方向重叠的复合鳍部，所述复合鳍部包括所述第一鳍部层以及位于所述第一鳍部层上的第二鳍部层。
可选的，在形成所述凹槽之前，还包括：在所述基底上形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖所述鳍部结构部分侧壁与部分顶部表面。
可选的，所述第一介质层与所述凹槽的形成方法包括：在所述基底上形成初始第一介质层，所述初始第一介质层覆盖所述顶部区与部分所述伪栅极结构的侧壁；以所述伪栅极结构与所述初始第一介质层为掩膜刻蚀所述顶部区，直至暴露出所述底部区为止，在所述伪栅极结构两侧的顶部区内形成初始凹槽；沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层，形成所述第一介质层与所述凹槽。
可选的，沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层的厚度范围为：2纳米～15纳米。
可选的，沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层的工艺包括湿法刻蚀工艺或气相刻蚀工艺。
可选的，所述鳍部结构的形成方法包括：提供衬底，在所述衬底上形成鳍部材料膜，鳍部材料膜包括沿所述基底表面法线方向上交错层叠的若干第二鳍部膜和第一鳍部膜；图形化所述鳍部材料膜以形成鳍部结构，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层，位于底部的所述第二鳍部层为所述底部区。
可选的，在形成所述凹槽之后，且在形成所述源漏掺杂层之前，还包括：去除所述凹槽侧壁的部分所述第一鳍部层，形成第一修正鳍部层、第一鳍部凹槽和第二鳍部凹槽，所述第一鳍部凹槽位于底部区和位于底层的所述第二鳍部层之间，所述第二鳍部凹槽位于相邻两层的所述第二鳍部层之间；在所述第一鳍部凹槽内形成第一阻挡层；在所述第二鳍部凹槽内形成第二阻挡层。
可选的，所述第一阻挡层与所述第二阻挡层的形成方法包括：在所述凹槽侧壁与底部表面、以及所述伪栅极结构侧壁与顶部表面形成初始第一阻挡层；回刻蚀所述初始第一阻挡层，直至暴露出所述凹槽底部表面与所述伪栅极结构顶部表面为止，形成初始第二阻挡层；回刻蚀所述初始第二阻挡层，直至暴露出所述第二鳍部层侧壁为止，形成所述第一阻挡层与所述第二阻挡层。
可选的，形成所述初始第一阻挡层的工艺包括物理气相沉积工艺或化学气相沉积工艺。
可选的，回刻蚀所述初始第一阻挡层的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
可选的，回刻蚀所述初始第二阻挡层的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
可选的，在形成所述源漏掺杂层之后，还包括：在所述第一介质层上形成第二介质层，所述第二介质层覆盖暴露出的所述伪栅极结构的侧壁；去除所述伪栅极结构和所述伪栅极结构覆盖的所述第一修正鳍部层，在所述第一介质层内及相邻的所述第二鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第二鳍部层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，通过将形成的所述凹槽沿第一方向的宽度大于所述鳍部结构沿第一方向的宽度，有效增大所述凹槽的空间，在后续的制程中，增大形成在所述凹槽内的所述源漏掺杂层的体积，当所述源漏掺杂层的体积越大，所述源漏掺杂层给沟道提供的应力也越大，使得半导体结构中的载流子的迁移率提高，进而有效提升半导体结构的性能。
另外，当源漏掺杂层的体积的增大，所述源漏掺杂层通过导电结构与外部的电学器件进行电连接时，所述源漏掺杂层和所述导电结构之间的接触面积也相应的增大，减小了接触电阻，进而有效提升了半导体结构的电学性能。
进一步，沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层的厚度范围为：2纳米～15纳米。既能够有效的提升形成的所述凹槽的空间，同时也不会破坏所述第一介质层对其他的器件结构的覆盖。
附图说明
图1至图3是一种半导体结构的结构示意图；
图4至图17是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体结构的性能仍有待提升。以下将结合附图进行具体说明。
请参考图1、图2和图3，图2是图1沿A-A1线的截面示意图，图3是图1沿B-B1线的截面示意图，一种半导体结构，包括：提供基底100，所述基底100上具有鳍部结构与隔离结构101，所述鳍部结构包括底部区102和位于所述底部区102上的顶部区，顶部区包括若干层沿所述基底100表面法线方向X重叠的复合鳍部103，复合鳍部103包括第一鳍部层104以及位于第一鳍部层104表面的第二鳍部层105，所述隔离结构101覆盖所述底部区102的侧壁表面。
请继续参考图1、图2和图3，在所述基底100上形成横跨所述鳍部结构的伪栅极结构106，所述伪栅极结构106覆盖所述鳍部结构部分侧壁与部分顶部表面；在所述基底100上形成第一介质层107，所述第一介质层107内具有凹槽108，所述凹槽108沿第一方向Y的尺寸等于所述复合鳍部沿第一方向Y的尺寸。
在上述实施例中，由于所述凹槽108是以所述第一介质层107与所述伪栅极结构106为掩膜刻蚀所述鳍部结构形成，因此所述凹槽108沿第一方向Y的尺寸等于所述复合鳍部沿第一方向Y的尺寸，通过这种方法所形成的凹槽108的空间较小，进而在后续的制程中，在所述凹槽108内形成的源漏掺杂层的体积也相应较小，由于所述源漏掺杂层的体积与给沟道提供的应力之间成正比关系，当所述源漏掺杂层的体积越小，所述源漏掺杂层给沟道提供的应力也越小，当提供给沟道的应力较小时，半导体结构中的载流子的迁移率较低，进而会影响所述半导体结构的性能。
在此基础上，本发明提供一种半导体结构及其形成方法，通过将形成的所述凹槽沿第一方向的宽度大于所述鳍部结构沿第一方向的宽度，有效增大所述凹槽的空间，在后续的制程中，增大形成在所述凹槽内的所述源漏掺杂层的体积，当所述源漏掺杂层的体积越大，所述源漏掺杂层给沟道提供的应力也越大，使得半导体结构中的载流子的迁移率提高，进而有效提升半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图4至图17，是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图4，提供基底，所述基底上具有鳍部结构，所述鳍部结构包括若干沿所述基底表面法线方向X层叠排布的第一鳍部层。
所述鳍部结构包括底部区与位于所述底部区上的顶部区，所述顶部区包括若干沿所述基底表面法线方向X重叠的复合鳍部，所述复合鳍部包括所述第一鳍部层201以及位于所述第一鳍部层201上的第二鳍部层202。
所述鳍部结构的形成方法包括：提供衬底200，在所述衬底200上形成鳍部材料膜(未图示)，鳍部材料膜包括沿所述基底表面法线方向X上交错层叠的若干第二鳍部膜和第一鳍部膜；图形化所述鳍部材料膜以形成鳍部结构，且使第一鳍部膜形成第一鳍部层201，使第二鳍部膜形成第二鳍部层202，位于底部的所述第二鳍部层202为所述底部区。
所述衬底200的材料可以采用单晶硅或单晶锗硅；在本实施例中，所述衬底200采用的材料为单晶锗硅。
所述第一鳍部层201的材料和第二鳍部层202的材料不同，其目的是在后续形成栅极结构时，需要将所述第一鳍部层201去除，因此通过采用不同材料的所述第一鳍部层201与所述第二鳍部层202的材料具有较大的刻蚀选择比，减小在去除所述第一鳍部层201的过程中对多所述第二鳍部层202的损伤。
在本实施例中，所述第一鳍部层201的材料为单晶硅，所述第二鳍部层202的材料为单晶锗硅；在其他实施例中，所述第一鳍部层201的材料为单晶锗硅，所述第二鳍部层202的材料为单晶硅。
请继续参考图4，在形成所述鳍部结构之后，在所述衬底200上形成隔离结构203，所述隔离结构203覆盖所述底部区的侧壁表面。
所述隔离结构203的形成方法包括：在所述衬底200上形成初始隔离结构(未图示)，所述初始隔离结构覆盖所述鳍部结构；对所述初始隔离结构进行平坦化处理，直至暴露出所述鳍部结构的顶部表面为止；在所述平坦化处理之后，回刻蚀所述初始隔离结构，形成所述隔离结构203。
在本实施例中，所述隔离结构203的材料采用氧化硅；在其他实施例中，所述隔离结构的材料还可以采用氮化硅或氮氧化硅。
请参考图5，在形成所述隔离结构203之后，在所述基底上形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖所述鳍部结构部分侧壁与部分顶部表面。
在本实施例中，所述伪栅极结构形成在所述隔离结构203上，所述伪栅极结构覆盖所述顶部区的部分侧壁与部分顶部表面。
所述伪栅极结构包括：位于所述鳍部结构上的栅介质层204、位于所述栅介质层204上的伪栅极层205、位于所述伪栅极层205上的保护层206、以及位于所述伪栅极层205与所述保护层206侧壁的侧墙207。
在本实施例中，所述伪栅极层205的材料采用多晶硅；在其他实施例中，所述伪栅极层的材料还可以采用非晶硅。
在本实施例中，所述保护层206的材料采用氮化硅；在其他实施例中，所述保护层的材料还可以采用氧化硅。
所述侧墙207的形成方法包括：在所述栅介质层204顶部表面、所述伪栅极层205侧壁以及所述保护层206侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述保护层206与所述栅介质层204顶部表面为止，形成所述侧墙207。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中，所述侧墙207用于定义后续源漏掺杂层的位置。
请参考图6，在所述基底上形成第一介质层208，所述第一介质层208覆盖所述鳍部结构的侧壁。
在本实施例中，所述第一介质层208还覆盖了部分所述伪栅极结构的侧壁。
在本实施例中，所述第一介质层208的材料采用氧化硅。
请参考图7、图8和图9，图8是图7沿C-C1线的截面示意图，图9是图7沿D-D1线的截面示意图，在所述鳍部结构和所述第一介质层208内形成凹槽209，所述凹槽209沿第一方向Y贯穿所述鳍部结构，且所述凹槽209沿所述第一方向Y的宽度大于所述鳍部结构沿所述第一方向Y的宽度。
所述第一介质层208与所述凹槽209的形成方法包括：在所述基底上形成初始第一介质层(未图示)，所述初始第一介质层覆盖所述顶部区与部分所述伪栅极结构的侧壁；以所述伪栅极结构与所述初始第一介质层为掩膜刻蚀所述顶部区，直至暴露出所述底部区为止，在所述伪栅极结构两侧的顶部区内形成初始凹槽；沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层，形成所述第一介质层208与所述凹槽209。
在本实施例中，所述凹槽209作用为后续形成的所述源漏掺杂层提供空间。
刻蚀所述顶部区的工艺包括：各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
本实施例中，刻蚀所述顶部区的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
在本实施例中，沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层的工艺包括湿法刻蚀工艺；在其他实施例中，沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层的工艺还可以采用气相刻蚀工艺。
在本实施例中，所述湿法刻蚀工艺采用的溶液为氢氟酸溶液。
通过对所述初始凹槽继续进行刻蚀，形成所述凹槽209，使得所述凹槽209沿所述第一方向Y的宽度大于所述鳍部结构沿所述第一方向Y的宽度，有效增大所述凹槽209的空间，在后续的制程中，增大形成在所述凹槽209内的所述源漏掺杂层的体积，当所述源漏掺杂层的体积越大，所述源漏掺杂层给沟道提供的应力也越大，使得半导体结构中的载流子的迁移率提高，进而有效提升半导体结构的性能。
另外，当源漏掺杂层的体积的增大，所述源漏掺杂层通过导电结构与外部的电学器件进行电连接时，所述源漏掺杂层和所述导电结构之间的接触面积也相应的增大，减小了接触电阻，进而有效提升了半导体结构的电学性能。
在本实施例中，沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层的厚度d范围为：2纳米～15纳米。
通过2纳米～15纳米范围厚度的刻蚀，既能够有效的提升形成的所述凹槽209的空间，同时也不会破坏所述第一介质层208对其他的器件结构的覆盖。
请参考图10，图10与图8的视图方向一致，在形成所述凹槽209之后，去除所述凹槽209侧壁的部分所述第一鳍部层201，形成第一修正鳍部层210、第一鳍部凹槽211和第二鳍部凹槽212，所述第一鳍部凹槽211位于底部区和位于顶部区中最底层的所述第二鳍部层202之间，所述第二鳍部凹槽212位于顶部区中相邻两层的所述第二鳍部层202之间。
在本实施例中，所述第一鳍部凹槽211的作用是为后续形成的第一阻挡层提供空间，所述第二鳍部凹槽212的作用是为后续形成的第二阻挡层提供空间。
在本实施例中，去除部分所述第一鳍部层201的工艺为湿法刻蚀工艺。所述湿法刻蚀的刻蚀液对单晶硅和单晶锗硅有很好的选择比，能够保证在去除单晶硅的同时，单晶锗硅的形貌不受影响。所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
在形成所述第一鳍部凹槽211与所述第二鳍部凹槽212之后，在所述第一鳍部凹槽211内形成第一阻挡层；在所述第二鳍部凹槽212内形成第二阻挡层。所述第一阻挡层与所述第二阻挡层具体形成过程请参考图11至图13。
请参考图11，在所述凹槽209侧壁与底部表面、以及所述伪栅极结构侧壁与顶部表面形成初始第一阻挡层213。
在本实施例中，所述初始第一阻挡层213的材料采用氮化硅。
在本实施例中，所述初始第一阻挡层213的形成工艺采用物理气相沉积工艺；在其他实施例中，所述初始第一阻挡层213的形成工艺还可以采用化学气相沉积工艺。
请参考图12，回刻蚀所述初始第一阻挡层213，直至暴露出所述凹槽209底部表面与所述伪栅极结构顶部表面为止，形成初始第二阻挡层214。
回刻蚀所述初始第一阻挡层213的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺；在本实施例中，回刻蚀所述初始第一阻挡层213的工艺采用各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺参数包括：刻蚀气体包括CF4和CH2F2，其中CF4的流量为50sccm～500sccm，CH2F2的流量为30sccm～100sccm。
请参考图13，回刻蚀所述初始第二阻挡层214，直至暴露出所述第二鳍部层202侧壁为止，形成所述第一阻挡层215与所述第二阻挡层216。
回刻蚀所述初始第二阻挡层214的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺；在本实施例中，回刻蚀所述初始第二阻挡层214的工艺采用各向异性的干法刻蚀工艺，各向异性的干法刻蚀工艺参数包括：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，刻蚀功率为200W～400W，刻蚀腔体的压强为30mtorr～200mtorr，刻蚀温度为40℃～60℃。
请参考图14，在形成所述第一阻挡层215与所述第二阻挡层216之后，在所述凹槽209内形成源漏掺杂层217，所述源漏掺杂层217内具有源漏离子。
在本实施例中，所述源漏掺杂层217的形成工艺包括外延生长工艺；在所述源漏掺杂层217内掺杂所述源漏离子的工艺包括原位掺杂工艺。
当所述半导体结构为P型器件时，所述源漏掺杂层217的材料包括：硅、锗或硅锗；所述源漏离子为P型离子，所述P型离子包括硼离子、BF2-离子或铟离子；当所述半导体结构为N型器件时，所述源漏掺杂层217的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述N型离子包括磷离子或砷离子。
在本实施例中，所述半导体结构为N型器件，所述源漏掺杂层217的材料采用硅，所述源漏离子采用磷离子。
请参考图15，在形成所述源漏掺杂层217之后，在所述第一介质层208上形成第二介质层218，所述第二介质层218覆盖暴露出的所述伪栅极结构的侧壁。
所述第二介质层218的形成方法包括：在所述源漏掺杂层217与所述第一介质层217上形成初始第二介质层(图未示)，所述初始第二介质层覆盖所述伪栅极结构的顶部表面和侧壁表面；平坦化所述初始第二介质层，直至暴露出伪栅极结构顶部的保护层206表面为止，形成所述第二介质层218。
在本实施例中，所述第二介质层218的材料采用氧化硅。
请参考图16，去除所述伪栅极结构和所述伪栅极结构覆盖的所述第一修正鳍部层210，在所述第一介质层208内及相邻的所述第二鳍部层202之间形成栅开口219。
去除所述伪栅极结构和所述伪栅极结构覆盖的所述第一修正鳍部层210的方法包括：去除所述伪栅极层205，在所述第一介质层208中形成初始栅开口(未图示)；去除初始栅开口暴露出的第一修正鳍部层210，使初始栅开口形成所述栅开口219。
在本实施例中，在去除伪栅极层205之前还包括去除所述伪栅极层205顶部的所述保护层206。
在本实施例中，去除所述第一修正鳍部层210的工艺采用湿法刻蚀工艺。
请参考图17，在所述栅开口219内形成栅极结构，所述栅极结构包围第二鳍部层202。
所述栅极结构包括栅极层220，所述栅极层220的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
在本实施例中，所述栅极层220的材料采用铜。
相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图10，所述半导体结构包括：基底，所述基底上具有鳍部结构，所述鳍部结构包括若干沿所述基底表面法线方向层叠排布的第一修正鳍部层210；位于所述基底上的第一介质层208，所述第一介质层208覆盖所述鳍部结构的侧壁；位于所述第一介质层208与所述鳍部结构内的凹槽209，所述凹槽209沿第一方向Y贯穿所述鳍部结构，且所述凹槽209沿所述第一方向Y的宽度大于所述鳍部结构沿所述第一方向Y的宽度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构，其特征在于，包括：
基底，所述基底上具有鳍部结构，所述鳍部结构包括若干沿所述基底表面法线方向层叠排布的第一修正鳍部层；
位于所述基底上的第一介质层，所述第一介质层覆盖所述鳍部结构的侧壁；
位于所述第一介质层与所述鳍部结构内的凹槽，所述凹槽沿第一方向贯穿所述鳍部结构，且所述凹槽沿所述第一方向的宽度大于所述鳍部结构沿所述第一方向的宽度；
位于所述基底上的伪栅极结构，所述伪栅极结构横跨所述鳍部结构，且所述伪栅极结构覆盖所述鳍部结构部分侧壁与部分顶部表面，所述第一介质层覆盖部分所述伪栅极结构的侧壁表面，所述第一介质层的顶部表面低于所述伪栅极结构的顶部表面。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述凹槽内的源漏掺杂层。
3.如权利要求1所述的半导体结构，其特征在于，所述鳍部结构包括底部区与位于所述底部区上的顶部区，所述顶部区包括若干沿所述基底表面法线方向重叠的复合鳍部，所述复合鳍部包括所述第一修正鳍部层以及位于所述第一修正鳍部上的第二鳍部层；位于底部的所述第二鳍部层与所述底部区之间的具有第一鳍部凹槽，相邻两层的所述第二鳍部层之间具有第二鳍部凹槽。
4.如权利要求3所述的半导体结构，其特征在于，还包括：位于所述第一鳍部凹槽内的第一阻挡层，位于所述第二鳍部凹槽内的第二阻挡层。
5.如权利要求3所述的半导体结构，其特征在于，所述基底上还具有隔离结构，所述隔离结构覆盖所述底部区的侧壁，所述第一介质层位于所述隔离结构上，所述第一介质层覆盖所述顶部区的侧壁。
6.一种形成半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有鳍部结构，所述鳍部结构包括若干沿所述基底表面法线方向层叠排布的第一鳍部层，所述鳍部结构包括底部区与位于所述底部区上的顶部区，所述顶部区包括若干沿所述基底表面法线方向重叠的复合鳍部，所述复合鳍部包括所述第一鳍部层以及位于所述第一鳍部层上的第二鳍部层；
在所述基底上形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖所述鳍部结构部分侧壁与部分顶部表面与部分所述伪栅极结构的侧壁；
在所述基底上形成第一介质层，所述第一介质层覆盖所述鳍部结构的侧壁；
在所述鳍部结构和所述第一介质层内形成凹槽，所述凹槽沿第一方向贯穿所述鳍部结构，且所述凹槽沿所述第一方向的宽度大于所述鳍部结构沿所述第一方向的宽度；
所述第一介质层与所述凹槽的形成方法包括：在所述基底上形成初始第一介质层，所述初始第一介质层覆盖所述顶部区与部分所述伪栅极结构的侧壁；以所述伪栅极结构与所述初始第一介质层为掩膜刻蚀所述顶部区，直至暴露出所述底部区为止，在所述伪栅极结构两侧的顶部区内形成初始凹槽；沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层，形成所述第一介质层与所述凹槽。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在形成所述凹槽之后，还包括：在所述凹槽内形成源漏掺杂层。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层的厚度范围为：2纳米～15纳米。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，沿垂直于所述初始凹槽侧壁的方向刻蚀所述初始第一介质层的工艺包括湿法刻蚀工艺或气相刻蚀工艺。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，所述鳍部结构的形成方法包括：提供衬底，在所述衬底上形成鳍部材料膜，鳍部材料膜包括沿所述基底表面法线方向上交错层叠的若干第二鳍部膜和第一鳍部膜；图形化所述鳍部材料膜以形成鳍部结构，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层，位于底部的所述第二鳍部层为所述底部区。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述凹槽之后，且在形成所述源漏掺杂层之前，还包括：去除所述凹槽侧壁的部分所述第一鳍部层，形成第一修正鳍部层、第一鳍部凹槽和第二鳍部凹槽，所述第一鳍部凹槽位于底部区和位于底层的所述第二鳍部层之间，所述第二鳍部凹槽位于相邻两层的所述第二鳍部层之间；在所述第一鳍部凹槽内形成第一阻挡层；在所述第二鳍部凹槽内形成第二阻挡层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一阻挡层与所述第二阻挡层的形成方法包括：在所述凹槽侧壁与底部表面、以及所述伪栅极结构侧壁与顶部表面形成初始第一阻挡层；回刻蚀所述初始第一阻挡层，直至暴露出所述凹槽底部表面与所述伪栅极结构顶部表面为止，形成初始第二阻挡层；回刻蚀所述初始第二阻挡层，直至暴露出所述第二鳍部层侧壁为止，形成所述第一阻挡层与所述第二阻挡层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述初始第一阻挡层的工艺包括物理气相沉积工艺或化学气相沉积工艺。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，回刻蚀所述初始第一阻挡层的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，回刻蚀所述初始第二阻挡层的工艺包括各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
16.如权利要求11所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之后，还包括：在所述第一介质层上形成第二介质层，所述第二介质层覆盖暴露出的所述伪栅极结构的侧壁；去除所述伪栅极结构和所述伪栅极结构覆盖的所述第一修正鳍部层，在所述第一介质层内及相邻的所述第二鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第二鳍部层。
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